KR20220082481A - Manufacturing method of wiring substrates - Google Patents

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KR20220082481A
KR20220082481A KR1020200172430A KR20200172430A KR20220082481A KR 20220082481 A KR20220082481 A KR 20220082481A KR 1020200172430 A KR1020200172430 A KR 1020200172430A KR 20200172430 A KR20200172430 A KR 20200172430A KR 20220082481 A KR20220082481 A KR 20220082481A
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Abstract

본 발명은 무전해 도금에 의해 배선 패턴의 외표면에 확실하게 도금을 행할 수 있는 배선 기판의 제조 방법을 제공하는 것을 목적으로 한다.
촉매 처리를 행한 절연층(13)의 표면에 무전해 도금에 의해 도금 시드층(20)을 형성하는 공정과, 이 도금 시드층의 표면에 레지스트 패턴을 형성하는 공정과, 이 레지스트 패턴을 마스크로 하여 상기 도금 시드층을 급전층으로하는 전해 도금에 의해 배선 패턴(14)을 형성하는 공정과, 상기 레지스트 패턴을 제거한 후, 상기 도금 시드층이노출되는 부위를 제거하고, 무전해 도금에 의해 상기 배선 패턴의 외표면에 무전해 도금(18)을 행하는 공정을 포함하는 배선 기판의 제조 방법에 있어서, 상기 도금 시드층(20)의 노출 부위를 제거한 후, 이방성 드라이 에칭에의해 상기 절연층(13)이 노출되는 부위를 에칭하며, 계속해서 무전해 도금에 의해 상기 배선 패턴(14)의 외표면에 도금(18)을 행하는 것을 특징으로 한다.An object of the present invention is to provide a method for manufacturing a wiring board capable of reliably plating the outer surface of a wiring pattern by electroless plating.
A step of forming a plating seed layer 20 by electroless plating on the surface of the insulating layer 13 subjected to catalytic treatment, a step of forming a resist pattern on the surface of the plating seed layer, and the resist pattern as a mask to form the wiring pattern 14 by electrolytic plating using the plating seed layer as a power supply layer; after removing the resist pattern, a portion exposed to the plating seed layer is removed; In the method for manufacturing a wiring board comprising a step of electroless plating (18) on the outer surface of a wiring pattern, after removing the exposed portion of the plating seed layer (20), the insulating layer (13) is etched by anisotropic dry etching ) is etched, followed by plating (18) on the outer surface of the wiring pattern (14) by electroless plating.

Description

배선 기판의 제조 방법{Manufacturing method of wiring substrates}Manufacturing method of wiring substrates

본 발명은 배선 기판의 제조 방법에 관한 것으로서, 보다 상세하게는 배선 기판에 형성되는 배선 패턴의 외표면에 소요의 무전해 도금을 행할 수 있는 배선 기판의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a wiring board, and more particularly, to a method for manufacturing a wiring board capable of performing a desired electroless plating on the outer surface of a wiring pattern formed on the wiring board.

도 6은 코어 기판(10)의 양면에 배선층(12)을 형성한 프린트 기판의 구성예를 나타낸다. 도시예의 배선층(12)은절연층(13)을 통해 배선 패턴(14)을 적층하여 형성한 것이다. 배선 패턴(14)은 비아(via; 15)를 통해 층간에서전기적으로 접속되어 있다.6 shows a configuration example of a printed circuit board in which wiring layers 12 are formed on both surfaces of the core board 10. As shown in FIG. The wiring layer 12 of the illustrated example is formed by laminating the wiring pattern 14 through the insulating layer 13 . The wiring patterns 14 are electrically connected between layers via vias 15 .

프린트 기판의 최외측 표면에는 접속용 단자 등을 포함하는 배선 패턴이 형성되고, 이들 배선 패턴의 소정 부위표면에는 니켈도금이나 금도금이 행해진다. 이들 도금은 배선 표면의 산화 방지, 금 와이어의 와이어 본딩성을확보한다고 하는 것을 목적으로서 이루어진다.Wiring patterns including terminals for connection and the like are formed on the outermost surface of the printed circuit board, and nickel plating or gold plating is applied to the surface of predetermined portions of these wiring patterns. These plating are performed for the purpose of preventing oxidation of the wiring surface and securing wire bonding properties of the gold wire.

배선 기판의 표면에 형성된 단자 등의 배선 패턴에 니켈도금이나 금도금을 행하는 방법으로서는 무전해 도금에의해 도금을 행하는 방법과, 전해 도금에 의해 도금을 행하는 방법이 있다.As a method of performing nickel plating or gold plating on wiring patterns such as terminals formed on the surface of a wiring board, there are a method of plating by electroless plating and a method of performing plating by electroplating.

무전해 도금에 의해 도금을 행하는 방법으로서는 도 11에 도시된 바와 같이 절연층(13)의 표면에 배선 패턴(14)을 형성한 후, 기판의 표면에 솔더 레지스트(16)를 피착하고, 솔더 레지스트(16)를 패터닝하여 도금을 행하는방법과, 도 7a에 도시된 바와 같이 절연층(13)의 표면에 단자 등의 배선 패턴(14)을 형성한 후, 단순히 무전해도금을 행하여 배선 패턴(14)의 노출 부분에 도금(18)을 행하는 방법이 있다.As a method of plating by electroless plating, as shown in FIG. 11 , a wiring pattern 14 is formed on the surface of the insulating layer 13 , then a solder resist 16 is deposited on the surface of the substrate, and the solder resist A method of plating by patterning (16), and after forming a wiring pattern 14 such as a terminal on the surface of the insulating layer 13 as shown in FIG. 7A, simply electroless plating is performed to form the wiring pattern 14 ), there is a method of performing plating 18 on the exposed portion.

특허 문헌 1: 일본 특허 공개 제2003-188496호 공보Patent Document 1: Japanese Patent Laid-Open No. 2003-188496

본 발명은 배선 기판의 제조 방법에 관한 것으로서, 보다 상세하게는 배선 기판에 형성되는 배선 패턴의 외표면에 소요의 무전해 도금을 행할 수 있는 배선 기판의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a wiring board, and more particularly, to a method for manufacturing a wiring board capable of performing a desired electroless plating on the outer surface of a wiring pattern formed on the wiring board.

도 11에 도시된 바와 같이 솔더 레지스트(16)를 이용하여 무전해 도금에 의해 배선 패턴(14)에 도금을 행하는방법은 솔더 레지스트(16)를 노광 및 현상하여 패터닝하는 정밀도에 의해 배선 패턴(14)을 형성하는 정밀도가제약된다고 하는 문제가 있다. 솔더 레지스트의 패터닝 정밀도(해상도)는 100 ㎛ 정도이며, 따라서, 이것보다도미세한 패턴, 예를 들면 배선 간격이 40 ㎛와 같은 배선 패턴(14)의 경우에는 솔더 레지스트를 패터닝하여 도금 을 행하는 방법을 적용할 수 없게 된다.As shown in FIG. 11 , in the method of plating the wiring pattern 14 by electroless plating using the solder resist 16 , the wiring pattern 14 is subjected to the precision of patterning by exposing and developing the solder resist 16 . ), there is a problem that the precision of forming is limited. The patterning precision (resolution) of the solder resist is about 100 µm, and therefore, in the case of a pattern that is finer than this, for example, a wiring pattern 14 having a wiring interval of 40 µm, a method of plating by patterning the solder resist is applied. can't do it

또한, 도 7a에 도시된 바와 같이 절연층(13)의 표면에 배선 패턴(14)을 형성한 후, 그대로 배선 패턴(14)의 표면에 도금을 행하는 방법의 경우는, 도 8에 도시된 바와 같이 절연층(13)의 표면에 도금 시드층(seed layer)을형성하기 위한 무전해 구리 도금을 행하고(단계 1), 기판에 감광성 레지스트를 피착하여 배선 패턴(14)을 형성하는 부위를 노출시키도록 감광성 레지스트를 패터닝하며(단계 2), 도금 시드층을 도금 급전층으로 하여 전해구리 도금을 행하여 배선 패턴을 형성하고(단계 3), 감광성 레지스트를 제거하며(단계 4), 도금 시드층의 기판외면에 노출되어 있는 부위를 에칭에 의해 제거하고(단계 5), 마지막으로 무전해 니켈도금 및 무전해 금도금을행하는(단계 6) 공정에 따르고 있다.Further, as shown in FIG. 7A , in the case of a method in which the wiring pattern 14 is formed on the surface of the insulating layer 13 and then plating is performed on the surface of the wiring pattern 14 as it is, as shown in FIG. Similarly, electroless copper plating is performed to form a plating seed layer on the surface of the insulating layer 13 (step 1), and photosensitive resist is deposited on the substrate to expose the portion where the wiring pattern 14 is formed. patterning the photosensitive resist (step 2), performing electrolytic copper plating using the plating seed layer as a plating power supply layer to form a wiring pattern (step 3), removing the photosensitive resist (step 4), and substrate of the plating seed layer The part exposed on the outer surface is removed by etching (step 5), and finally, electroless nickel plating and electroless gold plating are performed (step 6).

이 제조 공정에 따른 경우는 절연층(13)의 표면에 도금 시드층을 형성하는 전처리로서 도금 시드층을 석출하기쉽게 하기 위한 촉매 처리, 구체적으로는 팔라듐 촉매핵을 절연층(13)의 표면에 부착시키는 처리를 행한다. 절연층(13)의 표면에 부착된 팔라듐 촉매핵은 도금 시드층을 에칭에 의해 제거하는 공정(단계 5)에 있어서, 도금시드층과 함께 제거된다. 그러나, 절연층(13)의 표면은 배선 패턴(14)과 절연층(13)과의 밀착성을 향상시킬 목적으로 미리 조면화되어 있기 때문에, 절연층(13) 표면의 조면 내에 들어간 촉매핵이 에칭 처리(단계 5)에 의해제거되지 않고, 절연층(13)의 표면에 촉매핵이 남는 경우가 있다.In the case of this manufacturing process, as a pretreatment of forming a plating seed layer on the surface of the insulating layer 13 , a catalyst treatment for easy precipitation of the plating seed layer, specifically, palladium catalyst nuclei are applied to the surface of the insulating layer 13 . Adhesion processing is performed. The palladium catalyst nuclei attached to the surface of the insulating layer 13 are removed together with the plating seed layer in the step of removing the plating seed layer by etching (step 5). However, since the surface of the insulating layer 13 is roughened in advance for the purpose of improving the adhesion between the wiring pattern 14 and the insulating layer 13, the catalyst nuclei entering the rough surface of the insulating layer 13 are etched. A catalyst nucleus may remain on the surface of the insulating layer 13 without being removed by the treatment (step 5).

절연층(13)의 표면에 촉매핵이 남은 상태에서 무전해 니켈·금도금(단계 6)을 행하면, 인접한 배선 패턴(14) 중간의, 원래는 도금을 부착시키지 않는 부위의 절연층(13)의 표면에 도금(무전해 니켈·금도금)이 부착되어 인접한 배선 패턴(14) 사이가 전기적으로 단락한다고 하는 문제가 발생한다.If electroless nickel-gold plating (step 6) is performed while catalyst nuclei remain on the surface of the insulating layer 13, the insulating layer 13 in the middle of the adjacent wiring pattern 14, in a portion where plating is not originally applied There arises a problem that plating (electroless nickel/gold plating) is attached to the surface, and an electrical short circuit between the adjacent wiring patterns 14 occurs.

도 7b는 절연층(13)의 표면이 조면으로 형성되고, 인접한 배선 패턴(14) 사이의 절연층(13)의 표면에 불필요한도금(18a)이 부착된 상태를 설명적으로 나타낸다.FIG. 7B illustrates a state in which the surface of the insulating layer 13 is roughened and an unnecessary plating 18a is attached to the surface of the insulating layer 13 between the adjacent wiring patterns 14 .

도 9는 배선 패턴 사이에 도금이 부착되어 있는 상태를 배선 패턴의 단면 방향에서 본 단면 사진이다. 도 10은배선 패턴 사이에 불필요한 수지가 부착되어 있는 상태를 나타낸 전자현미경 사진이다.9 is a cross-sectional photograph of a state in which plating is attached between the wiring patterns viewed from the cross-sectional direction of the wiring patterns. 10 is an electron microscope photograph showing a state in which unnecessary resin is attached between wiring patterns.

절연층(13)의 표면에 불필요한 도금이 부착되는 것은 배선 패턴(14)의 표면에 행하는 도금을 무전해 도금으로하였기 때문이며, 전해 도금에 따르면 배선 패턴(14) 사이의 절연층(13)의 표면에 불필요한 도금이 석출되는 일은 없다. 그러나, 전해 도금에 따른 경우는 각각의 배선 패턴(14)에 도금용 급전 라인을 접속할 필요가 있고,기판에 급전 라인을 형성하기 위한 영역을 확보해야 하며, 전해 도금을 행한 후에 급전 라인과 배선 패턴을 전기적으로 절단해야 한다고 하는 번거로움이 있다.The reason that unnecessary plating is attached to the surface of the insulating layer 13 is because the plating performed on the surface of the wiring pattern 14 is electroless plating, and according to the electrolytic plating, the surface of the insulating layer 13 between the wiring patterns 14 is There is no precipitation of unnecessary plating. However, in the case of electroplating, it is necessary to connect a feeding line for plating to each wiring pattern 14, a region for forming a feeding line on the substrate must be secured, and after electroplating, it is necessary to connect the feeding line and the wiring pattern. There is a hassle of having to electrically cut the .

도 11에 도시된 바와 같이 솔더 레지스트(16)를 이용하여 무전해 도금에 의해 배선 패턴(14)에 도금을 행하는방법은 솔더 레지스트(16)를 노광 및 현상하여 패터닝하는 정밀도에 의해 배선 패턴(14)을 형성하는 정밀도가제약된다고 하는 문제가 있다. 솔더 레지스트의 패터닝 정밀도(해상도)는 100 ㎛ 정도이며, 따라서, 이것보다도미세한 패턴, 예를 들면 배선 간격이 40 ㎛와 같은 배선 패턴(14)의 경우에는 솔더 레지스트를 패터닝하여 도금 을 행하는 방법을 적용할 수 없게 된다.As shown in FIG. 11 , in the method of plating the wiring pattern 14 by electroless plating using the solder resist 16 , the wiring pattern 14 is subjected to the precision of patterning by exposing and developing the solder resist 16 . ), there is a problem that the precision of forming is limited. The patterning precision (resolution) of the solder resist is about 100 µm, and therefore, in the case of a pattern that is finer than this, for example, a wiring pattern 14 having a wiring interval of 40 µm, a method of plating by patterning the solder resist is applied. can't do it

또한, 도 7a에 도시된 바와 같이 절연층(13)의 표면에 배선 패턴(14)을 형성한 후, 그대로 배선 패턴(14)의 표면에 도금을 행하는 방법의 경우는, 도 8에 도시된 바와 같이 절연층(13)의 표면에 도금 시드층(seed layer)을형성하기 위한 무전해 구리 도금을 행하고(단계 1), 기판에 감광성 레지스트를 피착하여 배선 패턴(14)을 형성하는 부위를 노출시키도록 감광성 레지스트를 패터닝하며(단계 2), 도금 시드층을 도금 급전층으로 하여 전해구리 도금을 행하여 배선 패턴을 형성하고(단계 3), 감광성 레지스트를 제거하며(단계 4), 도금 시드층의 기판외면에 노출되어 있는 부위를 에칭에 의해 제거하고(단계 5), 마지막으로 무전해 니켈도금 및 무전해 금도금을행하는(단계 6) 공정에 따르고 있다.Further, as shown in FIG. 7A , in the case of a method in which the wiring pattern 14 is formed on the surface of the insulating layer 13 and then plating is performed on the surface of the wiring pattern 14 as it is, as shown in FIG. Similarly, electroless copper plating is performed to form a plating seed layer on the surface of the insulating layer 13 (step 1), and photosensitive resist is deposited on the substrate to expose the portion where the wiring pattern 14 is formed. patterning the photosensitive resist (step 2), performing electrolytic copper plating using the plating seed layer as a plating power supply layer to form a wiring pattern (step 3), removing the photosensitive resist (step 4), and substrate of the plating seed layer The part exposed on the outer surface is removed by etching (step 5), and finally, electroless nickel plating and electroless gold plating are performed (step 6).

이 제조 공정에 따른 경우는 절연층(13)의 표면에 도금 시드층을 형성하는 전처리로서 도금 시드층을 석출하기쉽게 하기 위한 촉매 처리, 구체적으로는 팔라듐 촉매핵을 절연층(13)의 표면에 부착시키는 처리를 행한다. 절연층(13)의 표면에 부착된 팔라듐 촉매핵은 도금 시드층을 에칭에 의해 제거하는 공정(단계 5)에 있어서, 도금시드층과 함께 제거된다. 그러나, 절연층(13)의 표면은 배선 패턴(14)과 절연층(13)과의 밀착성을 향상시킬 목적으로 미리 조면화되어 있기 때문에, 절연층(13) 표면의 조면 내에 들어간 촉매핵이 에칭 처리(단계 5)에 의해제거되지 않고, 절연층(13)의 표면에 촉매핵이 남는 경우가 있다.In the case of this manufacturing process, as a pretreatment of forming a plating seed layer on the surface of the insulating layer 13 , a catalyst treatment for easy precipitation of the plating seed layer, specifically, palladium catalyst nuclei are applied to the surface of the insulating layer 13 . Adhesion processing is performed. The palladium catalyst nuclei attached to the surface of the insulating layer 13 are removed together with the plating seed layer in the step of removing the plating seed layer by etching (step 5). However, since the surface of the insulating layer 13 is roughened in advance for the purpose of improving the adhesion between the wiring pattern 14 and the insulating layer 13, the catalyst nuclei entering the rough surface of the insulating layer 13 are etched. A catalyst nucleus may remain on the surface of the insulating layer 13 without being removed by the treatment (step 5).

절연층(13)의 표면에 촉매핵이 남은 상태에서 무전해 니켈·금도금(단계 6)을 행하면, 인접한 배선 패턴(14) 중간의, 원래는 도금을 부착시키지 않는 부위의 절연층(13)의 표면에 도금(무전해 니켈·금도금)이 부착되어 인접한 배선 패턴(14) 사이가 전기적으로 단락한다고 하는 문제가 발생한다.When electroless nickel-gold plating (step 6) is performed while catalyst nuclei remain on the surface of the insulating layer 13, the insulating layer 13 in the middle of the adjacent wiring pattern 14, in a portion where plating is not originally applied, is There arises a problem that plating (electroless nickel/gold plating) is attached to the surface, and an electrical short circuit between the adjacent wiring patterns 14 occurs.

도 7b는 절연층(13)의 표면이 조면으로 형성되고, 인접한 배선 패턴(14) 사이의 절연층(13)의 표면에 불필요한도금(18a)이 부착된 상태를 설명적으로 나타낸다.FIG. 7B illustrates a state in which the surface of the insulating layer 13 is roughened and an unnecessary plating 18a is attached to the surface of the insulating layer 13 between the adjacent wiring patterns 14 .

도 9는 배선 패턴 사이에 도금이 부착되어 있는 상태를 배선 패턴의 단면 방향에서 본 단면 사진이다. 도 10은배선 패턴 사이에 불필요한 수지가 부착되어 있는 상태를 나타낸 전자현미경 사진이다.9 is a cross-sectional photograph of a state in which plating is attached between the wiring patterns viewed from the cross-sectional direction of the wiring patterns. 10 is an electron microscope photograph showing a state in which unnecessary resin is attached between wiring patterns.

절연층(13)의 표면에 불필요한 도금이 부착되는 것은 배선 패턴(14)의 표면에 행하는 도금을 무전해 도금으로하였기 때문이며, 전해 도금에 따르면 배선 패턴(14) 사이의 절연층(13)의 표면에 불필요한 도금이 석출되는 일은 없다. 그러나, 전해 도금에 따른 경우는 각각의 배선 패턴(14)에 도금용 급전 라인을 접속할 필요가 있고,기판에 급전 라인을 형성하기 위한 영역을 확보해야 하며, 전해 도금을 행한 후에 급전 라인과 배선 패턴을 전기적으로 절단해야 한다고 하는 번거로움이 있다.The reason that unnecessary plating is attached to the surface of the insulating layer 13 is because the plating performed on the surface of the wiring pattern 14 is electroless plating, and according to the electrolytic plating, the surface of the insulating layer 13 between the wiring patterns 14 is There is no precipitation of unnecessary plating. However, in the case of electroplating, it is necessary to connect a feeding line for plating to each wiring pattern 14, a region for forming a feeding line on the substrate must be secured, and after electroplating, it is necessary to connect the feeding line and the wiring pattern. There is a hassle of having to electrically cut the .

본 발명에 따른 배선 기판의 제조 방법에 의하면, 도금 시드층의 노출 부위를 제거한 후, 이방성 드라이 에칭에의해 절연층의 노출 부분을 에칭함으로써, 배선 패턴의 외표면에 무전해 도금을 행했을 때에 절연층 표면에 도금이 부착되어 배선 패턴이 전기적으로 단락하는 것을 방지할 수 있다. 이것에 의해, 배선 패턴을 고밀도로 형성한 경우라도, 배선 패턴이 전기적으로 단락하는 것을 방지하며, 배선 패턴으로 확실하게 무전해 도금에 의한도금을 행할 수 있다.According to the method for manufacturing a wiring board according to the present invention, after removing the exposed portion of the plating seed layer, the exposed portion of the insulating layer is etched by anisotropic dry etching to perform electroless plating on the outer surface of the wiring pattern. Plating is attached to the surface of the layer to prevent the wiring pattern from being electrically shorted. Thereby, even when the wiring pattern is formed with high density, it is prevented that the wiring pattern is electrically short-circuited, and plating by electroless plating can be reliably performed on the wiring pattern.

도 1a 내지 도 1f는 본 발명에 따른 배선 기판의 제조 방법을 나타낸 설명도이다.
도 2a, 도 2b는 본 발명에 따른 배선 기판의 제조 방법을 나타낸 설명도이다.
도 3은 본 발명에 따른 배선 기판의 제조 공정을 나타낸 흐름도이다.
도 4는 이방성 드라이 에칭에 의해 절연층이 에칭된 상태를 나타낸 단면 사진이다.
도 5는 절연층의 에칭량에 대한 절연층의 표면에 잔류하는 팔라듐의 양을 나타낸 그래프이다.
도 6은 배선 기판의 단면도이다.
도 7a, 도 7b는 배선 패턴에 무전해 도금을 행하는 전후의 상태를 나타낸 설명도이다.
도 8은 종래의 배선 기판의 제조 공정을 나타낸 흐름도이다.
도 9는 절연층의 표면에 무전해 도금이 부착된 상태를 나타낸 단면 사진이다.
도 10은 절연층의 표면에 무전해 도금이 부착된 상태를 나타낸 전자현미경 사진이다.
도 11은 절연층의 표면에 솔더 레지스트를 피착하여 배선 패턴의 표면에 도금을 행하는 종래 방법을 나타낸 설명도이다.1A to 1F are explanatory views showing a method of manufacturing a wiring board according to the present invention.
2A and 2B are explanatory views showing a method of manufacturing a wiring board according to the present invention.
3 is a flowchart illustrating a manufacturing process of a wiring board according to the present invention.
4 is a cross-sectional photograph showing a state in which the insulating layer is etched by anisotropic dry etching.
5 is a graph showing the amount of palladium remaining on the surface of the insulating layer with respect to the etching amount of the insulating layer.
6 is a cross-sectional view of a wiring board.
7A and 7B are explanatory views showing a state before and after electroless plating of a wiring pattern.
8 is a flowchart illustrating a conventional manufacturing process of a wiring board.
9 is a cross-sectional photograph showing a state in which electroless plating is attached to the surface of the insulating layer.
10 is an electron micrograph showing a state in which electroless plating is attached to the surface of the insulating layer.
11 is an explanatory view showing a conventional method of plating the surface of a wiring pattern by depositing a solder resist on the surface of the insulating layer.

본 발명은 이들 과제를 해결하기 위해 이루어진 것으로서, 기판에 고밀도로 배선 패턴을 형성하는 경우라도, 무전해 도금에 의해 배선 패턴의 외표면에 확실하게 도금을 행할 수 있는 배선 기판의 제조 방법을 제공하는 것을목적으로 한다.The present invention has been made in order to solve these problems, and provides a method for manufacturing a wiring board capable of reliably plating the outer surface of the wiring pattern by electroless plating even when the wiring pattern is formed at a high density on the substrate aim to

상기 목적을 달성하기 위해서 본 발명은 이하의 구성을 구비한다.In order to achieve the said object, this invention is provided with the following structures.

즉, 촉매 처리를 행한 절연층 표면에 무전해 도금에 의해 도금 시드층을 형성하는 공정과, 이 도금 시드층 표면에 레지스트 패턴을 형성하는 공정과, 이 레지스트 패턴을 마스크로 하여 상기 도금 시드층을 급전층으로 하는전해 도금에 의해 배선 패턴을 형성하는 공정과, 상기 레지스트 패턴을 제거한 후,상기 도금 시드층이 노출되는 부위를 제거하고, 무전해 도금에 의해 상기 배선 패턴의 외표면에 무전해 도금을 행하는 공정을 포함하는 배선 기판의 제조 방법에 있어서, 상기 도금 시드층의 노출 부위를 제거한 후, 이방성 드라이 에칭에 의해 상기절연층이 노출되는 부위를 에칭하며, 계속해서 무전해 도금에 의해 상기 배선 패턴의 외표면에 도금을 행하는것을 특징으로 한다.That is, a step of forming a plating seed layer by electroless plating on the surface of the insulating layer subjected to catalytic treatment, a step of forming a resist pattern on the surface of the plating seed layer, and the plating seed layer using the resist pattern as a mask A step of forming a wiring pattern by electroplating as a power supply layer, and after removing the resist pattern, a portion where the plating seed layer is exposed is removed, and electroless plating is performed on the outer surface of the wiring pattern by electroless plating In the method of manufacturing a wiring board comprising: removing the exposed portion of the plating seed layer, then etching the exposed portion of the insulating layer by anisotropic dry etching, followed by electroless plating to etch the wiring It is characterized in that plating is performed on the outer surface of the pattern.

또한, 상기 절연층 표면에 조면화 처리를 행한 후, 상기 촉매 처리로서 팔라듐 촉매핵을 상기 절연층 표면에 부착시키는 처리를 행하는 것이 유효하다. 또한, 도금 시드층은 무전해 구리 도금에 의해 형성할 수 있다.Moreover, after roughening the said insulating layer surface, it is effective to perform the process which makes a palladium catalyst nucleus adhere to the said insulating layer surface as the said catalyst process. In addition, the plating seed layer can be formed by electroless copper plating.

또한, 상기 배선 패턴의 외표면에 행하는 무전해 도금으로서, 무전해 니켈도금과 무전해 금도금을 이 순서로 행하는 방법이 배선 패턴의 노출 부분의 내식성을 향상시켜, 양호한 와이어 본딩성을 얻는 데에 있어서 적합하다.In addition, as the electroless plating performed on the outer surface of the wiring pattern, a method of performing electroless nickel plating and electroless gold plating in this order improves the corrosion resistance of the exposed portion of the wiring pattern and obtains good wire bonding properties. Suitable.

도 1a 내지 도 1f, 도 2a, 도 2b는 본 발명에 따른 배선 기판의 제조 방법에 의한 제조 공정을 나타낸 설명도이다. 이하, 도 3에 도시된 제조 공정도와 함께 설명한다.1A to 1F, FIG. 2A, and FIG. 2B are explanatory views showing a manufacturing process by the method for manufacturing a wiring board according to the present invention. Hereinafter, it will be described together with the manufacturing process diagram shown in FIG. 3 .

도 1a 내지 도 1f는 절연층(13)의 표면에 배선 패턴(14)<39> 을 형성할 때까지의 공정을 나타낸다.1A to 1F show the steps until the wiring pattern 14 is formed on the surface of the insulating layer 13 .

도 1a는 기판의 최표층에 절연층(13)을 형성한 후, 절연층(13)의 표면을 조면화한 후, 절연층(13)의 표면에 촉매 처리를 행한 상태를 나타낸다. 절연층(13)의 표면을 조면화하는 것은 배선 패턴(14)과 절연층(13)과의 밀착성을 향상시키기 위함이며, 과망간산 처리에 의해 조면화할 수 있다. 촉매 처리는 부도체인 수지에 무전해 도금을 행했을 때에 화학 환원 반응에 의한 금속의 초기 석출을 촉진시키는 조작이다. 본 실시 형태에서는 촉매 처리로서 팔라듐 촉매핵을 절연층(13)의 표면에 부착시키는 처리를 행하였다. 도 1a에서는 절연층(13)의 표면이조면화되고, 절연층(13)의 표면이 촉매 처리면(13a)으로 되어 있는 것을 설명적으로 나타내고 있다.1A shows a state in which an insulating layer 13 is formed on the outermost layer of a substrate, the surface of the insulating layer 13 is roughened, and then a catalytic treatment is performed on the surface of the insulating layer 13 . The surface of the insulating layer 13 is roughened in order to improve the adhesion between the wiring pattern 14 and the insulating layer 13, and can be roughened by permanganic acid treatment. The catalytic treatment is an operation for accelerating the initial precipitation of a metal by a chemical reduction reaction when electroless plating is performed on a non-conductive resin. In this embodiment, the process of making a palladium catalyst nucleus adhere to the surface of the insulating layer 13 was performed as a catalyst process. In FIG. 1A, the surface of the insulating layer 13 is roughened, and it has demonstrated explanatoryly that the surface of the insulating layer 13 becomes the catalyst-treated surface 13a.

다음에, 절연층(13)에 무전해 구리 도금을 행하고, 절연층(13)의 표면에 도금 시드층(20)을 형성한다(단계 1:도 1b). 도금 시드층(20)은 매우 얇게 형성되지만, 도 1b에서는 설명의 편의상, 비교적 두껍게 도금 시드층(20)을 나타내었다.Next, electroless copper plating is performed on the insulating layer 13, and a plating seed layer 20 is formed on the surface of the insulating layer 13 (Step 1: Fig. 1B). Although the plating seed layer 20 is formed very thinly, in FIG. 1B , the plating seed layer 20 is shown to be relatively thick for convenience of description.

다음에, 도금 시드층(20)의 표면에 감광성 레지스트를 도포 또는 감광성 레지스트 필름을 라미네이트하여 노광및 현상 조작에 의해 배선 패턴(14)을 형성하는 부위를 노출시킨 레지스트 패턴(22)을 형성한다(단계 2: 도1c).Next, a photosensitive resist is applied on the surface of the plating seed layer 20 or a photosensitive resist film is laminated to form a resist pattern 22 exposing the portion where the wiring pattern 14 is to be formed by exposure and development operations ( Step 2: Figure 1c).

다음에, 도금 시드층(20)을 급전층으로 하여 전해 구리 도금을 행하고, 도금 시드층(20)의 노출 부분에 대한 구리 도금의 두께를 두껍게 하여 배선 패턴(14)을 형성한다(단계 3: 도 1d).Next, electrolytic copper plating is performed using the plating seed layer 20 as a power supply layer, and the copper plating on the exposed portion of the plating seed layer 20 is increased to form a wiring pattern 14 (step 3: Fig. 1d).

다음에, 레지스트 패턴(22)을 제거한다(단계 4). 도 1e는 레지스트 패턴(22)을 제거하고, 도금 시드층(20)의 표면에 소정 패턴으로 배선 패턴(14)이 형성된 상태를 나타낸다.Next, the resist pattern 22 is removed (step 4). FIG. 1E shows a state in which the resist pattern 22 is removed and the wiring pattern 14 is formed in a predetermined pattern on the surface of the plating seed layer 20 .

다음에, 도금 시드층(20)에서 외부에 노출되어 있는 부분을 에칭에 의해 제거한다(단계 5). 도금 시드층(20)은배선 패턴(14)에 비하여 훨씬 얇게 형성되어 있기 때문에, 배선 패턴(14)을 마스킹하지 않고, 구리의 에칭액을이용하여 도금 시드층(20)에서 외부에 노출되어 있는 부을 선택적으로 에칭하여 제거할 수 있다. 도 1f는 인접한 배선 패턴(14)의 중간 부분의 도금 시드층(20)이 제거되고, 절연층(13)이 노출된 것을 나타낸다.Next, the portion exposed to the outside of the plating seed layer 20 is removed by etching (step 5). Since the plating seed layer 20 is formed much thinner than the wiring pattern 14, the copper etchant is used without masking the wiring pattern 14, and the plating seed layer 20 is exposed to the outside. It can be selectively etched away. FIG. 1F shows that the plating seed layer 20 in the middle portion of the adjacent wiring pattern 14 is removed, and the insulating layer 13 is exposed.

도 1a 내지 도 1f에서의 공정은 도 8에 도시된 종래의 단계 1 내지 단계 5까지의 공정과 동일하다.The processes in FIGS. 1A to 1F are the same as the conventional steps 1 to 5 shown in FIG. 8 .

본 실시 형태에 있어서 특징적인 공정은 도 2a, 도 2b에 도시된 공정이다. 즉, 도 2a는 기판에 대하여 이방성드라이 에칭을 행하고, 절연층(13)이 노출되어 있는 부위를 에칭하며, 절연층(13)의 표면에 부착되어 있는 촉매핵을 제거하는 공정을 나타낸다(단계 61). 이방성 드라이 에칭은 배선 패턴(14)에 대해서는 영향을 미치지 않고절연층(13)만을 선택적으로 에칭하고, 또한 절연층(13)을 두께 방향으로 에칭하는 조작으로서 행해진다.In this embodiment, the characteristic process is the process shown in FIG. 2A, FIG. 2B. That is, FIG. 2A shows the process of performing anisotropic dry etching on the substrate, etching the portion where the insulating layer 13 is exposed, and removing the catalyst nuclei adhering to the surface of the insulating layer 13 (step 61). ). The anisotropic dry etching is performed as an operation of selectively etching only the insulating layer 13 without affecting the wiring pattern 14 and further etching the insulating layer 13 in the thickness direction.

이방성 드라이 에칭 장치를 이용하여 기판에 에칭을 행함으로써, 도 2a에 도시된 바와 같이 배선 패턴(14)에 의해 사이에 끼워져 있는 절연층(13)의 노출 부분이 약간 음각이 되도록 에칭되며, 절연층(13)의 표면에 부착되어있던 촉매핵이 제거된다.By etching the substrate using an anisotropic dry etching apparatus, the exposed portion of the insulating layer 13 sandwiched by the wiring pattern 14 as shown in Fig. 2A is etched to be slightly engraved, and the insulating layer The catalyst nucleus attached to the surface of (13) is removed.

도 4는 배선 패턴(14)이 형성되어 있는 절연층(13)에 이방성 드라이 에칭을 행한 상태의 단면 사진을 나타낸다(400배). 인접한 배선 패턴(14)의 중간 부분에서 절연층(13)이 5 ㎛ 정도의 깊이로 에칭되어 있는 것을 볼 수있다.4 shows a cross-sectional photograph of a state in which anisotropic dry etching is performed on the insulating layer 13 on which the wiring pattern 14 is formed (400x). It can be seen that the insulating layer 13 is etched to a depth of about 5 μm in the middle portion of the adjacent wiring pattern 14 .

도 2b는 이방성 드라이 에칭을 행한 후, 무전해 니켈도금 및 무전해 금도금을 행한 상태(단계 7)를 나타낸다.2B shows a state (step 7) of electroless nickel plating and electroless gold plating after anisotropic dry etching.

기판에 이방성 드라이 에칭을 행함으로써, 인접한 배선 패턴(14)의 중간 부분의 절연층(13)의 표면에서 촉매핵이 제거되고, 배선 패턴(14)의 외부에 노출되어 있는 측면과 상면에만 도금(18)이 형성된다. 배선 패턴(14)의외표면에 무전해 니켈도금 및 무전해 금도금이 행해짐으로써, 배선 패턴(14) 표면의 산화를 확실하게 방지할 수있다.By performing anisotropic dry etching on the substrate, catalyst nuclei are removed from the surface of the insulating layer 13 in the middle portion of the adjacent wiring pattern 14, and only the side and top surfaces exposed to the outside of the wiring pattern 14 are plated ( 18) is formed. When the outer surface of the wiring pattern 14 is subjected to electroless nickel plating and electroless gold plating, oxidation of the surface of the wiring pattern 14 can be reliably prevented.

도 5는 이방성 드라이 에칭에 의해 절연층(13)이 에칭된 깊이(에칭량)에 대하여 절연층(13)의 표면에 잔류하고있는 팔라듐의 양을 XPS(X선 광전자 분광 분석)에 의해 측정한 결과를 나타낸다. 또한, 도 5에서는, 초기 상태에 있어서의 팔라듐의 분량을 1로 하여 팔라듐의 잔류량을 나타내고 있다. 이 실험 결과는 절연층(13)의 에칭량이 증가함에 따라 잔류하는 팔라듐의 양이 감소하는 것을 나타낸다. 실험에 따르면, 절연층(13)의 에칭량을 2.5㎛로 한 경우에, 인접한 배선 패턴(14) 중간의 절연층(13) 표면에서의 도금 금의 석출량이 거의 0이 되었다.5 shows the amount of palladium remaining on the surface of the insulating layer 13 with respect to the depth (etching amount) at which the insulating layer 13 is etched by anisotropic dry etching by XPS (X-ray photoelectron spectroscopy). shows the results. In addition, in FIG. 5, the quantity of palladium in an initial state is made into 1, and the residual quantity of palladium is shown. The experimental results indicate that the amount of remaining palladium decreases as the etching amount of the insulating layer 13 increases. According to the experiment, when the etching amount of the insulating layer 13 was set to 2.5 mu m, the precipitation amount of plated gold on the surface of the insulating layer 13 in the middle of the adjacent wiring patterns 14 became almost zero.

이와 같이, 이방성 드라이 에칭에 의해 절연층(13)의 표면에 잔류하는 촉매핵을 효과적으로 제거할 수 있기 때문에, 배선 패턴(14)에 무전해 니켈도금 및 무전해 금도금을 행했을 때에 절연층(13)의 표면에 도금이 부착되는것을 효과적으로 방지할 수 있다. 이렇게 해서, 배선 패턴(14) 사이의 전기적 단락을 방지할 수 있기 때문에 배선 패턴(14)을 고밀도로 형성하는 것이 가능해진다.In this way, since the catalyst nuclei remaining on the surface of the insulating layer 13 can be effectively removed by the anisotropic dry etching, the insulating layer 13 when the wiring pattern 14 is electroless nickel plated or electroless gold plated. ) can effectively prevent plating from adhering to the surface. In this way, since an electrical short circuit between the wiring patterns 14 can be prevented, it becomes possible to form the wiring patterns 14 with high density.

전술한 바와 같이, 솔더 레지스트를 이용하여 배선 패턴(14)의 노출 부위에 도금을 행하는 방법은 솔더 레지스트의 해상도가 제약을 받기 때문에, 배선 패턴의 배선 밀도가 일정 이상이 되면 적용할 수 없게 되는 데대하여, 본 발명 방법에 따르면 배선 패턴이 고밀도로 배치되는 경우라도, 배선 패턴의 노출 부분에 확실하게무전해 도금을 행할 수 있고, 배선 패턴이 고밀도로 형성되는 배선 기판의 제조 방법으로서 유효하게 이용할 수있다.As described above, the method of plating the exposed portion of the wiring pattern 14 using the solder resist cannot be applied when the wiring density of the wiring pattern exceeds a certain level because the resolution of the solder resist is limited. On the other hand, according to the method of the present invention, even when wiring patterns are arranged at high density, electroless plating can be reliably performed on exposed portions of wiring patterns, and can be effectively used as a method for manufacturing a wiring board in which wiring patterns are formed at high density. have.

Claims (1)

촉매 처리를 실시한 절연층의 표면에 무전해 도금에 의해 도금 시드층을 형성하는 공정과, 이 도금 시드층의 표면에 레지스트 패턴을 형성하는 공정과, 이 레지스트 패턴을 마스크로 하여 상기 도금 시드층을 급전층으로 하는 전해 도금에 의해 배선 패턴을 형성하는 공정과, 상기 레지스트 패턴을 제거한 후, 상기 도금 시드층이 노출되는 부위를 제거하고, 무전해 도금에 의해 상기 배선 패턴의 외표면에 무전해 도금을 행하는 공정을 포함하는배선 기판의 제조 방법에 있어서,
상기 도금 시드층의 노출 부위를 제거한 후, 이방성 드라이 에칭에 의해 상기 절연층이 노출되는 부위를 에칭하고, 그 후 무전해 도금에 의해 상기 배선 패턴의 외표면에 도금을 행하는 것을 특징으로 하는 배선 기판의 제조방법.
A step of forming a plating seed layer by electroless plating on the surface of the insulating layer subjected to catalytic treatment, a step of forming a resist pattern on the surface of the plating seed layer, and the plating seed layer using the resist pattern as a mask A step of forming a wiring pattern by electrolytic plating using a power supply layer, and after removing the resist pattern, a portion where the plating seed layer is exposed is removed, and electroless plating is performed on the outer surface of the wiring pattern by electroless plating In the method of manufacturing a wiring board comprising the step of performing,
After removing the exposed portion of the plating seed layer, the portion where the insulating layer is exposed is etched by anisotropic dry etching, and then the outer surface of the wiring pattern is plated by electroless plating. manufacturing method.
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