KR101237964B1 - 해상도 변환 장치 - Google Patents

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KR101237964B1
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Abstract

고해상도의 영상 데이터를 저해상도의 영상 데이터로 변환하는 해상도 변환 장치가 개시된다. 본 발명의 실시예에 따른 해상도 변환 장치는 메모리 및 에프피지에이(FPGA : Field Programmable Gate Array)를 포함한다. 메모리에는 고해상도의 영상 데이터가 일시적으로 저장된다. 에프피지에이(FPGA)는, 메모리의 동작을 제어하면서, 메모리에 일시적으로 저장되어 있는 고해상도의 영상 데이터 중에서 저해상도에 상응하는 구간 별 대표 데이터를 출력한다.

Description

해상도 변환 장치{Apparatus for converting resolution}
본 발명은, 해상도 변환 장치에 관한 것으로서, 보다 상세하게는, 고해상도의 영상 데이터를 저해상도의 영상 데이터로 변환하는 해상도 변환 장치에 관한 것이다.
일반적으로, 촬영에 의하여 얻어지는 영상의 해상도는 디스플레이 모듈 예를 들어, 엘시디(LCD : Liquid Crystal Display) 모듈의 해상도보다 높다. 더구나, 어느 장비에 추가되는 소형 디스플레이 모듈의 경우, 그 차이는 매우 크다.
따라서, 일반적인 해상도 변환 장치란, 영상 축소를 위하여 고해상도의 영상 데이터를 저해상도의 영상 데이터로 변환하는 장치를 말한다.
도 1은 종래의 해상도 변환 장치의 일 예를 설명하기 위한 블록도이다.
도 1을 참조하면, 촬영에 의하여 얻어지는 메가(mega) 화소 영상 예를 들어, 1.3 메가 화소(pixels)의 영상은 아이에스피(ISP : Image Signal Processor, 11)에 의하여 신호 처리된다.
또한, 아이에스피(ISP, 11)로부터의 메가(mega) 화소 영상은 브지에이(VGA : Video Graphic Array) 엔진(12)에 의하여 설정 영상 크기로 변경된다.
여기에서, 브지에이(VGA) 엔진(12)의 특성상, 해상도-축소 가능 비율에는 한계를 가진다. 예를 들어, 1.3 메가 화소의 영상이 아이에스피(ISP, 11)를 통하여 브지에이(VGA) 엔진(12)에 입력될 경우, 한 개의 브지에이(VGA) 엔진(12)만으로 320 x 240 화소들의 해상도를 출력할 수 없다. 이와 관련된 문제점이 도 2를 참조하여 설명된다.
도 2는 종래의 해상도 변환 장치의 다른 예를 설명하기 위한 블록도이다.
도 2를 참조하면, 촬영에 의하여 얻어지는 메가(mega) 화소 영상 예를 들어, 1.3 메가 화소(pixels)의 영상은 아이에스피(ISP : Image Signal Processor, 21)에 의하여 신호 처리된다.
또한, 아이에스피(ISP, 21)로부터의 1.3 메가(mega) 화소의 영상은 제1 브지에이(VGA) 엔진(22)에 의하여 설정 영상 크기로 일차 축소되어 제2 브지에이(VGA) 엔진(23)에 입력된다.
그리고, 제1 브지에이(VGA) 엔진(22)으로부터의 일차 축소된 영상은, 제2 브지에이(VGA) 엔진(23)에 의하여 320 x 240 화소들의 해상도로 최종 변경되어, 해당 디스플레이 모듈 예를 들어, 엘시디(LCD) 모듈(24)에 입력된다.
따라서, 상기와 같이 통상적으로 브지에이(VGA) 엔진이 해상도 변환 장치로 이용될 경우, 브지에이(VGA) 엔진의 특성상, 사용자가 원하는 해상도 축소 비율이 높아질수록 고가의 브지에이(VGA) 엔진이 많이 필요하다는 문제점이 있다.
본 발명의 실시예는, 사용자가 원하는 해상도 축소 비율이 높게 변경되더라도 하드웨어를 추가할 필요가 없는 해상도 변환 장치를 제공하고자 한다.
더 나아가, 본 발명의 실시예는, 사용자가 원하는 해상도 축소 비율이 다양하게 변경되더라도 하드웨어를 변경할 필요가 없는 해상도 변환 장치를 제공하고자 한다.
본 발명의 일 측면에 따르면, 고해상도의 영상 데이터를 저해상도의 영상 데이터로 변환하는 해상도 변환 장치에 있어서, 메모리 및 에프피지에이(FPGA : Field Programmable Gate Array)를 포함할 수 있다. 상기 메모리에는, 상기 고해상도의 영상 데이터가 일시적으로 저장된다. 상기 에프피지에이(FPGA)는, 상기 메모리의 동작을 제어하면서, 상기 메모리에 일시적으로 저장되어 있는 고해상도의 영상 데이터 중에서 상기 저해상도에 상응하는 구간 별 대표 데이터를 출력한다.
또한, 상기 메모리가 제1 메모리 및 제2 메모리로 구분될 수 있다.
또한, 상기 제1 메모리 및 제2 메모리가 각각 램(RAM : Random Access Memory)일 수 있다.
또한, 상기 제1 메모리 및 제2 메모리가 각각 에스디램(SDRAM : Synchronous Dynamic Random Access Memory)일 수 있다.
또한, 상기 에프피지에이(FPGA)가 제1 메모리 제어부, 제2 메모리 제어부, 및 영상 제어부를 포함할 수 있다. 상기 제1 메모리 제어부는 상기 제1 메모리의 동작을 제어한다. 상기 제2 메모리 제어부는 상기 제2 메모리의 동작을 제어한다. 상기 영상 제어부는, 상기 제1 메모리 제어부와 상기 제2 메모리 제어부를 제어하여, 상기 제1 메모리 제어부와 상기 제2 메모리 제어부를 통하여 고해상도의 영상 데이터를 상기 제1 메모리와 상기 제2 메모리에 교호하게 저장하면서, 상기 제1 메모리와 상기 제2 메모리에 저장되어 있는 고해상도의 영상 데이터 중에서 상기 구간 별 대표 데이터를 상기 제1 메모리 제어부와 상기 제2 메모리 제어부를 통하여 읽어서 출력한다.
또한, 상기 에프피지에이(FPGA)가 외부의 중앙처리소자(CPU : Central Processing Unit)와의 통신을 위한 시피유(CPU) 인터페이스를 더 포함하여, 상기 영상 제어부가 상기 시피유(CPU) 인터페이스를 통하여 상기 외부의 중앙처리소자(CPU)와 통신할 수 있다.
또한, 상기 에프피지에이(FPGA)가, 상기 고해상도의 영상 데이터에서 홀수번째 프레임의 데이터를 상기 제1 메모리가 저장하고, 상기 고해상도의 영상 데이터에서 짝수번째 프레임의 데이터를 상기 제2 메모리가 저장할 수 있다.
또한, 상기 에프피지에이(FPGA)가, 상기 제2 메모리가 짝수번째 프레임의 데이터를 저장하는 동안에 상기 제1 메모리에 저장되어 있는 홀수번째 프레임의 데이터 중에서 상기 저해상도에 상응하는 구간 별 대표 데이터를 읽어서 출력하고, 상기 제1 메모리가 홀수번째 프레임의 데이터를 저장하는 동안에 상기 제2 메모리에 저장되어 있는 짝수번째 프레임의 데이터 중에서 상기 저해상도에 상응하는 구간 별 대표 데이터를 읽어서 출력할 수 있다.
또한, 홀수번째 프레임 또는 짝수번째 프레임의 데이터 중에서 상기 저해상도에 상응하는 구간 별 대표 데이터를 상기 에프피지에이(FPGA)가 읽어서 출력함에 있어서, 교호(interlace) 디스플레이 방식에 상응하여, 상기 저해상도에 상응하는 구간 별 대표 데이터를 프레임 당 2 회 읽어서 출력할 수 있다.
본 발명의 실시예에 의하면, 상기 메모리와 상기 에프피지에이(FPGA)가 이용됨에 의하여, 고해상도의 영상 데이터가 저해상도의 영상 데이터로 변환된다. 즉, 상기 에프피지에이(FPGA)의 프로그래밍 및 상기 메모리에 의하여, 고해상도의 영상 데이터가 저해상도의 영상 데이터로 변환될 수 있다.
따라서, 그 특성상 해상도-축소 가능 비율이 제한적인 브지에이(VGA) 엔진(12)에 비하여 다음과 같은 효과들을 얻을 수 있다.
첫째, 사용자가 원하는 해상도 축소 비율이 높게 변경되더라도, 상기 에프피지에이(FPGA)의 프로그램을 변경하면 되므로, 하드웨어를 추가할 필요가 없다.
둘째, 사용자가 원하는 해상도 축소 비율이 다양하게 변경되더라도, 상기 에프피지에이(FPGA)의 프로그램을 변경하면 되므로, 하드웨어를 변경할 필요가 없다.
도 1은 종래의 해상도 변환 장치의 일 예를 설명하기 위한 블록도이다.
도 2는 종래의 해상도 변환 장치의 다른 예를 설명하기 위한 블록도이다.
도 3은 본 발명의 일 실시예의 해상도 변환 장치를 설명하기 위한 블록도이다.
도 4는 도 3의 에프피지에이(FPGA)의 내부 구성을 보여주는 블록도이다.
도 5는 도 4의 에프피지에이(FPGA)의 동작을 설명하기 위한 타이밍도이다.
하기의 설명 및 첨부된 도면은 본 발명에 따른 동작을 이해하기 위한 것이며, 본 기술 분야의 통상의 기술자가 용이하게 구현할 수 있는 부분은 생략될 수 있다.
또한 본 명세서 및 도면은 본 발명을 제한하기 위한 목적으로 제공된 것은 아니고, 본 발명의 범위는 청구의 범위에 의하여 정해져야 한다. 본 명세서에서 사용된 용어들은 본 발명을 가장 적절하게 표현할 수 있도록 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야 한다.
이하 첨부된 도면들을 참조하여 본 발명의 실시예가 상세히 설명된다.
도 3은 본 발명의 일 실시예의 해상도 변환 장치(32, 33a, 및 33b)를 설명하기 위한 블록도이다.
도 3에서, 촬영에 의하여 얻어지는 메가(mega) 화소 영상 예를 들어, 1.3 메가 화소(pixels)의 영상은, 아이에스피(ISP : Image Signal Processor, 31)에 의하여 신호 처리되어, 본 발명의 일 실시예의 해상도 변환 장치(32, 33a, 및 33b)에 입력된다.
본 발명의 일 실시예의 해상도 변환 장치(32, 33a, 및 33b)는, 아이에스피(ISP, 31)로부터의 메가(mega) 화소 영상 예를 들어, 1.3 메가 화소(pixels)의 영상을 입력받아 저해상도 예를 들어, 320 x 240 화소들의 해상도로 변경하여, 해당 디스플레이 모듈 예를 들어, 엘시디(LCD) 모듈(34)에 출력한다.
도 3을 참조하면, 본 발명의 일 실시예의 해상도 변환 장치(32, 33a, 및 33b)는, 고해상도의 영상 데이터를 저해상도의 영상 데이터로 변환하는 장치로서, 메모리(33a와 33b) 및 에프피지에이(FPGA : Field Programmable Gate Array, 32)를 포함한다.
메모리(33a와 33b)에는 고해상도의 영상 데이터가 일시적으로 저장된다.
에프피지에이(FPGA,32)는, 메모리(33a와 33b)의 동작을 제어하면서, 메모리(33a와 33b)에 일시적으로 저장되어 있는 고해상도의 영상 데이터 중에서 저해상도에 상응하는 구간 별 대표 데이터를 출력한다. 영상 데이터에서 구간 별 대표 데이터를 출력하는 방법은 경우에 따라 다양하게 도출될 수 있음은 물론이다. 예를 들어, 구간 별 중앙 화소의 계조 데이터 또는 구간 별 평균 계조 데이터가 구간 별 대표 데이터가 될 수 있다.
이와 같은 해상도 변환 장치(32, 33a, 및 33b)에 의하면, 메모리(33a와 33b)와 에프피지에이(FPGA, 32)가 이용됨에 의하여, 고해상도의 영상 데이터가 저해상도의 영상 데이터로 변환된다. 즉, 에프피지에이(FPGA, 32)의 프로그래밍 및 메모리(33a와 33b)에 의하여, 고해상도의 영상 데이터가 저해상도의 영상 데이터로 변환될 수 있다.
따라서, 그 특성상 해상도-축소 가능 비율이 제한적인 브지에이(VGA) 엔진(12)에 비하여 다음과 같은 효과들을 얻을 수 있다.
첫째, 사용자가 원하는 해상도 축소 비율이 높게 변경되더라도, 에프피지에이(FPGA, 32)의 프로그램을 변경하면 되므로, 하드웨어를 추가할 필요가 없다.
둘째, 사용자가 원하는 해상도 축소 비율이 다양하게 변경되더라도, 에프피지에이(FPGA, 32)의 프로그램을 변경하면 되므로, 하드웨어를 변경할 필요가 없다.
본 실시예의 경우, 메모리(33a와 33b)는 제1 메모리(33a) 및 제2 메모리(33b)로 구분된다. 또한, 제1 메모리(33a) 및 제2 메모리는 각각 램(RAM : Random Access Memory) 예를 들어, 에스디램(SDRAM : Synchronous Dynamic Random Access Memory)이다.
에프피지에이(FPGA, 32)의 내부 구성 및 동작에 대해서는 도 4 및 5를 참조하여 상세히 설명될 것이다.
도 4는 도 3의 에프피지에이(FPGA, 32)의 내부 구성을 보여준다. 도 4에서 도 3과 동일한 참조 부호는 동일한 기능의 대상을 가리킨다.
도 3 및 4를 참조하면, 에프피지에이(FPGA, 32)는 제1 메모리 제어부(323a), 제2 메모리 제어부(323b), 및 영상 제어부(321)를 포함한다.
제1 메모리 제어부(323a)는 제1 메모리(33a)의 동작을 제어한다.
제2 메모리 제어부(323b)는 제2 메모리(33b)의 동작을 제어한다.
영상 제어부(321)는, 제1 메모리 제어부(323a)와 제2 메모리 제어부(323b)를 제어하여, 제1 메모리 제어부(323a)와 제2 메모리 제어부(323b)를 통하여 고해상도의 영상 데이터를 제1 메모리(33a)와 제2 메모리(33b)에 교호하게 저장하면서, 제1 메모리(33a)와 제2 메모리(33b)에 저장되어 있는 고해상도의 영상 데이터 중에서 구간 별 대표 데이터를 제1 메모리 제어부(323a)와 제2 메모리 제어부(323b)를 통하여 읽어서 출력한다.
한편, 본 실시예의 경우, 에프피지에이(FPGA, 32)는 외부의 중앙처리소자(CPU : Central Processing Unit)와의 통신을 위한 시피유(CPU) 인터페이스(322)를 더 포함한다. 이에 따라, 영상 제어부(321)는 시피유(CPU) 인터페이스(322)를 통하여 외부의 중앙처리소자(CPU)와 통신 예를 들어, IIC(Inter-Integrated Circuit) 통신 프로토콜에 의한 통신을 수행한다.
이하, 영상 제어부(321)의 제어 및 동작에 의하여 결정되는 에프피지에이(FPGA, 32)의 동작이 상세히 설명될 것이다.
도 5는 도 4의 에프피지에이(FPGA, 32)의 동작을 설명하기 위한 타이밍도이다. 도 5에서 참조 부호 51은 아이에스피(도 3의 ISP, 31)로부터의 메가(mega) 화소 영상 데이터의 수직 동기 신호(Vsync)에서 수직 구동 시작점을 알리는 펄스를 가리킨다. 참조 부호 52는 영상 제어부(321)로부터 엘시디(LCD) 모듈로 출력되는 축소 영상 데이터의 수직 동기 신호(Vsync)에서 수직 구동 시작점을 알리는 펄스를 가리킨다. 도 3 내지 5를 참조하여, 도 4의 에프피지에이(FPGA, 32)의 동작을 설명하면 다음과 같다.
영상 제어부(321)의 제어 및 동작에 의한 에프피지에이(FPGA, 32)는, 고해상도의 영상 데이터에서 홀수번째 프레임의 데이터를 제1 메모리(33a)에 저장한다(도 5의 t1 ~ t5 수직 구동 주기). 또한, 에프피지에이(FPGA, 32)는 고해상도의 영상 데이터에서 짝수번째 프레임의 데이터를 제2 메모리(33b)에 저장한다(도 5의 t5 시점에서 시작하는 수직 구동 주기).
여기에서, 에프피지에이(FPGA, 32)는, 제2 메모리(33b)가 짝수번째 프레임의 데이터를 저장하는 동안(도 5의 t5 시점에서 시작하는 수직 구동 주기)에 제1 메모리(33a)에 저장되어 있는 홀수번째 프레임의 데이터 중에서 320 x 240 화소들의 저해상도에 상응하는 구간 별 대표 데이터를 읽어서 엘시디(LCD) 모듈(34)에 출력한다.
또한, 에프피지에이(FPGA, 32)는, 제1 메모리(33a)가 홀수번째 프레임의 데이터를 저장하는 동안(도 5의 t1 ~ t5 수직 구동 주기)에 제2 메모리(33b)에 저장되어 있는 짝수번째 프레임의 데이터 중에서 320 x 240 화소들의 저해상도에 상응하는 구간 별 대표 데이터를 읽어서 출력한다.
이와 같이 제1 메모리(33a)와 제2 메모리(33b)를 효율적으로 사용함에 따라 신속한 해상도 변환이 가능하다.
한편, 경우에 따라 디스플레이 모듈 예를 들어, 엘시디(LCD) 모듈(34)이 순차(progressive) 디스플레이 방식이 아니고 교호(interlace) 디스플레이 방식을 채용하는 경우가 있다. 즉, 도 5에 도시된 바와 같이, 에프피지에이(FPGA, 32)에 입력되는 고해상도의 영상 데이터가 30 에프피에스(fps : frames per second)이고, 엘시디(LCD) 모듈(34)에 입력될 저해상도의 영상 데이터가 60 에프피에스(fps : frames per second)가 되어야 할 경우가 있다.
이 경우, 홀수번째 프레임 또는 짝수번째 프레임의 데이터 중에서 저해상도에 상응하는 구간 별 대표 데이터를 에프피지에이(FPGA, 32)가 읽어서 출력함에 있어서, 교호(interlace) 디스플레이 방식에 상응하여, 저해상도에 상응하는 구간 별 대표 데이터를 프레임 당 2 회 읽어서 출력한다.
예를 들어, 도 5의 t1 ~ t5 수직 구동 주기에 있어서, 제2 메모리(33b)에 저장되어 있는 짝수번째 프레임의 데이터 중에서 320 x 240 화소들의 저해상도에 상응하는 구간 별 대표 데이터는 t2 ~ t3 시간 동안에 일 회, 그리고 t4 ~ t5 시간 동안에 일 회 읽어져서 출력되므로, 한 프레임에 대하여 2 회 읽어져서 출력된다.
이상 설명된 바와 같이, 본 발명에 따른 실시예에 의하면, 메모리와 에프피지에이(FPGA)가 이용됨에 의하여, 고해상도의 영상 데이터가 저해상도의 영상 데이터로 변환된다. 즉, 에프피지에이(FPGA)의 프로그래밍 및 메모리에 의하여, 고해상도의 영상 데이터가 저해상도의 영상 데이터로 변환될 수 있다.
따라서, 그 특성상 해상도-축소 가능 비율이 제한적인 브지에이(VGA) 엔진(12)에 비하여 다음과 같은 효과들을 얻을 수 있다.
첫째, 사용자가 원하는 해상도 축소 비율이 높게 변경되더라도, 에프피지에이(FPGA)의 프로그램을 변경하면 되므로, 하드웨어를 추가할 필요가 없다.
둘째, 사용자가 원하는 해상도 축소 비율이 다양하게 변경되더라도, 에프피지에이(FPGA)의 프로그램을 변경하면 되므로, 하드웨어를 변경할 필요가 없다.
이제까지 본 발명에 대하여 바람직한 실시예를 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 본 발명을 구현할 수 있음을 이해할 것이다. 그러므로 상기 개시된 실시예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 특허청구범위에 의해 청구된 발명 및 청구된 발명과 균등한 발명들은 본 발명에 포함된 것으로 해석되어야 한다.
영상 데이터 뿐만 아니라 다른 디지털 데이터에도 이용될 가능성이 있다.
11,21,31...아이에스피(ISP), 12,22,23...브지에이(VGA) 엔진,
24,34...엘시디(LCD) 모듈, 32...에프피지에이(FPGA),
33a...제1 메모리, 33b...제2 메모리,
321...영상 제어부, 322...시피유(CPU) 인터페이스,
33a...제1 메모리, 33b...제2 메모리,
323a...제1 메모리 제어부, 323b...제2 메모리 제어부,
Vsync...수직 동기 신호.

Claims (9)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 고해상도의 영상 데이터를 저해상도의 영상 데이터로 변환하는 해상도 변환 장치에 있어서,
    상기 고해상도의 영상 데이터가 일시적으로 저장되는 메모리; 및
    상기 메모리의 동작을 제어하면서, 상기 메모리에 일시적으로 저장되어 있는 고해상도의 영상 데이터 중에서 상기 저해상도에 상응하는 구간 별 대표 데이터를 출력하는 에프피지에이(FPGA : Field Programmable Gate Array)를 포함하고,
    상기 메모리가 제1 메모리 및 제2 메모리로 구분되며,
    상기 에프피지에이(FPGA)가,
    상기 제1 메모리의 동작을 제어하는 제1 메모리 제어부;
    상기 제2 메모리의 동작을 제어하는 제2 메모리 제어부; 및
    상기 제1 메모리 제어부와 상기 제2 메모리 제어부를 제어하여, 상기 제1 메모리 제어부와 상기 제2 메모리 제어부를 통하여 고해상도의 영상 데이터를 상기 제1 메모리와 상기 제2 메모리에 교호하게 저장하면서, 상기 제1 메모리와 상기 제2 메모리에 저장되어 있는 고해상도의 영상 데이터 중에서 상기 구간 별 대표 데이터를 상기 제1 메모리 제어부와 상기 제2 메모리 제어부를 통하여 읽어서 출력하는 영상 제어부를 포함한 해상도 변환 장치.
  6. 제5항에 있어서, 상기 에프피지에이(FPGA)가,
    외부의 중앙처리소자(CPU : Central Processing Unit)와의 통신을 위한 시피유(CPU) 인터페이스를 더 포함하여,
    상기 영상 제어부가 상기 시피유(CPU) 인터페이스를 통하여 상기 외부의 중앙처리소자(CPU)와 통신하는 해상도 변환 장치.
  7. 고해상도의 영상 데이터를 저해상도의 영상 데이터로 변환하는 해상도 변환 장치에 있어서,
    상기 고해상도의 영상 데이터가 일시적으로 저장되는 메모리; 및
    상기 메모리의 동작을 제어하면서, 상기 메모리에 일시적으로 저장되어 있는 고해상도의 영상 데이터 중에서 상기 저해상도에 상응하는 구간 별 대표 데이터를 출력하는 에프피지에이(FPGA : Field Programmable Gate Array)를 포함하고,
    상기 메모리가 제1 메모리 및 제2 메모리로 구분되며,
    상기 에프피지에이(FPGA)가,
    상기 고해상도의 영상 데이터에서 홀수번째 프레임의 데이터를 상기 제1 메모리에 저장하고,
    상기 고해상도의 영상 데이터에서 짝수번째 프레임의 데이터를 상기 제2 메모리에 저장하는 해상도 변환 장치.
  8. 제7항에 있어서, 상기 에프피지에이(FPGA)가,
    상기 제2 메모리가 짝수번째 프레임의 데이터를 저장하는 동안에 상기 제1 메모리에 저장되어 있는 홀수번째 프레임의 데이터 중에서 상기 저해상도에 상응하는 구간 별 대표 데이터를 읽어서 출력하고,
    상기 제1 메모리가 홀수번째 프레임의 데이터를 저장하는 동안에 상기 제2 메모리에 저장되어 있는 짝수번째 프레임의 데이터 중에서 상기 저해상도에 상응하는 구간 별 대표 데이터를 읽어서 출력하는 해상도 변환 장치.
  9. 제8항에 있어서, 홀수번째 프레임 또는 짝수번째 프레임의 데이터 중에서 상기 저해상도에 상응하는 구간 별 대표 데이터를 상기 에프피지에이(FPGA)가 읽어서 출력함에 있어서,
    교호(interlace) 디스플레이 방식에 상응하여, 상기 저해상도에 상응하는 구간 별 대표 데이터를 프레임 당 2 회 읽어서 출력하는 해상도 변환 장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104754272B (zh) * 2013-12-25 2018-11-20 深圳开阳电子股份有限公司 一种vga全分辨率锁定显示系统及方法
CN108989730B (zh) * 2018-08-08 2021-01-22 京东方科技集团股份有限公司 视频格式转换方法及其装置、现场可编程门阵列

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100795076B1 (ko) * 2007-07-25 2008-01-17 (주)동우비젼 고해상도 영상처리 기반의 전광판 시스템 및 제어방법
JP2008035455A (ja) * 2006-08-01 2008-02-14 Fuji Xerox Co Ltd 画像処理装置、画像処理プログラム

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008035455A (ja) * 2006-08-01 2008-02-14 Fuji Xerox Co Ltd 画像処理装置、画像処理プログラム
KR100795076B1 (ko) * 2007-07-25 2008-01-17 (주)동우비젼 고해상도 영상처리 기반의 전광판 시스템 및 제어방법

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