KR101203239B1 - 지연회로, 다단 지연회로 및 이들을 이용한 시간 디지털 변환기, 반도체 시험장치, 링 발진기 및 지연 고정 루프회로 - Google Patents

지연회로, 다단 지연회로 및 이들을 이용한 시간 디지털 변환기, 반도체 시험장치, 링 발진기 및 지연 고정 루프회로 Download PDF

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Abstract

지연회로(100)는 MOSFET(1), 바이어스 전압원(12a, 12b)을 구비한다. 바이어스 전압원(12a, 12b)은 MOSFET(1)의 드레인 소스 사이에 전압을 인가한다. 바이어스 전압원(12a)은 MOSFET(1)의 소스 전극(106a)에 소스 전압 Vss를 공급하고, 바이어스 전압원(12b)은 MOSFET(1)의 드레인 전극(106b)에 드레인 전압 Vdd를 공급한다. 지연대상입력신호 IN을 MOSFET(1)의 게이트에 있어서, 게이트 폭방향(y축방향)으로 전파시킨다.

Description

지연회로, 다단 지연회로 및 이들을 이용한 시간 디지털 변환기, 반도체 시험장치, 링 발진기 및 지연 고정 루프회로{DELAY CIRCUIT, MULTI-STAGE DELAY CIRCUIT, TIME DIGITAL CONVERTER USING THEM, SEMICONDUCTOR TEST DEVICE, RING OSCILLATOR, AND DELAY LOCK LOOP CIRCUIT}
본 발명은 지연회로에 관한 것이다.
전자회로에 있어서, 신호를 지연시키기 위한 지연소자가 이용된다. 지연소자로서는, 인버터(NOT 게이트)나, 배선의 전파 지연을 이용한 것이 알려져 있다.
인버터의 지연시간은 프로세스의 편차 영향을 받기 때문에, 피코 초(Pico Second)의 단위에서 목적된 지연시간을 고정밀도로 실현하기는 어렵다. 또한, 다단 접속된 인버터를 포함하는 지연회로를 이용하는 경우, 총 지연시간을 늘리기 위하여 인버터의 단수를 증가시키면, 회로의 소비전력이 증가하는 문제가 있다.
지연회로로서 배선을 이용하는 경우, 배선폭이나 배선두께가 불균일하면, 지연시간이 변동한다. 이것은 지연대상신호의 주파수가 높아지면 배선이 분포정수선로(distributed constant line)로서 기능을 하는 와중에, 배선의 저항값이나 기생 용량값이 불균일해지기 때문이다.
이러한 과제에 비추어, 본 발명의 포괄적인 목적은, 지연시간을 고정밀도로 조절 가능한 지연회로의 제공하는 것이다.
본 발명의 일 실시형태에 따른 지연회로는 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)과, MOSFET의 드레인 소스 사이에 전압을 인가하는 전압원을 구비한다. 지연대상신호를 MOSFET에 있어서, 게이트 폭방향으로 전파시킨다.
본 실시형태에 의하면, 게이트 폭방향의 저항성분과, MOSFET의 게이트 드레인 사이의 용량, 게이트 소스 사이의 용량에 의해 분포정수선로가 형성된다. 따라서, 게이트 드레인 사이의 용량, 게이트 소스 사이의 용량, 게이트 폭(채널 폭), 게이트 길이(채널 길이)를 적절하게 설정하는 것에 의해, 분포정수선로의 저항성분, 인덕턴스성분, 용량성분을 조절할 수 있기 때문에, 목적의 지연시간을 얻을 수 있다.
전압원은 MOSFET의 드레인, 소스 및 백 게이트 중의 적어도 하나의 전압을 조절 가능해도 좋다.
게이트 드레인 사이의 용량, 게이트 소스 사이의 용량은 각각, 게이트 드레인 사이의 전압, 게이트 소스 사이의 전압에 의존한다. 따라서, 반도체 기판 상에 지연회로를 형성한 후에도, 드레인 전압, 소스 전압을 조절하는 것에 의해, 지연시간을 조절할 수 있다.
일 실시형태에 있어서, MOSFET은 복수로 마련되어 있고, 각 MOSFET의 게이트 전극은 하나의 전송로를 형성하도록 직렬로 접속되어도 좋다. 이 경우, MOSFET의 개수 및 각 MOSFET의 게이트 폭에 상응하여 지연량을 설계할 수 있다.
복수의 MOSFET의 드레인 전극끼리, 소스 전극끼리는 각각 공통으로 접속되고, 공통의 드레인 전압 및 소스 전압이 인가되어도 좋다.
복수의 MOSFET의 드레인 전극 및 소스 전극 중의 적어도 하나는, MOSFET마다 개별로 마련되어 있고, 각 전극에 대하여 개별 바이어스 전압을 인가 가능토록 구성해도 좋다.
이 경우, 각 MOSFET의 드레인 전압 또는 소스 전압을 독립적으로 제어할 수 있기 때문에, 더욱 고정밀도로 지연시간을 조절할 수 있다.
일 실시형태에 따른 지연회로는, MOSFET의 게이트 폴리실리콘층과 오버랩되도록 게이트 폭방향으로 부설(敷設)되고, 폴리실리콘층과 전기적으로 접속되는 금속배선을 더 구비해도 좋다.
게이트 전극이 폴리실리콘으로 형성되는 경우, 당해 시트의 저항이 높기 때문에, 고속신호의 세틀링이 어렵게 되고, 감쇠량도 커진다. 따라서, 금속배선을 폴리실리콘과 병렬로 구성된 전파선로로서 이용하는 것에 의해, 저항값을 낮출 수 있다.
MOSFET의 전단(前段)에 마련되고, 지연대상신호의 전압 레벨을 조절하는 레벨시프터를 더 구비해도 좋다. 레벨시프터는 지연대상신호의 진폭을 작게 해도 좋다.
게이트 소스 사이의 용량, 게이트 드레인 사이의 용량은 각각, 게이트 소스 사이의 전압, 게이트 드레인 사이의 전압에 의존한다. 즉, 게이트 소스 사이의 용량, 게이트 드레인 사이의 용량은 게이트를 전파하는 지연대상신호의 전압 레벨에 의존한다. 따라서, 지연대상신호의 전압 레벨을 조절하는 것에 의해, 지연시간을 제어할 수 있다.
본 발명의 다른 실시형태는, 지연대상신호에 상이한 지연시간을 부여한 복수의 지연신호를 출력하는 다단 지연회로에 관한 것이다. 이 다단 지연회로는, 상기의 어느 한 실시형태에 따른 지연회로와, 지연회로의 MOSFET의 게이트 전극으로부터 인출된 복수의 탭(Tap)을 구비하고, 복수의 탭 각각으로부터 복수의 지연신호를 출력한다.
본 실시형태에 의하면, 복수의 지연신호의 지연시간을 고정밀도로 설정할 수 있다.
신호가 전파되는 선로의 배선폭이, 복수의 탭 사이마다 상이해도 좋다. 각 탭 사이의 선로의 배선길이는 동일해도 좋다. 배선지연소자 자체나, 지연회로에 접속되는 회로, 예를 들어 신호를 인가하는 회로, 신호를 검출하는 회로의 비선형적인 특성의 영향에 의해, 배선길이를 동일하게 해도 지연량이 동일해지지 않는 경우가 있다. 이 경우에, 배선폭을 상이하게 하는 것에 의해 지연시간을 균일화할 수 있다.
각 탭의 전후에서, 신호가 전파되는 선로의 배선폭의 총합을 보존해도 좋다. 이 경우, 신호의 분기에 동반하는 반사를 바람직하게 억제할 수 있다.
본 발명의 다른 실시형태는, 시간 디지털 변환기에 관한 것이다. 이 시간 디지털 변환기는 n개(n은 자연수)의 출력단자를 구비하는 제 1 다단 지연회로와, 제 1 다단 지연회로의 n개의 출력단자마다 마련된 n개의 샘플링회로와, 인코더를 구비한다. 제 1 다단 지연회로는 입력된 트리거신호에 지연을 부여하고, 상이한 지연시간이 부여된 n개의 지연 트리거신호를 n개의 출력단자 각각으로부터 출력한다. n개의 샘플링회로는 제 1 다단 지연회로의 대응하는 출력단자로부터의 지연 트리거신호를 이용하여 피측정신호를 샘플링한다. 인코더는 n개의 샘플링회로로부터 샘플링신호를 받고, 당해 샘플링신호를 인코딩하여 트리거신호와 피측정신호 사이의 지연시간을 디지털값으로 출력한다. 제 1 지연회로로서, 상기의 실시형태에 따른 다단 지연회로를 이용하고, 복수의 탭을 복수의 출력단자로서 이용한다.
MOSFET을 포함하는 지연회로를 이용하기 때문에, 지연 트리거신호에 부여되는 지연시간을 고정밀도로 설계할 수 있다. 그 결과, 높은 시간 분해능, 또는 고정밀도의 시간 디지털 변환기를 제공할 수 있다.
일 실시형태에 있어서, 시간 디지털 변환기는 n개의 출력단자를 구비하고, 입력된 피측정신호에 지연을 부여하여, 상이한 지연시간이 부여된 n개의 지연 피측정신호를 n개의 출력단자 각각으로부터 출력하는 제 2 다단 지연회로를 더 구비해도 좋다. n개의 샘플링회로는 각각 제 1 다단 지연회로의 대응하는 출력단자로부터의 지연 트리거신호를 이용하여, 제 2 다단 지연회로의 대응하는 출력단자로부터의 지연 피측정신호를 샘플링해도 좋다. 제 2 다단 지연회로로서 상기의 실시형태에 따른 다단 지연회로를 이용하고, 복수의 탭을 복수의 출력단자로서 이용해도 좋다.
이 경우, 제 1 다단 지연회로에 의해 부여되는 단위 지연시간과 제 2 다단 지연회로에 의해 부여되는 단위 지연시간의 차분이 시간 분해능으로 되어, 고정밀도로 시간측정이 가능하게 된다.
본 발명의 일 실시형태는, 피시험디바이스를 검사하는 시험장치에 관한 것이다. 이 시험장치는 소정의 타이밍으로 레벨이 천이하는 트리거신호를 생성하는 트리거신호 생성부와, 트리거신호 생성부로부터의 트리거신호와 피시험디바이스로부터의 피측정신호를 받고, 두 신호의 지연시간을 디지털값으로 변환하는 상기의 일 실시형태의 시간 디지털 변환기를 구비한다.
본 발명의 또 다른 실시형태는, 링 발진기에 관한 것이다. 이 링 발진기는 m개(m은 자연수)의 다단 지연회로와, m개의 인버터를 구비한다. m개의 다단 지연회로는 n개(n은 자연수)의 출력단자를 구비하고, 입력신호에 지연을 부여하여, 상이한 지연시간이 부여된 n개의 지연신호를 n개의 출력단자 각각으로부터 출력한다. m개의 다단 지연회로와 m개의 인버터를 교대로 링 모양으로 접속함과 함께, m개의 다단 지연회로로서 상기의 지연회로를 이용하고, 복수의 탭을 복수의 출력단자로서 이용한다.
본 실시형태에 의하면, 주기시간을 Tp로 할 때, τ=Tp/(m×n) 간격의 지연 시프트를 갖는 m×n개의 펄스신호를 생성할 수 있다.
본 발명의 또 다른 실시형태는, 지연 고정 루프회로에 관한 것이다. 이 지연 고정 루프회로는 입력신호에 지연을 부여하는 상기의 어느 한 지연회로와, 지연회로의 출력신호와 기준신호를 받고, 두 신호의 위상차에 상응한 위상차신호를 출력하는 위상비교기와, 위상비교기로부터의 위상차신호를 필터링하는 루프필터와, 루프필터의 출력에 상응하여 지연회로의 MOSFET의 드레인 전압, 소스 전압 및 백 게이트 중의 적어도 어느 하나를 제어하는 제어부를 구비한다.
본 실시형태에 의하면, 입력신호와 기준신호의 지연시간을 고정시킬 수 있다.
또, 이상의 구성요소의 임의의 편성이나 본 발명의 구성요소나 표현을, 방법, 장치 등의 사이에서 서로 치환한 것도, 본 발명의 실시형태로서 유효하다.
본 발명에 따른 지연회로에 의하면, 지연시간을 고정밀도로 조절할 수 있다.
도 1은 실시예에 따른 지연회로의 구성을 나타내는 도면.
도 2의 (a), (b)는 도 1의 지연회로의 등가회로도 및 회로 기호를 나타내는 도면.
도 3은 도 1의 지연회로의 변형예를 나타내는 도면.
도 4는 MOSFET을 복수로 포함하는 지연회로를 나타내는 도면.
도 5는 다단 지연회로의 구성을 나타내는 도면.
도 6은 다단 지연회로가 다른 구성을 나타내는 도면.
도 7은 지연대상신호가 전파하는 선로 패턴의 변형예를 나타내는 도면.
도 8은 다단 지연회로의 구성을 나타내는 도면.
도 9는 도 5 내지 도 8의 다단 지연회로의 회로 기호를 나타내는 도면.
도 10은 실시예에 따른 시간 디지털 변환기시간(TDC: Time to Digital Converter)의 구성을 나타내는 회로도.
도 11은 실시예에 따른 지연회로를 이용한 지연 고정 루프회로의 회로도.
도 12는 지연회로의 변형예를 나타내는 회로도.
도 13은 MOSFET의 게이트 소스 사이의 용량 Cgs 및 게이트 드레인 사이의 용량 Cgd를 나타내는 도면.
도 14의 (a), (b)는 도 12의 지연회로의 타임차트.
도 15는 실시예에 따른 다단 지연회로를 이용한 다상 클럭(multiphase clock) 생성회로의 구성을 나타내는 회로도.
도 16은 도 15의 다상 클럭 생성회로의 타임차트.
도 17은 실시예에 따른 링 발진기의 구성을 나타내는 회로도.
도 18은 도 17의 링 발진기의 타임차트.
도 19의 (a) 내지 (c)는 인접 배선을 이용한 지연회로의 구성을 나타내는 도면.
도 20은 MEMS를 이용한 지연회로(100d)의 구성을 나타내는 도면.
이하, 본 발명을 바람직한 실시예를 바탕으로 도면을 참조하면서 설명한다. 각 도면에 나타내는 동일 또는 동등한 구성요소, 부재, 처리에는 동일한 부호를 부여하고, 중복되는 설명은 적절히 생략한다. 또한, 실시예는 발명을 한정하는 것이 아닌 예시일뿐이며, 실시예에 기술되는 모든 특징이나 그 조합은 꼭 발명의 본질적인 것은 아니다.
본 명세서에 있어서, "부재 A가 부재 B에 접속된 상태"란, 부재 A와 부재 B가 물리적으로 직접적 접속되는 경우나, 부재 A와 부재 B가 전기적인 접속상태에 영향을 미치지 않는 다른 부재를 개재하여 간접적으로 접속되는 경우도 포함한다. 마찬가지로, "부재 C가 부재 A와 부재 B의 사이에 마련되는 상태"란, 부재 A와 부재 C, 또는 부재 B와 부재 C가 직접적으로 접속되는 경우 이외에, 전기적인 접속상태에 영향을 미치지 않는 다른 부재를 개재하여 간접적으로 접속되는 경우도 포함한다.
또한, 각 도면에 있어서의 부재의 사이즈, 치수는 이해의 편이를 위하여 적절히 확대, 축소한 것이며, 실제 사이즈나 치수를 나타내는 것은 아니다.
우선, 실시예에 따른 지연회로에 대해 설명한다. 도 1은 실시예에 따른 지연회로(100)의 구성을 나타낸다. 지연회로(100)는 MOSFET(1), 바이어스 전압원(12a, 12b)(이하, 필요에 따라 "바이어스 전압원(12)"으로 총칭한다)을 구비한다. 바이어스 전압원(12a, 12b)은 MOSFET(1)의 드레인 소스 사이에 전압을 인가한다. 구체적으로, 바이어스 전압원(12a)은 MOSFET(1)의 소스 전극(106a)에 소스 전압 Vss를, 바이어스 전압원(12b)은 MOSFET(1)의 드레인 전극(106b)에 드레인 전압 Vdd를 공급한다. 또, 바이어스 전압원(12a) 또는 바이어스 전압원(12b)의 적어도 하나를 접지로 해도 좋다. MOSFET(1)은 N채널 또는 P채널의 어느 것이어도 좋다. 또, 본 명세서에 있어서, "바이어스 전압"이란, MOSFET(1)의 드레인 전압, 소스 전압, 백 게이트 전압의 총칭으로서 사용하기로 한다.
MOSFET(1)의 디바이스 구조는 일반적인 MOSFET과 큰 차이가 없기 때문에, 간단하게 설명한다. 즉, MOSFET(1)은 실리콘 등의 반도체 기판(2) 상에 형성된 소스영역(4), 드레인영역(6), 게이트 절연막(8)을 구비한다. 게이트 절연막(8) 상에는 게이트 전극(10)이 형성된다. 본 실시예에서는 MOSFET(1)의 게이트 전극(10)을 전송선로로서 이용하고, 지연대상입력신호 IN을 MOSFET(1)의 게이트에 있어서, 게이트 폭방향(y방향)으로 전파시킨다. 구체적으로, MOSFET(1)의 게이트 전극(10)의 일측에 입력단자(102)를, 및 타측에 출력단자(104)를 마련하고, 입력단자(102)에 입력신호 IN을 부여하는 것에 의해, 출력단자(104)로부터 지연된 출력신호 OUT를 얻는다.
도 2의 (a), (b)는 도 1의 지연회로(100)의 등가회로도 및 회로 기호를 나타내는 도면이다. 도 1의 지연회로(100)는 도 2(a)에 나타내는 바와 같이, 분포정수회로로 나타낼 수 있다. 즉, 수백 ㎒ 내지 수 ㎓의 주파수에 대하여, 신호의 전파방향에는 저항성분 R과 인덕턴스성분 L이 존재한다. 저항성분 R과 인덕턴스성분 L은 주파수에 상응하여 어느 하나 또는 둘 모두가 지배적으로 된다. 또한, MOSFET(1)의 게이트 소스 사이에는 게이트 소스 사이의 용량 Cgs가 존재하고, 게이트 드레인 사이에는 게이트 드레인 사이의 용량 Cgd가 존재하기 때문에, 선로와 접지 사이에는 커패시터성분 C가 존재한다.
고주파신호가 도 2(a)에 나타내는 분포정수회로를 전파하면, 전파 길이에 상응한 지연이 발생한다. 따라서, 도 1의 지연회로(100)에 의하면, 입력신호 IN에 대하여 요구되는 지연시간을 부여할 수 있다. 이하의 설명에 있어서, 도 1의 지연회로(100)를 도 2(b)의 회로 기호를 이용하여 표기한다.
다시 도 1을 참조하여, 바이어스 전압원(12)은 MOSFET(1)의 드레인 전압 Vdd 및 소스 전압 Vss 중의 적어도 하나를 조절 가능하다. 예를 들면, 바이어스 전압원(12a)을 가변 전압원으로 하여 소스 전압 Vss를 조절 가능토록 해도 좋고, 바이어스 전압원(12b)을 가변 전압원으로 하여 드레인 전압 Vdd를 조절 가능토록 해도 좋다. 또는, MOSFET(1)의 백 게이트 전압을 조절 가능토록 해도 좋다. MOSFET(1)의 게이트 소스 사이의 용량 Cgs, 게이트 드레인 사이의 용량 Cgd는 게이트, 소스, 드레인 및 백 게이트의 바이어스 상태에 의존한다. 따라서, 소스 전압 Vss 또는 드레인 전압 Vdd 등을 조절하는 것에 의해, 용량 Cgs, Cgd, 나아가 도 2(b)의 커패시터C를 조절할 수 있어, 지연회로(100)에 의해 입력신호 IN에 부여하는 지연량을 바람직하게 제어할 수 있다.
도 3은 도 1의 지연회로(100)의 변형예를 나타내는 도면이다. 일반적으로 MOSFET의 게이트 전극(10)은 폴리실리콘으로 형성된다. 폴리실리콘의 시트 저항은 알루미늄 배선의 저항에 비해 높고, 예를 들면 10Ω/□ 정도의 값을 취한다. 본 실시예에 따른 지연회로(100)에서는, 입력신호 IN을 게이트 전극(10) 상을 전파시키기 때문에, 시트 저항이 높으면 고속신호의 세트링이 어렵게 되거나 감쇠가 커져 버린다. 이러한 경우, 게이트 길이(채널 길이)를 길게 하는 것에 의해, 실효적인 배선폭을 넓게 취하는 것도 가능하지만, 회로면적이 증가하기 때문에 바람직하지 않다.
도 3의 변형예에서는, 게이트 전극(10)을 다층구조화하고 있다. 즉, 게이트 전극(10)을 폴리실리콘층(10a) 및 금속배선층(10b, 10c)으로 구성되는 3층 구조로 하여 실효적인 저항성분 R을 저하시키고 있다. 금속배선층(10b, 10c)은 MOSFET(1)의 폴리실리콘층(10a)과 오버랩되도록 게이트 폭방향(도 3의 지면수직방향)으로 부설되고, 폴리실리콘층(10a)과 비아홀을 개재하여 전기적으로 접속된다.
금속배선층(10b, 10c)의 층수는 임의로 할 수 있고, 요구되는 저항값를 얻을 수 있도록 설계하면 된다. 또한, 도 3의 변형예에 의하면, 폴리실리콘층(10a)과 금속배선층(10b) 사이, 또는 폴리실리콘층(10a)과 금속배선층(10b) 사이에도 용량이 발생한다. 따라서, 금속배선의 층수나 선폭(W)을 조절하는 것에 의해, MOSFET(1)의 게이트 소스 사이의 용량 Cgs, 게이트 드레인 사이의 용량 Cgd에 더하여, 용량성분을 더 추가할 수 있다.
필요한 지연량이 큰 경우, 게이트 폭의 큰 MOSFET(1)이 필요하다. 게이트 폭이 너무 커지면, 프로세스 룰의 제약을 받아 MOSFET(1)의 형성이 어려워지는 경우도 있다. 이러한 경우, MOSFET(1)을 복수, 다단 접속해도 좋다. 도 4는 MOSFET(1)을 복수로 포함하는 지연회로(100a)를 나타내는 도면이다. 복수의 MOSFET(1)의 게이트 전극은 하나의 전송로를 형성하도록 직렬로 접속된다. 도 4에서는 복수의 MOSFET(1)이 게이트 폭방향(y축방향)으로 인접하도록 배치된다. 또한, 도 4에는 2개의 MOSFET(1)이 도시되지만, 다단 접속되는 MOSFET(1)의 개수는 임의의 개수이다. 이하에서는, 다양한 변형예에 따른 지연회로를 단순히 "지연회로(100)"로 총칭한다.
인접하는 MOSFET(1)의 게이트 전극(10)은 금속배선(9)을 개재하여 공통으로 접속되어 있고, 입력신호 IN은 공통 접속된 게이트 전극(10)을 전파한다. 한편, 각 MOSFET(1)의 바이어스 단자(106a)(드레인 전극) 및 바이어스 단자(106b)(소스 전극)는 MOSFET(1)마다 독립적으로 마련되고, 각각 다른 바이어스 전압을 공급 가능토록 되어 있다. 도 4의 지연회로(100a)에 의하면, MOSFET(1)마다 독립적으로 바이어스 전압을 조절하는 것에 의해, 지연시간을 세밀하게 조절하는 것이 가능하게 된다. 또, 바이어스 단자(106a, 106b) 중의 어느 하나 또는 둘 모두를 공통으로 접속하여 공통 바이어스 전압을 부여해도 된다. 또한, 도 4는 지연회로(100)를 게이트 폭방향으로 인접하여 배치한 경우를 설명하였지만, 게이트 길이방향(X축방향)으로 배치해도 좋다. 이 경우, 게이트 전극(10) 사이를 접속하는 금속배선(9)의 부설형태를 변경하면 된다.
이상의 지연회로(100)는 반도체 집적 회로 내에 있어서, 지연이 필요한 임의의 개소에 이용할 수 있다. 지연시간은 MOSFET(1)의 바이어스 전압(드레인 전압, 소스 전압 또는 백 게이트 전압)에 상응하여 조절 가능하다.
도 1 내지 도 4에서는, 입력신호 IN을 받고, 하나의 지연신호 OUT를 출력하는 지연회로에 대해 설명하였다. 다음으로, 지연대상입력신호 IN에 상이한 지연시간 τ1～τn을 부여한 복수의 지연신호 OUT1～OUTn을 출력하는 다단 지연회로에 대해 설명한다.
도 5는 다단 지연회로(200a)의 구성을 나타내는 도면이다. 도 5의 다단 지연회로(200a)는 도 1 내지 도 4의 지연회로의 구성을 이용한 것이기 때문에, 상이점을 중심으로 설명한다. 다단 지연회로(200a)는 복수의 MOSFET(1_1～1_3)(MOSFET(1)로 총칭한다)을 구비한다. 각 MOSFET(1)의 게이트 전극(10)은 금속배선(9)을 개재하여 공통으로 접속되어 있다. 복수의 MOSFET(1)의 소스 전극(106a)은 공통으로 접속되고, 공통 소스 전압 Vss가 공급된다. 마찬가지로, 복수의 MOSFET(1)의 드레인 전극(106b)은 공통으로 접속되고, 공통 드레인 전압 Vdd가 공급된다.
인접하는 MOSFET(1)의 게이트 전극(10) 사이를 접속하는 금속배선(9_1～9_3)은 신호가 전파하는 게이트 전극으로부터 지연된 신호를 인출하기 위한 탭으로서 기능을 한다. 즉 금속배선(이하, "탭"이라고도 한다)(9_1～9_3)은 게이트 폭방향(y축방향)의 상이한 위치에 배치된다. 복수의 탭(9) 각각으로부터 상이한 지연시간이 부여된 복수의 지연신호 OUT1～OUTn이 출력된다.
도 5의 다단 지연회로(200a)에 의하면, 입력신호 IN은 하나의 MOSFET(1)을 전파할 때마다 소정의 단위 지연시간 τ만큼 지연된다. 따라서, i번째의 탭(9_i)으로부터는 입력신호 IN을 τi=τ×i만큼 지연된 출력신호 OUTi를 얻을 수 있다.
다단 지연회로(200a)에 있어서, 드레인 전극, 소스 전극을 공통으로 하지 않고, 도 4와 같이 드레인 전극, 소스 전극을 개별로 마련하고, 상이한 드레인 전압, 또는 소스 전압을 인가할 수 있는 구성으로 해도 좋다. 이 경우, MOSFET(1_1～1_3)별 단위 지연시간 τ를 상이한 값으로 설정할 수 있다.
도 6은 다단 지연회로(200b)의 다른 구성을 나타내는 도면이다. 다단 지연회로(200b)는 단일 MOSFET(1)을 이용하여 구성되어 있고, 게이트 폭방향(y축방향)의 상이한 위치에 복수의 탭(9_1～9_n)이 마련되어 있다. 도 6의 회로에 의하면, 각 탭(9_1～9_n)의 간격에 대응한 지연시간을 각 출력신호 OUT1～OUTn에 부여할 수 있다. 또한, 각 출력신호 OUT1～OUTn이 받는 지연시간은 소스 전압 Vss 또는 드레인 전압 Vdd에 의해 미세조절이 가능하게 된다.
도 5 또는 도 6의 이상적인 다단 지연회로(200a, 200b)에 있어서, 각 탭(9) 사이의 지연량은, 바이어스 상태가 동일하면, 해당 각 탭 사이의 배선길이(게이트 폭)에 비례한다. 그렇지만, 현실의 회로에 있어서는, 지연회로(100) 자체나, 신호를 인가하는 회로(지연회로(100)의 입력측), 신호를 검출하는 회로(지연회로(100)의 출력측)의 비선형적인 특성의 영향에 의해, 탭(9)을 등간격으로 해도 지연량이 균일하게 되지 않는 경우가 있다. 따라서, 각 탭 사이에서 배선폭, 즉 게이트 전극(10)의 폭을 변화시켜도 좋다. 이 경우, 배선폭을 상이하게 하는 것에 의해 지연시간을 균일화할 수 있다.
또한, 도 5 및 도 6과 같이 탭(9)을 마련하여 신호를 분기시키면, 임피던스 부정합에 기인하는 반사가 발생하고, 반사신호가 다음의 펄스신호와 중첩하여 타이밍이 변동되는 경우가 있다. 이 문제를 해결하기 위해서는 이하의 접근 방법이 유효하다.
도 7은 지연대상신호가 전파하는 선로 패턴의 변형예를 나타내는 도면이다. 도 7의 선로 패턴에서는, 게이트 전극(10)(또는 금속배선(9))의 분기의 전후에서 배선폭의 총합이 보존되어 있다. 즉,
WO=W1+Wt1
W1=W2+Wt2
W2=W3+Wt3
이 성립되어 있다. 이러한 배선의 부설형태를 이용하면 반사의 영향을 보상할 수 있고, 펄스신호의 타이밍 변동을 억제할 수 있다.
도 8은 제 3 다단 지연회로(200c)의 구성을 나타내는 도면이다. 도 5의 다단 지연회로(200a)는 MOSFET(1)을 신호의 전파방향으로 직렬접속하여 구성된다. 이에 대해, 도 8의 다단 지연회로(200c)는 입력단자를 공통으로 하여 병렬로 마련된 복수의 지연회로(100_1～100_n)를 구비한다. 도 8의 다단 지연회로(200c)에 의해서도, 도 5 및 도 6의 다단 지연회로(200)와 마찬가지로 상이한 지연시간을 받은 복수의 출력신호 OUT1～OUTn을 생성할 수 있다.
도 9는 도 5 내지 도 8의 다단 지연회로(200a～200c)의 회로 기호를 나타내는 도면이다. 바이어스 단자(206)는 지연시간을 미세조절하기 위하여 마련된 단자이며, 도 5 및 도 6의 바이어스 단자(106a, 106b)에 상당한다. 이하, 다단 지연회로(200a～200c)를 단순히 "다단 지연회로(200)"로 총칭한다.
도 10은 실시예에 따른 시간 디지털 변환기(300)(TDC: Time to Digital Converter)의 구성을 나타내는 회로도이다. 시간 디지털 변환기(300)는 트리거신호 생성부(310)와 함께 반도체 시험장치(400)에 탑재된다. 반도체 시험장치(400)에는 DUT(피시험디바이스)(410)가 접속된다. 트리거신호 생성부(310)는 소정의 타이밍으로 레벨이 천이하는 트리거신호 Strig를 생성한다.
시간 디지털 변환기(300)는 이른바 버니어(Vernier) 방식을 이용하여, DUT(410)로부터의 피측정신호 Smeas와 트리거신호 Strig를 수신하고, 두 신호의 레벨 변이 타이밍의 시간차 Δt를 디지털값으로 변환하여 출력한다. 반도체 시험장치(400)는 시간 디지털 변환기(300)로부터의 디지털값에 근거하여, DUT(410)의 양호 여부의 판정, 또는 DUT(410)의 특성을 평가한다.
시간 디지털 변환기(300)는 제 1 다단 지연회로(200_1), 제 2 다단 지연회로(200_2), 샘플링회로(SMP0～SMPn), 인코더(ENC1)를 구비한다.
제 1 다단 지연회로(200_1)는 입력된 트리거신호 Strig에 지연을 부여하고, 각각 상이한 지연시간 τa1～τan이 부여된 n개의 지연 트리거신호 SDT1～SDTn을 n개의 출력단자 각각으로부터 출력한다. i번째(i=1～n)의 출력단자로부터의 지연 트리거신호 SDTi는 트리거신호 Strig를 지연시간(i×τa)만큼 지연한 신호이다. τa는 제 1 다단 지연회로(200_1)의 단위 지연시간이다.
제 2 다단 지연회로(200_2)는 입력된 피측정신호 Smeas에 지연을 부여하고, 각각 상이한 지연시간 τb1～τbn이 부여된 n개의 지연 피측정신호 SDM1～SDMn을 n개의 출력단자 각각으로부터 출력한다. i번째(i=1～n)의 출력단자로부터의 지연 트리거신호 SDMi는 피측정신호 Smeas를 지연시간(i×τb)만큼 지연한 신호이다. τb는 제 2 다단 지연회로(200_2)의 단위 지연시간이다.
샘플링회로(SMP0)는 지연을 받지 않는 트리거신호 Strig를 이용하여, 지연을 받지 않는 피측정신호 Smeas를 샘플링한다. 샘플링회로(SMP1～SMPn)는 제 1 다단 지연회로(200_1), 제 2 다단 지연회로(200_2)의 출력단자마다 마련된다. i번째의 샘플링회로(SMPi)는 대응하는 출력단자로부터의 지연 트리거신호 SDTi를 이용하여, 지연 피측정신호 SDMi를 샘플링한다. 즉, 지연 트리거신호 SDTi의 포지티브 에지(positive edge)의 타이밍에 있어서의 지연 피측정신호 SDMi의 레벨이, 샘플링회로(SMPi)의 출력이 된다.
인코더(ENC1)는 샘플링회로(SMP0～SMPn)로부터 샘플링신호 S0～Sn을 받고, 이를 인코딩한다. 인코딩 결과는 트리거신호 Strig와 피측정신호 Smeas 사이의 지연시간을 디지털값으로 변환한 값이 된다.
제 1 다단 지연회로(200_1) 또는 제 2 다단 지연회로(200_2) 중의 적어도 하나, 또는 둘 모두는 실시예에 따른 지연회로(100)를 이용하여 구성된다. 더욱 바람직하게는, 제 1 다단 지연회로(200_1), 제 2 다단 지연회로(200_2)는 상기한 도 5의 다단 지연회로(200a) 또는 도 6의 다단 지연회로(200b)이다. 이 경우, 도 5 및 도 6의 복수의 탭(9)을 제 1 다단 지연회로(200_1), 제 2 다단 지연회로(200_2)의 출력단자로 한다.
이상과 같이 구성된 시간 디지털 변환기(300)의 동작을 설명한다.
지금, 피측정신호 Smeas와 트리거신호 Strig의 에지의 시간차가 Δt인 것으로 하고, 트리거신호 Strig의 에지쪽으로 나아가고 있는 것으로 한다.
τa>τb인 경우, 피측정신호 Smeas와 트리거신호 Strig의 에지의 시간차는, 1단(段)의 지연을 받을 때마다, δτ(=τa-τb)만큼 단축된다. 즉, 제 1 다단 지연회로(200_1), 제 2 다단 지연회로(200_2)를 전파함에 따라, 두 신호의 에지는 가까워지고, 어느 한 지점에서 위치관계가 반전된다.
지금, j번째의 샘플링회로(SMPj)의 전과 후에서, 샘플링신호가 상이한 값을 취하였다고 하면, 2개의 에지 사이의 초기의 시간차 Δt는 Δt=j×δτ로 주어진다. 인코더(ENC1)는 샘플링신호 S0～Sn에 근거하여, 값이 변화되는 위치 j를 검출하고, j의 값을 디지털값으로 출력한다.
이와 같이, 이상의 시간 디지털 변환기(300)에 의하면, 두 신호의 에지 사이의 시간차 Δt를 시간 분해능 δτ로 양자화할 수 있다. 제 1 다단 지연회로(200_1), 제 2 다단 지연회로(200_2)에, 도 1의 지연회로(100)를 이용하는 것에 의해, 시간 분해능 δτ를 고정밀도로 설정할 수 있다.
만약, 지연소자로서 실시예에 따른 지연회로(100)가 아닌 인버터(버퍼)를 이용한 경우, 버퍼의 오프셋 시간을 30ps 이하로 할 수 없기 때문에, 1GS/s의 샘플링 속도로 분해능 1ps, 측정 레인지 1ns를 실현하고자 하면, 버퍼가 각 경로에서 1000개 필요하게 되고, 소비전력이 방대하게 된다. 또한, 1000개나 되는 버퍼의 지연시간의 편차를 보정하는 것은 쉬운 일이 아니다.
이에 대해, 실시예에 따른 지연회로(100)를 이용하면, ps 단위의 지연시간을 고정밀도로 생성할 수 있기 때문에, 시간 디지털 변환기(300)의 시간 분해능 및 선형성을 높이는 것이 가능하게 된다.
또, 제 1 다단 지연회로(200_1), 제 2 다단 지연회로(200_2) 중 임의의 하나(바람직하게는 단위 지연시간이 작은 쪽)를 단순한 선로로 해도 좋다.
도 11은 실시예에 따른 지연회로(100)를 이용한 지연 고정 루프회로(500)의 회로도이다. 지연 고정 루프회로(500)는 지연회로(100), 위상비교기(502), LPF(low-pass filter)(504), 지연시간 제어부(506)를 구비한다. 지연회로(100)는 상기한 임의의 지연회로를 이용할 수 있고, 입력신호 IN에 소정의 지연 τ를 부여한다. 위상비교기(502)는 지연회로(100)의 출력신호 OUT와 기준신호 REF를 받고, 두 신호의 위상차에 상응한 위상차신호 ERR을 출력한다. LPF(504)는 루프필터로서 기능을 하고, 위상비교기(502)로부터의 위상차신호 ERR을 필터링한다. 지연시간 제어부(506)는 LPF(504)의 출력에 상응하여, 지연회로(100)의 MOSFET(1)의 드레인 전압 Vdd 및 소스 전압 Vss 중의 적어도 하나를 제어한다. 본 실시형태에 의하면, 입력신호 IN에 대하여, 요구되는 위상지연을 부가할 수 있다.
도 11의 지연 고정 루프회로(500)는 도 10의 제 1 다단 지연회로(200_1), 제 2 다단 지연회로(200_2)의 내부에 이용해도 좋다. 이 경우, 시간 분해능을 목적의 값에 일치시킬 수 있다.
상술한 바와 같이, 실시예에 따른 지연회로(100)는 바이어스 전압에 상응하여 지연시간을 조절 가능하다. 이하에서는, 바이어스 전압을 소정의 두 값으로 변경하는 경우에, 지연시간의 변동폭을 조절하는 기술을 설명한다.
도 12는 지연회로(100)의 변형예를 나타내는 회로도이다. 도 12의 지연회로(100b)는 지연회로(100)에 더하여, MOSFET의 전단(前段)에 마련된 레벨시프트회로(20)를 구비한다. 도 12의 레벨시프트회로(20)는 트랜지스터(M20, M21)를 포함하는 CMOS형 인버터이고, 트랜지스터(M20)의 소스 전압(Vd)과 트랜지스터(M21)의 소스 전압(Vs) 중의 적어도 하나가 변동 가능토록 되어 있다. 레벨시프트회로(20)의 출력신호, 즉 지연회로(100)의 입력신호는 전압(Vd)과 전압(Vs) 사이를 스윙한다. 단, 레벨시프트회로(20)의 구성은 인버터에 한정되지 않고, 지연회로(100)의 입력신호의 전압 레벨을 제어 가능한 것이면 그 형식을 따지지 않는다. 바람직하게는, 레벨시프트회로(20)는 지연회로(100)의 입력신호의 진폭이 작아지도록 레벨시프트를 행한다.
도 13은 MOSFET(1)의 게이트 소스 사이의 용량 Cgs 및 게이트 드레인 사이의 용량 Cgd를 나타내는 도면이다. 종축은 용량값을 나타내고, 횡축은 게이트 소스 사이의 전압 Vgs를 나타낸다. 차단영역(Vgs<Vt) 및 포화영역(Vt<Vgs<Vds+Vt, Vt는 MOSFET의 임계전압)에 있어서, 용량 Cgd는 일정값으로 되고, 선형영역(Vgs>Vds+Vt)에 있어서 증가한다. 또한, 차단영역에 있어서 용량 Cgs는 일정값을 취하고, 포화영역에 있어서 최대치를 취하고, 선형영역에 있어서 Cgd와 동일 정도의 값을 취한다.
지연회로(100)의 지연시간에 기여하는 용량 Cgs, Cgd는 게이트 전극(10)을 전파하는 입력신호 Vin의 레벨에 의존한다. 따라서, 도 12와 같이 지연회로(100)의 전단에 레벨시프트회로(20)를 마련하는 것에 의해, 지연시간을 제어하는 것이 가능하게 된다.
도 14의 (a), (b)는 도 12의 지연회로(100b)의 타임차트이다. 도 14의 (a), (b)는 각각, 위에서 차례로 입력신호 Vin 및 소스 전압 Vss, 게이트 소스 사이의 전압 Vgs, 및 게이트 소스 사이의 용량 Cgs를 나타내고 있다. 도 14(a)와 도 14(b)에서는, 지연회로(100)의 입력신호 Vin의 진폭이 상이하다. 지연회로(100)는 MOSFET(1)의 소스 전압 Vss가, 제 1 값 Vss1과 제 2 값 Vss2의 두 값으로 변환되고, 드레인 전압 Vdd, 백 게이트 전압은 고정되어 있다. 도 14(a)의 Vgs1, Cgs1 및 도 14(b)의 Vgs1', Cgs1'은 제 1 값 Vss1의 경우의 파형을 나타내고, 도 14(a)의 Vgs2, Cgs2 및 도 14(b)의 Vgs2', Cgs2'는 제 2 값 Vss2의 경우의 파형을 나타낸다.
도 14(a)에 나타내는 바와 같이, 입력신호 Vin의 진폭이 큰 경우, 소스 전압 Vss를 제 1 값 Vss1과 제 2 값 Vss2로 변환하였을 때의 게이트 소스 사이의 용량 Cgs1, Cgs2의 차이는 작다. 이에 대해, 도 14(b)에 나타내는 바와 같이, 입력신호 Vin의 진폭 및 레벨을 변화시키면, 소스 전압 Vss를 제 1 값 Vss1과 제 2 값 Vss2로 변환하였을 때의 게이트 소스 사이의 용량 Cgs1, Cgs2의 용량차를 크게 할 수 있다. 게이트 드레인 사이의 용량에 관해서도, 동일한 이유로 입력신호 Vin의 레벨에 의해 변화량을 제어할 수 있다.
이와 같이, 지연회로(100)의 전단에 레벨시프트회로(20)를 마련하고, 지연회로(100)의 게이트 전극(10)을 전파하는 신호의 레벨을 조절하는 것에 의해, 게이트 소스 사이의 용량 Cgs 및 게이트 드레인 사이의 용량 Cgd를 제어할 수 있고, 지연회로(100)의 지연시간을 제어할 수 있다.
도 15는 실시예에 따른 다단 지연회로(200)를 이용한 다상 클럭 생성회로(600)의 구성을 나타내는 회로도이다. 다상 클럭 생성회로(600)는 위상비교기(502) 및 다단 지연회로(200)를 구비한다. 다단 지연회로(200)는 도 5 내지 도 8 중의 어느 것이어도 좋다.
오실레이터(602)는 주기 Tp의 클럭신호 CK를 생성한다. 다단 지연회로(200)의 단위 지연시간 τ와, 클럭신호 CK의 주기 Tp 사이에는 Tp=τ×(n+1)의 관계가 성립되는 것이 바람직하다. n은 다단 지연회로(200)의 단수이다.
도 16은 도 15의 다상 클럭 생성회로(600)의 타임차트이다. 도 16은 n=5의 경우를 나타낸다. 이 다상 클럭 생성회로(600)에 의하면, 클럭신호 CK를 기준으로 하여, 서로 위상이 단위 지연시간 τ씩 시프트한 n+1개의 클럭신호 CK0～CKn을 출력할 수 있다. 여기서, 다단 지연회로(200)에 있어서의 단위 지연시간 τ는 고정밀도로 조절 가능하기 때문에, 각 클럭 CK0～CK5의 위상차도 고정밀도로 조절할 수 있다.
다음으로, 링 발진기에 대해 설명한다. 도 17은 실시예에 따른 링 발진기(700)의 구성을 나타내는 회로도이다. 링 발진기(700)는 m개(m은 자연수)의 다단 지연회로 MD1～MD5(m=5)와 m개의 NOR 게이트 NOR1～NOR5를 구비한다. NOR 게이트(NOR2, NOR4, NOR5)의 일측의 입력단자에는 0이 입력되어 있기 때문에, 실질적인 기능은 NOT 게이트이다. NOR 게이트 NOR3에는 정지신호 S10이 NOT 게이트 N1을 개재하여 입력된다. NOR 게이트 대신 NOT 게이트(인버터)를 이용해도 좋다.
m개의 NOR 게이트 NOR1～NOR5와 다단 지연회로 MD1～MD5는 교대로 링 모양으로 접속된다. 다단 지연회로 MD1～MD5는 각각 n개(n은 자연수, 도 17에 있어서 n=4)의 출력단자를 구비하고, 입력신호에 지연을 부여하여, 상이한 지연시간이 부여된 n개의 지연신호를 출력한다. 다단 지연회로 MD1～MD5로서는, 상기한 다단 지연회로(200)를 이용할 수 있다. 단, 다른 구성의 다단 지연회로를 이용해도 좋다. 다른 다단 지연회로는 탭이 마련된 배선이어도 좋다. 이 경우, 각 배선에 도 7의 패턴을 이용해도 좋다.
도 18은, 도 17의 링 발진기(700)의 타임차트이다. 다단 지연회로 MD1로부터는 단위 지연시간 τ씩 위상이 시프트된 펄스신호 OUT_A가 출력된다. 마찬가지로, 다단 지연회로 MD2～MD5로부터는 펄스신호 OUT_B～OUT_E가 출력된다. 모든 펄스신호 OUT_A～OUT_E의 에지는 단위 지연시간 τ마다 나타나기 때문에, 연속된 등간격 타이밍 신호를 생성할 수 있다.
도 17의 링 발진기(700)에 실시예에 따른 다단 지연회로(200)를 이용하는 것에 의해, 타이밍 신호의 간격을 고정밀도로 제어할 수 있다.
상기 실시예는 예시적인 것이며, 그들의 각 구성요소나 각 처리 프로세스의 조합에 다양한 변형을 더할 수 있고, 또한, 그러한 변형예도 본 발명의 범위에 포함되는 것은 당업자에게 있어서 자명하다. 이하, 이러한 변형예에 대해 설명한다.
예를 들면, 지연회로(100) 및 다단 지연회로(200)의 지연량을 제어하기 위해, 이하의 기술을 이용해도 좋다.
지연대상신호가 전파되는 게이트 전극(10)(또는 금속배선(9))과 근접하는 위치에 더미의 배선을 부설해도 좋다. 도 19의 (a)～(c)는 인접 배선을 이용한 지연회로(100c)의 구성을 나타내는 도면이다. 지연회로(100c)는 상술한 지연회로(100)에 더하여, 인접 배선(110)을 구비한다. 인접 배선(110)은 신호 배선인 지연회로(100)와 인접하도록, 바람직하게는 평행으로 부설된다. 이 경우, 인접 배선(110)과 지연회로(100)의 게이트 전극(10) 사이에 배선 사이의 용량(기생용량)이 발생하기 때문에, 지연회로(100)에 의한 지연량 τ를 조절할 수 있다. 배선 사이의 용량은 통상 물리적인 법칙(유전율, 표면적, 배선간격, 배선길이, 형상)에 의해 결정된다.
인접 배선(110)에도 신호를 전파시키는 것에 의해, 지연량을 조절해도 좋다. 도 19(b)는 인접 배선(110)에 지연대상입력신호 IN과 동상신호 Sip를 전파시키는 회로를 나타내고 있다. 동상이란, 입력신호 IN이 상승할 때는 동시에 상승하고, 하강할 때는 동시에 하강하는 것을 의미한다. 인접 배선(110)에 동상신호 Sip를 전파시키는 것에 의해, 전력선끼리 서로 반발하기 때문에, 배선간격이 길어진 것과 등가로 되어, 배선 사이의 용량이 감소한다. 그 결과, 전파 지연시간 τ2는 동상신호 Sip를 전파시키지 않는 도 19(a)의 경우의 전파 지연시간 τ1에 비해 감소한다.
도 19(c)는 인접 배선(110)에 지연대상입력신호 IN과 역상신호 Sop를 전파시키는 회로를 나타내고 있다. 역상이란, 입력신호 IN이 상승할 때는 동시에 하강하고, 하강할 때는 동시에 상승하는 것을 의미한다. 인접 배선(110)에 역상신호 Sop를 전파시키는 것에 의해, 전력선끼리가 서로 끌어당기기 때문에, 배선간격이 단축된 것과 등가로 되어, 배선 사이의 용량이 증가한다. 그 결과, 전파 지연시간 τ3은 역상신호 Sop를 전파시키지 않는 도 19(a)의 경우의 전파 지연시간 τ1에 비해 증가한다.
이와 같이, 도 19(a)～(c)의 지연회로(100c)에 의하면, 인접 배선(110)에 전파시키는 신호의 위상을 변화시키는 것에 의해, 지연회로(100)의 전파 지연시간 τ를 제어할 수 있다.
또한, MEMS(Micro Electro Mechanical Systems)를 이용하여 인접 배선과 게이트 전극(10) 사이의 거리를 조절 가능토록 구성해도 좋다. 도 20은 MEMS를 이용한 지연회로(100d)의 구성을 나타내는 도면이다. 지연회로(100d)는 상기한 지연회로(100)와 인접 배선(120)을 구비한다. 인접 배선(120)은 신호 배선인 지연회로(100)와 인접하도록, 바람직하게는 평행으로 부설된다. 인접 배선(120)은 MEMS 기술을 이용하는 것에 의해, 지연회로(100)에 대한 배선간격 d를 조절 가능토록 되어 있다. 배선간격 d가 변화하면 배선 사이의 용량이 변화되기 때문에, 지연회로(100)의 전파 지연시간 τ를 제어할 수 있다. 또, 인접 배선(120)은 도 19의 (b), (c)와 같이, 신호를 전파시켜도 좋다.
도 19, 도 20의 지연회로(100c, 100d)는 지연대상입력신호 IN을, 상기한 지연회로(100)에 전파시키는 경우에 대해 설명하였다. 그렇지만, 이러한 기술은 메인 지연회로(100)를 다른 지연회로로 치환한 경우에도 이용 가능하다. 즉, 아래와 같은 사상이 도출된다. 즉, 일 실시형태에 따른 지연회로는 지연대상신호를 전파시키는 지연회로와, 상기 지연회로와 평행하게 상기 지연대상신호의 전파방향으로 마련된 인접 배선을 구비한다. 인접 배선에 지연대상신호와 동상, 역상 또는 그들의 중간 위상을 갖는 펄스신호를 전파시켜도 좋다. 또한, 인접 배선을 MEMS 기술에 의해 이동가능하게 구성하고, 지연회로와 인접 배선의 배선간격을 조절 가능토록 해도 좋다.
실시예에 근거하여 본 발명을 설명하였지만, 실시예는 본 발명의 원리, 응용을 예시적으로 나타내는 것일 뿐이고, 실시예에는 청구범위에 규정된 본 발명의 사상을 벗어나지 않는 범위에서, 다양한 변형예나 배치의 변경이 가능하다.
본 발명은 전자회로기술에 이용할 수 있다.
1 MOSFET
2 반도체 기판
4 소스영역
6 드레인영역
8 게이트 절연막
9 금속배선
10 게이트 전극
12 바이어스 전압원
20 레벨시프트회로
100 지연회로
102 입력단자
104 출력단자
106 바이어스 단자
110 인접 배선
200 다단 지연회로
206 바이어스 단자
300 시간 디지털 변환기
200_1 제 1 다단 지연회로
200_2 제 2 다단 지연회로
ENC1 인코더
SMP 샘플링회로
400 반도체 시험장치
410 DUT
500 지연 고정 루프회로
502 위상비교기
504 LPF
506 지연시간 제어부
600 다상 클럭 생성회로
602 오실레이터
700 링 발진기

Claims (20)

  1. MOSFET(Metal Oxide Semiconductor Field Effect Transistor)과,
    상기 MOSFET의 드레인 소스 사이에 전압을 인가하는 전압원을 구비하는 지연회로로서,
    상기 지연회로의 입력단자는 상기 MOSFET의 게이트의 제 1 개소에 배치되고, 상기 지연회로의 출력단자는 상기 MOSFET의 제 2 개소에 배치되고, 상기 제 1 개소와 제 2 개소는 게이트 폭방향으로 이간되어 있으며,
    상기 입력단자로 입력된 지연대상신호는, 상기 입력단자로부터 상기 출력단자를 향하여 상기 MOSFET의 게이트 상에서 상기 게이트 폭방향으로 전파되고,
    전파지연은, 상기 드레인 소스 사이의 전압에 의존하는 것을 특징으로 하는 지연회로.
  2. 제 1항에 있어서,
    상기 전압원은 상기 MOSFET의 드레인, 소스, 및 백 게이트 중의 적어도 하나의 전압을 조절 가능한 것을 특징으로 하는 지연회로.
  3. 제 1항에 있어서,
    상기 MOSFET은 복수로 마련되어 있고, 각 MOSFET의 게이트 전극은 하나의 전송로를 형성하도록 직렬로 접속되는 것을 특징으로 하는 지연회로.
  4. 제 3항에 있어서,
    복수의 MOSFET의 드레인 전극끼리, 소스 전극끼리는 각각 공통으로 접속되어 있고, 공통의 드레인 전압 및 소스 전압이 인가되는 것을 특징으로 하는 지연회로.
  5. 제 3항에 있어서,
    복수의 MOSFET의 드레인 전극 및 소스 전극 중의 적어도 하나는, MOSFET마다 개별로 마련되어 있고, 각 전극에 대하여 개별 바이어스 전압을 인가 가능토록 구성되는 것을 특징으로 하는 지연회로.
  6. 제 1항에 있어서,
    상기 MOSFET의 게이트 폴리실리콘층과 오버랩되도록 게이트 폭방향으로 부설되고, 상기 폴리실리콘층과 전기적으로 접속되는 금속배선을 더 구비하는 것을 특징으로 하는 지연회로.
  7. 제 1항에 있어서,
    상기 MOSFET의 전단에 마련되고, 상기 지연대상신호의 전압 레벨을 조절하는 레벨시프터를 더 구비하는 것을 특징으로 하는 지연회로.
  8. 제 7항에 있어서,
    상기 레벨시프터는 상기 지연대상신호의 진폭을 작게 하는 것을 특징으로 하는 지연회로.
  9. 제 1항에 있어서,
    상기 MOSFET과 평행으로 상기 게이트 폭방향으로 부설된 인접 배선을 더 구비하는 것을 특징으로 하는 지연회로.
  10. 제 9항에 있어서,
    상기 인접 배선에 펄스신호를 전파시켜, 당해 펄스신호와 상기 지연대상신호의 위상차를 제어하는 것을 특징으로 하는 지연회로.
  11. 제 9항에 있어서,
    상기 인접 배선을 MEMS(Micro Electro Mechanical Systems) 기술을 이용하여 물리적으로 가동으로 구성하여, 상기 MOSFET과의 간격을 조절 가능토록 구성한 것을 특징으로 하는 지연회로.
  12. 청구항 1 내지 청구항 11 중의 어느 한 항에 기재의 지연회로와,
    상기 지연회로의 MOSFET의 게이트 전극으로부터 인출된 복수의 탭을 구비하고,
    상기 복수의 탭 각각으로부터 지연대상신호에 상이한 지연시간을 부여한 복수의 지연신호를 출력하는 것을 특징으로 하는 다단 지연회로.
  13. 제 12항에 있어서,
    신호가 전파하는 선로의 배선폭이 상기 복수의 탭 사이마다 상이한 것을 특징으로 하는 다단 지연회로.
  14. 제 12항에 있어서,
    상기 탭의 출력 배선 및 탭 후의 배선폭의 합이 상기 탭 전의 배선폭과 같은 구성으로 이루어지는 것을 특징으로 하는 다단 지연회로.
  15. n개(n은 자연수)의 출력단자를 구비하고, 입력된 트리거신호에 지연을 부여하여, 상이한 지연시간이 부여된 n개의 지연 트리거신호를 상기 n개의 출력단자 각각으로부터 출력하는 제 1 다단 지연회로와,
    상기 n개의 출력단자마다 마련되고, 대응하는 출력단자로부터의 지연 트리거신호를 이용하여 피측정신호를 샘플링하는 n개의 샘플링회로를 구비하고,
    상기 제 1 다단 지연회로로서 청구항 12의 기재에 따른 다단 지연회로를 이용하고, 상기 복수의 탭을 n개의 출력단자로서 이용한 것을 특징으로 하는 시간 디지털 변환기.
  16. 제 15항에 있어서,
    상기 n개의 샘플링회로로부터 샘플링신호를 수신하고, 당해 샘플링신호를 인코딩하여 상기 트리거신호와 상기 피측정신호 사이의 지연시간을 디지털값으로 출력하는 인코더를 더 구비하는 것을 특징으로 하는 시간 디지털 변환기.
  17. 제 15항에 있어서,
    n개의 출력단자를 구비하고, 입력된 상기 피측정신호에 지연을 부여하여, 상이한 지연시간이 부여된 n개의 지연 피측정신호를 상기 n개의 출력단자 각각으로부터 출력하는 제 2 다단 지연회로를 더 구비하고,
    상기 n개의 샘플링회로는 각각 상기 제 1 다단 지연회로의 대응하는 출력단자로부터의 지연 트리거신호를 이용하여, 상기 제 2 다단 지연회로의 대응하는 출력단자로부터의 지연 피측정신호를 샘플링하고,
    상기 제 2 다단 지연회로는, MOSFET 및 상기 MOSFET의 드레인 소스 사이에 전압을 인가하는 전압원을 구비하는 지연회로와, 상기 지연회로의 MOSFET의 게이트 전극으로부터 인출된 복수의 탭을 포함하고,
    상기 MOSFET과 전압원을 구비하는 지연회로는, 지연대상신호를 상기 MOSFET의 게이트에 있어서 게이트 폭방향으로 전파시키고,
    상기 제 2 다단 지연회로는, 상기 복수의 탭 각각으로부터 지연대상신호에 상이한 지연시간을 부여한 복수의 지연신호를 출력하고, 상기 복수의 탭을 상기 n개의 출력단자로서 이용한 것을 특징으로 하는 시간 디지털 변환기.
  18. 소정의 타이밍으로 레벨이 천이하는 트리거신호를 생성하는 트리거신호 생성부와,
    상기 트리거신호 생성부로부터의 상기 트리거신호와 피시험디바이스로부터의 피측정신호를 수신하고, 두 신호의 지연시간을 디지털값으로 변환하는 청구항 15 의 기재에 따른 시간 디지털 변환기를 구비하는 것을 특징으로 하는 시험장치.
  19. 입력신호에 지연을 부여하는 청구항 1 내지 청구항 11 중의 어느 한 항의 기재에 따른 지연회로와,
    상기 지연회로의 출력신호와 기준신호를 수신하고, 두 신호의 위상차에 상응한 위상차신호를 출력하는 위상비교기와,
    상기 위상비교기로부터의 위상차신호를 필터링하는 루프필터와,
    상기 루프필터의 출력에 상응하여, 상기 지연회로의 MOSFET의 드레인 전압, 소스 전압 및 백 게이트 전압 중의 적어도 하나를 제어하는 제어부를 구비하는 것을 특징으로 하는 지연 고정 루프회로.
  20. n개(n은 자연수)의 출력단자를 구비하고, 입력신호에 지연을 부여하여, 상이한 지연시간이 부여된 n개의 지연신호를 상기 n개의 출력단자 각각으로부터 출력하는 m개(m은 자연수)의 다단 지연회로와,
    m개의 인버터를 구비하고,
    상기 m개의 다단 지연회로와 상기 m개의 인버터를 교대로 링 모양으로 접속함과 함께, 상기 m개의 다단 지연회로로서 청구항 12의 기재에 따른 다단 지연회로를 이용하고, 상기 복수의 탭을 상기 n개의 출력단자로서 이용한 것을 특징으로 하는 링 발진기.
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