KR101202741B1 - 온도 감지 회로 및 온도 감지 방법 - Google Patents

온도 감지 회로 및 온도 감지 방법 Download PDF

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Abstract

본 발명은 온도 감지 회로에 관한 것으로, 구체적으로 디지털 타입의 온도 감지 회로 및 그것의 동작 방법에 관한 것이다. 본 발명의 실시 예에 따른 온도 감지 회로는 복수의 논리 게이트들을 이용하여 펄스 신호를 발생하되, 복수의 논리 게이트들 각각의 입력 및 출력 신호들 사이의 시간 지연에 따라 펄스 신호를 발생하는 펄스 발생부, 기준 신호 및 펄스 신호를 비교하고, 비교 결과에 따라 이용되는 복수의 논리 게이트들의 개수를 조절하는 제어부, 및 이용되는 복수의 논리 게이트들의 개수에 기반하여 온도를 계산하는 온도 계산부를 포함한다.

Description

온도 감지 회로 및 온도 감지 방법{TEMPERATURE SENSING CIRCUIT AND TEMPERATURE SENSING METHOD}
본 발명은 온도 감지 회로에 관한 것으로, 구체적으로 디지털 타입의 온도 감지 회로 및 온도 감지 방법에 관한 것이다.
온도계와 같이 물리적인 현상을 이용하여 온도를 측정할 수도 있지만, 현재 칩 내부의 온도 변화가 심해짐에 따라 칩 자체적으로 내부 온도를 측정할 수 있는 회로에 대한 요구가 커지고 있다. 따라서, 온-칩 온도 센서(on-chip temperature sensor)에 대한 연구가 시작되고 있다.
온-칩 온도 센서의 구현 방법 중 하나는 특정 전류 또는 전압으로 바이어싱(biasing)된 BJT(Bipolar Junction Transistor)의 베이스-이미터(base-to-emitter) 전압은 온도에 대해 선형적인 특성을 보인다는 것을 이용하여 온도 감지 회로를 구현한다는 것이다. 그러나, BJT를 생산하는 것은 특수한 공정에 해당하기 때문에 구현하는 데 큰 비용이 소모된다. 따라서 CMOS를 이용한 구조가 제안된다.
CMOS를 이용한 온도 감지 회로는 서브-스레솔드(sub-threshold) 영역에서 동작하는 전계 효과 트랜지스터(MOSFET)의 게이트-소스(gate-to-source) 전압이 온도에 종속적이라는 점을 이용한 것이다. CMOS로 온도 감지 회로를 구현하는 경우, 제조 단가가 싸진다는 장점이 있으나, BJT와 비슷한 성능을 내기 위해서는 회로가 복잡해진다는 단점이 있다.
BJT나 CMOS 타입은 아날로그 회로이기 때문에 사이즈와 소모 전력이 크다는 단점이 있다. 따라서, 디지털 타입의 온도 감지회로가 사용되면, 위의 문제점이 해결될 수 있다. 본 발명의 목적은 향상된 신뢰도를 가지는 온도 감지 회로 및 온도 감지 방법을 제공하는 것이다.
본 발명의 실시 예에 따른 온도 감지 회로는 외부로부터 클럭 신호를 수신하고, 상기 클럭 신호로부터 제 1 및 제 2 분주 신호를 발생하는 분주부, 상기 제 2 분주 신호에 응답하여 동작하고, 복수의 논리 게이트를 이용하여 펄스 신호를 발생하되, 상기 복수의 논리 게이트 각각의 입력 및 출력 신호들 사이의 시간 지연에 따라 상기 펄스 신호를 발생하는 펄스 발생부를 포함한다. 또한, 상기 온도 감지 회로는 상기 제 1 분주 신호를 소정의 지연 시간만큼 지연시킨 기준 신호 및 상기 펄스 신호를 비교하고, 비교 결과에 따라 상기 복수의 논리 게이트의 개수를 조절하는 제어부, 그리고 상기 조절된 복수의 논리 게이트의 개수에 기반하여 온도를 계산하는 온도 계산부를 더 포함한다.
상기 복수의 논리 게이트 각각의 입력 및 출력 신호들 사이의 지연 시간은 온도에 따라 가변한다. 그리고, 상기 제 1 분주 신호의 주파수 값은 상기 제 2 분주 신호의 주파수 값보다 높을 것이다.
실시 예에 있어서, 상기 분주부는 상기 클럭 신호를 수신하고, 상기 클럭 신호를 분주하여 제 1 분주 신호를 발생하는 제 1 분주기; 및 상기 제 1 분주 신호를 수신하고, 상기 제 1 분주 신호를 분주하여 제 2 분주 신호를 발생하는 제 2 분주기를 포함할 수 있다.
실시 예에 있어서, 상기 제어부는 상기 기준 신호보다 상기 펄스 신호의 펄스 폭이 큰 경우에 상기 복수의 논리 게이트의 개수를 감소시킬 수 있다.
실시 예에 있어서, 상기 제어부는 상기 기준 신호보다 상기 펄스 신호의 펄스 폭이 작은 경우에 상기 복수의 논리 게이트의 개수를 감소시킬 수 있다.
실시 예에 있어서, 상기 제어부는 상기 기준 신호와 상기 펄스 신호의 펄스 폭들이 서로 같은 경우에, 상기 복수의 논리 게이트의 개수 정보를 상기 온도 계산부에 전송하고, 상기 온도 계산부는 상기 제어부로부터 전송된 상기 복수의 논리 게이트의 개수 정보에 기반하여 온도를 계산할 수 있다.
본 발명의 다른 실시 예에 따른 온도 감지 회로는 외부로부터 클럭 신호를 수신하고, 상기 클럭 신호를 분주하여 제 1 분주 신호를 발생하고, 상기 제 1 분주 신호를 분주하여 제 2 분주 신호를 발생하는 분주기; 복수의 논리 게이트을 포함하되, 상기 제 2 분주 신호에 응답하여 펄스 신호를 발생하는 펄스 발생기; 상기 제 1 분주 신호가 소정의 지연 시간만큼 지연된 기준 신호, 및 상기 펄스 신호를 비교하고, 비교 결과에 따라 제어 신호를 발생하는 비교기를 포함한다. 그리고, 상기 온도 감지 회로는 상기 제어 신호에 따라 상기 복수의 논리 게이트 중 전부 또는 일부를 선택하는 펄스폭 제어기; 및 상기 선택된 논리 게이트들의 개수에 따라 온도를 계산하는 온도 계산기를 더 포함한다.
이때, 상기 펄스 발생기는 상기 선택된 논리 게이트들 각각의 입력 및 출력 신호들 사이의 시간 지연에 따라 상기 펄스 신호를 발생한다. 상기 선택된 논리 게이트들 각각의 입력 및 출력 신호들 사이의 지연 시간은 온도에 따라 가변할 것이다.
실시 예로서, 상기 온도 감지 회로는 상기 제 1 분주 신호를 소정의 지연 시간만큼 지연시킴으로써, 상기 펄스 신호와 동일한 위상을 가진 상기 기준 신호를 발생하는 지연기를 더 포함할 수 있다.
실시 예로서, 상기 비교기는 상기 기준 신호보다 상기 펄스 신호의 펄스 폭이 작은 경우에 업 신호를 발생하고, 상기 기준 신호보다 상기 펄스 신호의 펄스 폭이 큰 경우에 다운 신호를 발생할 수 있다. 그리고, 상기 펄스폭 제어기는 상기 업 신호에 응답하여 상기 선택된 논리 게이트들의 개수를 증가시키고, 상기 다운 신호에 응답하여 상기 선택된 논리 게이트들의 개수를 감소시킬 수 있다.
실시 예로서, 상기 비교기는 상기 기준 신호 및 상기 펄스 신호의 펄스 폭이 같은 경우에 감지 신호를 발생할 수 있다. 그리고, 상기 펄스폭 제어기는 상기 감지 신호에 응답하여 상기 복수의 논리 게이트의 개수 정보를 상기 온도 계산기를 전송하고, 상기 온도 계산기는 상기 펄스폭 제어기로부터 전송된 상기 복수의 논리 게이트의 개수 정보에 기반하여 온도를 계산할 수 있다.
본 발명의 다른 일면은 온도 감지 방법에 관한 것이다. 본 발명의 실시 예에 따른 온도 감지 방법은 외부로부터 수신된 클럭 신호로부터 제 1 및 제 2 분주 신호를 발생하는 단계; 상기 제 1 분주 신호에 응답하여 동작하고, 복수의 논리 게이트를 이용하여 펄스 신호를 발생하되, 상기 복수의 논리 게이트 각각의 입력 및 출력 신호들 사이의 시간 지연에 따라 상기 펄스 신호를 발생하는 단계; 상기 제 1 분주 신호를 소정의 지연 시간만큼 지연시킨 기준 신호, 및 상기 펄스 신호를 비교하고, 비교 결과에 따라 제어 신호를 발생하는 단계; 상기 제어 신호에 따라 연속 근사(Successive Approximation) 동작을 수행하고, 상기 복수의 논리 게이트의 개수를 조절하는 단계; 및 상기 조절된 복수의 논리 게이트의 개수에 기반하여 온도를 계산하는 단계를 포함한다.
실시 예에 있어서, 상기 펄스 신호를 발생하는 단계는 상기 조절된 복수의 논리 게이트을 이용하여 상기 펄스 신호를 발생할 수 있다.
실시 예에 있어서, 상기 복수의 논리 게이트의 개수를 조절하는 단계는 상기 제어 신호에 따라 연속 근사 동작을 수행하여 연속 근사 제어 신호를 발생하는 단계; 및 상기 연속 근사 제어 신호에 기반하여 상기 복수의 논리 게이트의 개수를 조절하는 단계를 포함할 수 있다.
실시 예에 있어서, 상기 연속 근사 제어 신호는 복수의 비트를 포함하고, 상기 연속 근사 제어 신호를 발생하는 단계는 상기 제어 신호에 따라 상기 복수의 비트 중 최상위 비트(Most Significant Bit)부터 최하위 비트(Least Significant Bit)의 논리 값을 순차적으로 결정할 수 있다.
실시 예에 있어서, 상기 연속 근사 제어 신호에 기반하여 상기 복수의 논리 게이트의 개수를 조절하는 단계는 상기 복수의 논리 게이트의 개수가 상기 복수의 비트의 논리 값에 비례하도록 조절할 수 있다.
실시 예에 있어서, 상기 제어 신호를 발생하는 단계는 상기 기준 신호 및 상기 펄스 신호의 펄스 폭이 같은 경우에 감지 신호를 발생할 수 있다. 그리고, 상기 복수의 논리 게이트의 개수를 조절하는 단계는 상기 감지 신호에 응답하여 상기 복수의 논리 게이트의 개수를 확정하고, 상기 조절된 복수의 논리 게이트의 개수에 기반하여 온도를 계산하는 단계는 상기 확정된 복수의 논리 게이트의 개수에 기반하여 온도를 계산할 수 있다.
본 발명의 실시 예에 따르면, 각각 온도에 따라 지연 시간이 변하는 낸드 게이트들의 개수를 증감하고, 낸드 게이트들의 개수를 이용하여 온도를 계산한다. 따라서, 향상된 신뢰도를 가지는 온도 감지 회로 및 온도 감지 방법이 제공된다.
또한, 본 발명의 실시 예에 따르면, 외부로부터 수신된 하나의 클럭 신호를 이용하여 기준 신호 및 펄스 신호를 생성하고, 온도를 측정한다. 따라서, 집적도가 향상된 온도 감지 회로가 제공된다.
도 1은 본 발명의 제 1 실시 에에 따른 온도 감지 회로를 보여주는 블록도이다.
도 2는 두 개의 입력 신호를 수신하는 낸드 게이트의 출력 신호를 예시적으로 보여주는 테이블이다.
도 3은 펄스 발생부 및 펄스폭 제어기를 더 상세히 보여주는 블록도이다.
도 4는 도 1의 비교기에서 업 신호가 발생될 때, 온도 감지 회로에서 발생되는 신호들을 보여주는 타이밍도이다.
도 5는 도 1의 비교기에서 다운 신호가 발생될 때, 온도 감지 회로에서 발생되는 신호들을 보여주는 타이밍도이다.
도 6은 도 1의 비교기를 더 상세히 보여주는 블록도이다.
도 7 내지 도 9는 도 6의 비교기에서 발생되는 신호들을 보여주는 타이밍도이다.
도 10은 도 6의 판단 로직의 입력 신호에 따른 출력 신호를 보여주는 테이블이다.
도 11은 본 발명의 제 2 실시 예에 따른 온도 감지 회로를 보여주는 블록도이다.
도 12는 도 11의 연속 근사 레지스터의 동작 방법을 보여주는 순서도이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하, 도면들을 참조하여 본 발명의 실시 예가 상세히 설명된다.
도 1은 본 발명의 제 1 실시 에에 따른 온도 감지 회로(100)를 보여주는 블록도이다. 도 1을 참조하면, 온도 감지 회로(100)는 분주부(110), 펄스 발생부(120), 지연부(130), 제어부(140) 및 온도 계산부(150)를 포함한다.
분주부(110)는 외부로부터 클럭 신호(CLK)를 수신하고, 클럭 신호(CLK)로부터 제 1 및 제 2 분주 신호(DM1,DM2)를 발생한다. 분주부(110)는 제 1 및 제 2 분주기(112,114)를 포함한다.
제 1 분주기(112)는 클럭 신호(CLK)를 분주하여 제 1 분주 신호(DM1)를 발생한다. 그리고, 제 2 분주기(114)는 제 1 분주 신호(DM1)를 분주하여 제 2 분주 신호(DM2)를 발생한다. 예시적으로, 제 1 분주 신호(DM1)의 주파수 값은 제 2 분주 신호(DM2)의 주파수 값보다 높을 수 있다.
펄스 발생부(120)는 제 2 분주 신호(DM2)에 응답하여 동작한다. 펄스 발생부(120)는 반전 선택 라인들(ISL), 선택 라인들(SL), 전원 라인(VDDL) 및 접지 라인(VSSL)을 통해 펄스폭 제어기(144)에 연결된다.
펄스 발생부(120)는 전원 라인(VDDL)으로부터 전원 전압을, 접지 라인(VSSL)을 통하여 접지 전압을 수신한다. 다른 예로서, 도 1에 도시된 바와 다르게, 펄스 발생부(120)는 전원 전압 및 접지 전압을 외부로부터 공급받을 수 있을 것이다.
펄스 발생부(120)는 복수의 논리 게이트(미도시)를 이용하여 펄스 신호(PS)를 발생한다. 펄스 발생부(120)는 복수의 논리 게이트 각각의 입력 및 출력 신호들 사이의 시간 지연에 따라 펄스 신호(PS)를 발생한다. 이때, 복수의 논리 게이트 각각의 입력 및 출력 신호들 사이의 지연 시간은 온도에 따라 가변한다. 예시적으로, 펄스 발생부(120)에 포함된 논리 게이트들은 낸드 게이트들일 수 있다. 펄스 신호(PS)의 발생에 이용되는 복수의 논리 게이트의 개수는 반전 선택 라인들(ISL), 선택 라인들(SL)의 제어에 응답하여 가변된다.
지연부(130)는 제 1 분주 신호(DM1)을 지연시킨다. 제 2 분주기(114) 및 펄스 발생부(120)의 동작에 따라, 제 1 및 제 2 분주 신호(DM1,DM2), 그리고 펄스 신호(PS)의 위상들은 각각 상이하다. 지연부(130)는 제 1 분주 신호(DM1)를 소정의 지연 시간만큼 지연시킴으로써, 기준 신호(REF)를 발생한다. 이때, 기준 신호(REF)는 펄스 신호(PS)와 동일한 위상을 가질 수 있다.
제어부(140)는 기준 신호(REF) 및 펄스 신호(PS)를 비교하고, 비교 결과에 따라 펄스 발생부(120)에서 이용되는 복수의 논리 게이트(미도시)의 개수를 조절한다.
제어부(140)는 비교기(142) 및 펄스폭 제어기(144)를 포함한다. 비교기(142)는 기준 신호(REF)보다 펄스 신호(PS)의 펄스 폭이 작은 경우에 업 신호(UP)를 발생한다. 그리고, 비교기(142)는 기준 신호(REF)보다 펄스 신호(PS)의 펄스 폭이 큰 경우에 다운 신호(DOWN)를 발생한다. 비교기(142)는 기준 신호(REF) 및 펄스 신호(PS)의 펄스 폭이 같은 경우에 감지 신호(SS)를 발생할 수 있다.
다른 실시 예로서, 펄스 신호(PS)의 펄스 폭과 기준 신호(REF)의 펄스 폭의 차이가 소정의 마진(margin) 이내인 경우, 비교기(142)는 감지 신호(SS)를 발생할 수 있다. 그리고, 펄스 신호(PS)의 펄스 폭과 기준 신호(REF)의 펄스 폭의 차이가 소정의 마진보다 큰 경우, 비교기(142)는 업 신호(UP) 또는 다운 신호(DOWN)를 발생할 것이다. 예를 들면, 펄스 신호(PS)의 펄스 폭이, 기준 신호(REF)의 펄스 폭과 소정의 마진의 합보다 큰 경우, 비교기(142)는 다운 신호(DOWN)를 발생할 수 있다. 그리고, 펄스 신호(PS)의 펄스 폭이, 기준 신호(REF)의 펄스 폭과 소정의 마진의 합보다 작은 경우, 비교기(142)는 업 신호(UP)를 발생할 수 있다.
펄스폭 제어기(144)는 업 신호(UP)에 응답하여 펄스 신호(PS)의 발생에 이용되는 논리 게이트들의 개수를 증가시킨다. 펄스폭 제어기(144)는 다운 신호(DOWN)에 응답하여 펄스 신호(PS)의 발생에 이용되는 논리 게이트들의 개수를 감소시킨다. 그리고, 펄스폭 제어기(144)는 감지 신호(SS)에 응답하여 펄스 발생부(120)에서 펄스 신호(PS)의 발생에 이용되는 논리 게이트들의 개수에 대한 정보를 온도 계산부(150)에 전송할 것이다.
온도 계산부(150)는 펄스 발생부(120)에서 이용되는 복수의 논리 게이트의 개수에 기반하여 온도를 계산한다. 온도 계산부(150)는 펄스폭 제어기(144)로부터 전송된 논리 게이트들의 개수 정보에 기반하여 온도를 계산할 수 있다.
본 발명의 실시 예에 따르면, 온도에 따라 지연 시간이 변하는 낸드 게이트들의 개수를 증감하고, 낸드 게이트들의 개수를 이용하여 온도를 계산한다. 따라서, 향상된 신뢰도를 가지는 온도 감지 회로(100)가 제공된다.
또한, 본 발명의 실시 예에 따르면, 외부로부터 수신된 하나의 클럭 신호(CLK)를 이용하여 기준 신호(REF) 및 펄스 신호(PS)를 생성하고, 온도를 측정한다. 따라서, 집적도가 향상된 온도 감지 회로(100)가 제공된다
도 2는 두 개의 입력 신호를 수신하는 낸드 게이트의 출력 신호를 예시적으로 보여주는 테이블이다. 도 2에서, 예시적으로 논리 값 "0" 및 "1"을 수신하는 경우가 도시된다. 그러나, 이 분야에 정통한 당업자에게 이는 예시적인 것임은 자명하다.
도 2를 참조하면, 논리 값 "0" 및 "0"을 수신한 경우, 낸드 게이트는 "1"을 출력한다. 논리 값 "0" 및 "1"을 수신한 경우, 낸드 게이트는 "1"을 출력한다. 그리고 논리 값 "1" 및 "1"을 수신한 경우, 낸드 게이트는 "0"을 출력한다.
두 개의 입력 신호 중 하나의 입력 신호의 논리 값이 "1"인 경우, 다른 입력 신호에 대해 낸드 게이트는 인버터로 동작한다. 즉, 낸드 게이트는 다른 입력 신호를 반전하여 출력한다. 예를 들면, 도 2에서, 하나의 입력 신호의 논리 값이 "1"인 경우(ⓐ), 다른 하나의 입력 신호의 논리 값이 "0"이면 논리 값 "1"이 출력된다. 그리고 다른 하나의 입력 신호의 논리 값이 "1"인 경우, 논리 값 "0"이 출력된다. 한편, 두 개의 입력 신호 중 하나의 입력 신호의 논리 값이 "0"인 경우(ⓑ), 다른 입력 신호와 관계없이 낸드 게이트는 "1"을 출력한다.
따라서, 펄스 발생부(120,도 1 참조)의 펄스 신호(PS)의 발생에 있어서, 복수의 낸드 게이트가 이용될 때, 임의의 낸드 게이트의 한쪽 입력 신호의 논리 값이 "1"이면, 임의의 낸드 게이트는 인버터로 동작할 것이다. 그리고, 인버터로 동작하는 낸드 게이트들의 개수가 홀수인 경우, 펄스 발생부(120)는 펄스 신호(PS)를 발생할 수 있다. 이는 도 3을 참조하여 상세히 설명된다.
도 3은 펄스 발생부(120) 및 펄스폭 제어기(144)를 더 상세히 보여주는 블록도이다. 도 3을 참조하면, 펄스 발생부(120)는 복수의 낸드 게이트(N1~N13)를 포함한다. 논리 게이트들 각각은 적어도 하나의 트랜지스터를 포함할 것이다. 온도가 변함에 따라 트랜지스터의 성능이 가변되기 때문에, 각 논리 게이트의 지연 시간은 온도가 변함에 따라 가변된다.
예시적으로, 온도가 증가할수록 각 논리 게이트의 지연 시간은 증가할 것이다. 예시적으로, 온도가 감소할수록, 각 논리 게이트의 지연 시간은 감소할 것이다. 따라서, 선택되는 논리 게이트들의 개수가 일정할 때, 펄스 신호(PS)의 펄스 폭은 온도가 변함에 따라 가변될 것이다. 예시적으로, 온도가 증가할수록 펄스 신호(PS)의 펄스 폭은 증가할 것이다. 예시적으로, 온도가 감소할수록 펄스 신호(PS)의 펄스 폭은 감소할 것이다.
펄스폭 제어기(144)는 선택 라인들(SL1~SLn) 및 반전 라인들(ISL1~ISLn)을 이용하여, 펄스 신호(PS)의 발생에 이용되는 낸드 게이트들의 개수를 조절한다. 즉, 펄스폭 제어기(144)는 선택 라인들(SL1~SLn) 각각에 논리 값 "1"을 인가함으로써 선택 라인들(SL1~SLn) 중 일부를 선택할 수 있다. 그리고, 선택 라인들(SL1~SLn) 중 논리 값 "0"을 인가된 선택 라인들은 비 선택된 선택 라인들이다. 이때, 반전 라인들(ISL1~ISLn)의 논리 값은 반전 라인들(ISL1~ISLn) 각각에 대응하는 선택 라인들(SL1~SLn)의 논리 값을 반전시킨 논리 값일 것이다.
제 1 내지 제 n 선택 라인들(SL1~SLn) 중 어느 하나도 선택되지 않은 경우, 제 1 경로(①)에 대응되는 낸드 게이트들(N1~N3)이 선택된다. 예시적으로, 제 1 내지 제 n 선택 라인(SL1~SLn) 중 어느 하나도 선택되지 않은 경우, 제 1 내지 제 n 선택 라인(SL1~SLn)의 논리 값들은 모두 "0"이라고 가정한다. 이때, 제 1 내지 제 n 반전 라인(ISL1~ISLn)의 논리 값들은 모두 "1"일 것이다. 제 4 낸드 게이트(N4)의 두 개의 입력 라인 중 하나는 논리 값 "0"인 제 1 선택 라인(SL1)과 연결된다. 따라서, 제 4 낸드 게이트(N4)의 출력 신호는 다른 하나의 입력 라인의 논리 값과 관계없이 논리 값 "1"일 것이다.
제 5 낸드 게이트(N5)는 논리 값 "1"(제 4 낸드 게이트(N4)의 출력 신호의 논리 값), 그리고 논리 값 "1"(제 2 반전 라인(ISL2)의 논리 값)을 수신한다. 따라서, 제 5 낸드 게이트(N5)는 논리 값 "0"을 출력한다. 제 6 낸드 게이트(N6)는 제 5 낸드 게이트(N5)의 출력 신호를 수신한다. 제 6 낸드 게이트(N6)의 두 개의 입력 신호 중 하나가 논리 값 "0"이다. 그러므로, 제 6 낸드 게이트(N6)는 논리 값 "1"을 출력할 것이다.
결과적으로, 제 3 낸드 게이트(N3)는 제 2 낸드 게이트(N2)의 출력 신호를 반전하여 출력한다. 그리고, 제 1 낸드 게이트(N1)는 제 2 분주 신호(DM2)가 논리 값 "1"일 때, 펄스 신호(PS)에 대한 인버터로 동작한다. 제 1 반전 라인(ISL1)의 논리 값이 "1"이므로, 제 2 낸드 게이트(N2)는 제 1 낸드 게이트(N1)의 출력 신호에 대한 인버터로 동작한다. 즉, 제 1 경로(①)에 대응되는 낸드 게이트들(N1~N3)이 인버터로 동작할 것이다. 그리고 제 1 경로(①)에 대응되는 낸드 게이트들(N1~N3)의 개수는 홀수(3개)이므로, 펄스 신호(PS)는 사각 펄스를 형성할 것이다.
본 발명의 제 1 실시 예에 따르면, 제어부(140)는 업 신호(UP) 또는 다운 신호(DOWN)에 따라 펄스 신호(PS)의 발생에 이용되는 낸드 게이트들의 개수를 순차적으로 변경할 수 있다. 제 1 내지 제 n 선택 라인(SL1~SLn) 중 어떤 라인도 선택되지 않은 상태에서, 다운 신호(DOWN)가 발생되면, 제 1 선택 라인(SL1)이 선택될 수 있다.
제 1 선택 라인(SL1)이 선택된 경우, 제 2 경로(②)에 대응되는 낸드 게이트들(N1,N4,N5,N6,N3)이 인버터와 마찬가지로 동작한다. 이때, 제 1 선택 라인(SL1)의 논리 값은 "1"이다. 그리고 제 1 선택 라인(SL1)을 제외한 선택 라인들(SL2~SLn)의 논리 값은 "0"일 것이다. 제 1 반전 라인(ISL1)의 논리 값은 "0"일 것이다. 그리고 제 1 반전 라인(ISL1)을 제외한 나머지 반전 라인들(ISL2~ISLn)의 논리 값은 "1"일 것이다.
제 2 낸드 게이트(N2)의 두 개의 입력 라인 중 하나는 제 1 반전 라인(ISL1)에 연결되고, 제 1 반전 라인(ISL1)의 논리 값은 "0"이므로, 제 2 낸드 게이트(N2)는 논리 값 "1"을 출력할 것이다. 그러므로 제 3 낸드 게이트(N3)는 제 6 낸드 게이트(N6)의 출력에 대한 인버터로 동작한다. 제 1 선택 라인(SL1)의 논리 값은 "1"이므로, 제 4 낸드 게이트(N4)는 제 1 낸드 게이트(N1)의 출력에 대한 인버터로 동작한다. 제 2 반전 라인(SL2)의 논리 값은 "1"이므로, 제 5 낸드 게이트(N5)는 제 4 낸드 게이트(N4)의 출력에 대한 인버터로 동작한다. 제 1 경로(①)에서의 제 3 낸드 게이트(N4)와 마찬가지로, 제 6 낸드 게이트(N6)는 제 5 낸드 게이트(N5)의 출력에 대한 인버터로 동작한다. 결과적으로, 제 1 선택 라인(SL1)이 선택된 경우, 제 2 경로(②)에 대응되는 낸드 게이트들(N1,N4,N5,N6,N3)은 인버터와 마찬가지로 동작할 것이다.
마찬가지로, 제 1 내지 제 n 선택 라인(SL1~SLn)이 선택된 경우, 제 3 경로(③)에 대응하는 낸드 게이트들이 인버터와 마찬가지로 동작할 것이다. 제 1 내지 제 n 선택 라인(SL1~SLn)이 선택된 경우, 제 1 내지 제 n 선택 라인(SL1~SLn)의 논리 값들은 "1"일 것이다. 제 1 내지 제 n 반전 라인(ISL1~ISLn)의 논리 값들은 "0"일 것이다.
제 1 및 제 2 경로들(①,②)이 선택된 경우와 마찬가지로, 제 3 경로(③)에 대응하는 낸드 게이트들이 인버터로 동작할 것이다. 제 11 낸드 게이트(N11)의 두 개의 입력 라인 중 하나는 전원 라인(VDDL)과 연결된다. 전원 라인(VDDL)의 논리 값은 "1"과 대응될 것이다. 그러므로, 제 11 낸드 게이트(N11)는 제 10 낸드 게이트(N10)의 출력에 대한 인버터로 동작할 것이다. 제 13 낸드 게이트(N13)의 두 개의 입력 라인 중 하나는 접지 라인(VSSL)과 연결된다. 접지 라인(VSSL)의 논리 값은 "0"과 대응될 것이다. 그러므로, 제 13 낸드 게이트(N13)는 논리 값 "1"을 출력할 것이다. 제 12 낸드 게이트(N12)의 두 개의 입력 라인 중 하나는 제 13 낸드 게이트(N13)의 출력인 논리 값 "1"을 수신하므로, 제 12 낸드 게이트(N12)는 제 11 낸드 게이트(N11)의 출력에 대한 인버터로 동작할 것이다. 마찬가지로, 위에서 설명되지 않은 제 3 경로(③)에 대응되는 낸드 게이트들(N1,N4,N7,N10,N9,N6,N3)도 인버터와 마찬가지로 동작할 것이다.
펄스폭 제어기(144)는 업 신호(UP)에 응답하여 선택된 선택 라인들의 개수를 증가시킬 것이다. 즉, 업 신호(UP)에 응답하여 펄스 신호(PS)의 발생에 이용되는 논리 게이트들의 개수는 증가된다. 반면, 펄스폭 제어기(144)는 다운 신호(DOWN)에 응답하여 선택된 선택 라인들의 개수를 감소시킬 것이다. 즉, 다운 신호(DOWN)에 응답하여 펄스 신호(PS)의 발생에 이용되는 논리 게이트들의 개수는 감소된다.
선택되는 낸드 게이트들의 개수는 홀수이다. 예를 들면, 제 1 경로(①)에 대응하는 낸드 게이트들의 개수는 3개이다. 제 2 경로(②)에 대응하는 낸드 게이트들의 개수는 5개이다. 선택되는 낸드 게이트들은 인버터와 마찬가지로 동작하고, 선택되는 낸드 게이트들의 개수가 홀수이므로, 펄스 신호(PS)는 사각 펄스 신호와 마찬가지의 형태로 구현될 것이다.
선택되는 낸드 게이트들의 개수에 따라, 펄스 신호(PS)의 펄스 폭(미도시)이 결정될 것이다. 선택되는 낸드 게이트들의 개수가 감소할수록, 펄스 신호(PS)의 펄스 폭은 감소할 것이다. 선택되는 게이트들의 개수가 증가할수록, 펄스 신호(PS)의 펄스 폭은 증가할 것이다.
본 발명의 기술적 사상은 도 3에 도시된 펄스 발생부(120) 및 펄스폭 제어기(144)의 구성에 한정되지 않으며, 도 3은 예시적인 것으로 이해되어야 할 것이다. 본 발명의 실시 예에 따르면, 각각의 입력 신호를 지연시키는 복수의 논리 게이트를 이용하여 펄스 신호가 발생될 것이다. 그리고 이용되는 복수의 논리 게이트의 개수는 가변될 수 있을 것이다.
도 4는 도 1의 비교기(142)에서 업 신호(UP)가 발생될 때, 온도 감지 회로(100)에서 발생되는 신호들을 보여주는 타이밍도이다. 도 1 및 도 4를 참조하면, 클럭 신호(CLK)가 분주되어 제 1 분주 신호(DM1)가 발생된다. 도 4에서, 제 1 분주 신호(DM1)는 클럭 신호(CLK)가 4배 분주된 신호이다. 그리고, 제 1 분주 신호(DM2)가 분주되어 제 2 분주 신호(DM2)가 발생된다. 도 4에서, 제 2 분주 신호(DM2)는 제 1 분주 신호(DM1)가 2배 분주된 신호이다.
제 2 분주 신호(DM2)가 논리 값 "0"에서 "1"로 천이되는 타이밍은 제 1 분주 신호(DM1)가 논리 값 "0"에서 "1"로 천이되는 타이밍보다 늦을 것이다. 즉, 제 2 분주기(114)의 분주 동작에 따라 제 1 지연 시간(△t1)이 발생된다. 도면에 표시되지는 않으나, 제 1 분주기(112)의 분주 동작으로 인하여, 제 1 분주 신호(DM1)가 논리 값 "0"에서 "1"로 천이되는 타이밍은 클럭 신호(CLK)가 논리 값 "0"에서 "1"으로 천이되는 타이밍보다 늦을 것이다.
그리고, 제 2 분주 신호(DM2)가 논리 값 "1"일 때, 펄스 발생부(120)에서 펄스 신호(PS)가 발생된다. 펄스 신호(PS)가 논리 값 "0"에서 "1"로 천이되는 타이밍은 제 2 분주 신호(DM2)가 논리 값 "0"에서 "1"로 천이되는 타이밍보다 제 2 지연 시간(△t2)만큼 늦을 것이다.
기준 신호(REF)는 제 1 분주 신호(DM1)을 소정의 지연 시간만큼 지연시긴 신호이다. 즉, 기준 신호(REF)는, 제 1 분주 신호(DM1)가 제 1 및 제 2 지연 시간(△t1,△t2)의 합만큼 지연된 신호이다. 기준 신호(REF)가 소정의 지연시간만큼 지연됨에 따라, 펄스 신호(PS)가 논리 값 "0"에서 "1"로 천이되는 타이밍, 그리고 기준 신호(REF)가 논리 값 "0"에서 "1"로 천이되는 타이밍은 일치한다. 즉, 펄스 신호(PS) 및 기준 신호(REF)의 위상은 동일할 수 있다.
기준 신호(REF)의 펄스 폭은 온도에 따라 가변하지 않는다. 기준 신호(REF)는 외부로부터 수신된 클럭 신호(CLK)를 분주 및 지연시킨 신호이기 때문이다. 즉 , 기준 신호(REF)는 클럭 신호(CLK)를 제 1 분주 신호(DM1)로 분주하고, 제 1 분주 신호(DM1)를 지연시킨 신호이다.
비교기(142)는 펄스 신호(PS) 및 기준 신호(REF)의 펄스 폭을 비교한다. 펄스 신호(PS)의 펄스 폭(PW1)은 기준 신호(REF)의 펄스 폭보다 작다(①). 펄스 신호(PS)의 펄스 폭(PW1)과 기준 신호(REF)의 펄스 폭이 일치하기 위해서, 펄스 신호(PS)의 펄스 폭(PW1)은 증가해야한다. 비교기(142)는 펄스 신호(PS)의 펄스 폭(PW1)이 기준 신호(REF)의 펄스 폭보다 작을 때, 업 신호(UP)를 발생한다. 예시적으로, 비교기(142)는 소정의 컨트롤 신호(미도시)의 천이에 응답하여 업 신호(UP)를 발생할 수 있다.
업 신호(UP)에 따라, 펄스폭 제어기(144)는 펄스 발생부(120)에서 펄스 신호(PS)의 발생에 이용되는 낸드 게이트들의 개수를 증가시킬 것이다. 즉, 펄스폭 제어기(144)는 선택 라인들(SL1~SLn,도 3 참조) 중 선택되는 라인들의 개수를 증가시킬 것이다.
제 2 분주 신호(DM2)의 상태가 2번째로 논리 값 "1"이 된 경우를 고려한다. 펄스 신호(PS)의 발생에 이용되는 낸드 게이트들의 개수가 증가된 후, 다시 제 2 분주 신호(DM2)에 응답하여 펄스 신호(PS)가 논리 값 "0"에서 논리 값 "1"로 천이된다. 비교기(142)는 펄스 신호(PS) 및 기준 신호(REF)의 펄스 폭을 비교한다. 펄스 신호(PS)의 펄스 폭(PW2)은 기준 신호(REF)의 펄스 폭과 동일하다. 이때, 비교기(144)는 감시 신호(SS)를 발생한다.
감지 신호(SS)에 응답하여, 펄스폭 제어기(144)는 선택 라인들(SL1~SLn) 중 선택된 라인들의 개수 정보를 온도 계산부(150)에 전송할 것이다. 다른 실시 예로, 펄스폭 제어기(144)는 감지 신호(SS)에 응답하여 펄스 신호(PS)의 발생에 이용되는 낸드 게이트들의 개수 정보를 온도 계산부(150)에 전송할 것이다.
온도 계산부(150)는 선택 라인들(SL1~SLn) 중 선택된 라인들의 개수 정보 또는 펄스 신호(PS)의 발생에 이용되는 낸드 게이트들의 개수 정보에 기반하여 온도를 계산할 것이다.
예시적으로, 온도 계산부(150)에서 온도는 수학식 1과 같이 계산된다.
Figure 112010071761850-pat00001
수학식 1을 참조하면, Nc는 미리 설정된 상수 값으로서, 기준이 되는 낸드 게이트들의 개수를 나타낸다. 그리고 N은 감지 신호(SS)가 발생된 경우에 사용된 낸드 게이트들의 개수를 나타낸다. 그리고 α는 정해진 상수 값을 나타낸다. α는 낸드 게이트를 구성하는 트랜지스터들의 공정에 따라 변하는 상수 값일 것이다.
수학식 1를 참조하면, 본 발명의 실시 예에 따라 측정되는 온도를 오직 낸드 게이트들의 개수에 의존한다. 펄스 발생부(120)에서 이용되는 낸드 게이트들의 개수를 이용하여 온도를 계산함으로써, 향상된 신뢰도를 가지는 온도 감지 회로(100)가 제공된다.
도 5는 도 1의 비교기(142)에서 다운 신호(UP)가 발생될 때, 온도 감지 회로(100)에서 발생되는 신호들을 보여주는 타이밍도이다. 도 5를 참조하면, 클럭 신호(CLK)에 응답하여 제 1 분주 신호(DM1)가 발생된다. 그리고 제 1 분주 신호(DM2)에 응답하여, 제 2 분주 신호(DM2)가 발생된다. 제 2 분주 신호(DM2)의 상태가 논리 값 "1"일 때, 펄스 신호(PS)가 발생된다.
도 4를 참조하여 설명된 바와 마찬가지로, 제 2 분주 신호(DM2)가 논리 값 "0"에서 "1"로 천이되는 타이밍은 제 1 분주 신호(DM1)가 논리 값 "0'에서 "1"로 천이되는 타이밍보다 제 1 지연 시간(△t1)만큼 지연된다. 그리고, 펄스 신호(PS)가 논리 값 "0"에서 "1"로 천이되는 타이밍은 제 2 분주 신호(DM2)가 논리 값 "0"에서 "1"로 천이되는 타이밍보다 제 2 지연 시간(△t2)만큼 지연된다.
기준 신호(REF)는 제 1 분주 신호(DM1)가 소정 시간 지연된 신호이다. 기준 신호(REF)는, 제 1 분주 신호(DM1)가 제 1 및 제 2 지연 시간(△t1,△t2)의 합만큼 지연된 신호이다. 따라서, 기준 신호(REF) 및 펄스 신호(PS)의 위상은 동일할 것이다.
비교기(142)는 펄스 신호(PS)의 펄스 폭(PW3) 및 기준 신호(REF)의 펄스 폭을 비교한다. 펄스 신호(PS)의 펄스 폭(PW3)은 기준 신호의 펄스 폭보다 크다. 펄스 신호(PS)의 펄스 폭(PW3)과 기준 신호(REF)의 펄스 폭이 일치하기 위해서, 펄스 신호(PS)의 펄스 폭(PW3)은 감소되어야한다. 따라서, 비교기(142)는 다운 신호(DOWN)를 발생한다.
다운 신호(DOWN)에 응답하여, 펄스폭 제어기(144)는 펄스 신호(PS)의 발생에 이용되는 낸드 게이트들의 개수를 감소시킬 것이다. 즉, 펄스폭 제어기(144)는 선택 라인들(SL1~SLn,도 3 참조) 중 선택되는 라인들의 개수를 감소시킬 것이다.
제 2 분주 신호(DM2)의 상태가 2번째로 논리 값 "1"이 된 경우를 고려한다. 펄스 신호(PS)의 발생에 이용되는 낸드 게이트들의 개수가 감소된 후, 다시 제 2 분주 신호(DM2)에 응답하여 펄스 신호(PS)가 논리 값 "0"에서 논리 값 "1"로 천이된다. 비교기(142)는 펄스 신호(PS)의 펄스 폭(PW4) 및 기준 신호(REF)의 펄스 폭을 비교한다. 펄스 신호(PS)의 펄스 폭(PW4)은 기준 신호(REF)의 펄스 폭과 동일하다. 이때, 비교기(144)는 감시 신호(SS)를 발생한다.
감지 신호(SS)에 응답하여, 펄스폭 제어기(144)는 펄스 신호(PS)에 이용되는 낸드 게이트들의 개수 정보를 온도 계산부(150)에 전송할 것이다. 온도 계산부(150)는 펄스폭 제어기(144)로부터 수신된 낸드 게이트들의 개수 정보에 기반하여 온도를 계산할 것이다.
도 6은 도 1의 비교기(142)를 더 상세히 보여주는 블록도이다. 도 6을 참조하면, 비교기(142)는 제 1 D플립플롭(210), 서브 지연기(220), 제 2 D플립플롭(230) 및 판단 로직(240)을 포함한다.
제 1 D플립플롭(210)은 펄스 신호(PS)를 수신한다. 그리고, 제 1 D플립플롭(210)은 기준 신호(REF)에 응답하여 동작한다. 예를 들면, 제 1 D플립플롭(210)은, 기준 신호(REF)의 논리 값 "1"에서 "0"로의 천이에 응답하여, 펄스 신호(PS)의 논리 값을 제 1 출력 단자(Q1)로 출력한다.
서브 지연기(220)는 기준 신호(REF)를 지연하여, 지연된 기준 신호(DREF)를 발생한다.
제 2 D플립플롭(230)은 지연된 기준 신호(DREF)에 응답하여 동작한다. 그리고, 지연된 기준 신호(DREF)의 천이에 응답하여 펄스 신호(PS)의 논리 값을 제 2 출력 단자(Q2)로 출력한다.
판단 로직(240)은 제 1 및 제 2 출력 단자(Q1,Q2)의 논리 값들에 따라 업 신호(UP), 다운 신호(DOWN) 및 감지 신호(SS) 중 하나를 출력한다.
도 7 내지 도 9는 도 6의 비교기(142)에서 발생되는 신호들을 보여주는 타이밍도이다. 도 7은 도 6의 비교기(142)에서 업 신호(UP)가 출력되는 경우를 보여주기 위한 타이밍도이다. 도 6 및 도 7을 참조하면, 펄스 신호(PS)의 펄스 폭이 기준 신호(REF)의 펄스 폭보다 작다(도 4의 ①). 기준 신호(REF)가 논리 값 "1"에서 논리 값 "0"으로 천이될 때, 펄스 신호(PS)의 논리 값은 "0"이다. 제 1 D플립플롭(210)은 논리 값 "0"을 출력할 것이다. 그리고, 지연된 기준 신호(DREF)가 논리 값 "1"에서 논리 값 "0"으로 천이될 때, 펄스 신호(PS)의 논리 값은 "0"이다. 제 2 D플립플롭(230)은 논리 값 "0"을 출력할 것이다. 판단 로직(240)은 제 1 및 제 2 출력 단자(Q1,Q2)의 논리 값들이 모두 "0"인 경우, 업 신호(UP)를 출력한다.
도 8은 도 6의 비교기(142)에서 감지 신호(SS)가 출력되는 경우를 보여주기위한 타이밍도이다. 도 6 및 도 8을 참조하면, 기준 신호(REF)가 논리 값 "1"에서 "0"으로 천이될 때, 펄스 신호(PS)의 논리 값은 "1"이다. 제 1 D플립플롭(210)은 제 1 출력 단자(Q1)로 논리 값 "1"을 출력할 것이다. 그리고, 지연된 기준 신호(DREF)가 논리 값 "1"에서 "0"으로 천이될 때, 펄스 신호(PS)의 논리 값은 "0"이다. 제 2 D플립 플롭(210)은 제 2 출력 단자(Q2)로 논리 값 "0"을 출력할 것이다. 판단 로직(240)은 제 1 및 제 2 출력 단자(Q1,Q2)의 논리 값들이 각각 "1","0"인 경우, 감지 신호(SS)를 출력한다. 즉, 펄스 신호(PS)의 펄스 폭과 기준 신호(REF)의 펄스 폭의 차이가 소정의 마진(margin) 이내인 경우(도 4의 ②), 비교기(142)는 감지 신호(SS)를 발생할 수 있다.
도 9는 도 6의 비교기(142)에서 다운 신호(DOWN)가 출력되는 경우를 보여주기위한 타이밍도이다. 도 6 및 도 9를 참조하면, 기준 신호(REF)가 논리 값 "1"에서 "0"으로 천이될 때, 펄스 신호(PS)의 논리 값은 "1"이다. 그리고, 지연된 기준 신호(DREF)가 논리 값 "1"에서 "0"으로 천이될 때, 펄스 신호(PS)의 논리 값은 "1"이다. 판단 로직(240)은 제 1 및 제 2 출력 단자(Q1,Q2)의 논리 값들이 각각 "1","1"인 경우, 다운 신호(DOWN)를 발생한다.
즉, 펄스 신호(PS)의 펄스 폭과 기준 신호(REF)의 펄스 폭의 차이가 소정의 마진보다 큰 경우, 비교기(142)는 업 신호(UP) 또는 다운 신호(DOWN)를 발생할 것이다.
도 10은 도 6의 판단 로직(240)의 입력 신호에 따른 출력 신호를 보여주는 테이블이다. 도 10에서, 제어 신호(CTRL)는 업 신호(UP), 다운 신호(DOWN) 및 감지 신호(SS)를 포함한다. 제 1 및 제 2 출력 단자(Q1,Q2)의 논리 값들이 모두 "0"인 경우, 업 신호(UP)가 출력된다. 제 1 및 제 2 출력 단자(Q1,Q2)의 논리 값들이 각각 "1","0"인 경우, 감지 신호(SS)가 출력된다. 제 1 및 제 2 출력 단자(Q1,Q2)의 논리 값들이 각각 "1","1"인 경우, 다운 신호(DOWN)가 출력된다.
도 11은 본 발명의 제 2 실시 예에 따른 온도 감지 회로(300)를 보여주는 블록도이다. 도 11을 참조하면, 온도 감지 회로(300)는 분주부(310), 펄스 발생부(320), 지연부(330), 제어부(340) 및 온도 계산부(350)를 포함한다. 제어부(340)를 제외하면, 온도 감지 회로(300)는 도 1의 온도 감지 회로(100)와 마찬가지로 구성된다. 따라서, 분주부(310), 펄스 발생부(320), 지연부(330) 및 온도 계산부(350)에 대한 설명은 생략된다.
제어부(340)는 비교기(342), 연속 근사 레지스터(Succesive Approximation Register,SAR,346) 및 펄스폭 제어기(344)를 포함한다. 업 신호(UP), 다운 신호(DOWN) 및 감지 신호(SS)가 연속 근사 레지스터(346)에 전송되는 것을 제외하면, 비교기(342)는 도 1을 참조하여 설명된 비교기(342)와 마찬가지로 구성된다.
연속 근사 레지스터(346)은 업 신호(UP), 다운 신호(DOWN) 및 감지 신호(SS)에 기반하여 연속 근사(Successive Approximation) 동작을 수행하여 연속 근사 제어 신호(SAC)를 발생한다.
연속 근사 동작은, 연속 근사 제어 신호를 구성하는 비트들 중 최상위 비트(Most Significant Bit,MSB)부터 최하위 비트(Least Significant Bit,LSB)까지 순차적으로 논리 값을 결정하는 동작이다. 연속 근사 제어 신호는 10 비트들로 구성된다고 가정한다. 이때, 연속 근사 동작은 제 1 내지 제 10 단계로 구분될 것이다. 그리고, 제 1 내지 제 10 단계가 순차적으로 수행되면서, 업 신호(UP) 또는 다운 신호(DOWN)에 응답하여 순차적으로 최상위 비트부터 최하위 비트까지의 논리 값이 각각 결정될 것이다. 예를 들면, 제 1 단계에서 최상위 비트의 논리 값이 결정될 것이다. 제 2 단계에서, 최상위 비트를 기준으로 첫번째 하위 비트의 논리 값이 결정될 것이다. 마찬가지 방법으로, 제 10 단계에서 최하위 비트의 논리 값이 결정될 것이다. 이는 도 12를 참조하여 더 상세히 설명된다.
펄스폭 제어기(344)는 연속 근사 제어 신호(SAC)에 기반하여 펄스 신호(PS)의 발생에 이용되는 복수의 낸드 게이트의 개수를 조절한다. 예시적으로, 연속 근사 제어 신호(SAC)는 복수의 비트로 구성될 수 있다. 그리고, 펄스 신호(PS)의 발생에 이용되는 복수의 낸드 게이트의 개수가 연속 근사 제어 신호(SAC)를 구성하는 복수의 비트의 값에 비례하도록, 펄스 발생부(320)가 제어될 것이다.
예를 들면, 펄스 발생부(320)는 7000개의 낸드 게이트들을 포함할 수 있다. 그리고, 연속 근사 제어 신호(SAC)를 구성하는 복수의 비트의 논리 값이 "111"인 경우, 7000개의 낸드 게이트들이 펄스 신호(PS)의 발생에 이용될 수 있다. 연속 근사 제어 신호(SAC)를 구성하는 복수의 비트의 논리 값이 "100"인 경우, 4000개의 낸드 게이트들이 펄스 신호(PS)의 발생에 이용될 수 있다.
연속 근사 레지스터(346)에 감지 신호(SS)가 수신된 경우, 연속 근사 레지스터(346)는 연속 근사 제어 신호(SAC)를 구성하는 비트들의 값을 변경하지 않을 것이다. 그리고, 연속 근사 레지스터(346)는 감지 신호(SS)를 펄스폭 제어기(344)로 전달할 것이다. 펄스폭 제어기(344)는 수신된 감지 신호(SS)에 응답하여 펄스 신호(PS)의 발생에 사용된 낸드 게이트들의 개수 정보를 온도 계산부(350)에 전송할 것이다.
본 발명의 제 2 실시 예에 따르면, 업 신호(UP) 또는 다운 신호(DOWN)에 따라 펄스 신호(PS)의 발생에 이용되는 낸드 게이트들의 개수는 연속 근사 동작에 의하여 변경된다. 펄스 신호(PS) 및 기준 신호(REF)의 펄스 폭이 일치되는 속도는 향상될 것이다. 따라서, 온도 감지 회로(300)에서 온도가 감지되는 속도는 향상될 것이다.
도 12는 도 11의 연속 근사 레지스터(346)의 동작 방법을 보여주는 순서도이다. 도 12에서, 설명의 편의를 위하여 연속 근사 제어 신호(SAC)는 3 비트로 구성된다고 가정한다. 그리고, 최초의 연속 근사 제어 신호(SAC)를 구성하는 비트들의 논리 값은 "100"이라고 가정한다. 즉, 제 1 단계(Step1)에서, 최상위 비트의 논리 값이 결정되어 있는 것으로 가정한다.
제 2 단계(Step2)에서, 업 신호(UP) 또는 다운 신호(DOWN)에 따라, 연속 근사 제어 신호(SAC)를 구성하는 비트들의 값에서, 최상위 비트를 기준으로 두번째 하위 비트에 대응하는 값이 차감 또는 더해진다.
예를 들면, 최상위 비트를 기준으로 두번째 비트에 대응하는 값이 십진수로 표현되면 "2"이다. 업 신호(UP)에 응답하여, 연속 근사 제어 신호(SAC)를 구성하는 비트들의 값에서 십진수 "2"에 대응하는 값이 더해진다. 따라서, 연속 근사 제어 신호(SAC)를 구성하는 비트들의 논리 값은 "110"으로 변경된다(논리 값 "100" 더하기 논리 값 "010").
다운 신호(DOWN)에 응답하여, 연속 근사 제어 신호(SAC)를 구성하는 비트들의 값에서 십진수 "2"에 대응하는 값이 차감된다. 따라서, 연속 근사 제어 신호(SAC)를 구성하는 비트들의 논리 값은 "010"으로 변경된다(논리 값 "100" 빼기 논리 값 "010")
마찬가지로, 제 3 단계(Step3)에서, 업 신호(UP) 또는 다운 신호(DOWN)에 따라, 연속 근사 제어 신호(SAC)를 구성하는 비트들의 값에서, 최상위 비트를 기준으로 세번째 하위 비트에 대응하는 값이 차감 또는 더해진다. 즉, 업 신호(UP) 또는 다운 신호(DOWN)에 응답하여, 연속 근사 제어 신호(SAC)를 구성하는 비트들의 값에서 십진수 "1"에 대응하는 값이 더해지거나 차감된다. 논리 값 "110"은 "111" 또는 "101"로, 논리 값 "010"은 "011" 또는 "001"로 변경된다.
제 1 내지 제 3 단계(Step1~Step3)에서, 펄스 신호(PS,도 11 참조)의 발생에 이용되는 낸드 게이트들의 개수는 각각 연속 근사 제어 신호(SAC)를 구성하는 비트들의 값과 비례하도록 설정될 것이다.
본 발명의 실시 예에 따르면, 기준 신호(REF) 및 펄스 신호(PS)를 비교하고, 비교 결과에 따라 연속 근사 동작을 수행한다. 그리고, 연속 근사 동작에 따라 펄스 신호(PS)의 발생에 사용되는 낸드 게이트들의 개수가 조절된다. 따라서, 온도 측정 속도가 향상된 온도 감지 회로 및 온도 감지 방법이 제공된다.
한편, 본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
100,300: 온도 감지 회로
110,310: 분주부
112,312: 제 1 분주기
114,314: 제 2 분주기
120,320: 펄스 발생부
130,330: 지연부
140,340: 제어부
142,342: 비교기
144,344: 펄스폭 제어기
346: 연속 근사 레지스터
150,350: 온도 계산부
CLK: 클럭 신호
DM1,DM2: 제 1 및 제 2 분주 신호
PS: 펄스 신호 REF: 기준 신호
UP: 업 신호 DOWN: 다운 신호
SS: 감지 신호

Claims (21)

  1. 수신된 클럭 신호로부터 제 1 및 제 2 분주 신호를 발생하는 분주부;
    상기 제 2 분주 신호에 응답하여 동작하고, 복수의 논리 게이트를 이용하여 펄스 신호를 발생하되, 상기 복수의 논리 게이트 각각의 입력 및 출력 신호들 사이의 시간 지연에 따라 상기 펄스 신호를 발생하는 펄스 발생부;
    상기 제 1 분주 신호를 지연시킨 기준 신호 및 상기 펄스 신호를 비교하여 상기 복수의 논리 게이트의 개수를 조절하는 제어부; 및
    상기 조절된 복수의 논리 게이트의 개수에 기반하여 온도를 계산하는 온도 계산부를 포함하는 온도 감지 회로.
  2. 제 1 항에 있어서,
    상기 복수의 논리 게이트 각각의 입력 및 출력 신호들 사이의 지연 시간은 온도에 따라 가변하는 온도 감지 회로.
  3. 제 1 항에 있어서,
    상기 분주부는 외부로부터 상기 클럭 신호를 수신하는 온도 감지 회로.
  4. 제 1 항에 있어서,
    상기 분주부는
    상기 클럭 신호를 수신하고, 상기 클럭 신호를 분주하여 상기 제 1 분주 신호를 발생하는 제 1 분주기; 및
    상기 제 1 분주 신호를 수신하고, 상기 제 1 분주 신호를 분주하여 상기 제 2 분주 신호를 발생하는 제 2 분주기를 포함하는 온도 감지 회로.
  5. 제 1 항에 있어서,
    상기 제어부는 상기 기준 신호의 펄스 폭보다 상기 펄스 신호의 펄스 폭이 큰 경우에 상기 복수의 논리 게이트의 개수를 감소시키고, 상기 기준 신호의 펄스 폭보다 상기 펄스 신호의 펄스 폭이 작은 경우에 상기 복수의 논리 게이트의 개수를 증가시키는 온도 감지 회로.
  6. 제 1 항에 있어서,
    상기 제어부는 상기 기준 신호의 펄스 폭과 상기 펄스 신호의 펄스 폭들이 서로 같은 경우에, 상기 복수의 논리 게이트의 개수 정보를 상기 온도 계산부에 전송하고,
    상기 온도 계산부는 상기 제어부로부터 전송된 상기 복수의 논리 게이트의 개수 정보에 기반하여 온도를 계산하는 온도 감지 회로.
  7. 제 1 항에 있어서,
    상기 제어부는 상기 기준 신호, 및 상기 펄스 신호를 비교하고, 비교 결과에 따라 제어 신호를 발생하고, 상기 제어 신호에 따라 연속 근사(Successive Approximation) 동작을 수행하여 상기 복수의 논리 게이트의 개수를 조절하는 온도 감지 회로.
  8. 수신된 클럭 신호를 분주하여 제 1 분주 신호를 발생하고, 상기 제 1 분주 신호를 분주하여 제 2 분주 신호를 발생하는 분주기;
    복수의 논리 게이트를 포함하되, 상기 제 2 분주 신호에 응답하여 펄스 신호를 발생하는 펄스 발생기;
    상기 제 1 분주 신호가 소정의 지연 시간만큼 지연된 기준 신호, 및 상기 펄스 신호를 비교하고, 비교 결과에 따라 제어 신호를 발생하는 비교기;
    상기 제어 신호에 따라 상기 복수의 논리 게이트 중 전부 또는 일부를 선택하는 펄스폭 제어기; 및
    상기 선택된 논리 게이트들의 개수에 따라 온도를 계산하는 온도 계산기를 포함하되,
    상기 펄스 발생기는 상기 선택된 논리 게이트들 각각의 입력 및 출력 신호들 사이의 시간 지연에 따라 상기 펄스 신호를 발생하는 온도 감지 회로.
  9. 제 8 항에 있어서,
    상기 선택된 논리 게이트들 각각의 입력 및 출력 신호들 사이의 지연 시간은 온도에 따라 가변하는 온도 감지 회로.
  10. 제 8 항에 있어서,
    상기 제 1 분주 신호를 소정의 지연 시간만큼 지연시킴으로써, 상기 펄스 신호와 동일한 위상을 가진 상기 기준 신호를 발생하는 지연기를 더 포함하는 온도 감지 회로.
  11. 제 8 항에 있어서,
    상기 비교기는 상기 기준 신호보다 상기 펄스 신호의 펄스 폭이 작은 경우에 업 신호를 발생하고, 상기 기준 신호보다 상기 펄스 신호의 펄스 폭이 큰 경우에 다운 신호를 발생하는 온도 감지 회로.
  12. 제 11 항에 있어서,
    상기 펄스폭 제어기는 상기 업 신호에 응답하여 상기 선택된 논리 게이트들의 개수를 증가시키고, 상기 다운 신호에 응답하여 상기 선택된 논리 게이트들의 개수를 감소시키는 온도 감지 회로.
  13. 제 8 항에 있어서,
    상기 비교기는 상기 기준 신호 및 상기 펄스 신호의 펄스 폭이 같은 경우에 감지 신호를 발생하는 온도 감지 회로.
  14. 제 13 항에 있어서,
    상기 펄스폭 제어기는 상기 감지 신호에 응답하여 상기 복수의 논리 게이트의 개수 정보를 전송하고,
    상기 온도 계산기는 상기 펄스폭 제어기로부터 전송된 상기 복수의 논리 게이트의 개수 정보에 기반하여 온도를 계산하는 온도 감지 회로.
  15. 수신된 클럭 신호로부터 제 1 및 제 2 분주 신호를 발생하는 단계;
    상기 제 1 분주 신호에 응답하여 동작하고, 복수의 논리 게이트를 이용하여 펄스 신호를 발생하되, 상기 복수의 논리 게이트 각각의 입력 및 출력 신호들 사이의 시간 지연에 따라 상기 펄스 신호를 발생하는 단계;
    상기 제 1 분주 신호를 소정의 지연 시간만큼 지연시킨 기준 신호, 및 상기 펄스 신호를 비교하고, 비교 결과에 따라 제어 신호를 발생하는 단계;
    상기 제어 신호에 따라 연속 근사(Successive Approximation) 동작을 수행하고, 상기 복수의 논리 게이트의 개수를 조절하는 단계; 및
    상기 조절된 복수의 논리 게이트의 개수에 기반하여 온도를 계산하는 단계를 포함하는 온도 감지 방법.
  16. 제 15 항에 있어서,
    상기 펄스 신호를 발생하는 단계는 상기 조절된 복수의 논리 게이트를 이용하여 상기 펄스 신호를 발생하는 온도 감지 방법.
  17. 제 16 항에 있어서,
    상기 복수의 논리 게이트의 개수를 조절하는 단계는
    상기 제어 신호에 따라 연속 근사 동작을 수행하여 연속 근사 제어 신호를 발생하는 단계; 및
    상기 연속 근사 제어 신호에 기반하여 상기 복수의 논리 게이트의 개수를 조절하는 단계를 포함하는 온도 감지 방법.
  18. 제 17 항에 있어서,
    상기 연속 근사 제어 신호는 복수의 비트를 포함하고,
    상기 연속 근사 제어 신호를 발생하는 단계는
    상기 제어 신호에 따라 상기 복수의 비트 중 최상위 비트(Most Significant Bit)부터 최하위 비트(Least Significant Bit)의 논리 값을 순차적으로 결정하는 온도 감지 방법.
  19. 제 18 항에 있어서,
    상기 연속 근사 제어 신호에 기반하여 상기 복수의 논리 게이트의 개수를 조절하는 단계는
    상기 복수의 논리 게이트의 개수가 상기 복수의 비트의 논리 값에 비례하도록 조절하는 온도 감지 방법.
  20. 제 15 항에 있어서,
    상기 제어 신호를 발생하는 단계는
    상기 기준 신호 및 상기 펄스 신호의 펄스 폭이 같은 경우에 감지 신호를 발생하는 온도 감지 방법.
  21. 제 20 항에 있어서,
    상기 복수의 논리 게이트의 개수를 조절하는 단계는
    상기 감지 신호에 응답하여 상기 복수의 논리 게이트의 개수를 확정하고,
    상기 조절된 복수의 논리 게이트의 개수에 기반하여 온도를 계산하는 단계는 상기 확정된 복수의 논리 게이트의 개수에 기반하여 온도를 계산하는 온도 감지 방법.
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