KR101198219B1 - Array substrate for liquid crystal display device and method of fabricating the same - Google Patents

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Abstract

본 발명은 기판 위로 서로 이격하는 소스 및 드레인 전극과, 상기 소스 전극과 연결된 데이터 배선을 형성하는 단계와; 상기 드레인 전극의 일끝단과 접촉하는 화소전극을 형성하는 단계와; 상기 소스 및 드레인 전극의 이격영역을 포함하여 상기 데이터 배선과 소스 및 드레인 전극과 화소전극 위로 유기 반도체 물질층과, 게이트 절연물질층과 제 1 금속층과 제 2 금속층을 연속하여 형성하는 단계와; 상기 제 2 금속층을 패터닝하여 제 1 금속패턴을 형성하는 단계와; 상기 제 1 금속패턴을 식각 마스크로 드라이 에칭을 실시하여 그 하부로 상기 제 1 금속패턴과 동일한 형태로 제 2 금속패턴과 게이트 절연막과 유기 반도체층을 형성하는 단계와; 상기 제 1 금속패턴 위로 상기 제 1 금속패턴 일부를 노출시키는 게이트 콘택홀을 갖는 보호층을 형성하는 단계와; 상기 보호층 위로 상기 게이트 콘택홀을 통해 상기 제 1 금속패턴과 접촉하며 상기 데이터 배선과 교차하는 게이트 배선을 형성하는 단계를 포함하는 액정표시장치용 어레이 기판의 제조 방법을 제공한다. The present invention provides a method of manufacturing a semiconductor device, comprising: forming source and drain electrodes spaced apart from each other on a substrate, and a data line connected to the source electrodes; Forming a pixel electrode in contact with one end of the drain electrode; Continuously forming an organic semiconductor material layer, a gate insulating material layer, a first metal layer, and a second metal layer over the data line, the source and drain electrodes, and the pixel electrode including the spaced apart regions of the source and drain electrodes; Patterning the second metal layer to form a first metal pattern; Dry etching the first metal pattern with an etch mask to form a second metal pattern, a gate insulating film, and an organic semiconductor layer under the same shape as the first metal pattern; Forming a protective layer having a gate contact hole exposing a portion of the first metal pattern over the first metal pattern; A method of manufacturing an array substrate for a liquid crystal display device, the method comprising: forming a gate line over the protective layer and contacting the first metal pattern through the gate contact hole and intersecting the data line.

유기 반도체층, 탑 게이트, 보텀 컨택트, 이중층의 게이트전극 Organic semiconductor layer, top gate, bottom contact, double layer gate electrode

Description

액정표시장치용 어레이 기판 및 그 제조방법{Array substrate for liquid crystal display device and method of fabricating the same}Array substrate for liquid crystal display device and method of fabricating the same

도 1은 일반적인 액정표시장치의 분해사시도.1 is an exploded perspective view of a general liquid crystal display device.

도 2는 종래의 보텀 게이트(bottom gate)의 보텀 콘택트(bottom contact) 구조의 유기 박막트랜지스터를 구비한 액정표시장치용 어레이 기판의 스위칭 영역의 단면도.2 is a cross-sectional view of a switching region of an array substrate for a liquid crystal display device having an organic thin film transistor having a bottom contact structure of a conventional bottom gate.

도 3은 종래의 보텀 게이트(bottom gate)의 탑 콘택트(top contact) 구조의 박막트랜지스터를 갖는 액정표시장치용 어레이 기판의 하나의 화소영역을 도시한 단면도. 3 is a cross-sectional view showing one pixel area of an array substrate for a liquid crystal display device having a thin film transistor having a top contact structure of a conventional bottom gate.

도 4a 내지 4e는 본 발명의 제 1 실시예에 따른 유기 반도체 물질을 코팅에 의해 형성하고 식각액 등에 의해 손상없이 패터닝된 유기 반도체 패턴을 구비한 액정표시장치용 어레이 기판의 스위칭 소자를 포함하는 하나의 화소영역에 대한 제조 단계별 공정 단면도.4A to 4E are diagrams illustrating a switching element of an array substrate for a liquid crystal display device having an organic semiconductor pattern formed by coating and patterned without damage by an etchant or the like according to the first embodiment of the present invention. Step-by-step process cross-sectional view of the pixel region.

도 5a 내지 5f는 본 발명의 제 2 실시예에 따른 유기 반도체 물질을 코팅에 의해 형성하고 식각액 등에 의해 손상없이 패터닝된 유기 반도체층을 구비한 액정표시장치용 어레이 기판의 스위칭 소자를 포함하는 하나의 화소영역(P)에 대한 제 조 단계별 공정 단면도.5A to 5F illustrate a switching element of an array substrate for a liquid crystal display device having an organic semiconductor layer formed by coating and patterned without damage by an etchant according to a second embodiment of the present invention. Step-by-step process steps of manufacturing the pixel region P. FIG.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

201 : 기판 210 : 소스 전극201: substrate 210: source electrode

213 : 드레인 전극 217 : 유기 반도체층213: drain electrode 217: organic semiconductor layer

225 : 게이트 절연막 230 : 제 1 금속패턴225 gate insulating film 230 first metal pattern

232 : 제 2 금속패턴 233 : 이중층 구조의 게이트 전극232: second metal pattern 233: double layer gate electrode

240 : 제 1 보호층 245 : 게이트 콘택홀240: first protective layer 245: gate contact hole

250 : 게이트 배선250: gate wiring

P : 화소영역 op : 개구부P: pixel area op: opening

TrA : 스위칭 영역 TrA: switching area

본 발명은 액정표시장치에 관한 것으로, 좀 더 자세하게는 유기 반도체 물질을 이용한 액정표시장치용 어레이 기판 및 이의 제조방법에 관한 것이다.The present invention relates to a liquid crystal display device, and more particularly, to an array substrate for a liquid crystal display device using an organic semiconductor material and a method of manufacturing the same.

근래에 들어 사회가 본격적인 정보화 시대로 접어듦에 따라 대량의 정보를 처리 및 표시하는 디스플레이(display) 분야가 급속도로 발전해 왔고, 최근에는 특히 박형화, 경량화, 저 소비전력화의 우수한 성능을 지닌 박막트랜지스터(Thin Film Transistor : TFT)형 액정표시장치(TFT-LCD)가 개발되어 기존의 브라운관(Cathode Ray Tube : CRT)을 대체하고 있다.In recent years, as the society enters the information age, the display field for processing and displaying a large amount of information has been rapidly developed, and recently, a thin film transistor having excellent performance of thinning, light weight, and low power consumption has been developed. Thin Film Transistor (TFT) type liquid crystal display (TFT-LCD) has been developed to replace the existing cathode ray tube (CRT).

액정표시장치의 화상구현원리는 액정의 광학적 이방성과 분극성질을 이용하는 것으로, 주지된 바와 같이 액정은 분자구조가 가늘고 길며 배열에 방향성을 갖는 광학적 이방성과 전기장 내에 놓일 경우에 그 크기에 따라 분자배열 방향이 변화되는 분극성질을 띤다. 이에 액정표시장치는 액정층을 사이에 두고 서로 마주보는 면으로 각각 화소전극과 공통전극이 형성된 어레이 기판(array substrate)과 컬러필터 기판(color filter substrate)을 합착시켜 구성된 액정패널을 필수적인 구성요소로 하며, 이들 전극 사이의 전기장 변화를 통해서 액정분자의 배열방향을 인위적으로 조절하고 이때 변화되는 빛의 투과율을 이용하여 여러 가지 화상을 표시하는 비발광 소자이다.The image realization principle of the liquid crystal display device uses the optical anisotropy and polarization property of the liquid crystal. As is well known, the liquid crystal has a thin and long molecular structure and optical anisotropy having an orientation in an array, and when placed in an electric field, the liquid crystal has an orientation of molecular arrangement depending on its size. This change is polarized. The liquid crystal display is an essential component of a liquid crystal panel formed by bonding an array substrate and a color filter substrate formed with pixel electrodes and common electrodes facing each other with the liquid crystal layer interposed therebetween. In addition, it is a non-light emitting device which artificially adjusts the arrangement direction of liquid crystal molecules through the electric field change between these electrodes and displays various images by using the light transmittance which is changed at this time.

최근에는 특히 화상표현의 기본단위인 화소(pixel)를 행렬 방식으로 배열하고 스위칭 소자를 각 화소에 배치시켜 독립적으로 제어하는 능동행렬방식(active matrix type)이 해상도 및 동영상 구현능력에서 뛰어나 주목받고 있는데, 이 같은 스위칭 소자로 박막 트랜지스터(Thin Film Transistor : TFT)를 사용한 것이 잘 알려진 TFT-LCD(Thin Firm Transistor Liquid Crystal Display device) 이다.Recently, the active matrix type, in which pixels, which are the basic units of image expression, are arranged in a matrix manner, and switching elements are arranged in each pixel, is controlled to have excellent attention in terms of resolution and video performance. In addition, thin film transistors (TFTs) are well known as TFT-LCDs (Thin Firm Transistor Liquid Crystal Display devices).

좀 더 자세히, 일반적인 액정표시장치의 분해사시도인 도 1에 나타낸 바와 같이 액정층(30)을 사이에 두고 어레이 기판(10)과 컬러필터 기판(20)이 대면 합착된 구성을 갖는데, 이중 하부의 어레이 기판(10)은 상면으로 종횡 교차 배열되어 다수의 화소영역(P)을 정의하는 복수개의 게이트 배선(14)과 데이터 배선(16)을 포 함하며, 이들 두 배선(14, 16)의 교차지점에는 박막 트랜지스터(T)가 구비되어 각 화소영역(P)에 마련된 화소전극(18)과 일대일 대응 접속되어 있다.In more detail, as shown in FIG. 1, which is an exploded perspective view of a general liquid crystal display device, the array substrate 10 and the color filter substrate 20 face each other with the liquid crystal layer 30 interposed therebetween. The array substrate 10 includes a plurality of gate wires 14 and data wires 16 arranged vertically and horizontally on the upper surface to define a plurality of pixel regions P, and an intersection of these two wires 14 and 16. A thin film transistor T is provided at the point and is connected one-to-one with the pixel electrode 18 provided in each pixel region P. FIG.

또한 이와 마주보는 상부의 컬러필터 기판(20)은 그 배면으로 상기 게이트 배선(14)과 데이터 배선(16) 그리고 박막 트랜지스터(T) 등의 비표시영역을 가리도록 각 화소영역(P)을 테두리하는 격자 형상의 블랙매트릭스(25)가 형성되어 있으며, 이들 격자 내부에서 각 화소영역(P)에 대응되게 순차적으로 반복 배열된 적, 녹, 청색 컬러필터층(26)이 형성되어 있으며, 상기 블랙매트릭스(25)와 적, 녹 ,청색 컬러필터층(26)의 전면에 걸쳐 투명한 공통전극(28)이 마련되어 있다.In addition, the upper side of the color filter substrate 20 facing each other borders each pixel region P so as to cover a non-display region of the gate line 14, the data line 16, and the thin film transistor T on the rear surface thereof. The black matrix 25 having a lattice shape is formed, and the red, green, and blue color filter layers 26 are sequentially formed in the lattice to correspond to each pixel area P, and the black matrix is formed. A transparent common electrode 28 is provided over the entire surface of the layer 25 and the red, green, and blue color filter layers 26.

그리고 도면상에 명확하게 도시되지는 않았지만, 이들 두 기판(10, 20)은 그 사이로 개재된 액정층(30)의 누설을 방지하기 위하여 가장자리 따라 실링제 등으로 봉함(封函)된 상태에서 각 기판(10, 20)과 액정층(30)의 경계부분에는 액정의 분자배열 방향에 신뢰성을 부여하는 상, 하부 배향막이 개재되며, 각 기판(10, 20)의 적어도 하나의 외측면에는 편광판이 부착된다. Although not clearly shown in the drawings, these two substrates 10 and 20 are each sealed with a sealing agent or the like along the edges to prevent leakage of the liquid crystal layer 30 interposed therebetween. An upper and lower alignment layer is provided at the boundary between the substrates 10 and 20 and the liquid crystal layer 30 to provide reliability in the molecular alignment direction of the liquid crystal, and at least one outer surface of each of the substrates 10 and 20 has a polarizing plate. Attached.

더불어 액정패널 배면으로는 백라이트(back-light)가 구비되어 빛을 공급하는 바, 게이트배선(14)으로 박막트랜지스터(T)의 온(on)/오프(off) 신호가 순차적으로 스캔 인가되어 선택된 화소영역(P)의 화소전극(18)에 데이터배선(16)의 화상신호가 전달되면 이들 사이의 수직전계에 의해 그 사이의 액정분자가 구동되고, 이에 따른 빛의 투과율 변화로 여러 가지 화상을 표시할 수 있다.In addition, a backlight is provided on the back of the liquid crystal panel to supply light. The on / off signal of the thin film transistor T is sequentially scanned and applied to the gate wiring 14. When the image signal of the data wiring 16 is transmitted to the pixel electrode 18 of the pixel region P, the liquid crystal molecules are driven by the vertical electric field therebetween, and various images are changed due to the change in the transmittance of light. I can display it.

한편, 이 같은 액정표시장치에 있어 어레이 기판(10)과 컬러필터 기판(20)의 모체가 되는 절연기판은 전통적으로 유리기판이 사용되었지만, 최근 들어 노트북이 나 PDA와 같은 소형의 휴대용 단말기가 널리 보급됨에 따라 이들에 적용 가능하도록 유리보다 가볍고 경량임과 동시에 유연한 특성을 지니고 있어 파손위험이 적은 플라스틱 기판을 이용한 액정패널이 소개된 바 있다.On the other hand, in the liquid crystal display device, the insulating substrate serving as the matrix of the array substrate 10 and the color filter substrate 20 has traditionally been used as a glass substrate. Recently, small portable terminals such as laptops and PDAs have been widely used. As it spreads, liquid crystal panels using plastic substrates have been introduced that are lighter, lighter, and more flexible than glass, and thus have a low risk of breakage.

하지만, 플라스틱 기판을 이용한 액정패널은 액정표시장치의 제조 특성상 특히 스위칭 소자인 박막트랜지스터가 형성되는 어레이 기판의 제조에는 200℃ 이상의 고온을 필요로 하는 고온 공정이 많아 내열성 및 내화학성이 유리기판 보다 떨어지는 플라스틱 기판으로 상기 어레이 기판을 제조하는 데에는 어려움이 있어, 상부기판을 이루는 컬러필터 기판만을 플라스틱 기판으로 제조하고 하부기판인 어레이 기판은 통상적인 유리 기판을 이용하여 액정표시장치를 제조하고 있는 실정이다. However, a liquid crystal panel using a plastic substrate has a high temperature process requiring a high temperature of 200 ° C. or higher, especially in the manufacture of an array substrate on which a thin film transistor, which is a switching element, is formed. Therefore, heat resistance and chemical resistance are inferior to that of a glass substrate. There is a difficulty in manufacturing the array substrate from a plastic substrate, so that only the color filter substrate constituting the upper substrate is manufactured from the plastic substrate, and the array substrate, the lower substrate, is used to manufacture a liquid crystal display device using a conventional glass substrate.

이러한 문제를 해결하고자 최근에는 유기 반도체 물질 등을 이용하여 200℃ 이하의 저온 공정을 진행하여 박막트랜지스터를 형성하는 것을 특징으로 하는 어레이 기판을 제조 하는 기술이 제안되었다.In order to solve this problem, a technique for manufacturing an array substrate, which is characterized by forming a thin film transistor by performing a low temperature process below 200 ° C. using an organic semiconductor material, has recently been proposed.

이후에는 200℃이하의 저온 공정에서 진행되는 유기 반도체 물질을 이용한 어레이 기판의 제조 방법에 대해 설명한다.Hereinafter, a method of manufacturing an array substrate using an organic semiconductor material which is performed at a low temperature process of 200 ° C. or less will be described.

200℃ 이하의 저온 공정으로 박막트랜지스터를 포함하는 화소를 형성함에 있어서, 전극과 배선을 이루는 금속물질과 절연막과 보호층등의 형성은 저온 증착 또는 코팅의 방법등을 통해 형성하여도 박막 트랜지스터의 특성에 별 영향을 주지 않지만, 채널을 형성하는 반도체층을 일반적인 반도체 물질인 비정질 실리콘을 사용하여 저온 공정에 의해 형성하게 되면, 내구 구조가 치밀하지 못하여 전기 전도도 등의 중요 특성이 저하되는 문제가 발생한다. In forming a pixel including a thin film transistor at a low temperature process of 200 ° C. or less, the characteristics of the thin film transistor may be formed even by forming a metal material, an insulating film, a protective layer, or the like that forms an electrode and wiring through a low temperature deposition or coating method. Although it does not affect much, if the semiconductor layer forming the channel is formed by a low temperature process using amorphous silicon, which is a general semiconductor material, a durable structure may not be dense and important characteristics such as electrical conductivity may be degraded. .

따라서, 이를 극복하고자 비정질 실리콘 등의 종래의 반도체 물질 대신 반도체 특성을 가진 유기 물질을 이용하여 유기 반도체층을 형성하는 것이 제안되고 있다. Therefore, in order to overcome this, it is proposed to form an organic semiconductor layer using an organic material having semiconductor characteristics instead of a conventional semiconductor material such as amorphous silicon.

이때, 반도체 특성을 갖는 유기 물질은 크게 고분자 유기 반도체 물질과 저분자 유기 반도체 물질로 나뉘고 있으며, 상기 저분자 유기 반도체 물질은 고분자 유기 반도체 물질 대비 전기 전도도 등의 우수한 물성을 갖고 있기에 주로 실리콘을 대신하는 반도체 물질로 이용되고 있지만, 유기 용제나 알코올 등과 같은 용매에 매우 취약하여 용액 형태로 만들기 힘든 단점이 있다.At this time, the organic material having a semiconductor characteristic is largely divided into a high molecular organic semiconductor material and a low molecular organic semiconductor material, the low molecular organic semiconductor material has a superior physical properties such as electrical conductivity compared to the high molecular organic semiconductor material, so the semiconductor material mainly replaces silicon Although it is used as, it is very vulnerable to a solvent such as an organic solvent or alcohol has a disadvantage in that it is difficult to form a solution.

따라서, 종래의 보텀 게이트(bottom gate)의 보텀 콘택트(bottom contact) 구조의 유기 박막트랜지스터를 구비한 액정표시장치용 어레이 기판의 스위칭 영역의 단면도인 도 2를 참조하면, 반도체 물질을 이용하여 기판(40) 상에 박막트랜지스터를 형성할 경우, 상기 유기 반도체 물질은 통상적으로 이베퍼레이션 의해 기판(40) 상에 형성되며, 상기 일부 유기 반도체 물질은 유기 용제나 알코올 등에 취약한 구조를 갖는 바, 유기 반도체 물질이 유기 용매나 알코올 등의 용매(현상액이나 식각액의 성분임)에 노출되는 것을 최소화하기 위해, 통상적으로 게이트 전극(43)이 최하부에 형성되고, 소스 및 드레인 전극(50, 53)의 표면과 유기 반도체층(57)의 밑면이 접촉하는 것을 특징으로 하는 보텀 게이트(bottom gate)의 보텀 콘택트(bottom contact) 구조로 형성되고 있다.Accordingly, referring to FIG. 2, which is a cross-sectional view of a switching area of an array substrate for a liquid crystal display device having an organic thin film transistor having a bottom contact structure of a conventional bottom gate, a substrate (using a semiconductor material) may be used. When the thin film transistor is formed on the substrate 40, the organic semiconductor material is typically formed on the substrate 40 by evaporation, and the organic semiconductor material may have a structure that is vulnerable to an organic solvent, an alcohol, or the like. In order to minimize the exposure of the material to a solvent such as an organic solvent or an alcohol (which is a component of a developer or an etchant), a gate electrode 43 is usually formed at the lowermost portion, and the surfaces of the source and drain electrodes 50 and 53 are formed. The bottom surface of the organic semiconductor layer 57 is in contact with each other, and is formed in a bottom contact structure of a bottom gate.

하지만, 보텀 게이트(bottom gate) 구조에 있어서, 보텀 콘택트(bottom contact)의 경우 접촉 저항이 커서 전하 주입의 어려워 문제가 되고 있으며, 이러한 결과 이동도 등이 일반적으로 낮게 되어 박막트랜지스터의 특성이 저하되게 된다.However, in the bottom gate structure, the bottom contact has a problem of difficulty in charge injection due to the large contact resistance, and as a result, mobility of the bottom gate is generally low, resulting in deterioration of the characteristics of the thin film transistor. do.

한편, 유기 반도체 물질을 이용하여 보텀 게이트(bottom gate)의 탑 콘택(top contact) 구조로 형성할 경우, 박막트랜지스터의 특성은 우수하다. 하지만, 패터닝 시, 현상액 또는 식각액에 노출되면 그 특성상 그 반도체 물질로서의 성능이 급격히 저하된다.On the other hand, when a top contact structure of a bottom gate is formed using an organic semiconductor material, the thin film transistor has excellent characteristics. However, during patterning, when exposed to a developing solution or an etching solution, its performance as a semiconductor material deteriorates rapidly.

따라서, 종래의 보텀 게이트의 탑 콘택 구조의 박막트랜지스터를 갖는 액정표시장치용 어레이 기판의 하나의 화소영역을 도시한 단면도인 도 3에 도시한 바와 같이, 기판(70)상에 상기 유기 반도체 물질을 쉐도우 마스크(shadow mask) 등을 이용하여 특정 형태로 패터닝 된 유기 반도체층(78)을 형성 후, 그 상부로 소스 및 드레인 전극(80, 82)까지도 쉐도우 마스크(shadow mask)(92)를 이용하여 형성한다. 하지만, 상기 쉐도우 마스크(shadow mask)(92)를 이용한 물리적 한계로 인해 상기 소스 및 드레인 전극(80, 82)간 이격간격(d1) 즉, 채널의 길이(d1)가 수십 ㎛이상이 되어 박막트랜지스터(Tr) 자체의 사이즈가 커지게 되어 개구율 및 해상도 등에 영향을 주는 바, 실제 액정표시장치 등의 표시장치에 적용하기에는 무리가 있다. Therefore, as shown in FIG. 3, which is a cross-sectional view showing one pixel area of a conventional array substrate for a liquid crystal display device having a thin film transistor having a top contact structure of a bottom gate, the organic semiconductor material is deposited on a substrate 70. After forming the organic semiconductor layer 78 patterned into a specific shape using a shadow mask or the like, the source and drain electrodes 80 and 82 are also formed on the upper surface of the organic semiconductor layer 78 using a shadow mask 92. Form. However, due to physical limitations using the shadow mask 92, the thin film transistors have a distance d1 between the source and drain electrodes 80 and 82, that is, the length d1 of the channel is more than several tens of micrometers. Since the size of the Tr itself becomes large and affects the aperture ratio, resolution, and the like, it is difficult to apply it to a display device such as an actual liquid crystal display device.

전술한 문제를 해결하기 위해서 본 발명은 안출된 것으로 유기 용제나 알코올 등의 용매에 매우 취약한 특성을 갖는 유기 반도체층의 손상없이 탑 게이트(top gate) 보텀 콘택트(bottom contact) 구조를 갖는 박막트랜지스터를 구비한 액정표시장치용 어레이 기판을 제조하는 것을 그 목적으로 한다.In order to solve the above problems, the present invention provides a thin film transistor having a top gate bottom contact structure without damaging an organic semiconductor layer that is very vulnerable to organic solvents and solvents such as alcohol. It aims at manufacturing the array substrate for liquid crystal display devices provided.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 액정표시장치용 어레이 기판의 제조 방법은 기판 위로 서로 이격하는 소스 및 드레인 전극과, 상기 소스 전극과 연결된 데이터 배선을 형성하는 단계와; 상기 드레인 전극의 일끝단과 접촉하는 화소전극을 형성하는 단계와; 상기 소스 및 드레인 전극의 이격영역을 포함하여 상기 데이터 배선과 소스 및 드레인 전극과 화소전극 위로 유기 반도체 물질층과, 게이트 절연물질층과 제 1 금속층과 제 2 금속층을 연속하여 형성하는 단계와; 상기 제 2 금속층을 패터닝하여 제 1 금속패턴을 형성하는 단계와; 상기 제 1 금속패턴을 식각 마스크로 드라이 에칭을 실시하여 그 하부로 상기 제 1 금속패턴과 동일한 형태로 제 2 금속패턴과 게이트 절연막과 유기 반도체층을 형성하는 단계와; 상기 제 1 금속패턴 위로 상기 제 1 금속패턴 일부를 노출시키는 게이트 콘택홀을 갖는 보호층을 형성하는 단계와; 상기 보호층 위로 상기 게이트 콘택홀을 통해 상기 제 1 금속패턴과 접촉하며 상기 데이터 배선과 교차하는 게이트 배선을 형성하는 단계를 포함한다. According to an aspect of the present invention, there is provided a method of manufacturing an array substrate for a liquid crystal display device, the method including: forming source and drain electrodes spaced apart from each other on a substrate, and data lines connected to the source electrodes; Forming a pixel electrode in contact with one end of the drain electrode; Continuously forming an organic semiconductor material layer, a gate insulating material layer, a first metal layer, and a second metal layer over the data line, the source and drain electrodes, and the pixel electrode including the spaced apart regions of the source and drain electrodes; Patterning the second metal layer to form a first metal pattern; Dry etching the first metal pattern with an etch mask to form a second metal pattern, a gate insulating film, and an organic semiconductor layer under the same shape as the first metal pattern; Forming a protective layer having a gate contact hole exposing a portion of the first metal pattern over the first metal pattern; Forming a gate wiring on the protective layer through the gate contact hole and in contact with the first metal pattern and crossing the data wiring.

이때, 상기 제 1 금속패턴을 형성하는 단계는, 상기 제 2 금속층 위로 감광성 물질을 도포하여 감광성 물질층을 형성하는 단계와; 상기 감광성 물질층을 노광 마스크를 이용하여 노광하고, 연속하여 현상을 실시함으로써 감광성 패턴을 형성하 는 단계와; 상기 감광성 패턴 외부로 노출된 상기 제 2 금속층을 식각하여 제거하는 단계와; 상기 감광성 패턴을 제거하는 단계를 포함하며, 상기 노출된 제 2 금속층은 식각액을 이용한 습식 식각을 실시하여 패터닝하는 것이 특징이다.In this case, the forming of the first metal pattern may include forming a photosensitive material layer by coating a photosensitive material on the second metal layer; Exposing the photosensitive material layer using an exposure mask and subsequently developing to form a photosensitive pattern; Etching and removing the second metal layer exposed to the outside of the photosensitive pattern; And removing the photosensitive pattern, wherein the exposed second metal layer is patterned by performing wet etching using an etchant.

또한, 상기 감광성 패턴의 제거는 스트립(strip) 또는 애싱(ashing)을 통해 이루어지는 것이 특징이며, 상기 제 1 금속층은 몰리브덴(Mo) 또는 크롬(Cr)로 이루어지며, 상기 제 2 금속층은 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금, 은(Ag) 중에서 선택되는 하나로 이루어지는 것이 특징이다. In addition, the photosensitive pattern may be removed by stripping or ashing. The first metal layer may be formed of molybdenum (Mo) or chromium (Cr), and the second metal layer may be made of aluminum (Al). ), An aluminum alloy (AlNd), copper (Cu), a copper alloy, and silver (Ag).

또한, 상기 소스 및 드레인 전극과 데이터 배선을 형성하기 이전에는, 상기 기판 상에 친수성 특성을 갖는 절연물질로 버퍼층을 형성하는 단계를 더욱 포함하며, 상기 게이트 배선 위로 제 2 보호층을 형성하는 단계를 더욱 포함한다. The method may further include forming a buffer layer with an insulating material having hydrophilic property on the substrate before forming the data line with the source and drain electrodes, and forming a second passivation layer over the gate line. It includes more.

또한, 상기 유기 반도체 물질층은 액상의 펜타신(pentacene) 또는 폴리사이오펜(polythiophene)을 잉크젯 장치, 노즐(nozzle) 코팅 장치, 바(bar) 코팅 장치, 슬릿(slit) 코팅장치, 스핀(spin) 코팅장치 또는 프린팅 장치를 이용하여 도포함으로써 형성하는 것이 특징이다. In addition, the organic semiconductor material layer may be a liquid pentacin (polyacephene) or polythiophene (polythiophene) inkjet device, nozzle coating device, bar coating device, slit coating device, spin (spin) It is characterized by forming by applying using a coating device or a printing device.

또한, 상기 게이트 콘택홀을 갖는 보호층을 형성하는 단계는, 상기 화소전극을 노출시키는 개구부를 형성하는 단계를 포함하며, 상기 보호층은 감광성의 유기물질인 PVA(poly vinyl alcohol) 또는 포토아크릴(photo acryl)로 이루어짐으로써 노광 및 현상 공정만을 진행하여 상기 게이트 콘택홀과 개구부를 형성하는 것이 특징이다.The forming of the passivation layer having the gate contact hole may include forming an opening exposing the pixel electrode, wherein the passivation layer may be formed of PVA (poly vinyl alcohol) or photoacryl (photosensitive organic material). photo acryl), and only the exposure and development processes are performed to form the gate contact hole and the opening.

또한, 상기 드라이 에칭은 이방성 특성을 갖는 드라이 에칭인 것이 바람직하 다. In addition, the dry etching is preferably a dry etching having anisotropic properties.

본 발명에 따른 액정표시장치용 어레이 기판은, 기판 상에 서로 이격하는 소스 및 드레인 전극과, 상기 소스 전극과 연결되며 일방향으로 연장하며 형성된 데이터 배선과; 상기 소스 및 드레인 전극과 이들 두 전극 사이의 이격영역을 포함하여 상기 데이터 배선 위로 형성된 유기 반도체층과; 상기 유기 반도체층 상부로 상기 유기 반도체층과 동일한 형태로 형성된 게이트 절연막과; 상기 게이트 절연막 위로 동일한 형태를 가지며 형성되며, 서로 다른 금속물질로 구성된 제 1, 2 금속패턴으로 형성된 이중층 구조의 게이트 전극과; 상기 이중층 구조의 게이트 전극 위로 그 일부를 노출시키는 게이트 콘택홀을 갖는 보호층과; 상기 보호층 위로 상기 게이트 콘택홀을 통해 상기 이중층 구조의 게이트 전극과 접촉하며 상기 데이터 배선과 교차하며 형성된 게이트 배선을 포함한다. An array substrate for a liquid crystal display device according to the present invention includes: source and drain electrodes spaced apart from each other on the substrate, and data lines connected to the source electrodes and extending in one direction; An organic semiconductor layer formed over the data line including the source and drain electrodes and a spaced area between the two electrodes; A gate insulating film formed over the organic semiconductor layer in the same form as the organic semiconductor layer; A gate electrode having a double layer structure having the same shape on the gate insulating layer and formed of first and second metal patterns formed of different metal materials; A protective layer having a gate contact hole exposing a portion thereof over the gate electrode of the double layer structure; And a gate line formed to contact the gate electrode of the double layer structure through the gate contact hole over the passivation layer and to cross the data line.

이때, 상기 유기 반도체층은 펜타신(pentacene) 또는 폴리사이오펜(polythiophene)으로 이루어지며, 상기 게이트 절연막은 PVA(poly vinyl alcohol) 또는 플르오르폴리머(fluoru polymer)로 이루어진 것이 특징이다.In this case, the organic semiconductor layer is made of pentacin (pentacene) or polythiophene (polythiophene), the gate insulating film is characterized in that made of PVA (poly vinyl alcohol) or fluoropolymer (fluoru polymer).

또한, 상기 이중층 구조의 게이트 전극을 이루는 하부층인 상기 제 1 금속패 턴은 몰리브덴(Mo) 또는 크롬(Cr)로 이루어지며, 상부층인 제 2 금속패턴은 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금, 은(Ag) 중에서 선택되는 하나의 물질로 이루어진 것이 특징이다. In addition, the first metal pattern which is a lower layer constituting the double-layered gate electrode is made of molybdenum (Mo) or chromium (Cr), and the second metal pattern as the upper layer is aluminum (Al), aluminum alloy (AlNd), It is characterized by consisting of one material selected from copper (Cu), copper alloy, silver (Ag).

또한, 상기 소스 및 드레인 전극과 데이터 배선 및 유기 반도체층 하부에는 친수성을 갖는 버퍼층이 더욱 형성되며, 상기 게이트 배선 위로 제 2 보호층이 더 욱 형성된 것이 특징이다.In addition, a buffer layer having a hydrophilic property is further formed below the source and drain electrodes, the data line, and the organic semiconductor layer, and a second protective layer is further formed on the gate line.

이하, 도면을 참조하여 본 발명을 보다 상세하게 설명한다.Hereinafter, the present invention will be described in more detail with reference to the drawings.

본 발명의 실시예는 탑 게이트 방식의 탑 콘택트 구조를 갖는 박막트랜지스터를 가지며 상기 유기 반도체층의 손상없이 형성할 수 있는 액정표시장치용 어레이 기판의 제조 방법을 제안하는 것을 특징으로 한다.An embodiment of the present invention is to provide a method of manufacturing an array substrate for a liquid crystal display device having a thin film transistor having a top gate structure of a top contact structure and which can be formed without damaging the organic semiconductor layer.

<제 1 실시예>&Lt; Embodiment 1 >

도 4a 내지 4e는 본 발명의 제 1 실시예에 따른 유기 반도체 물질을 코팅에 의해 형성하고 식각액 등에 의해 손상없이 패터닝된 유기 반도체 패턴을 구비한 액정표시장치용 어레이 기판의 스위칭 소자를 포함하는 하나의 화소영역에 대한 제조 단계별 공정 단면도이다. 이때 상기 박막트랜지스터가 형성되는 영역을 스위칭 영역이라 정의하였다. 4A to 4E are diagrams illustrating a switching element of an array substrate for a liquid crystal display device having an organic semiconductor pattern formed by coating and patterned without damage by an etchant or the like according to the first embodiment of the present invention. A cross-sectional view of the manufacturing steps for the pixel region. In this case, the region in which the thin film transistor is formed is defined as a switching region.

우선, 도 4a에 도시한 바와 같이, 투명한 절연특성을 갖는 물질로 이루어진 기판(101) 예를들면 유리 또는 플라스틱 기판 위로 전면에 친수성을 가지며 상기 기판(101)과의 접착력이 우수한 물질 예를들면 산화실리콘(SiO2)을 전면에 증착함으로써 버퍼층(미도시)을 형성한다. 이는 그 상부로 형성되는 반도체층(미도시)과 상기 기판(101)과의 접촉특성을 향상시키며 상기 반도체층(미도시)이 고른 두께로 형성되도록 하기 위함이다. 이때, 상기 버퍼층(105)은 반드시 형성할 필요는 없으며, 상기 기판(101)의 특성에 따라 생략될 수 있다. First, as shown in FIG. 4A, a substrate 101 made of a material having transparent insulating properties, for example, a material having a hydrophilic property on the front surface of a glass or plastic substrate and having excellent adhesion to the substrate 101, for example, oxidation A buffer layer (not shown) is formed by depositing silicon (SiO 2 ) on the entire surface. This is to improve contact characteristics between the semiconductor layer (not shown) formed on the upper side and the substrate 101 and to form the semiconductor layer (not shown) in an even thickness. In this case, the buffer layer 105 does not necessarily need to be formed, and may be omitted according to the characteristics of the substrate 101.

다음, 상기 버퍼층(미도시) 또는 기판(101) 상에 저저항 금속물질 예를들면 금(Au), 구리(Cu), 구리합금, 알루미늄(Al), 알루미늄 합금(AlNd) 중 선택되는 금속물질을 증착함으로서 제 1 금속층을 형성한다. Next, a low-resistance metal material selected from gold (Au), copper (Cu), copper alloy, aluminum (Al), and aluminum alloy (AlNd) on the buffer layer (not shown) or the substrate 101. The first metal layer is formed by depositing.

다음, 상기 제 1 금속층 위로 포토레지스트의 도포하여 포토레지스트층(미도시)을 형성하고, 상기 포토레지스트층(미도시)을 노광 마스크를 이용한 노광 및 현상 공정을 진행함으로써 포토레지스트 패턴(미도시)을 형성한 후, 상기 포토레지스트 패턴(미도시) 외부로 노출된 상기 제 1 금속층을 식각함으로써 일방향으로 연장하는 데이터 배선(미도시)과, 화소영역(P)(추후 형성되는 게이트 배선과 상기 데이터 배선이 교차하여 정의되는 영역)내의 상기 스위칭 영역(TrA)에 상기 데이터 배선(미도시)과 연결된 소스 전극(110)과, 상기 소스 전극(110)에서 소정간격 이격하여 서로 마주하는 형태의 드레인 전극(113)을 형성한다.Next, a photoresist layer (not shown) is formed on the first metal layer to form a photoresist layer, and the photoresist pattern (not shown) is subjected to an exposure and development process using an exposure mask. After forming the semiconductor substrate, a data line (not shown) extending in one direction by etching the first metal layer exposed to the outside of the photoresist pattern (not shown), and a pixel region P (the gate line and the data formed later) A source electrode 110 connected to the data line (not shown) in the switching region TrA in a region defined by crossing lines, and a drain electrode facing each other at a predetermined interval from the source electrode 110. And form 113.

다음, 도 4b에 도시한 바와 같이, 상기 소스 및 드레인 전극(110, 113)이 형성된 기판(101)에 투명 도전성 물질 예를들면 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)를 전면에 증착하고 이를 마스크 공정을 진행하여 패터닝함으로써 상기 화소영역(P) 내부에 상기 드레인 전극(113)의 일끝단과 직접 접촉하는 형태의 화소전극(115)을 형성한다.Next, as shown in FIG. 4B, a transparent conductive material such as indium tin oxide (ITO) or indium zinc oxide (IZO) is formed on the substrate 101 on which the source and drain electrodes 110 and 113 are formed. Is deposited on the entire surface and patterned by a mask process to form a pixel electrode 115 in direct contact with one end of the drain electrode 113 in the pixel region P. Referring to FIG.

다음, 도 4c에 도시한 바와 같이, 상기 데이터 배선(미도시)과 소스 및 드레인 전극(110, 113)과 상기 화소전극(115) 위로 액상의 유기 반도체 물질 즉, 특히 이동도(mobility) 등이 비교적 우수한 저분자 유기 반도체 물질 예를들면 액상의 펜타신(pentacene) 또는 폴리사이오펜(polythiophene)을 잉크젯 장치, 노즐(nozzle) 코팅 장치, 바(bar) 코팅 장치, 슬릿(slit) 코팅장치, 스핀(spin) 코팅장치 또는 프린팅 장치 등을 이용하여 전면에 코팅함으로써 유기 반도체 물질층(116)을 형성한다. Next, as shown in FIG. 4C, a liquid organic semiconductor material, that is, mobility, is disposed on the data line (not shown), the source and drain electrodes 110 and 113, and the pixel electrode 115. Relatively good low molecular organic semiconductor materials such as liquid pentacene or polythiophene can be used in inkjet devices, nozzle coating devices, bar coating devices, slit coating devices and spin The organic semiconductor material layer 116 is formed by coating the entire surface using a spin coating device or a printing device.

다음, 상기 유기 반도체 물질층(116) 위로 연속하여 유기 절연물질 예를들면 PVA(poly vinyl alcohol) 또는 플루오르폴리머(fluoropolymer)를 도포함으로써 전면에 게이트 절연물질층(123)을 형성한다.   Next, the gate insulating material layer 123 is formed on the entire surface by applying an organic insulating material, for example, polyvinyl alcohol (PVA) or a fluoropolymer, continuously on the organic semiconductor material layer 116.

다음, 상기 게이트 절연물질층(123) 위로 건식식각이 용이한 금속물질 예를들면 몰리브덴(Mo) 또는 크롬(Cr)을 전면에 증착함으로써 제 2 금속층(129)을 형성한다. Next, a second metal layer 129 is formed by depositing a metal material such as molybdenum (Mo) or chromium (Cr) on the entire surface of the gate insulating material layer 123.

다음, 상기 제 2 금속층(129) 위로 감광성 특성을 갖는 포토아크릴(photo acryl)을 도포하여 포토 아크릴층을 형성하고 이를 노광 및 현상함으로써 포토아크릴 패턴(137)을 형성한다. Next, a photoacryl having photosensitive properties is coated on the second metal layer 129 to form a photoacryl layer, and the photoacryl pattern 137 is formed by exposing and developing the photoacryl layer.

다음, 도 4d에 도시한 바와 같이, 상기 포토아크릴 패턴(137)을 식각 마스크로 하여 드라이 에칭(dry etching)을 실시함으로써 상기 포토아크릴 패턴(137) 외부로 노출된 제 2 금속층(도 4c의 129)과 그 하부의 게이트 절연물질층(도 4c의 123)과 유기 반도체 물질층(도 4c의 116)을 제거한다. Next, as shown in FIG. 4D, the second metal layer exposed to the outside of the photoacrylic pattern 137 by dry etching using the photoacrylic pattern 137 as an etch mask (129 in FIG. 4C). ) And the gate insulating material layer 123 (FIG. 4C) and the organic semiconductor material layer 116 (FIG. 4C) below.

따라서, 상기 드라이 에칭(dry etching)에 의해 상기 포토아크릴 패턴(137)이 형성된 스위칭 영역(TrA)을 제외한 영역에는 각각 데이터 배선(미도시)과 화소전극(115)이 노출되게 되며 동시에 상기 스위칭 영역(TrA)에는 서로 마주하며 이격 하는 소스 및 드레인 전극(110, 113)과 접촉하는 유기 반도체층(117)과 그 상부로 게이트 절연막(125)과 게이트 전극(130)이 형성되며, 더욱이 상기 게이트 전극과 연결되며 상기 데이터 배선(미도시)과 교차하여 화소영역(P)을 정의하는 게이트 배선(미도시)이 형성되게 된다. Therefore, the data line (not shown) and the pixel electrode 115 are exposed in the regions other than the switching region TrA in which the photoacrylic pattern 137 is formed by the dry etching, and at the same time, the switching region An organic semiconductor layer 117 contacting the source and drain electrodes 110 and 113 facing each other and spaced apart from each other and a gate insulating layer 125 and a gate electrode 130 are formed on the TrA. The gate line (not shown) connected to the data line and crossing the data line (not shown) to define the pixel area P is formed.

다음, 도 4e에 도시한 바와 같이, 애싱(ashing) 공정을 진행하여 상기 포토아크릴 패턴(도 4d의 137)을 제거함으로써 본 발명의 제 1 실시예에 따른 액정표시장치용 어레이 기판(101)을 완성할 수 있다. 이때 상기 게이트 전극(130)과 게이트 배선(미도시) 위로 제 2 보호층을 더욱 형성할 수도 있다. Next, as shown in FIG. 4E, the ashing process is performed to remove the photoacrylic pattern 137 of FIG. 4D, thereby removing the array substrate 101 for a liquid crystal display device according to the first embodiment of the present invention. I can complete it. In this case, a second passivation layer may be further formed on the gate electrode 130 and the gate wiring (not shown).

<제 2 실시예>&Lt; Embodiment 2 >

헌데, 전술한 제 1 실시예에 따른 액정표시장치용 어레이 기판은 유기 반도체층의 손상을 최소화하기 게이트 패턴 형성 시, 상기 제 1 금속층 하부로 전면에 각각 형성된 게이트 절연막과 유기 반도체층을 일괄 식각하였으므로 게이트 배선 하부에도 유기 반도체층이 형성되고 있는 바, 상기 유기 반도체층을 타고 각 화소간 소량의 전류가 흐르게 되어 박막트랜지스터의 특성이 저하가 발생될 우려가 있다. However, in the liquid crystal display device array substrate according to the first embodiment described above, when the gate pattern is formed to minimize the damage of the organic semiconductor layer, the gate insulating film and the organic semiconductor layer formed on the entire surface under the first metal layer are etched collectively. Since the organic semiconductor layer is formed under the gate wiring, a small amount of current flows between the pixels through the organic semiconductor layer, which may cause deterioration of the characteristics of the thin film transistor.

본 발명의 제 2 실시예는 이러한 1 실시예를 더욱 개선시킨 유기 반도체층을 포함하는 액정표시장치용 어레이 기판의 제조 방법을 제안한다.The second embodiment of the present invention proposes a method of manufacturing an array substrate for a liquid crystal display device including an organic semiconductor layer, which further improves this one embodiment.

도 5a 내지 5f는 본 발명의 제 2 실시예에 따른 유기 반도체 물질을 코팅에 의해 형성하고 식각액 등에 의해 손상없이 패터닝된 유기 반도체층을 구비한 액정 표시장치용 어레이 기판의 스위칭 소자를 포함하는 하나의 화소영역(P)에 대한 제조 단계별 공정 단면도이다. 이때 상기 스위칭 소자인 박막트랜지스터(Tr)가 형성되는 영역(P)을 스위칭 영역(TrA)이라 정의하였다. 5A through 5F illustrate a switching element of an array substrate for a liquid crystal display device having an organic semiconductor layer formed by coating and patterned without damage by an etchant or the like according to a second embodiment of the present invention. A cross-sectional view of the manufacturing steps of the pixel region P is performed. In this case, the region P in which the thin film transistor Tr, which is the switching element, is formed is defined as a switching region TrA.

우선, 도 5a에 도시한 바와 같이, 투명한 절연특성을 갖는 재질 예를들면 유리 또는 플라스틱의 물질로 이루어진 기판(201) 위로 전면에 친수성을 가지며 상기 기판(101)과의 접착력이 우수한 물질 예를들면 산화실리콘(SiO2)을 전면에 증착함으로써 버퍼층(미도시)을 형성한다. 이때, 상기 버퍼층(미도시)은 반드시 형성할 필요는 없으며, 상기 기판(101)의 특성에 따라 생략될 수 있다. First, as shown in FIG. 5A, a material having a transparent insulating property, for example, a material having a hydrophilic property on the front surface of the substrate 201 made of a material of glass or plastic and having excellent adhesion to the substrate 101 A buffer layer (not shown) is formed by depositing silicon oxide (SiO 2 ) on the entire surface. In this case, the buffer layer (not shown) does not necessarily need to be formed, and may be omitted according to the characteristics of the substrate 101.

이후, 상기 버퍼층(미도시) 또는 기판(201) 상에 저저항 금속물질 예를들면 금(Au), 구리(Cu), 구리합금, 알루미늄(Al), 알루미늄 합금(AlNd) 중 선택되는 금속물질을 증착함으로서 제 1 금속층(미도시)을 형성하고, 이를 패터닝함으로써 일방향으로 연장하는 데이터 배선(미도시)과, 상기 스위칭 영역(TrA)에 상기 데이터 배선(미도시)과 연결된 소스 전극(210)과, 상기 소스 전극(210)에서 소정간격 이격하여 서로 마주하는 형태의 드레인 전극(213)을 형성한다.Subsequently, a low resistance metal material, for example, gold (Au), copper (Cu), copper alloy, aluminum (Al) or aluminum alloy (AlNd), may be selected on the buffer layer or the substrate 201. Forming a first metal layer (not shown) and patterning the data line to extend in one direction, and the source electrode 210 connected to the data line (not shown) in the switching region TrA. And a drain electrode 213 facing each other at a predetermined interval from the source electrode 210.

다음, 상기 소스 및 드레인 전극(210, 213)이 형성된 기판(201)에 투명 도전성 물질 예를들면 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)를 전면에 증착하고, 이를 마스크 공정을 진행하여 패터닝함으로써 추후 형성되는 게이트 배선과 상기 데이터 배선(미도시)이 교차하여 정의되는 화소영역(P) 내부에 상기 드레인 전극(213)의 일끝단과 직접 접촉하는 형태의 화소전극(215)을 형성한다.Next, a transparent conductive material such as indium tin oxide (ITO) or indium zinc oxide (IZO) is deposited on the substrate 201 on which the source and drain electrodes 210 and 213 are formed, and then masked. The pixel electrode 215 is in direct contact with one end of the drain electrode 213 in the pixel region P defined by the intersection of the gate line and the data line (not shown), which are subsequently formed by patterning the process. ).

다음, 도 5b에 도시한 바와 같이, 상기 데이터 배선(미도시)과 소스 및 드레인 전극(210, 213)과 상기 화소전극(215) 위로 액상의 유기 반도체 물질 즉, 특히 이동도(mobility) 등이 비교적 우수한 액상의 저분자 유기 반도체 물질 예를들면 액상의 펜타신(pentacene) 또는 폴리사이오펜(polythiophene)을 잉크젯 장치, 노즐(nozzle) 코팅 장치, 바(bar) 코팅 장치, 슬릿(slit) 코팅장치, 스핀(spin) 코팅장치 또는 프린팅 장치 등을 이용하여 전면에 코팅함으로써 유기 반도체 물질층(216)을 형성하고, 연속하여 그 상부로 유기 절연물질 예를들면 PVA(poly vinyl alcohol) 또는 플르오르폴리머(fluoru polymer)를 도포함으로써 전면에 게이트 절연물질층(223)을 형성한다. Next, as shown in FIG. 5B, a liquid organic semiconductor material, that is, mobility and the like, is formed on the data line (not shown), the source and drain electrodes 210 and 213, and the pixel electrode 215. Relatively good liquid low molecular organic semiconductor materials such as liquid pentacene or polythiophene, such as inkjet devices, nozzle coating devices, bar coating devices, slit coating devices, The organic semiconductor material layer 216 is formed by coating the entire surface using a spin coating apparatus or a printing apparatus, and subsequently, an organic insulating material, for example, polyvinyl alcohol (PVA) or fluoropolymer (PVA). The gate insulating material layer 223 is formed on the entire surface by applying a fluoru polymer.

다음, 상기 게이트 절연물질층(223) 위로 건식식각이 용이한 금속물질 예를들면 몰리브덴(Mo) 또는 크롬(Cr)을 전면에 증착함으로써 제 2 금속층(229)을 형성하고, 연속하여 상기 제 2 금속층(229)을 이루는 금속물질에 대해 거의 영향을 끼치지 않는 식각액을 이용하여 식각이 가능한 금속물질 예를들면 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금, 은(Ag) 중에서 선택되는 하나의 금속물질을 증착함으로서 제 3 금속층(231)을 형성한다.Next, a second metal layer 229 is formed by depositing a metal material, for example, molybdenum (Mo) or chromium (Cr), on the front surface of the gate insulating material layer 223, and subsequently the second metal layer 229. Metallic material which can be etched using an etchant having little influence on the metal material constituting the metal layer 229 such as aluminum (Al), aluminum alloy (AlNd), copper (Cu), copper alloy, silver (Ag) The third metal layer 231 is formed by depositing one metal material selected from the layers.

다음, 도 5c에 도시한 바와 같이, 상기 제 3 금속층(도 5b의 231) 상부로 감광성 물질 예를들면 포토레지스트 또는 포토 아크릴(phot acryl)을 도포하여 감광성 물질층(미도시)을 형성하고, 상기 감광성 물질층(미도시)을 노광 마스크를 이용한 노광 및 현상 공정을 진행함으로써 상기 스위칭 영역(TrA)에 대응하여 감광성 패턴(237)을 형성한다. 이 경우, 상기 현상 공정에 의해 현상액에 상기 기판(201) 상의 최상부층이 노출되지만 상기 유기 반도체 물질층(216)은 게이트 절연물질층(223)과 제 2, 3 금속층(229, 도 5b의 231)에 의해 이중 삼중으로 가려져 있는 바, 문제되지 않는다.Next, as shown in FIG. 5C, a photosensitive material such as photoresist or photo acryl is applied to the third metal layer 231 of FIG. 5B to form a photosensitive material layer (not shown). The photosensitive pattern 237 is formed to correspond to the switching region TrA by performing an exposure and development process using an exposure mask on the photosensitive material layer (not shown). In this case, the top layer on the substrate 201 is exposed to the developer by the developing process, but the organic semiconductor material layer 216 may include the gate insulating material layer 223 and the second and third metal layers 229 and 231 of FIG. 5B. It is not a problem because it is hidden in double triple by).

다음, 상기 감광성 패턴(237) 외부로 노출된 제 3 금속층(도 5b의 231)을 식각하여 제거함으로써 제 3 금속패턴(232)을 형성함과 동시에 상기 감광성 패턴(237) 외부에 대해 상기 제 2 금속층(229)을 노출시킨다. Next, a third metal pattern 232 is formed by etching and removing the third metal layer 231 of FIG. 5B exposed to the outside of the photosensitive pattern 237, and at the same time, the second metal layer 237 is exposed to the outside of the photosensitive pattern 237. The metal layer 229 is exposed.

이 경우 상기 제 3 금속패턴(232) 형성을 위한 식각은 상기 제 3 금속층(도 5b의 231)과 반응하는 식각액을 이용한 습식 시각을 진행하는 것이 바람직하다. In this case, the etching for forming the third metal pattern 232 may be performed by a wet time using an etchant reacting with the third metal layer 231 of FIG. 5B.

다음, 도 5d에 도시한 바와 같이, 상기 감광성 패턴(도 5c의 237)을 스트립(strip)공정을 진행하여 제거한다. 이 경우, 상기 스트립(strip) 공정 진행시 스트립(strip)액에 상기 기판(201)이 노출되지만, 상기 유기 반도체 물질층(216)은 여전히 게이트 절연물질층(223)과 제 2 금속층(229)에 의해 가려져 있는 바, 전혀 문제되지 않는다. Next, as shown in FIG. 5D, the photosensitive pattern (237 of FIG. 5C) is removed by performing a strip process. In this case, the substrate 201 is exposed to the strip liquid during the strip process, but the organic semiconductor material layer 216 is still the gate insulating material layer 223 and the second metal layer 229. It is obscured by, so it doesn't matter at all.

이때, 상기 감광성 패턴(도 5c의 237)은 드라이 에칭 등을 진행하지 않았으므로 애싱(ashing)을 진행하여 제거해도 무방하다. 드라이 에칭에 노출된 감광성 패턴은 애싱(ashing)을 실시하게 되면 잔사가 남게되어 금속물질과 접촉시에는 접촉 저항을 높여 특성이 저하되는 문제가 있다. In this case, since the photosensitive pattern 237 of FIG. 5C has not been subjected to dry etching or the like, it may be removed by ashing. When the photosensitive pattern exposed to the dry etching is subjected to ashing, a residue remains, and when contacting with a metal material, the contact resistance is increased to deteriorate characteristics.

하지만 본 발명의 제 2 실시예의 경우 애싱(ashing) 또는 스트립(strip) 어느 공정을 통해서도 깨끗이 상기 감광성 패턴이 제거된다.However, in the second embodiment of the present invention, the photosensitive pattern is removed by any ashing or stripping process.

다음, 도 5e에 도시한 바와 같이, 상기 제 3 금속패턴(232)을 식각 마스크로 하여 이방성의 드라이 에칭을 실시함으로써 상기 제 3 금속패턴(232) 외부로 노출된 제 2 금속층(도 5d의 229)과 그 하부의 게이트 절연물질층(도 5d의 223)과 유기 반도체 물질층(도 5d의 216)을 순차적으로 제거한다. Next, as shown in FIG. 5E, the second metal layer exposed to the outside of the third metal pattern 232 by performing anisotropic dry etching using the third metal pattern 232 as an etching mask (229 in FIG. 5D). ) And the gate insulating material layer 223 of FIG. 5D and the organic semiconductor material layer 216 of FIG. 5D are sequentially removed.

따라서, 상기 제 3 금속패턴(232) 하부로 순차적으로 동일한 형태를 갖는 제 2 금속패턴(230)과 게이트 절연막(225)과 유기 반도체층(217)이 형성된다. 이 경우 상기 제 2 금속패턴(230)과 그 상부의 제 3 금속패턴(232)은 이중층 구조의 게이트 전극(233)을 이루게 된다. 또한 본 발명의 제 2 실시예의 특성상 현 단계에서는 게이트 배선은 형성되지 않는 것이 특징이다. Accordingly, the second metal pattern 230, the gate insulating layer 225, and the organic semiconductor layer 217 having the same shape are sequentially formed below the third metal pattern 232. In this case, the second metal pattern 230 and the third metal pattern 232 thereon form a gate electrode 233 having a double layer structure. In addition, the gate wiring is not formed at this stage due to the characteristics of the second embodiment of the present invention.

다음, 도 5f에 도시한 바와 같이, 상기 이중층 구조의 게이트 전극(233) 위로 전면에 감광성의 유기 절연물질 예를들면 PVA(poly vinyl alcohol) 또는 포토아크릴(photo acryl)을 도포하여 보호층(240)을 형성하고, 이를 직접 노광, 현상하여 패터닝함으로써 상기 이중층 구조의 게이트 전극(233) 일부를 노출시키는 게이트 콘택홀(245)과 상기 화소영역(P) 내의 화소전극(215)을 노출시키는 개구부(op)를 형성한다.Next, as shown in FIG. 5F, a photosensitive organic insulating material, for example, polyvinyl alcohol (PVA) or photo acryl, is coated on the entire surface of the double-layered gate electrode 233 to form a protective layer 240. And an opening for exposing the gate contact hole 245 exposing a part of the gate electrode 233 of the double layer structure and the pixel electrode 215 in the pixel region P by directly exposing, developing and patterning the same. op).

이 경우, 상기 보호층(240)에 의해 상기 유기 반도체층(217)은 완전히 가려지는 구조가 되는 바, 상기 보호층의 패터닝 시 사용되는 현상액에 의한 상기 유기 반도체층(217)은 전혀 영향을 받지 않게 되므로 손상을 입지 않는다. In this case, since the organic semiconductor layer 217 is completely covered by the protective layer 240, the organic semiconductor layer 217 by the developer used during the patterning of the protective layer is not affected at all. It will not be damaged.

다음, 도 5g에 도시한 바와 같이, 상기 게이트 콘택홀(245) 및 개구부(op)를 갖는 보호층(240) 위로 저저항 특성을 갖는 금속물질 예를들면 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금, 은(Ag) 중에서 선택되는 하나의 물질을 증 착하고 패터닝함으로써 상기 게이트 콘택홀(245)을 통해 상기 이중층 구조의 게이트 전극(233)과 접촉하며, 상기 데이터 배선(미도시)과 교차하여 화소영역(P)을 정의하는 게이트 배선(250)을 형성한다. 이후 도면에는 나타내지 않았지만, 상기 게이트 배선(250) 상부로 제 2 보호층을 더욱 형성할 수도 있다.Next, as illustrated in FIG. 5G, a metal material having low resistance characteristics, such as aluminum (Al) and aluminum alloy (AlNd), may be formed on the protective layer 240 having the gate contact hole 245 and the opening op. Contacting the gate electrode 233 of the double layer structure through the gate contact hole 245 by depositing and patterning a material selected from among copper (Cu), copper alloy, and silver (Ag). The gate wiring 250 defining the pixel region P is formed to intersect with each other. Although not shown in the drawings, a second passivation layer may be further formed on the gate line 250.

이러한 제조 방법에 의해 제조되는 제 2 실시예에 따른 액정표시장치용 어레이 기판은, 상기 유기 반도체층(217)의 손상없이 형성하기 위해 일괄 식각하여 형성된 게이트 전극(233)과 상기 게이트 배선(245)이 이원화됨으로써 상기 게이트 배선(245) 하부에는 유기 반도체로 이루어진 반도체 패턴이 형성되지 않는 바, 이웃한 화소간의 통전에 의한 특성 저하는 발생하지 않게 된다.The array substrate for a liquid crystal display device according to the second exemplary embodiment manufactured by the manufacturing method includes a gate electrode 233 and a gate wiring 245 formed by collectively etching to form the organic semiconductor layer 217 without damaging the organic semiconductor layer 217. By this dualization, since a semiconductor pattern made of an organic semiconductor is not formed under the gate wiring 245, the deterioration of characteristics due to energization between neighboring pixels does not occur.

또한, 상기 게이트 전극(233)을 이중층 구조로서 형성함으로써 최상층의 제 3 금속패턴(232) 상부에 남아있는 감광성 패턴을 하부의 유기 반도체층의 손상없이 제거가 가능한 것이 본 발명의 제 2 실시예의 특징적인 면이 된다. In addition, by forming the gate electrode 233 as a double layer structure, it is possible to remove the photosensitive pattern remaining on the uppermost third metal pattern 232 without damaging the lower organic semiconductor layer. It is an enemy.

본 발명은 내화학성이 약한 유기 반도체 물질을 이용하여 손상없이 유기 반도체층을 형성하며, 나아가 특성을 향상시키는 탑 게이트(top gate) 보텀 콘택트(bottom contact) 구조의 유기 박막트랜지스터 갖는 액정표시장치용 어레이 기판의 제조방법을 제공하는 효과가 있다. The present invention provides an array for a liquid crystal display device having an organic thin film transistor having a top gate bottom contact structure that forms an organic semiconductor layer without damage by using an organic semiconductor material having low chemical resistance and further improves characteristics. There is an effect of providing a method of manufacturing a substrate.

또한, 게이트 전극과 게이트 배선을 이원화하여 각각 서로 다른 층에 형성하고 전기적으로 연결되도록 형성함으로써 상기 유기 반도체층을 통한 이웃한 화소간 의 통전에 의한 특성 저하를 방지하는 효과가 있다. In addition, the gate electrode and the gate wiring are dualized to be formed on different layers and electrically connected to each other, thereby preventing deterioration of characteristics due to energization between neighboring pixels through the organic semiconductor layer.

또한, 특성상 일괄식각하는 게이트 전극과 유기 반도체층의 형성에 있어, 상기 게이트 전극 상부의 감광성 패턴을 잔유물이 남지 않도록 스트립(strip)하여 제거하여도 상기 유기 반도체층의 손상이 없도록 하는 제조 방법을 제공함으로써 접촉저항을 낮추는 등의 특성을 향상시키는 효과가 있다. In addition, in the formation of the gate electrode and the organic semiconductor layer to be collectively etched in nature, there is provided a manufacturing method that does not damage the organic semiconductor layer even if the photosensitive pattern on the gate electrode is stripped and removed so that no residue remains. This has the effect of improving characteristics such as lowering the contact resistance.

또한, 고가의 진공장비를 이용하지 않고 액상의 반도체 유기물질을 이용하여 유기 반도체층을 형성함으로써 초기 설비 비용을 절감하여 제품의 가격 경쟁력을 향상시키는 효과가 있다.In addition, by forming an organic semiconductor layer using a liquid semiconductor organic material without using expensive vacuum equipment, there is an effect of reducing the initial equipment cost to improve the price competitiveness of the product.

Claims (17)

기판 위로 서로 이격하는 소스 및 드레인 전극과, 상기 소스 전극과 연결된 데이터 배선을 형성하는 단계와;Forming source and drain electrodes spaced apart from each other on a substrate, and data lines connected to the source electrodes; 상기 드레인 전극의 일끝단과 접촉하는 화소전극을 형성하는 단계와;Forming a pixel electrode in contact with one end of the drain electrode; 상기 소스 및 드레인 전극의 이격영역을 포함하여 상기 데이터 배선과 소스 및 드레인 전극과 화소전극 위로 유기 반도체 물질층과, 게이트 절연물질층과 제 1 금속층과 제 2 금속층을 연속하여 형성하는 단계와;Continuously forming an organic semiconductor material layer, a gate insulating material layer, a first metal layer, and a second metal layer over the data line, the source and drain electrodes, and the pixel electrode including the spaced apart regions of the source and drain electrodes; 상기 제 2 금속층을 패터닝하여 제 1 금속패턴을 형성하는 단계와;Patterning the second metal layer to form a first metal pattern; 상기 제 1 금속패턴을 식각 마스크로 드라이 에칭을 실시하여 그 하부로 상기 제 1 금속패턴과 동일한 형태로 제 2 금속패턴과 게이트 절연막과 유기 반도체층을 형성하는 단계와;Dry etching the first metal pattern with an etch mask to form a second metal pattern, a gate insulating film, and an organic semiconductor layer under the same shape as the first metal pattern; 상기 제 1 금속패턴 위로 상기 제 1 금속패턴 일부를 노출시키는 게이트 콘택홀을 갖는 보호층을 형성하는 단계와;Forming a protective layer having a gate contact hole exposing a portion of the first metal pattern over the first metal pattern; 상기 보호층 위로 상기 게이트 콘택홀을 통해 상기 제 1 금속패턴과 접촉하며 상기 데이터 배선과 교차하는 게이트 배선을 형성하는 단계Forming a gate wiring contacting the first metal pattern and crossing the data wiring through the gate contact hole on the passivation layer; 를 포함하는 액정표시장치용 어레이 기판의 제조 방법.And a plurality of pixel electrodes formed on the substrate. 제 1 항에 있어서,The method of claim 1, 상기 제 1 금속패턴을 형성하는 단계는,Forming the first metal pattern, 상기 제 2 금속층 위로 감광성 물질을 도포하여 감광성 물질층을 형성하는 단계와;Applying a photosensitive material onto the second metal layer to form a photosensitive material layer; 상기 감광성 물질층을 노광 마스크를 이용하여 노광하고, 연속하여 현상을 실시함으로써 감광성 패턴을 형성하는 단계와;Exposing the photosensitive material layer using an exposure mask and subsequently developing to form a photosensitive pattern; 상기 감광성 패턴 외부로 노출된 상기 제 2 금속층을 식각하여 제거하는 단계와;Etching and removing the second metal layer exposed to the outside of the photosensitive pattern; 상기 감광성 패턴을 제거하는 단계Removing the photosensitive pattern 를 포함하는 액정표시장치용 어레이 기판의 제조 방법.And a plurality of pixel electrodes formed on the substrate. 제 2 항에 있어서,The method of claim 2, 상기 노출된 제 2 금속층은 식각액을 이용한 습식 식각을 실시하여 패터닝하는 것이 특징인 액정표시장치용 어레이 기판의 제조 방법.The exposed second metal layer may be patterned by performing wet etching using an etchant. 제 2 항에 있어서,The method of claim 2, 상기 감광성 패턴의 제거는 스트립(strip) 또는 애싱(ashing)을 통해 이루어지는 것이 특징인 액정표시장치용 어레이 기판의 제조 방법.The removal of the photosensitive pattern is a manufacturing method of an array substrate for a liquid crystal display device characterized in that it is made through a strip (strip) or ashing (ashing). 제 2 항에 있어서,The method of claim 2, 상기 제 1 금속층은 몰리브덴(Mo) 또는 크롬(Cr)로 이루어지며, The first metal layer is made of molybdenum (Mo) or chromium (Cr), 상기 제 2 금속층은 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금, 은(Ag) 중에서 선택되는 하나로 이루어지는 것이 특징인 액정표시장치용 어레이 기판의 제조 방법.And wherein the second metal layer is one selected from aluminum (Al), aluminum alloy (AlNd), copper (Cu), copper alloy, and silver (Ag). 제 1 항에 있어서,The method of claim 1, 상기 소스 및 드레인 전극과 데이터 배선을 형성하기 이전에는,Before forming data lines with the source and drain electrodes, 상기 기판 상에 친수성 특성을 갖는 절연물질로 버퍼층을 형성하는 단계를 더욱 포함하는 액정표시장치용 어레이 기판의 제조 방법.And forming a buffer layer of an insulating material having hydrophilic properties on the substrate. 제 1 항에 있어서,The method of claim 1, 상기 게이트 배선 위로 제 2 보호층을 형성하는 단계를 더욱 포함하는 액정표시장치용 어레이 기판의 제조 방법.  And forming a second passivation layer over the gate line. 제 1 항에 있어서,The method of claim 1, 상기 유기 반도체 물질층은 액상의 펜타신(pentacene) 또는 폴리사이오펜(polythiophene)을 잉크젯 장치, 노즐(nozzle) 코팅 장치, 바(bar) 코팅 장치, 슬릿(slit) 코팅장치, 스핀(spin) 코팅장치 또는 프린팅 장치를 이용하여 도포함으로써 형성하는 것이 특징인 액정표시장치용 어레이 기판의 제조 방법.The organic semiconductor material layer is a liquid pentacin (polyacephene) or polythiophene (polythiophene) inkjet device, nozzle coating device, bar coating device, slit coating device, spin coating A method of manufacturing an array substrate for a liquid crystal display device, characterized in that it is formed by coating with a device or printing device. 제 1 항에 있어서,The method of claim 1, 상기 게이트 콘택홀을 갖는 보호층을 형성하는 단계는,Forming a protective layer having the gate contact hole, 상기 화소전극을 노출시키는 개구부를 형성하는 단계를 포함하는 액정표시장치용 어레이 기판의 제조 방법. And forming an opening for exposing the pixel electrode. 제 9 항에 있어서,The method of claim 9, 상기 보호층은 감광성의 유기물질인 PVA(poly vinyl alcohol) 또는 포토아크릴(photo acryl)로 이루어짐으로써 노광 및 현상 공정만을 진행하여 상기 게이트 콘택홀과 개구부를 형성하는 것이 특징인 액정표시장치용 어레이 기판의 제조 방법. The protective layer is formed of PVA (poly vinyl alcohol) or photo acryl (photoacryl), a photosensitive organic material, and performs only an exposure and development process to form the gate contact hole and the opening. Method of preparation. 제 1 항에 있어서,The method of claim 1, 상기 드라이 에칭은 이방성 특성을 갖는 드라이 에칭인 액정표시장치용 어레이 기판의 제조 방법. And said dry etching is a dry etching having anisotropic properties. 기판 상에 서로 이격하는 소스 및 드레인 전극과, 상기 소스 전극과 연결되며 일방향으로 연장하며 형성된 데이터 배선과;Source and drain electrodes spaced apart from each other on the substrate, and data lines connected to the source electrodes and extending in one direction; 상기 소스 및 드레인 전극과 이들 두 전극 사이의 이격영역을 포함하여 상기 데이터 배선 위로 형성된 유기 반도체층과;An organic semiconductor layer formed over the data line including the source and drain electrodes and a spaced area between the two electrodes; 상기 유기 반도체층 상부로 상기 유기 반도체층과 동일한 형태로 형성된 게이트 절연막과;A gate insulating film formed over the organic semiconductor layer in the same form as the organic semiconductor layer; 상기 게이트 절연막 위로 동일한 형태를 가지며 형성되며, 서로 다른 금속물질로 구성된 제 1, 2 금속패턴으로 형성된 이중층 구조의 게이트 전극과;A gate electrode having a double layer structure having the same shape on the gate insulating layer and formed of first and second metal patterns formed of different metal materials; 상기 이중층 구조의 게이트 전극 위로 그 일부를 노출시키는 게이트 콘택홀을 갖는 보호층과;A protective layer having a gate contact hole exposing a portion thereof over the gate electrode of the double layer structure; 상기 보호층 위로 상기 게이트 콘택홀을 통해 상기 이중층 구조의 게이트 전극과 접촉하며 상기 데이터 배선과 교차하며 형성된 게이트 배선A gate wiring formed on the protective layer through the gate contact hole and in contact with the gate electrode having the double layer structure and crossing the data wiring; 을 포함하는 액정표시장치용 어레이 기판.Array substrate for a liquid crystal display device comprising a. 제 12 항에 있어서,13. The method of claim 12, 상기 유기 반도체층은 펜타신(pentacene) 또는 폴리사이오펜(polythiophene)으로 이루어진 것이 특징인 액정표시장치용 어레이 기판.The organic semiconductor layer is a pentacin (pentacene) or polythiophene (polythiophene) characterized in that the array substrate for a liquid crystal display device. 제 12 항에 있어서,13. The method of claim 12, 상기 게이트 절연막은 PVA(poly vinyl alcohol) 또는 플르오르폴리머(fluoru polymer)로 이루어진 것이 특징인 액정표시장치용 어레이 기판.And the gate insulating layer is made of polyvinyl alcohol (PVA) or fluoropolymer. 제 12 항에 있어서,13. The method of claim 12, 상기 이중층 구조의 게이트 전극을 이루는 하부층인 상기 제 1 금속패턴은 몰리브덴(Mo) 또는 크롬(Cr)로 이루어지며, The first metal pattern, which is a lower layer forming the double layer gate electrode, is formed of molybdenum (Mo) or chromium (Cr), 상부층인 제 2 금속패턴은 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금, 은(Ag) 중에서 선택되는 하나의 물질로 이루어진 것이 특징인 액정표시장치용 어레이 기판. The second metal pattern as the upper layer is made of one of aluminum (Al), aluminum alloy (AlNd), copper (Cu), copper alloy, silver (Ag) array substrate for a liquid crystal display device. 제 12 항에 있어서,13. The method of claim 12, 상기 소스 및 드레인 전극과 데이터 배선 및 유기 반도체층 하부에는 친수성 을 갖는 버퍼층이 더욱 형성된 액정표시장치용 어레이 기판. And a buffer layer having a hydrophilic property under the source and drain electrodes, the data line, and the organic semiconductor layer. 제 12 항에 있어서,13. The method of claim 12, 상기 게이트 배선 위로 제 2 보호층이 더욱 형성된 액정표시장치용 어레이 기판.And a second passivation layer further formed on the gate line.
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