KR101185992B1 - Overlay monitoring pattern and the method measurement a alignment by using the same - Google Patents

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Abstract

본 발명의 오버레이 모니터링 패턴이 구비된 반도체 소자는, 셀(cell) 영역 및 스크라이브 레인(scribe lane) 영역을 포함하는 반도체 기판; 셀 영역 상에 배열된 활성 영역; 활성 영역을 가로질러 뻗어 있는 게이트 라인; 및 스크라이브 레인 영역 상에 배열된 제1 모니터링 패턴들과, 제1 모니터링 패턴들과 동일한 방향으로 배열된 제2 모니터링 패턴들로 이루어진 오버레이 모니터링 패턴을 포함한다.A semiconductor device having an overlay monitoring pattern according to the present invention may include a semiconductor substrate including a cell region and a scribe lane region; An active region arranged on the cell region; A gate line extending across the active region; And an overlay monitoring pattern including first monitoring patterns arranged on the scribe lane area and second monitoring patterns arranged in the same direction as the first monitoring patterns.

Description

오버레이 모니터링 패턴 및 이를 이용한 반도체 소자의 정렬도 측정방법 {Overlay monitoring pattern and the method measurement a alignment by using the same}Overlay monitoring pattern and the method measurement a alignment by using the same}

본 발명은 반도체 소자 제조 공정에 관한 것으로서, 보다 상세하게는 오버레이 모니터링 패턴의 형성방법 및 이를 이용한 반도체 소자의 정렬도 측정방법에 관한 것이다.The present invention relates to a semiconductor device manufacturing process, and more particularly, to a method of forming an overlay monitoring pattern and a method of measuring alignment of semiconductor devices using the same.

반도체 소자의 집적도가 높아지면서 소자의 디자인 룰(design rule)이 작아짐에 따라, 트랜지스터의 채널의 길이가 짧아지면서 문턱전압의 감소 및 리프레시 특성의 저하를 유발하는 단채널 효과(Short Channel Effect)가 발생한다. 이에 최근에는 채널 길이를 증가시켜 단채널 효과를 억제하는 리세스 게이트를 갖는 반도체 소자가 제안되어 있다. As the degree of integration of semiconductor devices increases, the design rules of the devices decrease, resulting in short channel effects that shorten the channel length of the transistor and decrease the threshold voltage and the refresh characteristics. do. Recently, a semiconductor device having a recess gate that increases a channel length to suppress a short channel effect has been proposed.

도 1은 일반적인 8F2 반도체 소자를 개략적으로 나타내보인 도면이다. 1 is a view schematically showing a general 8F2 semiconductor device.

도 1을 참조하면, 8F2 셀 디자인의 리세스 게이트를 가지는 반도체 소자는 활성 영역(100)들 내에 리세스 트렌치(미도시함)가 배치되고, 리세스 트렌치와 중첩하여 리세스 게이트(110)들이 배치되어 있다. 리세스 게이트를 가지는 반도체 소자는 리세스 트렌치의 형상을 따라 채널이 형성되어 평면 채널을 가지는 반도체 소자에 비하여 채널의 길이가 길어지게 되고, 이에 따라 단채널 효과가 감소하는 효과가 있다. 이러한 리세스 게이트를 형성하는 데 있어서 중요한 공정 변수가 오버레이(overlay) 제어 능력이다. 즉, 리세스 게이트(110)를 리세스 트렌치에 정확하게 정렬시키는 것이 중요하다. 리세스 트렌치와 리세스 게이트가 오정렬(misalign)되면 후속 공정을 진행하는 과정에서 인접한 셀과 연결되거나 소스/드레인 영역의 불균형과 같은 결함을 가져올 수 있다. 이에 따라 리세스 트렌치와 리세스 게이트의 정렬 정확도를 확인하기 위해 오버레이 버니어(overlay vernier)를 이용하고 있다. Referring to FIG. 1, a semiconductor device having a recess gate of an 8F2 cell design includes a recess trench (not shown) in the active regions 100, and overlaps the recess trench so that the recess gates 110 may be formed. It is arranged. In the semiconductor device having the recess gate, channels are formed along the shape of the recess trench, so that the length of the channel is longer than that of the semiconductor device having the planar channel, thereby reducing the short channel effect. An important process variable in forming such a recess gate is the overlay control capability. That is, it is important to accurately align the recess gate 110 with the recess trench. If the recess trench and the recess gate are misaligned, defects such as unbalance of the source / drain regions or the adjacent cells may be connected in a subsequent process. Accordingly, an overlay vernier is used to confirm the alignment accuracy of the recess trench and the recess gate.

오버레이 버니어는 리세스 게이트(110)를 포함하는 셀 패턴(cell pattern)들이 배치되는 셀 영역 주위의 스크라이브 레인(scribe lane) 영역에 배치되며, 오버레이 장비를 이용하여 배치된 오버레이 버니어의 정렬도를 확인함으로써 전후 형성된 막들의 정렬 정확도를 확인하고 있다. 그런데 오버레이 버니어는 일반적으로 셀 패턴의 크기보다 큰 크기로 형성됨에 따라 실제 셀 패턴들의 오버랩되는 정도가 오버레이 버니어의 측정값과는 다른 경우가 많다. 예를 들어, 오버레이 버니어는 스크라이브 라인 영역에 형성된 패턴의 크기가 수백 ㎚인 반면, 실제 셀 영역에 형성되는 셀 패턴들의 크기는 수십 ㎚이므로 오버레이 버니어의 측정값이 실제 셀 패턴의 정렬되는 정도에 정확하게 일치하지 않는 문제가 있다. 반도체 소자의 집적도가 높아지면서 8F2 셀 디자인에서 6F2 또는 4F2로 축소되면 오버레이 버니어 측정값이 실제 셀 패턴의 오버랩되는 정도와 불일치되는 것이 더욱 커지게 된다.
The overlay vernier is disposed in the scribe lane area around the cell area in which the cell patterns including the recess gate 110 are arranged, and the alignment of the overlay vernier is arranged by using the overlay equipment. As a result, the alignment accuracy of the films formed before and after is confirmed. However, since the overlay vernier is generally formed to have a size larger than that of the cell pattern, the overlapping degree of actual cell patterns is often different from the measured value of the overlay vernier. For example, the overlay vernier has a pattern of hundreds of nm formed in the scribe line region, whereas the cell patterns formed in the actual cell region have several tens of nm, so that the measured value of the overlay vernier is precisely aligned with the actual cell pattern. There is a mismatch. As semiconductor devices become more integrated, shrinking from 8F2 cell designs to 6F2 or 4F2, the overlay vernier measurements become more inconsistent with the overlap of the actual cell pattern.

본 발명이 이루고자 하는 기술적 과제는, 반도체 소자를 제조시 8F2 셀 디자인에서 6F2 또는 4F2로 셀 디자인이 축소되는 경우에도 셀 패턴들의 오버랩되는 정도를 확인하여 오버레이 정확도를 향상시킬 수 있는 오버레이 모니터링 패턴의 형성방법 및 이를 이용한 반도체 소자의 정렬도 측정방법을 제공하는데 있다.
The technical problem to be achieved by the present invention is to form an overlay monitoring pattern that can improve the overlay accuracy by checking the overlapping degree of the cell patterns even when the cell design is reduced from 8F2 cell design to 6F2 or 4F2 when manufacturing a semiconductor device A method and a method for measuring the degree of alignment of semiconductor devices using the same are provided.

본 발명의 일 관점에 따른 오버레이 모니터링 패턴이 구비된 반도체 소자는, 셀(cell) 영역 및 스크라이브 레인(scribe lane) 영역을 포함하는 반도체 기판; 상기 셀 영역 상에 배열된 활성 영역; 상기 활성 영역을 가로질러 뻗어 있는 게이트 라인; 및 상기 스크라이브 레인 영역 상에 배열된 제1 모니터링 패턴들과, 상기 제1 모니터링 패턴들과 동일한 방향으로 배열된 제2 모니터링 패턴들로 이루어진 오버레이 모니터링 패턴을 포함하는 것을 특징으로 한다.According to an aspect of the present disclosure, a semiconductor device including an overlay monitoring pattern may include a semiconductor substrate including a cell region and a scribe lane region; An active region arranged on the cell region; A gate line extending across the active region; And an overlay monitoring pattern including first monitoring patterns arranged on the scribe lane area and second monitoring patterns arranged in the same direction as the first monitoring patterns.

본 발명에 있어서, 상기 활성 영역은 사선 방향으로 6F2 셀 레이아웃을 따라 배열된다.In the present invention, the active regions are arranged along the 6F 2 cell layout in an oblique direction.

상기 제1 모니터링 패턴은 상기 활성 영역과 동일한 선폭으로 형성하고, 제1 모니터링 패턴 사이의 피치(pitch)는 상기 활성 영역의 피치보다 적어도 2배의 피치로 배열된다.The first monitoring pattern is formed with the same line width as the active region, and the pitch between the first monitoring patterns is arranged at a pitch of at least twice the pitch of the active region.

상기 제1 모니터링 패턴은 상기 활성 영역 형성시 함께 형성된 구조이다.The first monitoring pattern has a structure formed when the active region is formed.

상기 제2 모니터링 패턴은 상기 게이트 라인과 동일한 선폭으로 형성하고, 제2 모니터링 패턴 사이의 피치는 상기 게이트 라인의 피치보다 적어도 2배의 피치로 배열된다.The second monitoring pattern is formed with the same line width as the gate line, and the pitch between the second monitoring patterns is arranged at a pitch of at least twice the pitch of the gate line.

상기 제2 모니터링 패턴은 상기 게이트 라인 형성시 함께 형성된다.The second monitoring pattern is formed together when forming the gate line.

상기 제1 모니터링 패턴은 상기 반도체 기판과 수평(horizontal) 방향으로 배열된 제1 패턴 및 상기 반도체 기판과 수직(vertical) 방향으로 배치된 제2 패턴을 포함하되, 상기 제1 패턴 및 제2 패턴은 서로 인접하는 영역에 배치된다.The first monitoring pattern includes a first pattern arranged in a horizontal direction with the semiconductor substrate and a second pattern disposed in a vertical direction with the semiconductor substrate, wherein the first pattern and the second pattern are It is arranged in the areas adjacent to each other.

상기 제2 모니터링 패턴은 상기 반도체 기판과 수평(horizontal) 방향으로 배열된 제3 패턴 및 상기 반도체 기판과 수직(vertical) 방향으로 배치된 제4 패턴을 포함하되, 상기 제3 패턴 및 제4 패턴은 서로 인접하는 영역에 배치된다.The second monitoring pattern may include a third pattern arranged in a horizontal direction with the semiconductor substrate and a fourth pattern disposed in a vertical direction with the semiconductor substrate, wherein the third pattern and the fourth pattern are It is arranged in the areas adjacent to each other.

본 발명의 다른 관점에 따른 오버레이 모니터링 패턴을 이용한 반도체 소자의 정렬도 측정방법은, 셀 영역 및 스크라이브 레인 영역을 포함하는 반도체 기판의 셀 영역 상에 소자분리막으로 활성 영역을 설정하는 단계; 상기 활성 영역을 설정하면서 상기 스크라이브 레인 영역 상에 제1 모니터링 패턴들을 형성하는 단계; 상기 활성 영역을 가로질러 뻗어 있는 게이트 라인을 형성하는 단계; 상기 스크라이브 레인 영역의 상기 제1 모니터링 패턴 사이에 상기 제1 모니터링 패턴과 동일한 방향의 제2 모니터링 패턴들을 형성하는 단계; 및 상기 제1 모니터링 패턴 또는 제2 모니터링 패턴 사이의 공간의 폭을 측정하여 상기 활성 영역 및 게이트 라인 사이의 오정렬 정도를 측정하는 단계를 포함하는 것을 특징으로 한다.According to another aspect of the present invention, a method of measuring alignment of a semiconductor device using an overlay monitoring pattern may include: setting an active region as an isolation layer on a cell region of a semiconductor substrate including a cell region and a scribe lane region; Forming first monitoring patterns on the scribe lane area while setting the active area; Forming a gate line extending across the active region; Forming second monitoring patterns in the same direction as the first monitoring pattern between the first monitoring patterns in the scribe lane area; And measuring a misalignment between the active region and the gate line by measuring a width of a space between the first monitoring pattern or the second monitoring pattern.

본 발명에 있어서, 상기 활성 영역은 사선 방향으로 배열하게 형성하며, 6F2 셀 레이아웃을 따라 배열하는 것이 바람직하다.In the present invention, the active region is formed to be arranged in an oblique direction, it is preferable to arrange in accordance with the 6F 2 cell layout.

상기 제1 모니터링 패턴은 상기 활성 영역과 동일한 선폭으로 형성하고, 상기 제1 모니터링 패턴 사이의 피치는 상기 활성 영역의 피치보다 적어도 2배 큰 피치로 배열하는 것이 바람직하다.Preferably, the first monitoring pattern is formed to have the same line width as the active region, and the pitch between the first monitoring patterns is arranged at a pitch at least twice as large as the pitch of the active region.

상기 제2 모니터링 패턴은 상기 게이트 라인과 동일한 선폭으로 형성하고, 상기 제2 모니터링 패턴 사이의 피치는 상기 게이트 라인의 피치보다 적어도 2배 큰 피치로 배열하는 것이 바람직하다.Preferably, the second monitoring pattern is formed to have the same line width as the gate line, and the pitch between the second monitoring patterns is arranged to be at least twice as large as the pitch of the gate line.

상기 제1 모니터링 패턴은 상기 반도체 기판과 수평(horizontal) 방향으로 배열된 제1 패턴 및 상기 반도체 기판과 수직(vertical) 방향으로 배치된 제2 패턴을 포함하되, 상기 제1 패턴 및 제2 패턴은 서로 인접하는 영역에 배치하여 형성하는 것이 바람직하다.The first monitoring pattern includes a first pattern arranged in a horizontal direction with the semiconductor substrate and a second pattern disposed in a vertical direction with the semiconductor substrate, wherein the first pattern and the second pattern are It is preferable to arrange | position and form in the area | region adjacent to each other.

상기 제2 모니터링 패턴은 상기 반도체 기판과 수평(horizontal) 방향으로 배열된 제3 패턴 및 상기 반도체 기판과 수직(vertical) 방향으로 배치된 제4 패턴을 포함하되, 상기 제3 패턴 및 제4 패턴은 서로 인접하는 영역에 배치하여 형성하는 것이 바람직하다.The second monitoring pattern may include a third pattern arranged in a horizontal direction with the semiconductor substrate and a fourth pattern disposed in a vertical direction with the semiconductor substrate, wherein the third pattern and the fourth pattern are It is preferable to arrange | position and form in the area | region adjacent to each other.

상기 활성 영역 및 게이트 라인 사이의 오정렬 정도를 측정하는 단계는,Measuring the degree of misalignment between the active region and the gate line,

상기 제1 모니터링 패턴 또는 제2 모니터링 패턴의 좌측 공간 폭에서 우측 공간 폭을 2로 나누어 측정된 오버레이 값이 "0"인 경우에는 셀 영역에서의 정렬이 정상적으로 이루어진 것으로 설정하고, 오버레이 값이 "0"보다 큰 양수인 경우에는 우측으로 패턴의 위치가 벗어난 것이며, 오버레이 값이 "0"보다 작은 음수인 경우에는 패턴의 위치가 좌측으로 벗어난 것으로 검출하여 오버레이 장비에 피드백하는 것이 바람직하다.
When the overlay value measured by dividing the right space width by 2 from the left space width of the first monitoring pattern or the second monitoring pattern is "0", the alignment in the cell area is set as normal, and the overlay value is "0". In case of a larger positive number, the position of the pattern is shifted to the right, and when the overlay value is negative than "0", it is preferable to detect that the position of the pattern is shifted to the left and feed back to the overlay apparatus.

본 발명에 따르면, 반도체 소자를 6F2 셀 디자인으로 개발하는데 있어서 전 단계의 오버레이 모니터링 패턴과 이후 단계의 오버레이 모니터링 패턴이 서로 동일한 방향으로 배열되어 있어 오정렬 정도를 용이하고 정확하게 측정할 수 있다. According to the present invention, in the development of the semiconductor device in the 6F2 cell design, the overlay monitoring pattern of the previous stage and the overlay monitoring pattern of the subsequent stage are arranged in the same direction so that the degree of misalignment can be easily and accurately measured.

이에 따라 실제 셀 영역에 형성되는 패턴이 어떠한 기울기를 가지는 경우에도 오정렬 정도를 정확하게 모티너링할 수 있다.
Accordingly, even when the pattern formed in the actual cell region has any slope, the degree of misalignment can be accurately monitored.

도 1은 일반적인 8F2 반도체 소자를 개략적으로 나타내보인 도면이다.
도 2는 일반적인 8F2 및 6F2 반도체 소자의 정렬도를 측정하는 방법을 설명하기 위해 나타내보인 도면이다.
도 3 내지 6은 본 발명의 실시예에 따른 오버레이 모니터링 패턴의 형성방법을 설명하기 위해 나타내보인 도면이다.
도 7은 본 발명에 따른 오버레이 모니터링 패턴을 이용한 반도체 소자의 정렬도 측정방법을 설명하기 위해 나타내보인 도면이다.1 is a view schematically showing a general 8F2 semiconductor device.
FIG. 2 is a view illustrating a method of measuring alignment of general 8F2 and 6F2 semiconductor devices.
3 to 6 are views for explaining a method of forming an overlay monitoring pattern according to an embodiment of the present invention.
7 is a view illustrating a method for measuring alignment of a semiconductor device using an overlay monitoring pattern according to the present invention.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. The present invention may, however, be embodied in many different forms and should not be construed as limited to the embodiments set forth herein.

도 2는 8F2 및 6F2 반도체 소자의 정렬도를 측정하는 방법을 설명하기 위해 나타내보인 도면이다. FIG. 2 is a diagram illustrating a method of measuring alignment of 8F2 and 6F2 semiconductor devices.

오버레이 버니어는 상술한 바와 같이, 일반적으로 셀 패턴의 크기보다 큰 크기로 형성됨에 따라 실제 셀 패턴들의 오버랩되는 정도가 오버레이 버니어의 측정값과는 다른 경우가 많다. 이에 따라 오버레이 버니어로 측정한 데이터와 함께, 실제 셀 패턴들 사이의 오정렬 정도를 측정한 데이터를 수집하고, 두 데이터를 비교 확인함으로써 오버레이 정확도의 안정성을 확보하는 방법이 있다. 이하 도면을 참조하여 설명하기로 한다. As described above, since the overlay vernier is generally formed to be larger than the size of the cell pattern, the overlapping degree of actual cell patterns is often different from the measured value of the overlay vernier. Accordingly, there is a method of securing the stability of the overlay accuracy by collecting data measuring the degree of misalignment between the actual cell patterns together with the data measured by the overlay vernier, and comparing the two data. It will be described below with reference to the drawings.

리세스 게이트가 형성된 8F2 반도체 소자를 나타내보인 도 2의 (a)를 참조하면, 8F2 반도체 소자는 활성 영역(100)들 내에 리세스 트렌치(미도시함)가 배치되고, 리세스 트렌치와 중첩하여 리세스 게이트(110)들이 배치되어 있다. 여기서 활성 영역(100)들은 반도체 기판의 X축에 대하여 수직하게 배치됨에 따라 활성 영역(100) 위에 뻗어 있는 리세스 게이트(110) 또한 활성 영역(100)과 수직 각도(α)로 배치된다. 이러한 리세스 게이트(110)를 가지는 8F2 반도체 소자는 일반적으로 하나의 활성 영역(100) 상에 두 개의 리세스 게이트(110a, 110b)들이 배치된다. 이에 따라 셀 영역 상에 실제 형성된 리세스 게이트(110a, 110b)들이 활성 영역(100) 상에 배치된 오정렬 정도를 확인하기 위해서는 리세스 게이트(110a, 110b)들에 의해 분리된 활성 영역(100)의 좌측 영역의 제1폭(a1) 및 우측 영역의 제2폭(b1)의 크기를 측정하고 제1폭(a1) 및 제2폭(b1)의 크기를 비교하여 확인할 수 있다. 이와 같이 셀 영역 상에 실제로 형성된 패턴들의 오정렬 정도를 확인하고 이를 오버레이 버니어로부터 측정한 데이터와 비교하여 오버레이 정확도를 향상시키게 된다. Referring to FIG. 2A, which illustrates an 8F2 semiconductor device having a recess gate, a recess trench (not shown) is disposed in the active regions 100 and overlaps the recess trench. The recess gates 110 are disposed. As the active regions 100 are disposed perpendicular to the X axis of the semiconductor substrate, the recess gate 110 extending over the active region 100 is also disposed at a vertical angle α with the active region 100. In the 8F2 semiconductor device having the recess gate 110, two recess gates 110a and 110b are generally disposed on one active region 100. Accordingly, in order to confirm the degree of misalignment of the recess gates 110a and 110b actually formed on the cell region, the active regions 100 separated by the recess gates 110a and 110b are identified. The size of the first width a1 of the left region and the width of the second width b1 of the right region may be measured and compared by comparing the sizes of the first width a1 and the second width b1. In this way, the degree of misalignment of the patterns actually formed on the cell area is checked and compared with the data measured from the overlay vernier to improve the overlay accuracy.

그런데 반도체 소자의 집적도가 높아지면서 1비트(bit)를 저장하는 셀의 단위 면적을 감소시키는 연구가 진행되고 있다. 현재 1비트를 저장하는 기준인 8F2에서 6F2에 단위 셀을 구현하여 반도체 소자의 칩(chip) 면적을 줄임으로써 웨이퍼에 구현가능한 칩의 개수를 증가시키기 위한 연구가 진행되고 있다. 6F2 레이아웃을 갖는 소자는 비트라인 길이방향의 길이가 3F이고 워드라인 길이방향의 길이가 2F가 되도록 하여 면적이 6F2(6F스퀘어)가 되는 단위 셀을 갖는 반도체 소자로 정의될 수 있다. 여기서 F는 최소 피쳐(feature) 크기이다.However, as the degree of integration of semiconductor devices increases, researches for reducing the unit area of cells storing one bit have been conducted. Currently, research is being conducted to increase the number of chips that can be implemented in a wafer by reducing the chip area of a semiconductor device by implementing unit cells in 8F2 to 6F2, which is a standard for storing 1 bit. A device having a 6F2 layout may be defined as a semiconductor device having a unit cell having an area of 6F2 (6F square) with a length of 3F in the length of the bit line and 2F in the length of the wordline. Where F is the minimum feature size.

리세스 게이트가 형성된 6F2 반도체 소자를 나타내보인 도 2의 (b)를 참조하면, 6F2 반도체 소자는 소자분리막(120)에 의해 한정된 활성 영역(115)들 내에 형성된 리세스 트렌치(미도시함)와 중첩하여 리세스 게이트(125)들이 배치되어 있다. 그런데 6F2 반도체 소자에서 활성 영역(115)들은 한정된 공간 내에 많은 활성 영역들을 배치하기 위해 반도체 기판의 X축에 대하여 90도보다 작은 각도(β)로 기울어진 형태로 배치된다. 이러한 6F2 반도체 소자는 하나의 활성 영역(115) 상에 두 개의 리세스 게이트(125a, 125b)들이 배치된다. 그런데 6F2 반도체 소자에서 셀 영역 상에 실제 형성된 리세스 게이트(125a, 125b)들은 90도보다 작은 각도(β)로 기울어진 형태의 활성 영역(115) 위에 배치되어 있다. 이에 따라 오버레이 버니어로부터 측정한 데이터와 비교하기 위해 셀 영역 상에 실제로 형성된 패턴들의 오정렬 정도를 확인하는 방법으로 리세스 게이트(125a, 125b)들에 의해 분리된 활성 영역(115)의 좌측 영역의 제1폭(a2) 및 우측 영역의 제2폭(b2)의 크기를 측정하기 어렵고, 정확한 값을 측정하기에도 어려운 점이 있다. Referring to FIG. 2B, which illustrates a 6F2 semiconductor device having a recess gate, the 6F2 semiconductor device may include a recess trench (not shown) formed in the active regions 115 defined by the device isolation layer 120. The recess gates 125 are disposed in overlap. However, in the 6F2 semiconductor device, the active regions 115 are disposed to be inclined at an angle β smaller than 90 degrees with respect to the X axis of the semiconductor substrate in order to arrange many active regions in a limited space. In the 6F2 semiconductor device, two recess gates 125a and 125b are disposed on one active region 115. However, in the 6F2 semiconductor device, the recess gates 125a and 125b actually formed on the cell region are disposed on the active region 115 inclined at an angle β smaller than 90 degrees. Accordingly, the first region of the left region of the active region 115 separated by the recess gates 125a and 125b may be identified by checking the degree of misalignment of the patterns actually formed on the cell region for comparison with the data measured from the overlay vernier. It is difficult to measure the size of one width a2 and the second width b2 of the right region, and also difficult to measure an accurate value.

도 3 내지 6은 본 발명의 실시예에 따른 오버레이 모니터링 패턴의 형성방법을 설명하기 위해 나타내보인 도면이다. 3 to 6 are views for explaining a method of forming an overlay monitoring pattern according to an embodiment of the present invention.

도 3을 참조하면, 반도체 기판(300) 상에 소자분리막(305)에 의해 정의된 활성 영역(310)들을 배치한다. 이를 위해 반도체 기판(300) 상에 활성 영역(310)이 형성될 영역을 차단하여 반도체 기판(300)의 표면을 선택적으로 노출시키는 마스크막 패턴(미도시함)을 형성한다. 여기서 마스크막 패턴은 산화막 또는 질화막의 단일막 또는 산화막 및 질화막의 적층 구조로 형성할 수 있다. 다음에 마스크막 패턴을 식각마스크로 반도체 기판(300)의 노출 부분을 식각하여 소자분리용 트렌치(미도시함)를 형성한다. 다음에 소자분리용 트렌치를 절연물질로 매립하여 소자분리막(305)을 형성한다. 그리고 마스크막 패턴은 제거한다. 여기서 활성 영역(310)들이 배치된 반도체 기판(300)은 셀 영역(A)이다. 셀 영역(A)은 이후 형성될 리세스 게이트를 포함하는 셀 패턴들이 배치된다. Referring to FIG. 3, the active regions 310 defined by the device isolation layer 305 are disposed on the semiconductor substrate 300. To this end, a mask layer pattern (not shown) is formed on the semiconductor substrate 300 to selectively expose the surface of the semiconductor substrate 300 by blocking an area where the active region 310 is to be formed. The mask film pattern may be formed as a single film of an oxide film or a nitride film or a stacked structure of an oxide film and a nitride film. Next, an exposed portion of the semiconductor substrate 300 is etched using the mask layer pattern as an etch mask to form a device isolation trench (not shown). Next, a device isolation film 305 is formed by filling the device isolation trench with an insulating material. And the mask film pattern is removed. The semiconductor substrate 300 in which the active regions 310 are disposed is the cell region A. FIG. In the cell region A, cell patterns including a recess gate to be formed later are disposed.

반도체 기판(300)의 셀 영역(A)에 활성 영역(310)들을 형성하면서 이와 함께 도 4에 도시한 바와 같이, 반도체 기판(300)의 스크라이브 레인 영역(B)에 제1 모니터링 패턴(400)을 형성한다. 제1 모니터링 패턴(400)이 배치되는 스크라이브 레인 영역(B)은 셀 영역(A)을 둘러싸게 배치되며, 오버레이 버니어(overlay vernier) 또는 얼라인 키(align key)를 포함하는 소자의 동작에 영향을 미치지 않는 패턴들이 배치된다. 여기서 제1 모니터링 패턴(400)은 반도체 기판(300)의 X축 방향으로 공간(S1)을 포함하여 배열된 제1 패턴(400a)들과 반도체 기판(300)의 Y축 방향으로 공간(S1)을 포함하여 배열된 제2 패턴(400b)들을 포함한다. 제2 패턴(400b)들은 제1 패턴(400a)이 배치된 영역과 인접하는 영역에 배열된다. 이 경우 제1 모니터링 패턴(400)의 선폭(W2)은 셀 영역(A)에 형성된 활성 영역(310)의 선폭(W1)과 동일한 크기로 형성하고, 피치(pitch, P2)는 활성 영역(310)의 피치(P1)보다 적어도 2배 이상의 피치를 가지게 배열한다. While forming the active regions 310 in the cell region A of the semiconductor substrate 300, as shown in FIG. 4, the first monitoring pattern 400 is formed in the scribe lane region B of the semiconductor substrate 300. To form. The scribe lane area B in which the first monitoring pattern 400 is disposed is disposed to surround the cell area A, and affects the operation of a device including an overlay vernier or an align key. Patterns that do not affect are placed. The first monitoring pattern 400 may include the first patterns 400a arranged to include the space S1 in the X-axis direction of the semiconductor substrate 300 and the space S1 in the Y-axis direction of the semiconductor substrate 300. It includes a second pattern 400b arranged to include. The second patterns 400b are arranged in an area adjacent to the area where the first pattern 400a is disposed. In this case, the line width W2 of the first monitoring pattern 400 is formed to be the same size as the line width W1 of the active region 310 formed in the cell region A, and the pitch P2 is the active region 310. It is arranged to have a pitch of at least twice more than the pitch (P1).

예를 들어, 30nm 소자의 경우에, 셀 영역(A)에 형성된 활성 영역(310)의 선폭(W1)은 30nm로 형성하고, 활성 영역(310) 사이의 피치(P1)를 60nm가 되도록 패터닝했다면, 제1 모니터링 패턴(400)의 선폭(W2)은 활성 영역(310)과 동일한 30nm로 형성하면서, 제1 모니터링 패턴(400) 사이의 피치(P2)는 활성 영역(310)의 피치(P2)보다 적어도 2배인 120nm의 폭으로 형성하는 것이 바람직하다. 이 경우 제1 모니터링 패턴(400)은 활성 영역(310)을 형성하기 위한 마스크막 패턴과 동일한 물질로 구성된다. 예컨대 제1 모니터링 패턴(400)은 산화막 또는 질화막의 단일막 또는 산화막 및 질화막의 적층 구조로 형성할 수 있다. 제1 모니터링 패턴(400)은 마스크막 패턴이 제거되는 과정에서 제거되지 않고 스크라이브 레인 영역(B)에 잔류시킨다. 다시 도 3을 참조하면, 셀 영역(A)에 배치된 활성 영역(310)은 반도체 기판(300)의 X축에 대하여 90도보다 작은 각도(β)로 기울어진 형태로 배치되는 반면, 스크라이브 레인 영역(B)에 배치된 제1 패턴(400a) 및 제2 패턴(400b)은 각각 반도체 기판(300)과 수평(horizontal) 방향으로 형성되거나, 수직(vertical) 방향으로 배치된다.For example, in the case of a 30 nm device, if the line width W1 of the active region 310 formed in the cell region A is formed at 30 nm, and the pitch P1 between the active regions 310 is patterned to be 60 nm, The line width W2 of the first monitoring pattern 400 is formed at the same 30 nm as the active region 310, while the pitch P2 between the first monitoring patterns 400 is the pitch P2 of the active region 310. It is preferable to form it at the width of 120 nm which is at least twice. In this case, the first monitoring pattern 400 is made of the same material as the mask layer pattern for forming the active region 310. For example, the first monitoring pattern 400 may be formed as a single layer of an oxide film or a nitride film or a stacked structure of an oxide film and a nitride film. The first monitoring pattern 400 is not removed in the process of removing the mask layer pattern and remains in the scribe lane area B. FIG. Referring back to FIG. 3, the active region 310 disposed in the cell region A is disposed in an inclined shape at an angle β smaller than 90 degrees with respect to the X axis of the semiconductor substrate 300, whereas the scribe lane The first pattern 400a and the second pattern 400b disposed in the region B may be formed in the horizontal direction or the vertical direction with respect to the semiconductor substrate 300, respectively.

도 5를 참조하면, 셀 영역(A)에 형성된 활성 영역(310)을 가로지르는 게이트 라인(320)들을 배열한다. 게이트 라인(320)은 활성 영역(310)과 일정 각도(β)로 기울어진 형태로 배치된다. 게이트 라인(320)은 리세스 게이트로 형성할 수 있다. 이를 위해 반도체 기판(300)을 표면으로부터 식각하여 활성 영역(310) 내에 리세스 트렌치(미도시함)를 형성한다. 다음에 리세스 트렌치를 포함하는 반도체 기판(300) 상에 게이트 산화막(미도시함)을 포함하는 게이트 전극 물질을 형성한다. 게이트 전극 물질은 폴리실리콘으로 형성할 수 있으나, 이에 한정되는 것은 아니다. 다음에 게이트 전극 물질을 패터닝하여 활성 영역(310)을 가로지르는 게이트 라인(320)들을 형성한다. 하나의 활성 영역(310) 상에 두 개의 리세스 게이트(320a, 320b)들이 배치된다. Referring to FIG. 5, gate lines 320 crossing the active region 310 formed in the cell region A are arranged. The gate line 320 is disposed to be inclined at an angle β with the active region 310. The gate line 320 may be formed as a recess gate. To this end, the semiconductor substrate 300 is etched from the surface to form a recess trench (not shown) in the active region 310. Next, a gate electrode material including a gate oxide film (not shown) is formed on the semiconductor substrate 300 including the recess trench. The gate electrode material may be formed of polysilicon, but is not limited thereto. The gate electrode material is then patterned to form gate lines 320 across the active region 310. Two recess gates 320a and 320b are disposed on one active region 310.

반도체 기판(300)의 셀 영역(A)에 게이트 라인(320)들을 형성하면서 이와 함께 도 6에 도시한 바와 같이, 반도체 기판(300)의 스크라이브 레인 영역(B)에 제3 패턴(410a) 및 제4 패턴(410b)으로 이루어진 제2 모니터링 패턴(410)을 형성한다. 제2 모니터링 패턴(410)의 제3 패턴(410a) 및 제4 패턴(410b)은 제1 모니터링 패턴(400)의 제1 패턴(410a) 및 제2 패턴(410b)과 각각 동일한 방향으로 배열된다. 즉, 제2 모니터링 패턴(410)의 제3 패턴(410a)은 제1 모니터링 패턴(400)의 제1 패턴(400a)과 동일한 방향인 반도체 기판(300)의 X축 방향으로 배열된다. 또한 제2 모니터링 패턴(410)의 제4 패턴(410b)은 제1 모니터링 패턴(400)의 제12패턴(400b)과 동일한 방향인 반도체 기판(300)의 Y축 방향으로 배열된다. 제2 모니터링 패턴(410)의 제4 패턴(410b)들은 제3 패턴(410a)이 배치된 영역과 인접하는 영역에 배열된다. While forming the gate lines 320 in the cell region A of the semiconductor substrate 300, as shown in FIG. 6, the third pattern 410a and the scribe lane region B of the semiconductor substrate 300 are formed. A second monitoring pattern 410 formed of the fourth pattern 410b is formed. The third pattern 410a and the fourth pattern 410b of the second monitoring pattern 410 are arranged in the same direction as the first pattern 410a and the second pattern 410b of the first monitoring pattern 400, respectively. . That is, the third pattern 410a of the second monitoring pattern 410 is arranged in the X-axis direction of the semiconductor substrate 300 in the same direction as the first pattern 400a of the first monitoring pattern 400. In addition, the fourth pattern 410b of the second monitoring pattern 410 is arranged in the Y-axis direction of the semiconductor substrate 300 which is the same direction as the twelfth pattern 400b of the first monitoring pattern 400. The fourth patterns 410b of the second monitoring pattern 410 are arranged in an area adjacent to the area where the third pattern 410a is disposed.

제2 모니터링 패턴(410)의 선폭(W4)은 셀 영역(A)에 형성된 게이트 라인(320)의 선폭(W3)과 동일한 크기로 형성하고, 제2 모니터링 패턴(410)들의 이격 간격인 피치(P4)는 게이트 라인(320)의 피치(P3)보다 적어도 2배 이상의 피치를 가지게 배열한다. 예를 들어, 30nm 소자의 경우에, 셀 영역(A)에 형성된 게이트 라인(320)의 선폭(W3)을 30nm로 형성하고, 게이트 라인(320) 사이의 간격인 피치(P3)를 60nm가 되도록 패터닝했다면, 제2 모니터링 패턴(410)의 선폭(W4)은 게이트 라인(320)과 동일한 크기인 30nm로 형성하면서, 피치(P4)는 게이트 라인(320)의 피치(P3)보다 적어도 2배인 120nm의 폭으로 형성하는 것이 바람직하다. 이 경우 제2 모니터링 패턴(410)은 제1 모니터링 패턴(400)의 피치 중심부로부터 1피치만큼 이동시켜 배열한다. 그러면 제2 모니터링 패턴(410)은 제1 모니터링 패턴(400)들 사이의 공간(S1) 상에 배치된다. 이에 따라 제1 모니터링 패턴(400) 및 제2 모니터링 패턴(410) 사이의 간격은 60nm 피치로 설정된다. 여기서 제2 모니터링 패턴(410)은 게이트 라인(320)을 형성하면서 함께 형성됨에 따라 게이트 라인(320)과 동일한 물질로 구성된다. The line width W4 of the second monitoring pattern 410 is formed to be the same size as the line width W3 of the gate line 320 formed in the cell region A, and the pitch, which is a spaced interval between the second monitoring patterns 410 ( P4 is arranged to have a pitch that is at least twice as large as the pitch P3 of the gate line 320. For example, in the case of a 30 nm device, the line width W3 of the gate line 320 formed in the cell region A is formed at 30 nm, and the pitch P3, which is an interval between the gate lines 320, is 60 nm. If patterned, the line width W4 of the second monitoring pattern 410 is formed to be 30 nm, which is the same size as the gate line 320, while the pitch P4 is at least twice as large as the pitch P3 of the gate line 320. It is preferable to form in the width of. In this case, the second monitoring pattern 410 is arranged by moving one pitch from the pitch center of the first monitoring pattern 400. Then, the second monitoring pattern 410 is disposed on the space S1 between the first monitoring patterns 400. Accordingly, the interval between the first monitoring pattern 400 and the second monitoring pattern 410 is set to a 60 nm pitch. The second monitoring pattern 410 is formed of the same material as the gate line 320 as the gate line 320 is formed together.

이와 같이 형성된 제1 모니터링 패턴 및 제2 모니터링 패턴을 이용하여 실제 셀 영역에 형성된 셀 패턴들 사이의 오정렬 정도를 측정할 수 있다. 이하 도면을 참조하여 설명하기로 한다. The degree of misalignment between the cell patterns formed in the actual cell region may be measured using the first monitoring pattern and the second monitoring pattern thus formed. It will be described below with reference to the drawings.

도 7은 본 발명에 따른 오버레이 모니터링 패턴을 이용한 반도체 소자의 정렬도 측정방법을 설명하기 위해 나타내보인 도면이다.7 is a view illustrating a method for measuring alignment of a semiconductor device using an overlay monitoring pattern according to the present invention.

도 7을 참조하면, 동일한 방향으로 배열된 제1 모니터링 패턴 및 제2 모니터링 패턴의 양쪽에 배치된 공간의 폭(a3, b3)을 측정하여 실제 셀 영역에서의 오정렬 정도를 측정한다. 예를 들어, 30nm 소자인 경우, 제1 모니터링 패턴(400) 및 제2 모니터링 패턴(410) 사이의 간격은 상술한 바와 같이, 60nm 피치로 설정된다. 여기서 제1 모니터링 패턴(400) 및 제2 모니터링 패턴(410)의 선폭은 각각 셀 영역에 형성된 실제 활성 영역(310) 및 게이트 라인(320)의 선폭과 동일한 선폭으로 형성되었으므로 30nm의 폭으로 구성된다. 그리고 제1 모니터링 패턴(400) 및 제2 모니터링 패턴(410) 사이에 배치된 공간 폭은 30nm의 폭으로 구성된다. Referring to FIG. 7, the degree of misalignment in the actual cell area is measured by measuring the widths a3 and b3 of spaces disposed in both the first monitoring pattern and the second monitoring pattern arranged in the same direction. For example, in the case of a 30 nm device, an interval between the first monitoring pattern 400 and the second monitoring pattern 410 is set to a 60 nm pitch as described above. Here, the line widths of the first monitoring pattern 400 and the second monitoring pattern 410 are formed to have the same line widths as the line widths of the actual active region 310 and the gate line 320 formed in the cell region, respectively. . In addition, the space width disposed between the first monitoring pattern 400 and the second monitoring pattern 410 is configured to have a width of 30 nm.

그러면 제2 모니터링 패턴(400)의 제3 패턴(410a)을 기준으로, 오버레이 값은 제3 패턴(410a)의 좌측 공간폭(a3)-우측 공간폭(b3)을 2nm로 나눈 식인 (a3-b3)/2nm로 나타낼 수 있다. 이에 상기 오버레이 값이 "0"인 경우에는 셀 영역에서의 정렬이 정상적으로 이루어진 것을 의미하고, 오버레이 값이 "0"보다 큰 양수인 경우에는 우측으로 오버레이가 벗어난 것을 의미한다. 그리고 오버레이 값이 "0"보다 작은 음수인 경우에는 오버레이가 좌측으로 벗어난 것을 의미한다. 이와 같이 측정된 오버레이 데이터를 오버레이 장비에 피드백(feedback)하여 오버레이가 벗어난 것을 수정할 수 있다.Then, based on the third pattern 410a of the second monitoring pattern 400, the overlay value is an expression obtained by dividing the left space width a3-the right space width b3 of the third pattern 410a by 2 nm. b3) / 2 nm. When the overlay value is "0", this means that alignment in the cell region is normally performed, and when the overlay value is a positive number greater than "0", it means that the overlay is off to the right. If the overlay value is negative than "0", it means that the overlay is off to the left. The overlay data measured in this way may be fed back to the overlay device to correct the deviation of the overlay.

이와 같이 스크라이브 레인 영역에 활성 영역과 대응하는 제1 모니터링 패턴 및 게이트 라인과 대응하는 제2 모니터링 패턴이 서로 동일 방향으로 배열되면서 실제 셀 영역에 형성되는 패턴의 선폭과 동일한 선폭 크기로 형성함에 따라 간접적으로 셀 패턴들의 오정렬된 정도를 관찰할 수 있다. 또한 제1 모니터링 패턴 및 제2 모니터링 패턴을 동일한 방향으로 배열함에 따라 한정된 공간에서 집적도를 높이기 위해 활성 영역을 기울기를 가지게 형성하더라도 정확하게 오정렬을 확인할 수 있다.
As such, the first monitoring pattern corresponding to the active region and the second monitoring pattern corresponding to the gate line in the scribe lane region are arranged in the same direction and indirectly formed as the line width of the pattern formed in the actual cell region. The misalignment of cell patterns can be observed. In addition, as the first monitoring pattern and the second monitoring pattern are arranged in the same direction, even if the active region is formed to have a slope to increase the degree of integration in a limited space, misalignment can be accurately identified.

300: 반도체 기판 310: 활성 영역
400: 제1 모니터링 패턴 410: 제2 모니터링 패턴
P1, P2, P3, P4 : 피치 W1, W2, W3, W4 : 선폭300: semiconductor substrate 310: active region
400: first monitoring pattern 410: second monitoring pattern
P1, P2, P3, P4: Pitch W1, W2, W3, W4: Line Width

Claims (17)

셀(cell) 영역 및 스크라이브 레인(scribe lane) 영역을 포함하는 반도체 기판;
상기 셀 영역 상에 사선 방향으로 비스듬하게 배열된 활성 영역;
상기 활성 영역을 가로질러 뻗어 있는 게이트 라인; 및
상기 스크라이브 레인 영역 상에 라인(line) 형상으로 상기 활성 영역과 동일한 선폭을 가지게 형성된 제1 모니터링 패턴들과, 상기 제1 모니터링 패턴들과 동일한 방향으로 상기 제1 모니터링 패턴들 사이에 배치되면서 상기 게이트라인과 동일한 선폭으로 형성된 제2 모니터링 패턴들로 이루어진 오버레이 모니터링 패턴을 포함하는 오버레이 모니터링 패턴이 구비된 반도체 소자.A semiconductor substrate including a cell region and a scribe lane region;
An active region arranged obliquely in an oblique direction on the cell region;
A gate line extending across the active region; And
The gate is disposed between the first monitoring patterns formed in a line shape on the scribe lane area to have the same line width as the active area, and the first monitoring patterns in the same direction as the first monitoring patterns. A semiconductor device with an overlay monitoring pattern comprising an overlay monitoring pattern comprising second monitoring patterns formed with the same line width as the line. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee. 제1항에 있어서,
상기 활성 영역은 상기 반도체 기판의 수평 방향에 대하여 90도보다 작은 각도로 기울어지게 배열된 오버레이 모니터링 패턴이 구비된 반도체 소자.The method of claim 1,
And the active region has an overlay monitoring pattern arranged to be inclined at an angle smaller than 90 degrees with respect to a horizontal direction of the semiconductor substrate. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 has been abandoned due to the setting registration fee. 제2항에 있어서,
상기 활성 영역은 6F2 셀 레이아웃을 따라 배열하는 오버레이 모니터링 패턴이 구비된 반도체 소자.The method of claim 2,
And the active region is provided with an overlay monitoring pattern arranged along a 6F 2 cell layout. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 has been abandoned due to the setting registration fee. 제1항에 있어서,
상기 제1 모니터링 패턴은 상기 활성 영역과 동일한 선폭으로 형성하고, 제1 모니터링 패턴 사이의 피치(pitch)는 상기 활성 영역의 피치보다 2배 큰 피치로 배열된 오버레이 모니터링 패턴이 구비된 반도체 소자.The method of claim 1,
The first monitoring pattern is formed with the same line width as the active region, the pitch (pitch) between the first monitoring pattern is a semiconductor device provided with an overlay monitoring pattern arranged in a pitch two times larger than the pitch of the active region. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.Claim 5 was abandoned upon payment of a set-up fee. 제1항에 있어서,
상기 제1 모니터링 패턴은 상기 활성 영역 형성시 함께 형성된 오버레이 모니터링 패턴이 구비된 반도체 소자.The method of claim 1,
The first monitoring pattern is a semiconductor device having an overlay monitoring pattern formed when the active region is formed. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.Claim 6 has been abandoned due to the setting registration fee. 제1항에 있어서,
상기 제2 모니터링 패턴은 상기 게이트 라인과 동일한 선폭으로 형성하고, 제2 모니터링 패턴 사이의 피치는 상기 게이트 라인의 피치보다 2배 큰 피치로 배열된 오버레이 모니터링 패턴이 구비된 반도체 소자.The method of claim 1,
The second monitoring pattern is formed with the same line width as the gate line, the pitch between the second monitoring pattern is a semiconductor device provided with an overlay monitoring pattern arranged in a pitch twice larger than the pitch of the gate line. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.Claim 7 was abandoned upon payment of a set-up fee. 제1항에 있어서,
상기 제2 모니터링 패턴은 상기 게이트 라인 형성시 함께 형성된 오버레이 모니터링 패턴이 구비된 반도체 소자.The method of claim 1,
The second monitoring pattern is a semiconductor device having an overlay monitoring pattern formed when the gate line is formed. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.Claim 8 was abandoned when the registration fee was paid. 제1항에 있어서,
상기 제1 모니터링 패턴은 상기 반도체 기판과 수평(horizontal) 방향으로 배열된 제1 패턴 및 상기 반도체 기판과 수직(vertical) 방향으로 배치된 제2 패턴을 포함하되, 상기 제1 패턴 및 제2 패턴은 서로 인접하는 영역에 배치된 오버레이 모니터링 패턴이 구비된 반도체 소자.The method of claim 1,
The first monitoring pattern includes a first pattern arranged in a horizontal direction with the semiconductor substrate and a second pattern disposed in a vertical direction with the semiconductor substrate, wherein the first pattern and the second pattern are A semiconductor device having an overlay monitoring pattern disposed in an area adjacent to each other. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.Claim 9 has been abandoned due to the setting registration fee. 제1항에 있어서,
상기 제2 모니터링 패턴은 상기 반도체 기판과 수평(horizontal) 방향으로 배열된 제3 패턴 및 상기 반도체 기판과 수직(vertical) 방향으로 배치된 제4 패턴을 포함하되, 상기 제3 패턴 및 제4 패턴은 서로 인접하는 영역에 배치된 오버레이 모니터링 패턴이 구비된 반도체 소자.The method of claim 1,
The second monitoring pattern may include a third pattern arranged in a horizontal direction with the semiconductor substrate and a fourth pattern disposed in a vertical direction with the semiconductor substrate, wherein the third pattern and the fourth pattern are A semiconductor device having an overlay monitoring pattern disposed in an area adjacent to each other. 셀 영역 및 스크라이브 레인 영역을 포함하는 반도체 기판의 셀 영역 상에 소자분리막을 형성하여 사선 방향으로 비스듬하게 활성 영역을 설정하는 단계;
상기 활성 영역을 설정하면서 상기 스크라이브 레인 영역 상에 라인 형상으로 상기 활성 영역과 동일한 선폭의 제1 모니터링 패턴들을 형성하는 단계;
상기 사선 방향으로 비스듬하게 형성된 활성 영역을 가로질러 뻗어 있는 게이트 라인을 형성하는 단계;
상기 스크라이브 레인 영역의 상기 제1 모니터링 패턴들 사이에 상기 제1 모니터링 패턴과 동일한 방향으로 상기 게이트 라인과 동일한 선폭의 제2 모니터링 패턴들을 형성하는 단계; 및
상기 제1 모니터링 패턴 또는 제2 모니터링 패턴의 좌측 공간 폭과 우측 공간 폭의 차이값을 2로 나누어 측정된 오버레이 값이 "0"인 경우에는 셀 영역에서의 정렬이 정상적으로 이루어진 것으로 설정하고, 오버레이 값이 "0"보다 큰 양수인 경우에는 우측으로 패턴의 위치가 벗어난 것이며, 오버레이 값이 "0"보다 작은 음수인 경우에는 패턴의 위치가 좌측으로 벗어난 것으로 검출하여 오버레이 장비에 피드백하는 단계를 포함하는 오버레이 모니터링 패턴을 이용한 반도체 소자의 정렬도 측정방법.Forming an isolation layer on the cell region of the semiconductor substrate including the cell region and the scribe lane region to set the active region obliquely in an oblique direction;
Forming first monitoring patterns having the same line width as the active area in a line shape on the scribe lane area while setting the active area;
Forming a gate line extending across the active region obliquely formed in the diagonal direction;
Forming second monitoring patterns having the same line width as the gate line in the same direction as the first monitoring pattern between the first monitoring patterns in the scribe lane area; And
When the overlay value measured by dividing the difference between the left space width and the right space width of the first monitoring pattern or the second monitoring pattern by 2 is "0", the alignment in the cell area is set as normal, and the overlay value is set. If the positive value is greater than "0", the pattern is out of position to the right. If the overlay value is less than "0", the overlay includes detecting the position of the pattern to the left and feeding back to the overlay equipment. Method for measuring the degree of alignment of semiconductor devices using a monitoring pattern. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.Claim 11 was abandoned upon payment of a setup registration fee. 제10항에 있어서,
상기 활성 영역은 반도체 기판의 수평 방향에 대하여 90도보다 작은 각도로 기울어지게 배열하게 형성하는 오버레이 모니터링 패턴을 이용한 반도체 소자의 정렬도 측정방법.The method of claim 10,
And measuring the alignment area of the semiconductor device using an overlay monitoring pattern formed to be inclined at an angle smaller than 90 degrees with respect to a horizontal direction of the semiconductor substrate. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.Claim 12 is abandoned in setting registration fee. 제10항에 있어서,
상기 활성 영역은 6F2 셀 레이아웃을 따라 배열하는 오버레이 모니터링 패턴을 이용한 반도체 소자의 정렬도 측정방법.The method of claim 10,
And measuring the alignment of the semiconductor device using an overlay monitoring pattern in which the active region is arranged along a 6F 2 cell layout. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.Claim 13 was abandoned upon payment of a registration fee. 제10항에 있어서,
상기 제1 모니터링 패턴은 상기 활성 영역과 동일한 선폭으로 형성하고, 상기 제1 모니터링 패턴 사이의 피치는 상기 활성 영역의 피치보다 2배 큰 피치로 배열하는 오버레이 모니터링 패턴을 이용한 반도체 소자의 정렬도 측정방법.The method of claim 10,
The first monitoring pattern is formed with the same line width as the active region, the pitch between the first monitoring pattern is a method of measuring the degree of alignment of the semiconductor device using an overlay monitoring pattern arranged in a pitch twice as large as the pitch of the active region. . 청구항 14은(는) 설정등록료 납부시 포기되었습니다.Claim 14 has been abandoned due to the setting registration fee. 제10항에 있어서,
상기 제2 모니터링 패턴은 상기 게이트 라인과 동일한 선폭으로 형성하고, 상기 제2 모니터링 패턴 사이의 피치는 상기 게이트 라인의 피치보다 2배 큰 피치로 배열하는 오버레이 모니터링 패턴을 이용한 반도체 소자의 정렬도 측정방법.The method of claim 10,
The second monitoring pattern is formed with the same line width as the gate line, the pitch between the second monitoring pattern is a method of measuring the degree of alignment of the semiconductor device using an overlay monitoring pattern arranged in a pitch two times larger than the pitch of the gate line. . 청구항 15은(는) 설정등록료 납부시 포기되었습니다.Claim 15 is abandoned in the setting registration fee payment. 제10항에 있어서,
상기 제1 모니터링 패턴은 상기 반도체 기판과 수평(horizontal) 방향으로 배열된 제1 패턴 및 상기 반도체 기판과 수직(vertical) 방향으로 배치된 제2 패턴을 포함하되, 상기 제1 패턴 및 제2 패턴은 서로 인접하는 영역에 배치하여 형성하는 오버레이 모니터링 패턴을 이용한 반도체 소자의 정렬도 측정방법.The method of claim 10,
The first monitoring pattern includes a first pattern arranged in a horizontal direction with the semiconductor substrate and a second pattern disposed in a vertical direction with the semiconductor substrate, wherein the first pattern and the second pattern are A method for measuring the degree of alignment of a semiconductor device using an overlay monitoring pattern formed by being disposed in areas adjacent to each other. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.Claim 16 has been abandoned due to the setting registration fee. 제10항에 있어서,
상기 제2 모니터링 패턴은 상기 반도체 기판과 수평(horizontal) 방향으로 배열된 제3 패턴 및 상기 반도체 기판과 수직(vertical) 방향으로 배치된 제4 패턴을 포함하되, 상기 제3 패턴 및 제4 패턴은 서로 인접하는 영역에 배치하여 형성하는 오버레이 모니터링 패턴을 이용한 반도체 소자의 정렬도 측정방법.The method of claim 10,
The second monitoring pattern may include a third pattern arranged in a horizontal direction with the semiconductor substrate and a fourth pattern disposed in a vertical direction with the semiconductor substrate, wherein the third pattern and the fourth pattern are A method for measuring the degree of alignment of a semiconductor device using an overlay monitoring pattern formed by being disposed in areas adjacent to each other. 삭제delete
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