KR101194784B1 - Overlay vernier of semiconductor device and method for forming the same - Google Patents

Overlay vernier of semiconductor device and method for forming the same Download PDF

Info

Publication number
KR101194784B1
KR101194784B1 KR1020060128621A KR20060128621A KR101194784B1 KR 101194784 B1 KR101194784 B1 KR 101194784B1 KR 1020060128621 A KR1020060128621 A KR 1020060128621A KR 20060128621 A KR20060128621 A KR 20060128621A KR 101194784 B1 KR101194784 B1 KR 101194784B1
Authority
KR
South Korea
Prior art keywords
pattern
vernier
semiconductor device
forming
rectangular
Prior art date
Application number
KR1020060128621A
Other languages
Korean (ko)
Other versions
KR20080055365A (en
Inventor
금경수
권기성
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020060128621A priority Critical patent/KR101194784B1/en
Publication of KR20080055365A publication Critical patent/KR20080055365A/en
Application granted granted Critical
Publication of KR101194784B1 publication Critical patent/KR101194784B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70483—Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
    • G03F7/70605—Workpiece metrology
    • G03F7/70616—Monitoring the printed patterns
    • G03F7/70633—Overlay, i.e. relative alignment between patterns printed by separate exposures in different layers, or in the same layer in multiple exposures or stitching
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70483—Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
    • G03F7/70605—Workpiece metrology
    • G03F7/70681—Metrology strategies
    • G03F7/70683—Mark designs
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F9/00—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically
    • G03F9/70—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically for microlithography
    • G03F9/7073—Alignment marks and their environment
    • G03F9/7076—Mark details, e.g. phase grating mark, temporary mark
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F9/00—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically
    • G03F9/70—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically for microlithography
    • G03F9/7073—Alignment marks and their environment
    • G03F9/708—Mark formation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Abstract

본 발명은 반도체 소자의 오버레이 버니어(Overlay Vernier) 및 그의 형성 방법에 관한 것으로, 모 버니어를 구성하는 사각형 패턴을 형성하는 공정에서 로딩 이펙트(Loading Effect)가 발생하여 사각형 패턴의 바닥 부분이 평탄화되지 못하고, 이에 따라 정렬 신호가 정상적으로 검출되지 않는 문제를 해결하기 위하여, 모 버니어를 구성하는 사각형 패턴을 슬릿 형태의 분할 패턴들로 형성하되, 각 분할 패턴들의 선폭 및 피치가 가운데를 기준으로 양측으로 갈수록 점차적으로 감소된 크기가 되도록 형성함으로써, 정렬 공정의 마진을 향상시키고 반도체 소장의 형성 공정 수율을 증가시킬 수 있는 발명에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an overlay vernier of a semiconductor device and a method of forming the same. In the process of forming a rectangular pattern constituting a parent vernier, a loading effect occurs to prevent the bottom portion of the rectangular pattern from being flattened. Accordingly, in order to solve the problem in which the alignment signal is not normally detected, the rectangular pattern constituting the parent vernier is formed of the slit-shaped divided patterns, and the line width and the pitch of each divided pattern gradually increase toward both sides with respect to the center. The present invention relates to an invention capable of improving the margin of the alignment process and increasing the yield of forming the semiconductor small intestine by forming a reduced size.

Description

반도체 소자의 오버레이 버니어 및 그의 형성 방법{OVERLAY VERNIER OF SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE SAME}Overlay vernier of a semiconductor device and a method of forming the same {OVERLAY VERNIER OF SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE SAME}

도 1은 종래 기술에 따른 반도체 소자의 오버레이 버니어 형성 방법을 나타낸 시뮬레이션 사진.1 is a simulation photograph showing a method of forming an overlay vernier of a semiconductor device according to the prior art.

도 2는 종래 기술에 따른 반도체 소자의 오버레이 버니어를 나타낸 평면 사진.Figure 2 is a planar photograph showing an overlay vernier of a semiconductor device according to the prior art.

도 3은 본 발명에 따른 반도체 소자의 오버레이 버니어 형성 방법을 도시한 평면도.3 is a plan view showing a method of forming an overlay vernier of a semiconductor device according to the present invention.

도 4는 본 발명에 따른 반도체 소자의 오버레이 버니어를 일부분을 확대하여 도시한 확대도.Figure 4 is an enlarged view showing a portion of the overlay vernier of the semiconductor device in accordance with the present invention.

도 5는 본 발명에 따른 반도체 소자의 오버레이 버니어를 나타낸 평면 사진.5 is a planar photograph showing an overlay vernier of a semiconductor device according to the present invention.

도 6은 '도 5'의 XX' 단면을 따른 정렬 신호 세기를 나타낸 그래프.FIG. 6 is a graph showing alignment signal strength along XX 'cross section of FIG. 5; FIG.

도 7은 '도 5'의 YY' 단면을 따른 정렬 신호 세기를 나타낸 그래프.FIG. 7 is a graph showing the intensity of alignment signals along YY 'cross-section of FIG. 5. FIG.

도 8은 본 발명에 따른 다른 실시예를 도시한 반도체 소자의 오버레이 버니어를 도시한 평면도. 8 is a plan view showing an overlay vernier of a semiconductor device, showing another embodiment according to the present invention;

본 발명은 반도체 소자의 오버레이 버니어(Overlay Vernier) 및 그의 형성 방법에 관한 것으로, 모 버니어를 구성하는 사각형 패턴을 형성하는 공정에서 로딩 이펙트(Loading Effect)가 발생하여 사각형 패턴의 바닥 부분이 평탄화되지 못하고, 이에 따라 정렬 신호가 정상적으로 검출되지 않는 문제를 해결하기 위하여, 모 버니어를 구성하는 사각형 패턴을 슬릿 형태의 분할 패턴들로 형성하되, 각 분할 패턴들의 선폭 및 피치가 가운데를 기준으로 양측을 갈수록 점차적으로 감소된 크기가 되도록 형성함으로써, 정렬 공정의 마진을 향상시키고 반도체 소장의 형성 공정 수율을 증가시킬 수 있는 발명에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an overlay vernier of a semiconductor device and a method of forming the same. In the process of forming a rectangular pattern constituting a parent vernier, a loading effect occurs to prevent the bottom portion of the rectangular pattern from being flattened. Accordingly, in order to solve the problem in which the alignment signal is not normally detected, the rectangular pattern constituting the parent vernier is formed into the slit-shaped divided patterns, and the line width and the pitch of each divided pattern gradually increase toward both sides with respect to the center. The present invention relates to an invention capable of improving the margin of the alignment process and increasing the yield of forming the semiconductor small intestine by forming a reduced size.

반도체 형성 공정에 있어서 반도체 기판 상부에 게이트를 형성하고 그 상부층에는 비트라인을 형성하고, 비트라인 상부층에는 캐패시터를 형성하고, 캐패시터 상부층에는 금속 배선을 형성한다.In the semiconductor forming process, a gate is formed over the semiconductor substrate, a bit line is formed over the upper layer, a capacitor is formed over the bit line upper layer, and a metal wiring is formed over the capacitor upper layer.

이와 같이 반도체 소자는 다수개의 층간 구조로 구비되며, 각 층간 구조물을 형성하기 위하여 하부층과의 중첩도를 측정하는 공정을 수행한다. 중첩도 측정을 위해서 반도체 기판의 스크라이브 레인(Scribe Lane) 영역에 오버레이 버니어를 형성한다. As described above, the semiconductor device includes a plurality of interlayer structures, and a process of measuring the degree of overlap with the lower layer is performed to form each interlayer structure. An overlay vernier is formed in the scribe lane area of the semiconductor substrate to measure the degree of overlap.

오버레이 버니어는 사각형 형태의 모 버니어 및 그 상부층에 구비되는 사각형 형태의 자버니어로 구비되며 모 버니어 및 자 버니어가 정렬된 정도를 측정하여 각층간 구조물이 정확하게 중첩되었는지 측정하는 역할을 수행한다.The overlay vernier is provided with a rectangular vernier and a rectangular vernier provided on the upper layer. The overlay vernier measures the degree of alignment of the parent vernier and the vernier vernier to determine whether the structures between the layers are accurately overlapped.

이때, 오버레이 버니어의 모 버니어는 반도체 기판의 하부층에 사각형 형태 로 패터닝하여 형성하는데, 사각형 형태의 패턴을 형성하는 식각 공정에서 로딩 이펙트(Loading Effect)가 발생하여 모 버니어의 바닥 부분이 평탄화되지 못하고 "W" 형태로 형성되는 문제가 있다.At this time, the parent vernier of the overlay vernier is formed by patterning the rectangular layer on the lower layer of the semiconductor substrate. In the etching process of forming the rectangular pattern, a loading effect occurs and the bottom portion of the vernier cannot be flattened. There is a problem formed in the form of W ".

도 1은 종래 기술에 따른 반도체 소자의 오버레이 버니어 형성 방법을 나타낸 시뮬레이션 사진이다.1 is a simulation photograph showing a method of forming an overlay vernier of a semiconductor device according to the prior art.

도 1을 참조하면, 모 버니어를 형성하기 위하여 하부층을 식각하는 공정을 수행한다. 이때, 식각 가스는 양의 전하를 갖는 플라즈마 이온 상태로 만들고, 하부층에는 음의 전하를 인가하여 식각 공정을 수행하는 것이 바람직하다.Referring to FIG. 1, a process of etching the lower layer is performed to form a parent vernier. In this case, the etching gas is preferably in a plasma ion state having a positive charge, and a negative charge is applied to the lower layer to perform the etching process.

여기서, 플라즈마 가스를 양의 전하로 사용하는 이유는 양의 전하 크기가 크고 에너지도 크므로 식각 효과가 크게 나타나기 때문이다. 그런데 식각 공정이 진행되면 모 버니어의 바닥 부분에는 양의 전하가 인가되고, 모 버니어의 모서리부분으로 음의 전하가 몰리는 현상이 발생한다. The reason why the plasma gas is used as the positive charge is that the etching effect is large because the magnitude of the positive charge is large and the energy is large. However, when the etching process proceeds, a positive charge is applied to the bottom portion of the parent vernier, and a negative charge is driven to the corner of the parent vernier.

따라서, 사각형 패턴의 모 버니어의 경우 바닥부분은 점차 식각 효과가 점차 감소되고 모서리 부분은 더 깊게 식각되어 바닥부분의 전체적인 모양이 "W" 자 모양으로 형성된다.Therefore, in the case of the square pattern of the mo vernier, the bottom portion is gradually reduced the etching effect and the edge portion is etched deeper to form the overall shape of the bottom portion "W" shape.

도 2는 종래 기술에 따른 반도체 소자의 오버레이 버니어를 나타낸 평면 사진이다.2 is a planar photograph showing an overlay vernier of a semiconductor device according to the prior art.

도 2를 참조하면, 모 버니어의 바닥 부분이 평탄화되지 못하고 비정상적으로 형성된 것을 볼 수 있다.2, it can be seen that the bottom portion of the parent vernier is not flattened and is abnormally formed.

상술한 바와 같이, 오버레이 버니어의 모 버니어를 형성하는 데 있어 로딩 이펙트의 영향으로 모 버니어의 바닥 부분이 비정상적으로 형성되는 문제가 있다. 모 버니어의 바닥 부분이 평탄화되지 못하면 후속의 공정을 진행하면서 중첩도를 측정하기 위하여 중첩 신호를 모 버니어에 반사시키는데 이 과정에서 정상적인 신호가 검출되지 못하는 문제가 발생한다. 따라서, 중첩도를 정확하게 측정하지 못하게 되므로 반도체 소자의 형성 수율이 감소되고 불량 발생의 위험이 높아지게 된다.As described above, there is a problem that the bottom portion of the mother vernier is abnormally formed under the influence of the loading effect in forming the mother vernier of the overlay vernier. If the bottom part of the parent vernier is not flattened, the superimposition signal is reflected on the parent vernier in order to measure the degree of overlap while the subsequent process proceeds. In this process, a normal signal cannot be detected. Therefore, since the degree of overlap cannot be accurately measured, the yield of formation of the semiconductor device is reduced and the risk of defects is increased.

상기한 종래기술의 문제점을 해결하기 위하여, 본 발명은 모 버니어를 구성하는 사각형 패턴을 슬릿 형태의 분할 패턴들로 형성하되, 각 분할 패턴들의 선폭 및 피치가 가운데를 기준으로 양측을 갈수록 점차적으로 감소된 크기가 되도록 형성함으로써, 반도체 소자의 형성 공정에 있어서 층간 중첩도를 향상시키고 정렬 공정의 마진을 향상시킴으로써, 반도체 소장의 형성 공정 수율을 증가시키고 신뢰성을 향상시킬 수 있는 오버레이 버니어 및 그의 형성 방법을 제공하는 것을 그 목적으로 한다.In order to solve the above problems of the prior art, the present invention forms a rectangular pattern constituting the parent vernier into the slit-shaped divided patterns, the line width and pitch of each divided pattern gradually decreases toward both sides with respect to the center The overlay vernier and its formation method which can increase the yield of the semiconductor small-formation process and improve the reliability by improving the interlayer overlapping degree and improving the margin of the alignment process in the formation process of a semiconductor element by forming so that it may become the size which was made into the said size can be carried out. Its purpose is to provide.

이상의 목적을 달성하기 위한 본 발명의 반도체 소자의 오버레이 버니어는The overlay vernier of the semiconductor device of the present invention for achieving the above object is

적어도 하나 이상의 사각형 패턴으로 구비되는 모 버니어 및Mor vernier is provided with at least one rectangular pattern and

상기 사각형 패턴의 내부에는 상기 사각형 패턴의 장축 방향과 평행한 방향으로 배열된 슬릿 형태의 분할 패턴을 구비하되, 상기 분할 패턴은 상기 사각형 패턴의 중심으로부터 양측으로 갈수록 상기 분할 패턴의 선폭 및 피치가 점차적으로 감소된 형태로 구비하는 것을 특징으로 한다.The rectangular pattern has a slit-shaped split pattern arranged in a direction parallel to the long axis direction of the square pattern, wherein the split pattern has a line width and pitch of the divided pattern gradually increasing from the center of the square pattern to both sides. It characterized in that provided in a reduced form.

여기서, 상기 분할 패턴의 선폭은 1 ~ 5㎛ 인 것을 특징으로 하고, 상기 분할 패턴의 피치는 1 ~ 3㎛ 인 것을 특징으로 하고, 상기 모 버니어는 단일 사각형으로 구비되는 박스 형태(Box Type)인 것을 특징으로 하고, 상기 모 버니어는 4개의 직사각형들이 사각형 모양으로 배열되어 구비되는 바 형태(Bar Type)인 것을 특징으로 하고, 상기 모 버니어는 일 방향으로 구비되는 직사각형 쌍이 적어도 2개 이상 모여서 구비되는 제 1 사각형군 및 상기 제 1 사각형군의 일측면에 상기 제 1 사각형 군이 90° 회전된 형태로 구비되는 제 2 사각형군을 포함하되, 적어도 하나 이상의 제 1 및 제 2 사각형군이 모여서 구비되는 AIM(Application Interpreted Model) 형태인 것을 특징으로 한다.Here, the line width of the divided pattern is characterized in that 1 ~ 5㎛, The pitch of the divided pattern is characterized in that 1 ~ 3㎛, The vernier is a box type (Box Type) is provided in a single rectangle The parent vernier is characterized in that the bar type (Bar Type) is provided in which four rectangles are arranged in a rectangular shape, the parent vernier is provided with at least two or more rectangular pairs provided in one direction A first rectangular group and a second rectangular group provided on one side of the first rectangular group in a form in which the first rectangular group is rotated by 90 °, wherein at least one first and second rectangular groups are gathered and provided Characterized in that it is in the form of AIM (Application Interpreted Model).

아울러, 상기 반도체 소자의 오버레이 버니어를 형성하는 방법은 반도체 기판의 오버레이 버니어 영역 상부에 피식각층을 형성하는 단계와,In addition, the method of forming an overlay vernier of the semiconductor device comprises the steps of forming an etched layer on the overlay vernier region of the semiconductor substrate;

상기 피식각층 상부에 적어도 하나 이상의 사각형 패턴으로 구비되는 모 버니어를 정의하는 감광막 패턴을 형성하되, 상기 사각형 패턴의 내부는 상기 사각형 패턴의 장축 방향과 평행한 방향으로 배열된 슬릿 형태의 분할 패턴이 구비되고, 상기 분할 패턴은 상기 사각형 패턴의 중심으로부터 양측으로 갈수록 상기 분할 패턴의 선폭 및 피치가 점차적으로 좁아지는 형태의 감광막 패턴을 형성하는 단계와,A photoresist pattern defining a parent vernier is formed on the etched layer in at least one square pattern, and the inside of the square pattern includes a slit-shaped split pattern arranged in a direction parallel to the long axis direction of the square pattern. The dividing pattern may be formed by forming a photoresist pattern having a form in which a line width and a pitch of the dividing pattern are gradually narrowed toward both sides from the center of the rectangular pattern;

상기 감광막 패턴을 마스크로 상기 피식각층을 식각하여 모 버니어를 형성하는 단계 및Etching the etched layer using the photoresist pattern as a mask to form a parent vernier; and

상기 감광막 패턴을 제거하는 단계를 포함하는 것을 특징으로 한다.It characterized in that it comprises the step of removing the photosensitive film pattern.

여기서, 상기 분할 패턴의 선폭은 1 ~ 5㎛ 인 것을 특징으로 하고, 상기 분할 패턴의 피치는 1 ~ 3㎛ 인 것을 특징으로 한다.Here, the line width of the divided pattern is characterized in that 1 ~ 5㎛, the pitch of the divided pattern is characterized in that 1 ~ 3㎛.

이하, 첨부된 도면을 참고로 하여 본 발명에 따른 반도체 소자의 오버레이 버니어 및 그의 형성 방법에 관하여 상세히 설명하면 다음과 같다.Hereinafter, an overlay vernier of a semiconductor device and a method of forming the same according to the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명에 따른 반도체 소자의 오버레이 버니어 형성 방법을 도시한 평면도로, 반도체 기판 상부에 오버레이 버니어를 정의하는 감광막 패턴이 도시되어 있다. 3 is a plan view illustrating a method of forming an overlay vernier of a semiconductor device according to the present invention, in which a photoresist pattern defining an overlay vernier is formed on a semiconductor substrate.

도 3을 참조하면, 반도체 기판(100)의 오버레이 버니어 형성 영역에 피식각층(미도시)을 형성한 후 그 상부에 감광막을 형성한다.Referring to FIG. 3, an etched layer (not shown) is formed in the overlay vernier formation region of the semiconductor substrate 100, and then a photoresist film is formed thereon.

다음에는, 4개의 직사각형 패턴이 사각형 모양이 되도록 배열되어 오버레이 버니어의 모 버니어(130)를 정의하는 마스크를 이용하여 감광막에 노광 및 현상 공정을 수행한다. Next, four rectangular patterns are arranged to have a rectangular shape to perform exposure and development processes on the photosensitive film using a mask defining the parent vernier 130 of the overlay vernier.

그 다음에는, 노광 및 현상 공정으로 형성된 감광막 패턴(120)을 이용하여 모 버니어(130)를 형성하는 후속 공정을 수행하는데, 모 버니어(130)을 구성하는 직사각형 패턴에 로딩 이펙트(Loading Effect)가 발생하여 식각 공정이 불균일하게 수행될 수 있으므로, 오버레이 버니어의 모 버니어(130)를 정의하는 마스크 제작시 각각의 직사각형 패턴에 서로 다른 선폭을 갖는 슬릿 형태의 분할 패턴들을 삽입하여 형성하는 것이 바람직하다.Subsequently, a subsequent process of forming the parent vernier 130 using the photosensitive film pattern 120 formed by the exposure and development process is performed, and a loading effect is applied to the rectangular pattern constituting the parent vernier 130. Since the etching process may occur unevenly, it is preferable to insert and form the slit-shaped partition patterns having different line widths in each rectangular pattern when manufacturing the mask defining the parent vernier 130 of the overlay vernier.

그 다음에는, 상기 노광 및 현상 공정으로 형성한 감광막 패턴(120)을 이용하여 피식각층을 식각한다. Subsequently, the etched layer is etched using the photosensitive film pattern 120 formed by the exposure and development processes.

여기서, 모 버니어(130)를 구성하는 직사각형 내의 분할 패턴들을 살펴보기 위하여 ⓐ 영역을 확대하여 도시하면 다음과 같이 도시된다. Here, an enlarged area ⓐ is shown as follows to examine the division patterns in the rectangle constituting the parent vernier 130.

도 4는 본 발명에 따른 반도체 소자의 오버레이 버니어를 일부분을 확대하여 도시한 확대 도이며, '도 3'의 ⓐ 영역을 확대한 것이다.FIG. 4 is an enlarged view of a portion of the overlay vernier of the semiconductor device according to the present invention, and is enlarged in area ⓐ of FIG. 3.

도 4를 참조하면, 직사각형 패턴의 길이(장축) 방향에 대한 중심을 기준으로 양측으로 갈수록 슬릿의 선폭이 점차적으로 감소하는 분할 패턴(140)들이 구비되어 있다. Referring to FIG. 4, divided patterns 140 are provided in which the line width of the slit gradually decreases toward both sides with respect to the center of the length (long axis) direction of the rectangular pattern.

이때, 각 분할 패턴(140)의 선폭은 1 ~ 5㎛ 가 된다. 중심부에 위치한 분할 패턴(140)의 선폭이 5㎛ 이고, 양 에지부에 형성되는 분할 패턴(140)의 선폭은 1㎛가 된다. At this time, the line width of each division pattern 140 is 1-5 micrometers. The line width of the divided pattern 140 located at the center is 5 μm, and the line width of the divided pattern 140 formed at both edge portions is 1 μm.

또한, 각 분할 패턴(140)의 피치도 1 ~ 3㎛ 로 중심부에서부터 점차적으로 감소하는 형태로 배열된다.In addition, the pitch of each divided pattern 140 is also arranged in the form of gradually decreasing from the center to 1 ~ 3㎛.

상술한 바와 같이 모 버니어 내부에 분할 패턴을 형성하면, 모 버니어 형성을 위한 식각 공정 시 사각형 패턴의 에지부와 중심부가 식각되는 정도가 서로 다르게 나타나는 로딩 이펙트(Loading Effect)의 영향을 최소화시킬 수 있다. As described above, when the split pattern is formed inside the parent vernier, the effect of the loading effect in which the edges and the center of the square pattern are etched differently during the etching process for forming the parent vernier can be minimized. .

로딩 이펙트(Loading Effect)는 사각형 패턴의 에지 부분에서 식각이 활발하게 일어나므로 사각형 패턴의 에지부에 형성되는 분할 패턴의 선폭을 좁게 하여 식각 속도를 상대적으로 감소시키고, 이와는 반대로 중심부에 형성되는 분할 패턴의 선폭은 넓게 하여 식각 속도를 증가시킨다.Since the loading effect is actively etched at the edge part of the square pattern, the line width of the split pattern formed at the edge part of the square pattern is narrowed to decrease the etching speed relatively, and conversely, the split pattern formed at the center part. The line width of is widened to increase the etching speed.

따라서, 오버레이 버니어의 모 버니어 패턴 바닥 부분을 평탄화시킬 수 있다. 모 버니어 패턴의 바닥 부분이 평탄화되면 모 버니어에서 발생하는 정렬 신호의 세기가 일정하게 나타난다.Therefore, the bottom portion of the parent vernier pattern of the overlay vernier can be flattened. When the bottom portion of the parent vernier pattern is flattened, the intensity of the alignment signal generated by the parent vernier appears constant.

도 5는 본 발명에 따른 반도체 소자의 오버레이 버니어를 나타낸 평면 사진으로, 본원 발명과 종래 기술의 차이를 비교하기 위하여 본 발명에 따른 분할 패턴을 포함하는 모 버니어 패턴과 종래 기술에 따른 모 버니어 패턴이 혼합된 형태의 모 버니어를 형성한 것이다.5 is a planar photograph showing an overlay vernier of a semiconductor device according to the present invention. In order to compare the difference between the present invention and the prior art, a vernier pattern including a division pattern according to the present invention and a vernier pattern according to the prior art are shown. It is a combination of the parent vernier of the mixed form.

도 6은 '도 5'의 XX' 단면을 따른 정렬 신호 세기를 나타낸 그래프이다.FIG. 6 is a graph illustrating the intensity of alignment signals along XX 'cross-section of FIG. 5.

도 6을 참조하면, 분할 패턴을 포함하는 모 버니어 패턴에 의해서 형성된 모 버니어 부분의 단면을 따라 정렬 신호의 세기를 측정한 것으로 모 버니어가 형성된 부분(ⓑ, ⓑ')에서 신호의 세기가 일정하게 나타나는 것을 알 수 있다.Referring to FIG. 6, the intensity of the alignment signal is measured along the cross section of the parent vernier portion formed by the parent vernier pattern including the split pattern. You can see that it appears.

도 7은 '도 5'의 YY' 단면을 따른 정렬 신호 세기를 나타낸 그래프이다.FIG. 7 is a graph showing the intensity of alignment signals along the cross-section 'YY' of FIG. 5.

도 7을 참조하면, 종래 기술에 따른 모 버니어 패턴을 형성한 부분에 대한 단면을 따라 정렬 신호의 세기를 측정한 것으로 모 버니어가 형성된 부분(ⓒ,ⓒ')에 신호의 세기가 "W" 자 모양으로 나타나므로 신호가 안정적으로 측정되지 않는다.Referring to FIG. 7, the intensity of the alignment signal is measured along the cross section of a portion of the conventional vernier pattern, and the intensity of the signal is formed in the portion ⓒ and ⓒ where the vernier is formed. As it appears, the signal is not measured reliably.

'도 6' 및 '도 7'에서 대비되는 바와 같이 분할 패턴을 포함하는 모 버니어는 정렬 공정의 효율을 향상시킬 수 있다.As contrasted in FIGS. 6 and 7, the vernier including the split pattern can improve the efficiency of the alignment process.

아울러, 분할 패턴을 포함하는 모 버니어는 사각형 패턴 하나로 구비되는 박스형(Box Type)의 모 버니어에도 적용할 수 있으며, 다수개의 사각형 패턴으로 구비되는 AIM(Application Interpreted Model) 형태의 모 버니어에도 적용 가능하다.In addition, the parent vernier including the split pattern may be applied to a box type parent vernier provided with one rectangular pattern, and may also be applied to a parent vernier of the AIM (Application Interpreted Model) type provided with a plurality of rectangular patterns. .

여기서, AIM(Application Interpreted Model) 형태의 모 버니어에 대해 설명하면 다음과 같다.Here, a description will be given of the parent vernier of the AIM (Application Interpreted Model) form.

도 8은 본 발명에 따른 다른 실시예를 도시한 반도체 소자의 오버레이 버니어를 도시한 평면도이다.8 is a plan view illustrating an overlay vernier of a semiconductor device in accordance with another embodiment of the present invention.

도 8을 참조하면, 일 방향으로 구비되는 직사각형 쌍(210)이 적어도 2개 이상 모여서 구비되는 제 1 사각형군(220)이 구비된다.Referring to FIG. 8, a first rectangular group 220 including at least two rectangular pairs 210 provided in one direction is provided.

다음에는, 제 1 사각형군(220)의 일측면에 제 1 사각형군(220)이 90° 회전된 형태로 구비되는 제 2 사각형군(230)이 구비된다.Next, a second quadrangle group 230 is provided on one side of the first quadrangle group 220 in a form in which the first quadrangle group 220 is rotated by 90 °.

그 다음에는, 제 1 및 제 2 사각형군(220, 230)의 하부에는 제 1 및 2 사각형군(220, 230)과 같은 사각형군이 서로 교번하여 구비된다. 이를 각각 제 3 및 제 4 사각형군(230a, 220a)이라 하면, 제 1 내지 제 4 사각형군(220, 230, 230a, 220a)이 모여서 하나의 큰 사각형 형태가 된다.Subsequently, a lower quadrangle group such as the first and second quadrangle groups 220 and 230 is provided alternately under the first and second quadrangle groups 220 and 230. When the third and fourth quadrangle groups 230a and 220a are respectively, the first to fourth quadrangle groups 220, 230, 230a and 220a are gathered into one large quadrangle shape.

이와 같이 큰 사각형 형태의 모 버니어를 AIM(Application Interpreted Model) 형 모 버니어(200)라 하며, 이때 각 사각형 군에 포함된 각각의 직사각형 쌍(210) 내부에 분할 패턴(240)들을 포함하고 있다. 따라서, 안정적인 정렬 신호를 나타낼 수 있다.Such a large rectangular vernier is called an AIM (Application Interpreted Model) type vernier 200, and includes split patterns 240 in each rectangular pair 210 included in each rectangular group. Thus, a stable alignment signal can be exhibited.

이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 오버레이 버니어및 그의 형성 방법은 오버레이 버니어의 모 버니어를 형성하는데 있어서, 모 버니어를 구성하는 사각형 패턴을 슬릿 형태의 분할 패턴들로 형성하되, 각 분할 패턴 들의 선폭이 가운데를 기준으로 양측을 갈수록 점차적으로 감소된 크기로 형성함으로써, 로딩 이펙트 문제를 해결하고, 정상적인 정렬 신호를 검출해 낼 수 있도록 한다. 따라서, 본 발명은 반도체 소자의 형성 공정에 있어서 층간 중첩도를 향상시키고 정렬 공정의 마진을 향상시킴으로써, 반도체 소장의 형성 공정 수율을 증가시키고 신뢰성을 향상시킬 수 있는 효과를 제공한다.As described above, in the overlay vernier and the method of forming the semiconductor device according to the present invention, in forming the parent vernier of the overlay vernier, the rectangular pattern constituting the parent vernier is formed of the divided patterns of the slit type, each division The line widths of the patterns are gradually reduced in size toward both sides of the center, thereby solving the loading effect problem and detecting a normal alignment signal. Accordingly, the present invention provides an effect of increasing the yield of the semiconductor small-formation process and improving reliability by improving the degree of overlap between the layers in the semiconductor device forming process and improving the margin of the alignment process.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.It will be apparent to those skilled in the art that various modifications, additions, and substitutions are possible, and that various modifications, additions and substitutions are possible, within the spirit and scope of the appended claims. As shown in Fig.

Claims (9)

적어도 하나 이상의 사각형 패턴으로 구비되는 모 버니어에 있어서,In the parent vernier is provided with at least one rectangular pattern, 상기 사각형 패턴의 내부에는 상기 사각형 패턴의 장축 방향과 평행한 방향으로 배열된 슬릿 형태의 분할 패턴을 구비하되, 상기 분할 패턴은 상기 사각형 패턴의 중심으로부터 양측으로 갈수록 상기 분할 패턴의 선폭 및 피치가 점차적으로 감소된 형태로 구비하는 것을 특징으로 하는 반도체 소자의 오버레이 버니어.The rectangular pattern has a slit-shaped split pattern arranged in a direction parallel to the long axis direction of the square pattern, wherein the split pattern has a line width and pitch of the divided pattern gradually increasing from the center of the square pattern to both sides. Overlay vernier of the semiconductor device, characterized in that provided in a reduced form. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee. 제 1 항에 있어서,The method of claim 1, 상기 분할 패턴의 선폭은 1 ~ 5㎛ 인 것을 특징으로 하는 반도체 소자의 오버레이 버니어.Overlay vernier of the semiconductor device, characterized in that the line width of the division pattern is 1 ~ 5㎛. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 has been abandoned due to the setting registration fee. 제 1 항에 있어서,The method of claim 1, 상기 분할 패턴의 피치는 1 ~ 3㎛ 인 것을 특징으로 하는 반도체 소자의 오버레이 버니어.The overlay vernier of the semiconductor device, characterized in that the pitch of the division pattern is 1 ~ 3㎛. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 has been abandoned due to the setting registration fee. 제 1 항에 있어서,The method of claim 1, 상기 모 버니어는 단일 사각형으로 구비되는 박스 형태(Box Type)인 것을 특징으로 하는 반도체 소자의 오버레이 버니어.The parent vernier overlay vernier of the semiconductor device, characterized in that the box (Box Type) provided in a single rectangle. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.Claim 5 was abandoned upon payment of a set-up fee. 상기 모 버니어는 4개의 직사각형들이 사각형 모양으로 배열되어 구비되는 바 형태(Bar Type)인 것을 특징으로 하는 반도체 소자의 오버레이 버니어.The parent vernier overlay vernier of the semiconductor device, characterized in that the bar type (Bar Type) is provided that is arranged in a rectangular shape of four rectangles. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.Claim 6 has been abandoned due to the setting registration fee. 제 1 항에 있어서,The method of claim 1, 상기 모 버니어는 일 방향으로 구비되는 직사각형 쌍이 적어도 2개 이상 모여서 구비되는 제 1 사각형군; 및 The parent vernier is a first rectangular group provided with at least two rectangular pairs provided in one direction; And 상기 제 1 사각형군의 일측면에 상기 제 1 사각형 군이 90° 회전된 형태로 구비되는 제 2 사각형군을 포함하되, 적어도 하나 이상의 제 1 및 제 2 사각형군이 모여서 구비되는 AIM(Application Interpreted Model) 형태인 것을 특징으로 하는 반도체 소자의 오버레이 버니어.AIM (Application Interpreted Model) is provided on one side of the first quadrangular group includes a second quadrangular group provided in a form in which the first quadrangular group is rotated 90 °, at least one first and second quadrangular groups Overlay vernier of the semiconductor device, characterized in that the () form. 반도체 기판의 오버레이 버니어 영역 상부에 피식각층을 형성하는 단계;Forming an etched layer over the overlay vernier region of the semiconductor substrate; 상기 피식각층 상부에 적어도 하나 이상의 사각형 패턴으로 구비되는 모 버니어를 정의하는 감광막 패턴을 형성하되, 상기 사각형 패턴의 내부는 상기 사각형 패턴의 장축 방향과 평행한 방향으로 배열된 슬릿 형태의 분할 패턴이 구비되고, 상기 분할 패턴은 상기 사각형 패턴의 중심으로부터 양측으로 갈수록 상기 분할 패턴의 선폭 및 피치가 점차적으로 좁아지는 형태의 감광막 패턴을 형성하는 단계;A photoresist pattern defining a parent vernier is formed on the etched layer in at least one square pattern, and the inside of the square pattern includes a slit-shaped split pattern arranged in a direction parallel to the long axis direction of the square pattern. The dividing pattern may be formed by forming a photosensitive film pattern having a line width and a pitch of the dividing pattern gradually narrowing toward both sides from the center of the rectangular pattern; 상기 감광막 패턴을 마스크로 상기 피식각층을 식각하여 모 버니어를 형성하는 단계; 및Etching the etched layer using the photoresist pattern as a mask to form a parent vernier; And 상기 감광막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 오버레이 버니어 형성 방법.And removing the photosensitive film pattern. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.Claim 8 was abandoned when the registration fee was paid. 제 7 항에 있어서,The method of claim 7, wherein 상기 분할 패턴의 선폭은 1 ~ 5㎛ 인 것을 특징으로 하는 반도체 소자의 오버레이 버니어 형성 방법.Line width of the divided pattern is 1 ~ 5㎛ line overlay vernier forming method of a semiconductor device. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.Claim 9 has been abandoned due to the setting registration fee. 제 7 항에 있어서,The method of claim 7, wherein 상기 분할 패턴의 피치는 1 ~ 3㎛ 인 것을 특징으로 하는 반도체 소자의 오버레이 버니어 형성 방법.The pitch of the division pattern is 1 to 3㎛ pitch overlay vernier forming method of a semiconductor device.
KR1020060128621A 2006-12-15 2006-12-15 Overlay vernier of semiconductor device and method for forming the same KR101194784B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060128621A KR101194784B1 (en) 2006-12-15 2006-12-15 Overlay vernier of semiconductor device and method for forming the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060128621A KR101194784B1 (en) 2006-12-15 2006-12-15 Overlay vernier of semiconductor device and method for forming the same

Publications (2)

Publication Number Publication Date
KR20080055365A KR20080055365A (en) 2008-06-19
KR101194784B1 true KR101194784B1 (en) 2012-10-26

Family

ID=39802202

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060128621A KR101194784B1 (en) 2006-12-15 2006-12-15 Overlay vernier of semiconductor device and method for forming the same

Country Status (1)

Country Link
KR (1) KR101194784B1 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9709903B2 (en) * 2011-11-01 2017-07-18 Kla-Tencor Corporation Overlay target geometry for measuring multiple pitches

Also Published As

Publication number Publication date
KR20080055365A (en) 2008-06-19

Similar Documents

Publication Publication Date Title
TWI730050B (en) Overlay mark and method for evaluating stability of semiconductor manufacturing process
KR100787941B1 (en) Photomask with overlay mark and methods of fabricating semiconductor device
KR100519252B1 (en) Overlay mark, method for forming overlay mark and mearsurement method for overlay
JP3970546B2 (en) Semiconductor device and manufacturing method of semiconductor device
JP2001093820A (en) Mark, alignment mark, alignment discrepnacy measurement mark and semiconductor wafer
US6498401B2 (en) Alignment mark set and method of measuring alignment accuracy
KR101215645B1 (en) Overlay vernier mask pattern, methof for fabricating the same, semicondcutor device having the overlay vernier pattern, and method of fabricating the semiconductor device
KR101194784B1 (en) Overlay vernier of semiconductor device and method for forming the same
US20080122124A1 (en) Overlay mark, method for forming the same and application thereof
JP4525067B2 (en) Misalignment detection mark
KR20110001804A (en) Method for measuring step variation of underlying layers using overlay vernier pattern
US20030044057A1 (en) Method of checking overlap accuracy of patterns on four stacked semiconductor layers
JPH10125751A (en) Overlay accuracy measuring pattern and method of measuring overlay accuracy
KR101185992B1 (en) Overlay monitoring pattern and the method measurement a alignment by using the same
US7684040B2 (en) Overlay mark and application thereof
JP4225358B2 (en) Semiconductor device and manufacturing method of semiconductor device
KR102617622B1 (en) Overlay mark, overlay measurement method and semiconductor device manufacturing method using the overlay mark
KR0172287B1 (en) Focusing measurement of exposure apparatus and reiteration accuracy by detecting mark
KR101076776B1 (en) Overlay vernier and method for measuring overlay using the same
JP3698843B2 (en) Photo mask
US6403978B1 (en) Test pattern for measuring variations of critical dimensions of wiring patterns formed in the fabrication of semiconductor devices
KR20070071657A (en) Method for forming overlay vernier of semiconductor device
JP2853471B2 (en) Method for manufacturing semiconductor integrated circuit device
KR101204918B1 (en) Overlay vernier of semiconductor device and method for forming semiconductor device using the same
KR101090468B1 (en) Photomask for forming contact hole and method of forming the contact hole using the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150921

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160923

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20171019

Year of fee payment: 6