KR101185426B1 - A mixed trimming method - Google Patents
A mixed trimming method Download PDFInfo
- Publication number
- KR101185426B1 KR101185426B1 KR1020107023257A KR20107023257A KR101185426B1 KR 101185426 B1 KR101185426 B1 KR 101185426B1 KR 1020107023257 A KR1020107023257 A KR 1020107023257A KR 20107023257 A KR20107023257 A KR 20107023257A KR 101185426 B1 KR101185426 B1 KR 101185426B1
- Authority
- KR
- South Korea
- Prior art keywords
- wafer
- trimming
- layer
- mechanical
- thickness
- Prior art date
Links
- 238000009966 trimming Methods 0.000 title claims abstract description 95
- 238000000034 method Methods 0.000 title claims abstract description 44
- 238000003754 machining Methods 0.000 claims abstract description 6
- 238000004519 manufacturing process Methods 0.000 claims description 12
- 239000000463 material Substances 0.000 claims description 12
- 238000005498 polishing Methods 0.000 claims description 8
- 238000003486 chemical etching Methods 0.000 claims description 5
- 238000005299 abrasion Methods 0.000 claims description 4
- 239000011165 3D composite Substances 0.000 claims description 3
- 238000001020 plasma etching Methods 0.000 claims description 3
- 239000002131 composite material Substances 0.000 claims description 2
- 230000008878 coupling Effects 0.000 claims 1
- 238000010168 coupling process Methods 0.000 claims 1
- 238000005859 coupling reaction Methods 0.000 claims 1
- 235000012431 wafers Nutrition 0.000 description 93
- 239000000758 substrate Substances 0.000 description 9
- 238000000227 grinding Methods 0.000 description 8
- 238000010438 heat treatment Methods 0.000 description 8
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 230000032798 delamination Effects 0.000 description 5
- 239000002245 particle Substances 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 238000005530 etching Methods 0.000 description 4
- 239000000126 substance Substances 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000000356 contaminant Substances 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000003628 erosive effect Effects 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000005411 Van der Waals force Methods 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 238000004026 adhesive bonding Methods 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 239000002671 adjuvant Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 239000011230 binding agent Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000003776 cleavage reaction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000002826 coolant Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- -1 for example Chemical compound 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 230000002787 reinforcement Effects 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 230000007017 scission Effects 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76256—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques using silicon etch back techniques, e.g. BESOI, ELTRAN
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
- Punching Or Piercing (AREA)
- Pressure Welding/Diffusion-Bonding (AREA)
- Drying Of Semiconductors (AREA)
- Weting (AREA)
Abstract
본 발명은 제2 웨이퍼(102)에 결합되는 제1 웨이퍼(101)를 포함하는 구조(100)를 트리밍하는 방법으로서, 상기 제1 웨이퍼(101)는 챔퍼된 모서리를 갖는, 트리밍 방법에 관한 것이다. 상기 방법은 상기 방법은, 상기 제1 웨이퍼에서의 미리 결정된 깊이(Pd 1)에 이르는 기계적 가공에 의해 수행되는 상기 제1 웨이퍼(200)의 모서리를 트리밍하는 제1 단계(S4)를 포함한다. 이러한 제1 트리밍 단계에 이어서, 상기 제1 웨이퍼의 적어도 잔여 두께에 대해 비기계적으로 트리밍하는 제2 단계(S5)가 후속된다.The present invention relates to a method of trimming a structure (100) comprising a first wafer (101) coupled to a second wafer (102), wherein the first wafer (101) has a chamfered edge. . The method includes a first step S4 of trimming an edge of the first wafer 200 which is performed by mechanical machining up to a predetermined depth Pd 1 in the first wafer. This first trimming step is followed by a second step S5 of non-mechanical trimming of at least the remaining thickness of the first wafer.
Description
본 발명은 지지체(support) 상에 적어도 하나의 층을 이동시킴(transfer)으로써 제조된 멀티층 반도체 구조들(기판들)(멀티층 반도체 웨이퍼들로도 명칭됨)을 제조하는 분야에 관한 것이다. 이동층(transferred layer)은 제2 웨이퍼(또는 지지체) 상에 제1 웨이퍼를 분자 결합(molecular bonding)함으로써 형성되며, 여기서 제1 웨이퍼는 일반적으로 결합 이후 박형화된다(thinned). 제1 웨이퍼는 일 부품(component) 또는 복수의 마이크로부품들(microcomponents)의 전체 또는 일부분을 포함할 수도 있는데, 이는 최종 지지체 상에 마이크로부품들로 이루어진 하나 이상의 층들을 이동시키는 것을 필요로 하는 3차원(3D) 집적(integration)에서도 마찬가지이고, 백라이트 이미징 장치들의 제조에서와 같이 회로 이동(circuit transfer)에서도 역시 마찬가지이다.The present invention relates to the field of manufacturing multi-layer semiconductor structures (substrates) (also referred to as multi-layer semiconductor wafers) fabricated by transferring at least one layer on a support. The transferred layer is formed by molecular bonding the first wafer on the second wafer (or support), where the first wafer is generally thinned after bonding. The first wafer may comprise all or part of a component or a plurality of microcomponents, which are three-dimensional, requiring moving one or more layers of microcomponents onto the final support. The same is true for (3D) integration, as in circuit transfer as in the manufacture of backlight imaging devices.
상기 이동층들 및 상기 지지체들을 형성하기 위해 사용되는 웨이퍼들의 모서리(edge)들은 일반적으로 챔퍼(chamfer)들 또는 에지 라운딩(edge rounding)들을 갖는데, 이러한 챔퍼들은 그것들의 조작을 용이하게 하는 역할 및, 그것들의 모서리들이 돌출될 경우 일어날 수 있는 모서리의 파손을 방지하는 역할을 하며, 그러한 파손은 웨이퍼 표면들을 오염시킬 수 있는 파티클의 원인이 된다. 상기 챔퍼들은 라운드진 형상 및/또는 베벨(bevel) 형상일 수 있다.Edges of the wafers used to form the moving layers and the supports generally have chamfers or edge roundings, which chamfers serve to facilitate their manipulation, and Their edges serve to prevent breakage of the edges that may occur if protruding, which causes particles that may contaminate the wafer surfaces. The chamfers may be rounded and / or beveled.
하지만, 그러한 챔퍼들의 존재는 그 둘레에서 지지체와 웨이퍼 간의 양호한 접촉을 방해한다. 결과적으로, 상기 이동층이 상기 지지체 기판에 결합되지 않거나 적절히 결합되지 않는 주변 구역(peripheral zone)이 존재한다. 이러한 이동층의 주변 구역은, 제어되지 않는 방식으로 부서질 수 있고 원치 않는 파편 또는 파티클로 상기 구조를 오염시킬 수 있기 때문에, 제거되어야 한다.However, the presence of such chamfers prevents good contact between the support and the wafer around it. As a result, there is a peripheral zone in which the moving layer is not bonded or properly bonded to the support substrate. The surrounding area of this moving bed must be removed because it can break in an uncontrolled manner and contaminate the structure with unwanted debris or particles.
따라서, 일단 웨이퍼가 지지체에 결합되고 필요에 따라 박형화된 후, 상기 이동층은 상기 챔퍼들이 연장되어 있는 상기 주변 영역을 제거하기 위해 트리밍된다(trimmed). 통상적으로 트리밍은 본래, 상기 이동층의 노출 표면으로부터 상기 지지체까지 기계적 가공 특히 연마(abrasion) 또는 그라인딩(grinding)에 의해 수행된다.Thus, once the wafer is bonded to the support and thinned as necessary, the moving layer is trimmed to remove the peripheral region from which the chamfers extend. Trimming is typically carried out inherently by mechanical machining, in particular by abrasion or grinding, from the exposed surface of the moving layer to the support.
하지만, 그러한 트리밍은 상기 이동층과 상기 지지체 간의 결합 계면(bonding interface)에서 그리고 상기 이동층에서 벗겨짐(peel-off) 문제들을 발생시킨다. 보다 정확하게는, 상기 결합 계면에서, 상기 벗겨짐 문제는 상기 층의 주변 부근의 특정 영역에서 상기 이동층의 박리(delamination)에 해당하며, 상기 박리는 거시적 벗겨짐(macro peel-off)으로 지칭될 수 있다. 챔퍼들이 존재하기 때문에 상기 층의 주변 부근에서 결합 에너지는 보다 작다. 결과적으로, 이러한 영역에서의 그라인딩은 지지체 기판과의 결합 계면에서 상기 층의 부분적인 분리(detachment)를 발생시킬 수 있다. 상기 분리는 상기 이동층이 부품들을 포함할 때 더 일어나기 쉽다. 상기 결합 계면을 강화하기 위해 결합 이후 통상적으로 수행되는 고온 어닐(high temperature anneal)들은 상기 이동층에 부품들이 있을 때 사용되지 않는데, 이는 상기 부품들이 그와 같은 어닐들의 고온을 견딜 수 없기 때문이다.However, such trimming causes peel-off problems at the bonding interface between the mobile layer and the support and at the mobile layer. More precisely, at the bonding interface, the peeling problem corresponds to the delamination of the mobile layer in a particular region near the periphery of the layer, which can be referred to as macro peel-off. . The binding energy is smaller near the periphery of the layer because of the chamfers present. As a result, grinding in this area can cause partial detachment of the layer at the bonding interface with the support substrate. The separation is more likely to occur when the moving layer comprises parts. High temperature anneals that are typically performed after bonding to reinforce the bonding interface are not used when there are parts in the moving bed because the parts cannot withstand the high temperatures of such annealing.
더욱이, 회로들, 접촉부들 및 특히 금속으로 형성된 영역들과 같은 부품들을 상기 층이 포함할 때, 그라인딩은 상기 이동층에 존재하는 부품들의 모티프(motif)들에서 박리를 일으킬 수 있는데, 상기 박리는 미시적 벗겨짐(micro peel-off)으로 지칭될 수 있다.Moreover, when the layer includes components such as circuits, contacts and especially regions formed of metal, grinding can cause delamination in the motifs of the components present in the moving layer, which delamination It may be referred to as micro peel-off.
이러한 거시적 그리고 미시적 벗겨짐 현상은 트리밍 단계 도중 상기 구조에서 가열(heating) 및/또는 기계적 응력(stress)이 특정 레벨을 넘어선 경우 일어난다. 상기 이동층의 트리밍을 수행하는 도중 이러한 레벨에 종종 도달하게 된다.This macro and micro peeling phenomenon occurs when heating and / or mechanical stress in the structure exceeds a certain level during the trimming step. This level is often reached during the trimming of the moving bed.
본 발명의 목적은 구조를 트리밍하는 방법을 제공함으로써 전술한 단점들을 해소하는 것이며, 상기 방법은, 제2 웨이퍼에 결합되는 제1 웨이퍼를 포함하는 구조를 트리밍하는 방법으로서, 상기 제1 웨이퍼는 챔퍼된 모서리를 가지며 부품들을 포함하는 트리밍 방법이며, 상기 제1 웨이퍼에서의 미리 결정된 깊이에 이르는 기계적 가공에 의해 수행되는 상기 제1 웨이퍼의 모서리를 트리밍하는 제1 단계; 및 상기 제1 단계에 후속하여, 상기 제1 웨이퍼의 적어도 잔여 두께에 대해 비기계적으로 트리밍하는 제2 단계;를 포함하며, 상기 제1 트리밍 단계는 하측 표면에 그루브들을 포함하는 그라인더에 의해 수행된다.It is an object of the present invention to solve the above-mentioned disadvantages by providing a method for trimming a structure, wherein the method is a method for trimming a structure comprising a first wafer coupled to a second wafer, the first wafer being a chamfer. CLAIMS 1. A method of trimming, comprising parts having rounded corners, the trimming method comprising: a first step of trimming an edge of the first wafer performed by mechanical machining to a predetermined depth in the first wafer; And a second step subsequent to the first step, non-mechanically trimming to at least the remaining thickness of the first wafer, wherein the first trimming step is performed by a grinder comprising grooves on the lower surface. .
따라서, 기계적 트리밍의 깊이를 제한하고, 적어도 부분적으로 비기계적인 즉, 웨이퍼 상에서의 기계적인 마찰만을 포함하지 않는 트리밍에 의해 그것을 완성함으로써, 거시적 및 미시적 벗겨짐 현상의 원인이 되는 가열 및/또는 응력이 제한된다. 또한, 제1 트리밍 단계 도중 하측 표면에 그루브들을 포함하는 그라인더를 사용함으로써, 제거된 물질의 배출 및 냉각액의 순환이 개선된다. 이에 의해 제1 트리밍 도중 가열 및/또는 응력이 또한 감소된다.Thus, by limiting the depth of mechanical trimming and completing it by trimming at least partially non-mechanical, i.e. not including only mechanical friction on the wafer, the heating and / or stresses that cause macroscopic and micro peeling phenomena are eliminated. Limited. In addition, by using a grinder comprising grooves on the lower surface during the first trimming step, the discharge of the removed material and the circulation of the coolant are improved. This also reduces the heating and / or stress during the first trimming.
본 발명의 일 관점에 따르면, 상기 제1 트리밍 단계 도중, 상기 제1 웨이퍼는 상기 제1 웨이퍼의 두께의 50%를 넘지 않는 깊이까지 가공된다. 상기 제1 트리밍 단계는, 그라인딩과 같이, 상기 제1 웨이퍼의 물질을 단지 기계적으로 마멸시키는 것에 의해 수행된다.According to one aspect of the invention, during the first trimming step, the first wafer is processed to a depth not exceeding 50% of the thickness of the first wafer. The first trimming step is performed by merely mechanically grinding the material of the first wafer, such as grinding.
본 발명의 다른 하나의 관점에 따르면, 상기 제1 및 제2 트리밍 단계들은 상기 챔퍼된 모서리가 연장되어 있는 폭과 적어도 동일한 폭에 대해 수행된다. 상기 제1 및 제2 트리밍 단계들은 2 mm 내지 8 mm의 범위에 속하는 폭에 대해, 바람직하게는 2 mm 내지 5 mm의 범위에 속하는 폭에 대해 수행될 수 있다.According to another aspect of the invention, the first and second trimming steps are performed for at least the same width as the chamfered edge extending. The first and second trimming steps may be performed for a width in the range of 2 mm to 8 mm, preferably for a width in the range of 2 mm to 5 mm.
상기 방법의 일 실시예에 따르면, 상기 제2 트리밍 단계는 화학적 에칭에 의해 수행된다.According to one embodiment of the method, the second trimming step is performed by chemical etching.
다른 일 실시예에 따르면, 상기 제2 트리밍 단계는 화학적 플라즈마 에칭에 의해 수행된다.According to another embodiment, the second trimming step is performed by chemical plasma etching.
또 다른 실시예에 따르면, 상기 제2 트리밍 단계는 화학적-기계적 연마(CMP)에 의해 수행된다.According to another embodiment, the second trimming step is performed by chemical-mechanical polishing (CMP).
또 다른 실시예에 따르면, 상기 제2 트리밍 단계는 상기 제1 트리밍 단계 이후 트리밍될 잔여 부분에 대한 균열(fracture) 또는 절단(breakage)에 의해 수행된다.According to another embodiment, the second trimming step is performed by fracture or breakage on the remaining part to be trimmed after the first trimming step.
본 발명은 또한, 3차원 합성 구조를 제조하는 방법으로서, 제1 웨이퍼의 일 표면에 일 층의 부품들을 제조하는 적어도 하나의 단계; 제2 웨이퍼에 상기 층의 부품들을 포함하는 상기 제1 웨이퍼의 상기 표면을 결합시키는 단계; 및 본 발명에 따른 트리밍 방법에 따라 적어도 상기 제1 웨이퍼를 트리밍하는 단계;를 포함하는, 3차원 합성 구조를 제조하는 방법을 제공한다.The invention also provides a method of manufacturing a three-dimensional composite structure, comprising: at least one step of manufacturing a layer of components on one surface of a first wafer; Bonding the surface of the first wafer including components of the layer to a second wafer; And trimming at least the first wafer according to the trimming method according to the present invention.
본 발명의 트리밍 방법을 사용하는 것은, 3차원 구조들이 두 개 이상의 웨이퍼들을 적층하는 것에 의해 제조될 수 있음을 의미하며, 웨이퍼들 사이의 결합 계면들(bonding interfaces) 그리고 부품 층들에서 박리(delamination)의 위험성을 최소화한다. 상기 부품 층들 중 하나는 이미지 센서들을 포함할 수 있다.Using the trimming method of the present invention means that three-dimensional structures can be fabricated by stacking two or more wafers, delamination at the bonding interfaces and component layers between the wafers. Minimize the risk. One of the component layers may include image sensors.
도 1a 내지 1e는 본 발명의 일 실시예에 따른 트리밍 방법에 대한 개략적인 도면들이다.
도 2는 도 1a 내지 1e에 도시된 방법 도중 수행되는 단계들의 흐름도이다.
도 3a 내지 3f는 본 발명의 트리밍 방법을 채택한 3차원 구조의 제조를 보이는 개략적인 도면들이다.
도 4는 도 3a 내지 3f에 도시된 3차원 구조의 제조 도중 수행되는 단계들의 흐름도이다.
도 5는 도 3d에 사용된 그라인더의 하부 표면을 도시한 도면이다.1A to 1E are schematic views illustrating a trimming method according to an embodiment of the present invention.
2 is a flow chart of the steps performed during the method shown in FIGS. 1A-1E.
3A to 3F are schematic views showing the manufacture of a three-dimensional structure employing the trimming method of the present invention.
4 is a flow chart of the steps performed during the fabrication of the three-dimensional structure shown in FIGS. 3A-3F.
FIG. 5 shows the bottom surface of the grinder used in FIG. 3D.
본 발명은, 분자 결합(molecular bonding)에 의해, 또는 애노딕 본딩(anodic bonding), 금속 결합(metallic bonding), 또는 접착제에 의한 결합과 같은 다른 유형의 결합에 의해 서로 조립된 적어도 두 개의 웨이퍼들을 포함하는 구조(structure)를 트리밍(trimming)하는 것에 대한 일반적인 적용이며, 이때 제1 웨이퍼에 부품들이 사전에 형성된 후, 지지체(support)를 구성하는 제2 웨이퍼에 제1 웨이퍼가 결합되는 것이 가능하다. 상기 웨이퍼들은 일반적으로 원형 외관을 가지며, 특히 100 mm, 200 mm, 또는 300 mm와 같이, 그 직경이 다를 수 있다. 여기서 사용되는 "부품들(components)" 이라는 용어는 웨이퍼 재질과 다르고, 결합 계면(bonding interface)을 강화하기 위해 통상적으로 사용되는 고온에 민감한 재질들로 제조되는 임의의 요소(element)를 의미한다. 이들 부품들은 전자 부품의 전체 또는 일부분 또는 복수의 전자 마이크로부품들(microcomponents)에 특히 대응하며, 예로써 고온에 노출될 경우 손상되거나 심지어 파괴될 수 있는 회로들 또는 접촉부들(contacts) 또는 활성층들(active layers)을 들 수 있다. 이들 부품들은 웨이퍼의 팽창 계수와 다른 팽창 계수를 가진 물질들로 제조되며, 고온에서 웨이퍼와 다른 팽창 정도를 일으키게 되는 구성들, 모티프들(motifs), 또는 층들에 대응될 수 있으며, 상기 다른 팽창 정도는 웨이퍼를 변형 및/또는 손상시킬 수 있다.The present invention is directed to at least two wafers assembled together by molecular bonding or by other types of bonding such as anodic bonding, metallic bonding, or adhesive bonding. It is a general application for trimming a structure comprising, wherein after the parts have been previously formed on the first wafer, it is possible for the first wafer to be bonded to the second wafer constituting the support. . The wafers generally have a circular appearance and may vary in diameter, in particular 100 mm, 200 mm, or 300 mm. The term "components" as used herein refers to any element that differs from the wafer material and is made of high temperature sensitive materials commonly used to reinforce the bonding interface. These components correspond in particular to all or a portion of the electronic component or to a plurality of electronic microcomponents, for example circuits or contacts or active layers which may be damaged or even destroyed when exposed to high temperatures. active layers). These components are made of materials with coefficients of expansion different from the coefficient of expansion of the wafer, and can correspond to configurations, motifs, or layers that cause a different degree of expansion from the wafer at high temperatures, the other degree of expansion May deform and / or damage the wafer.
즉, 상기 제1 웨이퍼가 그러한 부품들을 포함할 때, 그것은 결합(bonding) 이후 고온 어닐(high temperature anneal)을 거칠 수 없다. 결과적으로, 상기 웨이퍼들 간의 결합 에너지가 전형적으로 500 mJ/m2 내지 1 J/m2로 제한되며, 전술한 바와 같이, 이는 도출되는 구조로 하여금 기계적 트리밍 도중 거시적인 벗겨짐(macro peel-off)이라는 현상에 더욱 민감해지게 한다. 또한, 전술한 바와 같이, 상기 트리밍은 미시적인 벗겨짐(micro peel-off)을 발생시킬 수도 있으며, 이는 제1 웨이퍼에서 상기 부품들의 박리(delamination)에 대응한다(제1 웨이퍼에서 상기 부품들을 형성하는 하나 이상의 스택(stack)들의 분리).That is, when the first wafer includes such components, it cannot go through a high temperature anneal after bonding. As a result, the binding energy between the wafers is typically limited to 500 mJ / m 2 to 1 J / m 2 , which, as described above, causes the resulting structure to be macro peel-off during mechanical trimming. It is more sensitive to the phenomenon. In addition, as described above, the trimming may also cause micro peel-off, which corresponds to delamination of the components in the first wafer (which forms the components in the first wafer). Separation of one or more stacks).
보다 일반적으로, 본 발명은 고온 결합 어닐(high temperature bonding anneal)을 받을 수 없는 조립 구조들에 대한 특별한 적용에 관한 것이며, 이는 다른 팽창 계수들을 지닌 웨이퍼들의 조립체에 의해 형성되는 이종구조들(heterostructures)에서 일어나기도 한다(예로써, 실리콘-온(on)-사파이어, 실리콘-온-글래스 등). 그것은 보다 일반적인 실리콘-온-절연체(insulator)(SOI) 유형의 구조, 즉 두 개의 웨이퍼가 실리콘으로 구성되는 SOI 구조들에 적용될 수도 있다. 이런 유형의 구조를 위해, 본 발명은 10 ㎛ 이상의 두께를 갖거나 또는 다른 성질을 지닌 층들로 이루어진 스택(stack)을 포함하는 하나의 층을 구비한 구조들의 형성에 대한 특별한 적용이다. 실제로, 공지된 종래의 기술을 사용하여 상기 트리밍이 수행될 때 트리밍 단계 도중 상기 구조들이 손상되기 쉽다는 것이 관찰되었다.More generally, the present invention relates to a particular application for assembly structures that are not subject to high temperature bonding anneal, which is heterostructures formed by the assembly of wafers with different coefficients of expansion. (Eg, silicon-on-sapphire, silicon-on-glass, etc.). It may be applied to more general silicon-on-insulator (SOI) type structures, ie SOI structures in which two wafers are made of silicon. For this type of structure, the present invention is a special application to the formation of structures with one layer comprising a stack of layers having a thickness of 10 μm or more or of other properties. In fact, it has been observed that the structures are susceptible to damage during the trimming step when the trimming is performed using known conventional techniques.
그리하여, 본 발명은 두 단계 즉, 완전히 기계적이지만(예로써, 연마(grinding), 연삭(abrasion), 쉐이빙(shaving) 등) 제1 웨이퍼에서 미리 정해진 깊이로 제한되는 트리밍 동작(trimming action) 또는 가공(machning)으로 이루어진 제1 단계, 및 적어도 부분적으로는 비기계적인(nonmechanical) 수단, 즉 웨이퍼 상에서의 마찰 또는 기계적인 마모(wear) 만을 포함하지 않는 수단을 가지고 수행되는 제2의 트리밍 단계로 트리밍을 수행하는 것을 제공한다. 따라서, 거시적인(macro) 그리고 미시적인(micro) 벗겨짐 현상의 원인이 되는 가열 및/또는 응력들이 제한된다.Thus, the present invention is a two-stage, trimming action or processing that is completely mechanical (eg, grinding, abrasion, shaving, etc.) but limited to a predetermined depth on the first wafer. trimming to a first step consisting of machining, and to a second trimming step performed with at least partly nonmechanical means, ie, means that do not only include friction or mechanical wear on the wafer. To provide. Thus, the heating and / or stresses that cause macro and micro peeling are limited.
이하에서는 트리밍 방법에 대한 일 실시예가 도 1a 내지 1e 및 2를 참조하여 설명된다.Hereinafter, an embodiment of the trimming method will be described with reference to FIGS. 1A to 1E and 2.
도 1a에서 보여지는 바와 같이, 트리밍 대상의 구조(100)는 제1 웨이퍼(101)를 제2 웨이퍼(102)와 조립함으로써 형성되며, 이들 웨이퍼들은 예로써 실리콘으로 이루어진다. 여기 도시된 제1 및 제2 웨이퍼들(101, 102)은 동일한 직경을 갖는다. 하지만, 그것들은 다른 직경들을 가질 수도 있다. 여기서 설명되는 예에서, 조립체(assembly)는 당업자에게 잘 알려져 있는 기술인 분자 결합(molecular bonding)에 의해 수행된다. 분자 결합의 원리는 두 개의 표면을 직접적으로 접촉시키는 것(즉, 접착제, 왁스, 솔더 등의 특정 결합재를 사용하지 않음)에 기초함을 상기해야 한다. 그러한 동작은 결합 대상 표면들이 입자들 또는 오염물질들 없이 충분히 매끄러울 것 그리고 그것들이 접촉을 개시하도록 충분히 가깝게(전형적으로는 수 나노미터 이하의 거리) 이동할 것을 필요로 한다. 그런 상황들 하에서, 두 개의 표면들 사이의 인력들은 분자 결합(서로 결합될 두 개의 표면들의 원자들 또는 분자들 사이에 상호작용하는 전자들에 기인한 인력들(반데르 발스 힘들)의 총합에 의해 유도되는 결합)을 발생시키기에 충분히 커진다.As shown in FIG. 1A, the
두 개의 웨이퍼들 사이의 접착은 상기 부품들 및/또는 제1 웨이퍼를 손상시키지 않도록 저온에서 수행된다. 보다 정확하게는, 주위 온도에서 웨이퍼들을 접촉하도록 가져간 이후, 결합 강화 어닐(bonding reinforcement anneal)이 450 ℃에서 수행되며, 이보다 높은 온도의 경우에는 알루미늄 또는 구리와 같은 특정 금속들이 크리프(creep)를 일으키기 시작한다.Adhesion between two wafers is performed at low temperature so as not to damage the components and / or the first wafer. More precisely, after bringing the wafers into contact at ambient temperature, a bonding reinforcement anneal is performed at 450 ° C., at higher temperatures certain metals such as aluminum or copper begin to creep. do.
상기 두 개의 웨이퍼들을 접촉시키기 전에 그것들 중 하나에 옥사이드층(oxide layer) 유형의 추가적인 층(미도시)이 형성될 수 있다. 상기 제1 웨이퍼(101)는 한 층의 부품들(103)을 포함하며 모따진 모서리(chamfered edge), 즉 상부 챔퍼(104) 및 하부 챔퍼(105)를 포함하는 모서리를 포함한다. 도 1a에서, 웨이퍼들은 라운드진(rounded) 챔퍼들을 갖는다. 하지만, 상기 웨이퍼들은 베벨(bevel) 형상과 같은 다른 형상을 지닌 챔퍼들 또는 모서리 라운딩(edge rounding)들을 가질 수도 있다. 일반적으로, 상기 "모따진 모서리(chamfered edge)"라는 용어는 웨이퍼들의 둘레에서 그것들 간의 접촉이 약화되도록 릿지(ridge)들이 경사진(beveled) 웨이퍼 모서리를 의미한다.An additional layer of oxide layer type (not shown) may be formed on one of them before contacting the two wafers. The
상기 웨이퍼들(101, 102)은 분자 결합에 의해 서로 대향되게 조립되어 상기 구조(100)를 형성한다(S1 단계, 도 1b). 제1 웨이퍼(101)의 초기 두께에 따라, 그것은 미리 결정된 두께 e(예로써, 대략 10 ㎛)를 갖는 이동층(106, transferred layer)을 형성하도록 얇아질 수 있다(S2 단계, 도 1c). 상기 두께 e는 상기 모따진 모서리 위의 상기 층(또는 웨이퍼)의 상면과 하면 사이에서 측정된다. 이러한 박형화 단계(thinning step)는 트리밍 공정 이전에 수행된다. 하지만, 제1 웨이퍼의 박형화는 선택적이며 상기 제1 웨이퍼의 트리밍은 선행적인 박형화 단계를 수행함 없이 수행될 수 있다.The
다음으로, 상기 구조(100)의 트리밍이 수행되는데, 이 공정은 챔퍼(105)를 포함하는 층(106)의 환형부(annular portion)를 제거하는 것으로 주로 구성되며, 상기 챔퍼(104)는 상기 제1 웨이퍼(101)의 박형화 도중 제거되었다. 본 발명에 따르면, 트리밍은 상기 층(106)의 상면으로부터의 기계적인 작용(mechanical action) 또는 가공(machining)에 의해 수행되는 제1 트리밍 단계(모서리 연마)로부터 시작된다(S3 단계, 도 ld). 이러한 기계적인 작용은 상기 층의 물질을 기계적으로 닳게 하기에 적합한 그라인더(grinder) 또는 다른 어떤 툴(tool)에 의해 수행될 수 있다. 후퇴된 환형부의 폭 ld는 적어도 상기 챔퍼들이 연장된 폭에 대응한다. 100 mm, 200 mm, 및 300 mm의 직경을 가진 웨이퍼들에 대해, 상기 트리밍 폭 ld는 일반적으로 2 mm 내지 8 mm의 범위이며, 바람직하게는 2 mm 내지 5 mm의 범위이다.Next, trimming of the
상기 제1 트리밍 단계 도중, 상기 층(106)은 Pd 1에 해당하는 깊이로 침식되며, 이는 상기 층(106)의 두께 e보다는 작은 것이다. 보다 정확하게는, 상기 깊이 Pd 1는 상기 두께 e의 50 % 이하이다. 상기 이동층들은 일반적으로 대략 1 ㎛ 내지 15 ㎛의 범위에 있는 두께를 갖는다. 제1 단계 동안의 트리밍 깊이는 예로써, 15 ㎛의 두께를 가진 층에 대해 7 내지 8 ㎛의 오더(order)일 수 있다.During the first trimming step, the
기계적 가공의 깊이에 대한 이러한 제한은 상기 층에서 그리고 상기 층과 상기 제2 웨이퍼 간의 결합 계면에서 열 및/또는 응력들을 감소시킬 수 있다.This limitation on the depth of mechanical processing can reduce heat and / or stresses in the layer and at the bonding interface between the layer and the second wafer.
도 ld에서, 기판의 평면에 직교하는 트리밍된 층(106)의 측면이 개략적으로 보여지고 있다. 하지만, 사용된 그라인더의 유형에 따르면, 트리밍 측면의 프로파일(profile)은 전체적으로 직사각형이 아닌 다른 형상들을 가질 수 있으며, 이를테면 약간 내측으로 굽어진 형상일 수 있다. 특히, 그라인더 또는 트리밍 휠(wheel)에 이들 표면들 중 적어도 하나에 그루브(groove)들이 구비된 경우, 내측으로 굽어진 상기와 같은 측면들이 얻어진다. 그러한 그루브들은 트리밍 공정 도중 제거 물질의 배출 및 상기 휠에 또는 그것 가까이 제공된 액체(일반적으로 물)의 순환을 촉진할 수 있다. 이에 의해 상기 웨이퍼 모서리에서의 가열/응력이 제한되고 트리밍 품질이 더욱 개선될 수 있다. 상기 층(웨이퍼)의 트리밍된 측면이 직사각형에 가까운 프로파일을 갖지 않을 때, 제1 트리밍 단계에서의 상기 폭(이를테면 ld)은 적어도 상기 웨이퍼(또는 층)가 침식되는 폭에 대응된다(이후 트리밍 폭은 트리밍 도중 약간 감소될 수 있다).In FIG. Ld, the side of the trimmed
그리고 트리밍은, 적어도 부분적으로 비기계적인(non-mechanical), 즉 상기 층을 이루는 물질에 대한 툴의 기계적인 마멸 작용 또는 마찰 작용 만을 포함하는 것과는 다른 물질 제거 기술들을 사용하는, 제2 트리밍 단계에 의해 완성된다(S4 단계, 도 1e). 이러한 제2 트리밍 단계는 제1 트리밍 단계에서와 동일한 폭(ld)으로 그리고 적어도 상기 층(106)의 잔여 두께에 대응하는 깊이 Pd 2(즉, e - Pd 1)로 수행된다.And the trimming is performed in a second trimming step, using materials removal techniques other than at least partially non-mechanical, ie including only mechanical abrasion or frictional action of the tool on the layered material. Is completed (step S4, Fig. 1E). This second trimming step is performed at the same width ld as in the first trimming step and at a depth Pd 2 (ie e − Pd 1 ) corresponding at least to the remaining thickness of the
제2 트리밍 단계는 특히, 습식 에칭(wet etching)으로도 공지된 화학적 에칭(chemical etching)에 의해 수행될 수 있다. 화학적 에칭 용액은 침식 대상 물질의 함수로서 선택된다. 실리콘일 경우, 예로써, TMAH(tetramethylammonium hydroxide) 에칭 용액이 사용될 수 있다.The second trimming step can in particular be carried out by chemical etching, also known as wet etching. The chemical etch solution is selected as a function of the material to be eroded. In the case of silicon, for example, tetramethylammonium hydroxide (TMAH) etching solution may be used.
제2 트리밍 단계는 플라즈마 에칭(plasma etching) 또는 건식 에칭(dry etching)이라고도 불리우는 반응 이온 에칭(reactive ionic etching)을 사용하여 수행될 수도 있다. 이러한 에칭 기술은 당업자들에게 잘 알려진 것이다. 간략히 말해서, 그것은 이온화된 가스와 에칭 대상 웨이퍼(또는 층)의 표면 사이에 이온 충격(ionic bombardment) 및 화학 반응이 일어나는 이화학적(physico-chemical) 에칭 기술이다. 가스 원자들은 상기 층(또는 웨이퍼)의 원자들과 반응하여 새로운 휘발성 종(species)을 형성하며 그것은 펌프 장치에 의해 제거된다.The second trimming step may be performed using reactive ionic etching, also called plasma etching or dry etching. Such etching techniques are well known to those skilled in the art. In short, it is a physico-chemical etching technique in which ionic bombardment and chemical reactions occur between the ionized gas and the surface of the wafer (or layer) to be etched. Gas atoms react with atoms in the layer (or wafer) to form new volatile species, which are removed by a pump device.
제2 트리밍 단계는 화학적-기계적 연마(CMP: chemical-mechanical polishing)에 의해 수행될 수도 있으며, 이는 잘 알려진 연마 기술로서, 층의 표면을 화학적으로 침식할 수 있는 보조제(예로써 NH4OH) 및 상기 표면을 기계적으로 침식할 수 있는 연마 입자들(예로써 실리카 입자들)을 포함하는 연마 용액으로 구성되는 구조(fabric)를 채택한다. 전적으로 비기계적인 건식 및 습식 에칭 기술들과는 대조적으로, 화학적-기계적 연마는 단지 부분적으로 비기계적이지만, 그라인딩과 같은 전적으로 기계적인 트리밍과 비교하여 웨이퍼 상에서의 힘들 및 가열을 제한할 수 있다.The second trimming step may be carried out by chemical-mechanical polishing (CMP), which is a well known polishing technique which comprises an adjuvant (eg NH 4 OH) and which can chemically erode the surface of the layer and It adopts a fabric consisting of a polishing solution comprising abrasive particles (eg silica particles) that can mechanically erode the surface. In contrast to entirely non-mechanical dry and wet etching techniques, chemical-mechanical polishing is only partially non-mechanical, but can limit the forces and heating on the wafer as compared to wholly mechanical trimming such as grinding.
또 다른 실시예에 따르면, 제2 트리밍 단계는 제1 트리밍 단계 이후 트리밍될 잔여 부분에 대한 균열(fracture) 또는 절단(breakage)에 의해 수행될 수 있다. 이러한 잔여 부분의 균열은, 예로써 베어링 툴, 물 제트, 레이저 등을 사용하여, 잔여부에 압력 또는 절단력을 작용시킴으로써 수행될 수 있다.According to another embodiment, the second trimming step may be performed by fracture or breakage on the remaining part to be trimmed after the first trimming step. This cracking of the residual part can be performed by applying pressure or cutting force to the residual part, for example using a bearing tool, a water jet, a laser or the like.
본 발명의 트리밍 방법에 대한 비제한적 특정 분야는 3차원 구조의 제조에 관한 것이다.A non-limiting particular field of trimming methods of the present invention relates to the manufacture of three-dimensional structures.
이하에서는 도 3a 내지 3f 및 4를 참조하여 본 발명의 일 실시예에 따라 초기 기판(initial substrate)에 형성된 일 층의 마이크부품들을 지지체에 이동(tranfer)시킴으로써 3차원 구조를 제조하는 방법이 설명된다.Hereinafter, a method of manufacturing a three-dimensional structure by transferring a layer of microphone components formed on an initial substrate to a support according to an embodiment of the present invention will be described with reference to FIGS. 3A to 3F and 4. .
상기 3차원 구조를 제조하는 것은 그 모서리에 상부 챔퍼(206) 및 하부 챔퍼(205)를 가진 제1 웨이퍼(200)의 표면에 일련의 제1 마이크로부품들(204)을 형성하는 것으로 시작된다(도 3a, S1 단계). 여기서 설명되는 예에서, 제1 웨이퍼(200)는 멀티층 SOI 유형 구조로서, 실리콘으로 이루어진 기판(203)에 배치된 실리콘 층(201), 상기 층(201)과 상기 기판(203) 사이에 존재하는 매립된(buried) 옥사이드 층(202)(예로써 SiO2 층)을 포함한다. 상기 웨이퍼(200)는 대략 600 ㎛ 내지 900 ㎛ 범위의 두께를 갖는다. 직경이 200 mm(8 인치)인 웨이퍼에 대해, 표준 두께는 725 ㎛이다.Fabricating the three-dimensional structure begins with forming a series of
상기 마이크로부품들(204)은 마스크를 사용하는 포토리소그래피(photolithography)에 의해 형성되며, 상기 마스크는 제조될 마이크로부품들에 대응하는 모티프(motif)들의 형성을 위한 구역(zone)들을 정의할 수 있다.The
이후 마이크로부품들(204)을 포함하는 제1 웨이퍼(200)의 표면은 분자 결합에 의한 결합을 위해 제2 웨이퍼(300)의 일 표면과 밀접하게 접촉된다(S2 단계, 도 3b). 상기 웨이퍼(300)는 대략 725 ㎛의 두께를 갖는다. 제1 웨이퍼(200)와 같은 방식으로, 제2 웨이퍼(300)의 모서리는 상부 챔퍼(301) 및 하부 챔퍼(302)를 갖는다. 예로써 SiO2로 형성되는 옥사이드 층(207)이 마이크로부품들(204)을 포함하는 제1 웨이퍼(200)의 표면에 또한 형성된다. 여기 설명되는 예에서, 상기 제1 및 제2 웨이퍼들(200, 300)은 200 mm의 직경을 갖는다.Thereafter, the surface of the
결합 이후 그리고 도 3c에서 볼 수 있는 바와 같이, 마이크로부품들(204)의 층 위에 존재하는 제1 웨이퍼(200)의 일부분(여기서는, 기판 203)을 제거함으로써 상기 제1 웨이퍼(200)가 얇아진다(S3 단계). 상기 방법 중 이러한 단계에서, 매립층(202)은 오염물질, 파티클 등으로부터 상기 부품들을 보호하기 위해 잔류하는 것이 바람직하다. 제1 웨이퍼(200)의 박형화는 특히, 결합 표면으로부터 50 ㎛에 이르기까지는 상기 기판(203)에 대해 그라인딩 또는 화학적-기계적 연마(CMP)를 수행하는 단계와, 이어서, 예로써 TMAH 또는 KOH에 의한 에칭에 의해, 매립 옥사이드 층(202)에 이르기까지 화학적으로 침식하는 단계에 의해 수행될 수 있다. 상기 웨이퍼(200)에 원자 주입(atomic implantation)에 의해 사전 형성된 미약한 평면(a plane of weakness)을 따르는 분열(cleavage) 또는 균열(fracture)에 의해, 상기 박형화가 수행될 수도 있다. 유리하게는, 상기 매립된 절연층(202)은 잔여 웨이퍼(200)의 두께를 정의하는데 사용된다. 상기 박형화 단계 이후, 상기 웨이퍼(200)는 대략 10 ㎛의 두께를 갖는다. 다른 환경들에서, 그것의 두께는 1 ㎛ 내지 15 ㎛의 범위에 속할 수 있다.After bonding and as can be seen in FIG. 3C, the
이로써, 제2 웨이퍼(300) 그리고 제1 웨이퍼(200)의 잔여부에 의해 형성되는 합성 구조(500)가 얻어진다.This results in a
본 발명에 따르면, 상기 구조(500)를 기계적으로 트리밍하는 제1 단계가 수행되며, 이는 상기 웨이퍼(200)의 환형부(annualr portion)를 제거하는 것으로 이루어진다(S4 단계, 도 3d). 이러한 제1 트리밍 단계는 그라인더(400)를 사용하여 수행되며, 이때 상기 구조(500)는 회전판(미도시)에 고정된다. 도 5에서 볼 수 있는 바와 같이, 상기 그라인더(400)는 그루브들(410)의 존재로 인해 구조화된 하부 표면을 갖는다. 위에서 설명된 바와 같이, 그와 같이 구조화된 표면을 지닌 그라인더는 가열 및 응력을 제한할 수 있다. 명확하게는, 상기 트리밍은 그와 같은 구조의 표면들을 갖지 않은 그라인더에 의해 수행될 수도 있다.According to the present invention, a first step of mechanically trimming the
제1 트리밍 단계 도중, 상기 구조(200)는 대략 4 mm의 폭(ld) 및 대략 5 ㎛의 깊이(Pd 1)로 침식되는데, 이는 여기에서 설명되는 예에서 거시적 벗겨짐(macro peel-off) 및/또는 미시적 벗겨짐(micro peel-off)이 나타나는 것이 방지되도록 가열 및/또는 응력이 충분히 감소될 수 있음을 의미한다.During the first trimming step, the
이후 화학적 에칭(예로써 TMAH 용액을 사용함)에 의해 수행되는 비기계적인 제2 트리밍 단계에 의해 트리밍이 완성된다. 이러한 제2 트리밍 단계는 폭 ld 및 깊이 Pd 2로 수행되며, 여기서 깊이는 상기 층(201)의 잔여 두께 및 상기 제2 층(300)의 두께를 포함한다(S5 단계, 도 3e).The trimming is then completed by a second non-mechanical trimming step performed by chemical etching (eg using TMAH solution). This second trimming step is performed with a width ld and a depth Pd 2 , where the depth includes the remaining thickness of the
상기 구조(500)의 트리밍이 종료되면, 상기 층(202)을 제거한 후, 상기 층(201)의 노출 표면에 마이크로부품들(214)로 이루어진 제2 층이 형성된다(도 3f, S6 단계). 여기 설명되는 예에서, 상기 마이크로부품들(214)은 매립된 마이크로부품들(204)과 정렬되게 형성된다. 이러한 목적으로 포토리소그래피 마스크가 사용된다; 그것은 상기 마이크로부품들(204) 형성시 사용된 것과 유사하다.When the trimming of the
일 변형으로서, 상기 3차원 구조는 상기 층(201) 위에 층들을 적층하는 것, 즉 하나 이상의 추가적인 층들을 이동시키는 것에 의해 형성되며, 이때 각각의 추가적인 층은 바로 인접한 층(들)과 정렬된다. 본 발명의 2-단계 트리밍 방법은 각각의 이동층에 대해 수행된다. 또한, 추가적인 층을 각각 이동시키기 이전에, 조립을 용이하게 하고 (하측의 웨이퍼의 물질이 노출되므로) 후속의 화학적 침식으로부터 트리밍 구역들을 보호하기 위해, 옥사이드로 이루어진 층(예로써, TEOS(tetraethoxysilane)로 이루어진 층)을 노출된 층 상에 증착하는 것이 가능하다.As a variant, the three-dimensional structure is formed by stacking layers on the
특정 실시예에 따르면, 마이크로부품들로 이루어진 층들 중 하나는 특히 이미지 센서들을 포함할 수 있다.According to a particular embodiment, one of the layers of microparts may in particular comprise image sensors.
다른 실시예에 따르면, 상기 부품들은 제2 지지 웨이퍼(support wafer)가 상기 이동층을 구성하는 제1 웨이퍼와 조립되기 이전에 상기 제2 지지 웨이퍼에 미리 형성될 수 있다.According to another embodiment, the components may be pre-formed on the second support wafer before the second support wafer is assembled with the first wafer constituting the moving layer.
Claims (15)
상기 방법은,
상기 제1 웨이퍼(101)에서의 미리 결정된 깊이(Pd 1)에 이르는 기계적 가공에 의해 수행되는 상기 제1 웨이퍼(101)의 모서리를 트리밍하는 제1 단계; 및
상기 제1 단계에 후속하여, 상기 제1 웨이퍼의 적어도 잔여 두께에 대해 비기계적으로 트리밍하는 제2 단계;를 포함하며,
상기 제1 트리밍 단계는 하측 표면에 그루브들을 포함하는 그라인더에 의해 수행되는, 구조를 트리밍하는 방법.A method of trimming a structure 100 comprising a first wafer 101 coupled to a second wafer 102, the first wafer 101 having chamfered edges 104, 105 and parts 103. In the trimming method comprising
The method comprises:
A first step of trimming an edge of the first wafer (101) which is performed by mechanical machining to reach a predetermined depth ( Pd 1 ) in the first wafer (101); And
Subsequent to the first step, a second step of non-mechanically trimming at least the remaining thickness of the first wafer;
Wherein said first trimming step is performed by a grinder comprising grooves on the lower surface.
상기 제1 트리밍 단계는 상기 제1 웨이퍼(101) 물질에 대한 기계적 마멸에 의해서만 수행되는 것을 특징으로 하는, 구조를 트리밍하는 방법.The method of claim 1,
Wherein said first trimming step is performed only by mechanical abrasion of said first wafer (101) material.
상기 제1 트리밍 단계 도중, 가공되어지는 제1 웨이퍼(101)의 두께는 상기 제1 웨이퍼의 두께의 50% 이하인 것을 특징으로 하는, 구조를 트리밍하는 방법.The method of claim 1,
During the first trimming step, the thickness of the first wafer to be processed is 50% or less of the thickness of the first wafer.
상기 제1 및 제2 트리밍 단계들은 상기 챔퍼된 모서리가 연장되어 있는 폭(ld)에 대해 수행되는 것을 특징으로 하는, 구조를 트리밍하는 방법.The method of claim 1,
And said first and second trimming steps are carried out over a width ld at which said chamfered edge extends.
상기 제1 및 제2 트리밍 단계들은 2 mm 내지 8 mm의 범위에 속하는 폭(ld)에 대해 수행되는 것을 특징으로 하는, 구조를 트리밍하는 방법.The method of claim 4, wherein
Wherein the first and second trimming steps are performed for a width ld in the range of 2 mm to 8 mm.
상기 제2 트리밍 단계는 화학적 에칭에 의해 수행되는 것을 특징으로 하는, 구조를 트리밍하는 방법.The method of claim 1,
Wherein said second trimming step is performed by chemical etching.
상기 제2 트리밍 단계는 플라즈마 에칭에 의해 수행되는 것을 특징으로 하는, 구조를 트리밍하는 방법.The method of claim 1,
Wherein said second trimming step is performed by plasma etching.
상기 제2 트리밍 단계는 화학적-기계적 연마에 의해 수행되는 것을 특징으로 하는, 구조를 트리밍하는 방법.The method of claim 1,
Wherein said second trimming step is performed by chemical-mechanical polishing.
상기 제2 트리밍 단계는 상기 제1 트리밍 단계 이후 트리밍될 잔여 부분에 대한 균열(fracture) 또는 절단(breakage)에 의해 수행되는 것을 특징으로 하는, 구조를 트리밍하는 방법.The method of claim 1,
And wherein said second trimming step is performed by fracture or breakage of the remaining part to be trimmed after said first trimming step.
제1 웨이퍼(200)의 일 표면에 제1 층의 부품들(204)을 제조하는 적어도 하나의 단계;
제2 웨이퍼(300)에 상기 층의 부품들(204)을 포함하는 상기 제1 웨이퍼(200)의 상기 표면을 결합시키는 단계; 및
제1항 내지 제9항 중 어느 한 항에 따른 트리밍 방법에 따라 적어도 상기 제1 웨이퍼(200)를 트리밍하는 단계;를 포함하는, 3차원 합성 구조를 제조하는 방법.As a method of manufacturing the three-dimensional composite structure 500,
At least one step of manufacturing parts 204 of the first layer on one surface of the first wafer 200;
Coupling the surface of the first wafer (200) including components of the layer (204) to a second wafer (300); And
A method of manufacturing a three-dimensional composite structure, comprising: trimming at least the first wafer (200) according to the trimming method according to any one of the preceding claims.
상기 결합 단계 이후, 상기 제1 웨이퍼(200)를 박형화하는 단계를 포함하는 것을 특징으로 하는, 3차원 합성 구조를 제조하는 방법.The method of claim 10,
After the bonding step, thinning the first wafer (200).
상기 제1 층의 부품들을(204)을 포함하는 상기 표면 반대편의 상기 제1 웨이퍼(200) 표면에 제2 층의 마이크로부품들(214)을 제조하는 단계를 더 포함하는 것을 특징으로 하는, 3차원 합성 구조를 제조하는 방법.The method of claim 10,
Further comprising fabricating a second layer of microparts 214 on the surface of the first wafer 200 opposite the surface including the parts of the first layer 204. Method of manufacturing a dimensional composite structure.
상기 결합 단계 이전에, 상기 제1 층의 부품들(204)을 포함하는 상기 제1 웨이퍼(200) 표면에 옥사이드 층(207)을 형성하는 단계를 포함하는 것을 특징으로 하는, 3차원 합성 구조를 제조하는 방법.The method of claim 10,
Prior to the bonding step, forming an oxide layer 207 on the surface of the first wafer 200 including the components 204 of the first layer. How to make.
상기 제1 웨이퍼(200)는 SOI 유형의 구조인 것을 특징으로 하는, 3차원 합성 구조를 제조하는 방법.The method of claim 10,
Wherein the first wafer (200) is a SOI type structure.
적어도 상기 제1 층의 부품들(204)은 이미지 센서들을 포함하는 것을 특징으로 하는, 3차원 합성 구조를 제조하는 방법.The method of claim 10,
Wherein at least the components (204) of the first layer comprise image sensors.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR0855872A FR2935535B1 (en) | 2008-09-02 | 2008-09-02 | METHOD FOR JOINT DETOURING. |
| FR0855872 | 2008-09-02 | ||
| PCT/EP2009/059960 WO2010026006A1 (en) | 2008-09-02 | 2009-07-31 | A mixed trimming method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20110007138A KR20110007138A (en) | 2011-01-21 |
| KR101185426B1 true KR101185426B1 (en) | 2012-10-02 |
Family
ID=40521695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020107023257A KR101185426B1 (en) | 2008-09-02 | 2009-07-31 | A mixed trimming method |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US20110117691A1 (en) |
| EP (1) | EP2321842A1 (en) |
| JP (1) | JP2011523779A (en) |
| KR (1) | KR101185426B1 (en) |
| CN (1) | CN102017090A (en) |
| FR (1) | FR2935535B1 (en) |
| TW (1) | TW201027608A (en) |
| WO (1) | WO2010026006A1 (en) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2899594A1 (en) | 2006-04-10 | 2007-10-12 | Commissariat Energie Atomique | METHOD FOR ASSEMBLING SUBSTRATES WITH THERMAL TREATMENTS AT LOW TEMPERATURES |
| FR2935536B1 (en) | 2008-09-02 | 2010-09-24 | Soitec Silicon On Insulator | PROGRESSIVE DETOURING METHOD |
| FR2950734B1 (en) * | 2009-09-28 | 2011-12-09 | Soitec Silicon On Insulator | METHOD FOR BONDING AND TRANSFERRING A LAYER |
| FR2954585B1 (en) | 2009-12-23 | 2012-03-02 | Soitec Silicon Insulator Technologies | METHOD FOR MAKING A HETEROSTRUCTURE WITH MINIMIZATION OF STRESS |
| FR2957189B1 (en) | 2010-03-02 | 2012-04-27 | Soitec Silicon On Insulator | METHOD OF MAKING A MULTILAYER STRUCTURE WITH POST GRINDING. |
| FR2957716B1 (en) * | 2010-03-18 | 2012-10-05 | Soitec Silicon On Insulator | METHOD FOR FINISHING A SEMICONDUCTOR TYPE SUBSTRATE ON INSULATION |
| FR2961630B1 (en) | 2010-06-22 | 2013-03-29 | Soitec Silicon On Insulator Technologies | APPARATUS FOR MANUFACTURING SEMICONDUCTOR DEVICES |
| US8338266B2 (en) | 2010-08-11 | 2012-12-25 | Soitec | Method for molecular adhesion bonding at low pressure |
| FR2964193A1 (en) | 2010-08-24 | 2012-03-02 | Soitec Silicon On Insulator | METHOD FOR MEASURING ADHESION ENERGY, AND ASSOCIATED SUBSTRATES |
| FR2967295B1 (en) * | 2010-11-05 | 2013-01-11 | Soitec Silicon On Insulator | PROCESS FOR PROCESSING A MULTILAYER STRUCTURE |
| US8765578B2 (en) * | 2012-06-06 | 2014-07-01 | International Business Machines Corporation | Edge protection of bonded wafers during wafer thinning |
| US9064770B2 (en) * | 2012-07-17 | 2015-06-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods for minimizing edge peeling in the manufacturing of BSI chips |
| JP2014107448A (en) * | 2012-11-28 | 2014-06-09 | Nikon Corp | Laminated semiconductor device manufacturing method and laminated semiconductor manufacturing apparatus |
| US9721832B2 (en) * | 2013-03-15 | 2017-08-01 | Kulite Semiconductor Products, Inc. | Methods of fabricating silicon-on-insulator (SOI) semiconductor devices using blanket fusion bonding |
| FR3007576B1 (en) * | 2013-06-19 | 2015-07-10 | Soitec Silicon On Insulator | METHOD OF TRANSFERRING A LAYER OF CIRCUITS. |
| KR102632041B1 (en) * | 2015-09-04 | 2024-02-01 | 난양 테크놀러지컬 유니버시티 | How to encapsulate a substrate |
| CN105271108B (en) * | 2015-09-10 | 2017-08-04 | 武汉新芯集成电路制造有限公司 | A kind of bonding method of wafer |
| US10580823B2 (en) * | 2017-05-03 | 2020-03-03 | United Microelectronics Corp. | Wafer level packaging method |
| US10818488B2 (en) * | 2017-11-13 | 2020-10-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Wafer structure and trimming method thereof |
| CN110323178A (en) * | 2019-07-04 | 2019-10-11 | 长春长光圆辰微电子技术有限公司 | A kind of manufacturing process method in zero cavity of SOI wafer edge |
| US11482506B2 (en) * | 2020-03-31 | 2022-10-25 | Taiwan Semiconductor Manufacturing Company Limited | Edge-trimming methods for wafer bonding and dicing |
| JP7550018B2 (en) | 2020-10-28 | 2024-09-12 | 東京エレクトロン株式会社 | Processing method and processing system |
| CN112289694A (en) * | 2020-10-30 | 2021-01-29 | 长江存储科技有限责任公司 | Wafer bonding method |
| FR3120985B1 (en) * | 2021-03-19 | 2023-03-31 | Soitec Silicon On Insulator | Process for manufacturing a heterostructure |
| CN115579282B (en) * | 2022-11-04 | 2024-03-22 | 湖北三维半导体集成创新中心有限责任公司 | Wafer processing method |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10209093A (en) * | 1997-01-17 | 1998-08-07 | Shin Etsu Handotai Co Ltd | Forming method of laminated substrate |
| US20040121556A1 (en) * | 2002-12-19 | 2004-06-24 | Kim Sarah E. | Thinning techniques for wafer-to-wafer vertical stacks |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04263425A (en) * | 1991-02-18 | 1992-09-18 | Toshiba Corp | Grinding device for semiconductor substrate and method thereof |
| US5266511A (en) * | 1991-10-02 | 1993-11-30 | Fujitsu Limited | Process for manufacturing three dimensional IC's |
| JP3352129B2 (en) * | 1992-12-04 | 2002-12-03 | 株式会社東芝 | Semiconductor substrate manufacturing method |
| JPH0917984A (en) * | 1995-06-29 | 1997-01-17 | Sumitomo Sitix Corp | Bonded soi substrate manufacturing method |
| FR2748851B1 (en) * | 1996-05-15 | 1998-08-07 | Commissariat Energie Atomique | PROCESS FOR PRODUCING A THIN FILM OF SEMICONDUCTOR MATERIAL |
| JPH10223497A (en) * | 1997-01-31 | 1998-08-21 | Shin Etsu Handotai Co Ltd | Manufacture of laminated substrate |
| DE69917819T2 (en) * | 1998-02-04 | 2005-06-23 | Canon K.K. | SOI substrate |
| JP3635200B2 (en) * | 1998-06-04 | 2005-04-06 | 信越半導体株式会社 | Manufacturing method of SOI wafer |
| US6984571B1 (en) * | 1999-10-01 | 2006-01-10 | Ziptronix, Inc. | Three dimensional device integration method and integrated device |
| US6863774B2 (en) * | 2001-03-08 | 2005-03-08 | Raytech Innovative Solutions, Inc. | Polishing pad for use in chemical-mechanical planarization of semiconductor wafers and method of making same |
| US6717212B2 (en) * | 2001-06-12 | 2004-04-06 | Advanced Micro Devices, Inc. | Leaky, thermally conductive insulator material (LTCIM) in semiconductor-on-insulator (SOI) structure |
| FR2860842B1 (en) * | 2003-10-14 | 2007-11-02 | Tracit Technologies | PROCESS FOR PREPARING AND ASSEMBLING SUBSTRATES |
| CN2673568Y (en) * | 2004-01-09 | 2005-01-26 | 洛阳轴承集团有限公司 | Cup shaped water pumping abrasive wheel |
| JP4175650B2 (en) * | 2004-08-26 | 2008-11-05 | シャープ株式会社 | Manufacturing method of semiconductor device |
| JP4918229B2 (en) * | 2005-05-31 | 2012-04-18 | 信越半導体株式会社 | Manufacturing method of bonded wafer |
| JP5122731B2 (en) * | 2005-06-01 | 2013-01-16 | 信越半導体株式会社 | Manufacturing method of bonded wafer |
| JP2008073832A (en) * | 2006-09-19 | 2008-04-03 | Add:Kk | Grinding wheel for manufacturing thin wafer and grinding method |
-
2008
- 2008-09-02 FR FR0855872A patent/FR2935535B1/en not_active Expired - Fee Related
-
2009
- 2009-07-31 US US12/933,966 patent/US20110117691A1/en not_active Abandoned
- 2009-07-31 EP EP09811093A patent/EP2321842A1/en not_active Withdrawn
- 2009-07-31 CN CN2009801154790A patent/CN102017090A/en active Pending
- 2009-07-31 KR KR1020107023257A patent/KR101185426B1/en not_active IP Right Cessation
- 2009-07-31 JP JP2011510009A patent/JP2011523779A/en not_active Withdrawn
- 2009-07-31 WO PCT/EP2009/059960 patent/WO2010026006A1/en active Application Filing
- 2009-08-25 TW TW098128543A patent/TW201027608A/en unknown
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10209093A (en) * | 1997-01-17 | 1998-08-07 | Shin Etsu Handotai Co Ltd | Forming method of laminated substrate |
| US20040121556A1 (en) * | 2002-12-19 | 2004-06-24 | Kim Sarah E. | Thinning techniques for wafer-to-wafer vertical stacks |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2010026006A1 (en) | 2010-03-11 |
| KR20110007138A (en) | 2011-01-21 |
| EP2321842A1 (en) | 2011-05-18 |
| FR2935535B1 (en) | 2010-12-10 |
| TW201027608A (en) | 2010-07-16 |
| US20110117691A1 (en) | 2011-05-19 |
| FR2935535A1 (en) | 2010-03-05 |
| CN102017090A (en) | 2011-04-13 |
| JP2011523779A (en) | 2011-08-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101185426B1 (en) | A mixed trimming method | |
| JP5319764B2 (en) | Incremental trimming | |
| US8372728B2 (en) | Process for fabricating a multilayer structure with trimming using thermo-mechanical effects | |
| US8298916B2 (en) | Process for fabricating a multilayer structure with post-grinding trimming | |
| US8314007B2 (en) | Process for fabricating a heterostructure with minimized stress | |
| US7713369B2 (en) | Detachable substrate or detachable structure and method for the production thereof | |
| KR100789205B1 (en) | Production method for silicon wafer and soi wafer, and soi wafer | |
| TWI430362B (en) | Method for routing a chamfered substrate | |
| KR101487371B1 (en) | Method for Recycling a Substrate, Laminated Wafer Fabricating Method and Suitable Recycled Donor Substrate | |
| KR101238679B1 (en) | Method for molecular adhesion bonding at low pressure | |
| JP2011155261A (en) | Annealing method for carrying out annealing structure | |
| KR101910100B1 (en) | Method for manufacturing soi wafer | |
| WO2011134896A2 (en) | Trimming thinning | |
| JP4531694B2 (en) | Method for expanding the area of a useful layer of material that is transferred to a support | |
| US7811901B1 (en) | Method and edge region structure using co-implanted particles for layer transfer processes | |
| JP4368851B2 (en) | Method for flattening the profile of a useful material layer transferred to a support substrate |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |