KR101161178B1 - 전자 부품 및 전자 부품의 제조 방법 - Google Patents
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Abstract
전자 부품(100)은, 제1실리콘 산화물 레이어(106) 및 제1실리콘 질화물 레이어(108)를 포함하는 제1이층 스택(102); 제2실리콘 산화물 레이어(110) 및 제2실리콘 질화물 레이어(112)를 포함하는 제2이층 스택(104); 및 상이한 전기적 특성을 갖는 적어도 두 개의 상태 사이에서 전환될 수 있는 컨버터블(convertible) 구조(114);를 포함하고, 상기 컨버터블 구조(114)가 상기 제1이층 스택(102)과 상기 제2이층 스택(104) 사이에 배치된다.
Description
본 발명은 전자 부품에 관한 것이다.
또한, 본 발명은 전자 부품의 제조 방법에 관한 것이다.
비휘발성 메모리 분야에서는, 더욱 작은 크기로 플래시 메모리를 스케일링(scaling)하는 것이 상당한 문제가 되어 왔다. 이런 난관에 대응하는 기술로는 강유전체(ferroelectric), 자기(magnetic), 및 상변화(phase change) 메모리가 있다. 그 중에서 상변화 메모리가 플래시 메모리를 대체하는데 유망하며, DRAM과 같은 다른 유형의 메모리를 대체할 수 있는 특성을 보여준다. 상변화 메모리는 전자 분야에서 중요한 단계인 통합 메모리(unified memory)에 대한 가능한 해결책이 될 수 있다. 또한 OTP(on time programmable) 및 MTP(multiple times programmable) 메모리가 상변화 메모리에게 큰 기회를 제공하는 분야를 열어주고 있다.
상변화 메모리는 예컨대 칼코제나이드(chacogenide) 물질을 이용하는 가역 메모리 스위칭(reversible memory switching)에 기반을 두고 있다. 빠른 상전이(phase transition)를 겪는 이런 물질의 능력은 재기록할 수 있는(rewritable) 광학 매체(CD, DVD)의 개발을 이끌어 내었다. 결정화(crystallization) 메커니즘에 기초하여, 칼코제나이드 상변화 물질은 조성이 약간 다른 두 가지 종류로 구분될 수 있다. Ge2Sb2Te5와 같이 "핵형성이 지배적인(necleation dominated) 물질"인 GeTe-Sb2Te3 연결선(tie line)이 일반적으로 오보닉 통합 메모리(ovonic unified memory; OUM) 장치에 이용된다. 이런 개념에서는, 상변화 물질이 하부 저항 전극(bottom-resistive electrode)과 접촉하여 작은 부피의 상변화 물질까지 가역적으로 스위칭할 수 있다. 광학 저장 어플리케이션(CD-RW/DVD+RW)에서 알려진 "고속 성장 물질(Fast growth material)"은 적절한 상안전성(phase stability)을 가지면서 매우 빠른 스위칭(예컨대 10 ns)을 가능하게 한다.
따라서, 상변화 물질은 정보를 저장하는데 이용될 수 있다. 이런 물질의 작동 원리는 상변화에 있다. 결정질 상태(crystalline phase)에서는, 물질 구조 및 그 특성이 비정질 상태(amorphous phase)에 있는 물질 특성과 다르게 된다.
미국 공개 특허 US 2003/0075778 A1은 프로그램가능한(programmable) 저항 메모리 소자를 개시한다. 전도성 물질과 메모리 물질 사이에서 작은 콘택트(contact) 구역이 존재하기 때문에, 메모리 물질의 활성화 용적(active volume)은 작아지게 된다. 전도성 물질의 영역과 이를 가로지르는 메모리 물질의 측벽 층을 형성함으로써 콘택트 구역을 생성한다. 전도성 물질의 영역은 바람직하게 전도성 물질의 측벽 층이 된다.
상변화 메모리의 내구성은 낮은 저항값(SET 상태)과 높은 저항값(RESET 상태) 사이에서 셀(cell)이 스위칭될 수 있는 싸이클 수로서 나타낼 수 있다. 그러나, 통상적인 상변화 메모리 셀의 내구성은 상당히 작다.
본 발명의 목적은 전환가능한 구조를 가지며 충분히 큰 내구성이 있는 전자 부품을 제공하는 것이다.
이런 목적을 달성하기 위하여, 독립항에 따르는 전자 부품 및 전자 부품의 제조 방법이 제공된다.
본 발명의 예시적인 실시 예에 따르면, 제1실리콘 산화물 레이어 및 제1실리콘 질화물 레이어(이들은 서로 직접 접촉할 수 있음)를 포함하는(또는 구성되는) 제1이층 스택, 제2실리콘 산화물 레이어 및 제2실리콘 질화물 레이어(이들은 서로 직접 접촉할 수 있음)를 포함하는(또는 구성되는) 제2이층 스택, 및 상이한 전기적 특성을 갖는 적어도 두 개의 상태 사이에서 전환될 수 있는 컨버터블(convertible) 구조(예컨대, 상변화 물질의 레이어)를 포함하고, 상기 컨버터블 구조가 적어도 부분적으로는 상기 제1이층 스택과 상기 제2이층 스택 사이에(특히 수직하게, 즉, 기판 위의 레이어들에 의해 형성되는 레이어 시퀀스 상에서) 배치되는(또는 위치되는 또는 샌드위치되는) 전자 부품(예컨대, PCRAM 셀)이 제공된다.
본 발명의 예시적인 또 다른 실시 예에 따르면, 제1실리콘 산화물 레이어 및 제1실리콘 질화물 레이어를 포함하는 제1이층 스택을 형성하는 단계, 제2실리콘 산화물 레이어 및 제2실리콘 질화물 레이어를 포함하는 제2이층 스택을 형성하는 단계, 및 상이한 전기적 특성을 갖는 적어도 두 개의 상태 사이에서 전환될 수 있는 컨버터블 구조를 상기 제1이층 스택과 상기 제2이층 스택 사이에 배치하는 단계를 포함하는 전자 부품의 형성 방법이 제공된다.
"전자 부품(electronic component)"이란 용어는 어떠한 전기적, 자기적, 및/또는 전자적 기능을 수행하는 어떠한 부품, 부재, 또는 장치를 나타낼 수 있다. 이는 평상시 사용 기간 동안에 전기적, 자기적, 및/또는 전자기적 신호가 전자 장치로 인가될 수 있거나 이런 신호가 전자 장치에 의해 생성될 수 있다는 것을 의미한다.
"컨버터블 구조(convertible structure)"란 용어는 전환가능한 특성을 갖는 어떠한 물리적 구조를 나타낼 수 있다. 그 예는 상변화 구조(phase change structure)나 온도에 의존하는(thermo-dependent) 특성을 갖는 구조가 될 수 있다. 상변화 물질은 단지 두 개의 상(phase)뿐 아니라 두 개를 초과하는 상을 가질 수 있다. 예컨대, 결정질(crystalline), 비정질(amorphous), 메타 비정질(meta-amorphous), 메타 결정질(meta-crytalline), 상이한 격자 배향(lattice orientation)을 갖는 결정질, 등등이 될 수 있다.
"상변화 구조(phase change structure)"란 용어는 열의 영향하에 어떠한 물리적 파라미터(physical parameter) 또는 물질 특성이 변화되는 특성을 갖는 어떠한 물리적 구조를 나타낼 수 있다. 여기서 열은 상변화 구조나 전기적/열적으로 연결된 가열 요소를 통하여 흐르는 전류의 저항손(ohmic loss) ? 줄 가열(joule heating) 이나 저항 소실(resistive dissipation) ? 에 의해 생성될 수 있고 그리고/또는 전자기 방사선(electromagnetic radiation)을 흡수하여 생성될 수 있다. 특히 이는 칼코제나이드와 같은 물질이 비정질 구조와 결정질 구조 사이에서 스위칭한다는 것을 의미하며, 이는 전기 저항에 있어서의 상당한 변화를 수반할 수 있다. 그러나, 고상에서 액상으로 변하는 것처럼 물질적 특성의 변화와 연관되는 다른 어떠한 상변화 역시 "상변화 구조"라는 용어에 포함될 수 있을 것이다.
"메모리 셀(memory cell)"이란 용어는 전자적인 방법으로 정보를 저장할 수 있는 물리적 구조(예컨대 실리콘 기판과 같은 기판에 모놀리식으로 집적된(monolithically integrated) 레이어 시퀀스(layer sequence)와 같은 것)를 나타낼 수 있다. 한 메모리 셀에 저장되는 정보의 양은 1 비트(특히 논리값 "1" 또는 "0"을 나타내는 두 개의 상 사이에서 상변화 물질이 스위칭하는 경우) 또는 1 비트를 초과(특히, 적어도 세 개의 상 사이에서 상변화 물질이 스위칭하는 경우) 할 수 있다. 이런 메모리 셀은 반도체, 유리, 플라스틱, 등등과 같은 어느 적절한 물질을 의미하는 기판 위 및/또는 안에 형성될 수 있다.
"기판(substrate)"이란 용어는 레이어를 위한 요소로서 특정 레이어나 특정 부분의 기저를 이루거나 그 위에 놓이는 것을 일반적으로 정의하는데 이용될 수 있다. 또한 기판은 그 위에 레이어가 형성되는 다른 종류의 어떠한 베이스(base)가 될 수도 있으며, 예컨대 실리콘 웨이퍼 또는 실리콘 칩과 같은 반도체 웨이퍼가 이에 해당된다.
"이층 스택(bi-layer stack)"이란 용어는, 실리콘 산화물 레이어(SiO2) 및 실리콘 질화물 레이어(Si3N4)와 같이 서로 포개지도록 제공되거나 측면으로 인접하게 제공되는 두 개의 레이어로 구성되거나 두 개의 레이어를 포함하는 스택(stack) 또는 레이어 시퀀스를 나타낼 수 있다.
본 발명의 예시적인 실시 예에 따르면, 상변화 물질의 레이어와 같은 컨버터블 구조는 예컨대 그 하부에서 실리콘 산화물 및 실리콘 질화물 레이어로 구성되는 제1이층 스택에 의해 덮여지고, 예컨대 그 상부에서 실리콘 산화물 및 실리콘 질화물 레이어로 구성되는 제2이층 스택에 의해 덮여진다. 이로써 앞서 언급된 이층 스택이 수직 및/또는 수평 방향으로 상기 컨버터블 구조를 둘러쌀 수 있다. 여기서 특히 상기 컨버터블 구조는 실리콘 산화물과 직접 접촉할 수 있다. 이런 조치에 의해(즉, 상기 컨버터블 구조를 적어도 부분적으로 둘러싸는 앞서 언급된 유전체 물질의 두 이층 스택을 제공함으로써), 놀랍게도 상변화 라인 셀의 스위칭 사이클 수가 100배 이상으로 향상될 수 있다는 것이 밝혀졌다.
특히, 본 발명의 예시적인 실시 예에 따르면, 제1이층 스택, 제2이층 스택, 및 상변화 물질 레이어의 레이어 스택(layer stack)을 포함하는 상변화 메모리 장치가 제공될 수 있다. 여기서, 상기 제1이층 스택은 제1실리콘 질화물 레이어 및 제1실리콘 산화물 레이어로 구성되고, 상기 제2이층 스택은 제2실리콘 질화물 레이어 및 제2실리콘 산화물 레이어로 구성되고, 상기 상변화 물질 레이어는 상기 제1이층 스택과 상기 제2이층 스택 사이에 위치하여 상기 상변화 물질 레이어는 상기 제1실리콘 산화물 레이어와 상기 제2실리콘 산화물 레이어에 적어도 부분적으로 접촉된다. 특히, 상기 실리콘 질화물 레이어의 두께가 각각 50 nm 크기 정도에 있는 경우, 내구성의 증가가 얻어질 수 있다. 또한, 추가적인 실리콘 질화물 레이어 및 추가적인 실리콘 산화물 레이어로 구성되는 다수의 추가적인 이층 스택이 제공되는 것 역시 가능하다. 여기서, 상기 다수의 추가적인 이층 스택은 상기 제1, 2이층 스택 주위에 배치될 수 있어서 실리콘 산화물/실리콘 질화물 레이어가 번갈아 있는 샌드위치 구조를 구성할 수 있다.
상기 이층 스택은 전기적으로 비전도성인 유전체 물질로 만들어질 수 있기 때문에, 이러한 전자 부품의 프로그래밍 또는 판독(reading) 과정 동안 상기 이층 스택을 통하여 전류가 흐르는 것이 방지된다. OUM 셀뿐만이 아니라 라인 셀(line cell)에 대해서도, 실리콘 질화물/실리콘 산화물의 두 레이이가 상변화 물질을 부분적으로, 또는 본질적으로 완전히, 또는 전부 둘러싼다.
다음으로, 전자 부품의 추가적인 예시적 실시 예가 설명될 것이다. 그러나, 이런 실시 예들 역시 전자 부품의 제조 방법에 적용될 수 있다.
상기 컨버터블 구조는 상기 제1실리콘 산화물 레이어 및/또는 상기 제2실리콘 산화물 레이어에 적어도 부분적으로 접촉될 수 있다. 즉, 내구성 향상을 증진시키는 상기 실리콘 산화물 레이어와 상기 컨버터블 구조 사이의 직접적인 접촉이 존재할 수 있게 된다. 특히, 상기 컨버터블 구조의 바닥면은 상기 제1실리콘 산화물 레이어와 접촉할 수 있고, 상기 컨버터블 구조의 상부면은 상기 제2실리콘 산화물 레이어와 직접 접촉할 수 있다. 따라서, 상기 컨버터블 구조는 실리콘 산화물에 의해 부분적으로 또는 본질적으로 완전히(단지 전극과의 접촉을 제외하고) 둘러싸일 수 있는데, 이는 내구성 특징에 적절한 영향을 미치는 것으로 나타났다 (특히, 바깥쪽에 실리콘 질화물 구조가 조합된 경우에).
상기 전자 부품은 추가적인 실리콘 산화물 레이어 및 추가적인 실리콘 질화물 레이어를 포함하는 적어도 하나의 추가적인 이층 스택을 포함할 수 있다. 상기 제1이층 스택 및 상기 제2이층 스택으로 이루어진 그룹의 적어도 하나는, 상기 컨버터블 구조 및 상기 적어도 하나의 추가적인 이층 스택 중 적어도 하나 사이에 배치될 수 있다. 따라서, 상기 상변화 물질을 수직 및/또는 수평 방향으로 둘러싸는 세 개 이상의 이층 스택 레이어 시퀀스(layer sequence)가 제공될 수 있다. 이러한 구조는 또한 내구성을 증가시킬 수 있다.
상기 제1실리콘 산화물 레이어, 상기 제1실리콘 질화물 레이어, 상기 제2실리콘 산화물 레이어, 및 상기 제2실리콘 질화물 레이어로 이루어진 그룹의 적어도 하나는 PECVD(Plasma-Enhanced Chemical Vapour Deposition)에 의해 만들어질 수 있다. 상기 상변화 물질 위아래에 있는 두 개의 상기 이층 스택에 대해서는 특히 PECVD SiO2 또는 PECVD Si3N4가 유리한 것으로 나타났다. 상기 제1실리콘 질화물 레이어 및/또는 상기 제2실리콘 질화물 레이어는 본질적으로 10 nm와 본질적으로 200 nm 사이의 두께를 가질 수 있으며, 특히 본질적으로 20 nm와 본질적으로 100 nm 사이의 두께를 가질 수 있다. 예를 들면, 원하는 내구성 향상을 얻기 위해서는 상기 실리콘 질화물 레이어의 두께가 약 50 nm 부근에 있는 경우가 매우 유리한 것으로 나타났다. 특히 상기 실리콘 질화물 레이어의 이러한 두께와 조합될 때, 상기 제1실리콘 산화물 레이어 및/또는 상기 제2실리콘 산화물 레이어는 본질적으로 5 nm와 본질적으로 100 nm 사이의 두께를 가질 수 있으며, 특히 본질적으로 10 nm와 50 nm 사이의 두께를 가질 수 있다. 특히, 상기 실리콘 산화물 레이어는 20에서 30 nm의 두께를 가질 수 있다. 일반적으로, 상기 실리콘 산화물 레이어가 상기 실리콘 질화물 레이어보다 작은 두께를 갖는 것이 유리한 것으로 알려져 있다.
일 실시 예에서, 상기 제1실리콘 산화물 레이어와 상기 제2실리콘 산화물 레이어는 별도의 레이어로 형성된다. 다른 실시 예에서, 상기 제1실리콘 산화물 레이어와 상기 제2실리콘 산화물 레이어는 공통(common) 레이어로서 일체로 형성되어, 이런 공통 레이어의 상이한 부분이 상기 컨버터블 구조의 상이한 표면 일부와 접촉한다. 그러나, 대부분의 실시 예에서는 상기 제1실리콘 산화물 레이어와 상기 제2실리콘 산화물 레이어는 별도의 레이어로 형성된다. 대부분의 실시 예에서, 상기 실리콘 산화물 레이어(들)는 상기 컨버터블 구조와 직접 접촉하는 반면에, 상기 실리콘 질화물 레이어(들)는 상기 실리콘 산화물 레이어(들)와 접촉하며 이런 실시 예에서 반드시 상기 컨버터블 구조와 접촉할 필요는 없다.
상기 상변화 구조는 적어도 두 개의 상 상태 사이에서 상기 상변화 물질의 전기 전도율 값이 달라지도록 구성될 수 있다. 상기 적어도 두 개의 상 상태 중 하나의 상 상태에서, 상기 상변화 구조는 전기적 전도성을 가질 수 있다. 다른 상 상태에서는, 전기 전도율이 앞선 상 상태에서보다 더 크거나 더 작아질 수 있는데, 예컨대 상기 상변화 구조는 초전도성(superconductive)을 갖거나 또는 반전도성(semiconductive)을 갖거나 또는 절연성을 갖거나 또는 변경된 전도율 값으로 전도성을 가질 수 있다. 전자 부품의 정상적인 작동과정에서, 상기 상변화 구조에 있는 상기 상변화 물질의 현재 상태의 전기 전도율 값에 상기 전자 장치의 기능이 영향을 받거나, 결정되거나, 또는 의존하게 된다. 이는 상변화 모드에 있는 상기 상변화 구조의 상이한 전기 전도율 값을 이용하여 메모리 셀, 스위치, 액추에이터, 센서, 등등을 제조하는 것을 가능하게 한다.
상기 상변화 구조는, 두 개의 상 상태의 어느 하나는 상기 상변화 구조의 결정질(crystalline) 상태와 관련되고, 두 개의 상 상태의 다른 하나는 상기 상변화 구조의 비정질(amorphous) 상태와 관련되도록 구성될 수 있다. 이러한 물질 특성은 칼코제나이드 물질에서 발견될 수 있다. 주요 구성요소로서 칼코제나이드 원소(황, 셀렌, 텔루르)을 함유하는 유리인 칼코제나이드 유리가 이용될 수 있다. 상변화 물질의 예는 GeSbTe, AgInSbTe, GeInSbTe, InSe, SbSe, SbTe, InSbSe, InSbTe, GeSbSe, GeSbSe, GeSbTeSe, 또는 AgInSbSeTe이다.
적어도 두 개의 다른 상 상태에서의 상기 상이한 전기적 특성은, 상기 컨버터블 구조의 상이한 전기 전도율 값, 상이한 유전율 값, 상이한 투자율 값, 상이한 커패시턴스(capacitance) 값, 또는 상이한 인덕턴스(inductance) 값이 될 수 있다. 이와 같이, 이러한 상변화는 검출될(sampled) 수 있는 어떤 전기적 특성에 영향을 미친다. 예컨대, 상변화가 유전체의 전기적 유전율을 변화시킬 수 있고, 유전체의 전기적 유전율은 커패시터의 커퍼시턴스 값을 변화시킬 수 있고, 이는 테스트 전압을 인가함으로써 검출될 수 있다. 또는, 상변화가 투자율을 변화시킬 수 있고 결과적으로 인덕터의 인덕턴스가 변화되며, 이는 전기적 방법으로 검출될 수 있다.
상기 전자 부품은, 상기 적어도 두 개의 상태 중 서로 다른 상태에 있는 상기 컨버터블 구조의 상기 상이한 전기적 특성을 구동하고 감지하도록 구성되는 전기 구동 및 감지 회로를 포함할 수 있다. 예를 들면, 테스트 전압이 상기 컨버터블 구조에 적용될 수 있고, 전기 전도율이 상기 결정질 상태와 상기 비정질 상태에서 다르기 때문에 상기 컨버터블 구조를 따라 흐르는 전류는 상기 컨버터블 구조의 상 상태에 의존하게 된다. 이러한 감지 회로는 또한 선택 트랜지스터(selection transistor) 또는 다른 종류의 스위치를 포함할 수 있는데, 이는 전자 부품 어레이에서의 특정 전자 부품으로의 접근(access)을 선택적으로 가능하게 하거나 불가능하게 한다. 따라서, 개별적인 선택 트랜지스터가 각각의 전자 부품에 할당될 수 있다.
상기 컨버터블 구조는 상기 적어도 두 개의 상태 중 적어도 하나에서 전기적으로 전도성을 가질 수 있다. 그러므로, 샘플링(sampling) 전류는 상시 컨버터블 구조를 따라 흐를 수 있으며, 감지되거나 검출될 수 있기 때문에, 예컨대 메모리 셀의 경우에서는 논리적 상태 "1" 또는 논리적 상태 "0"이 현재 각 메모리 셀에 저장되어 있는지 여부가 결정될 수 있다. 따라서, 상이한 논리값이 전기 전도율의 상이한 값으로 인코딩될 수 있다.
상기 전자 부품은 제1전극(또는 전기 단자) 및 제2전극(또는 전기 단자)을 포함하고, 상기 컨버터블 구조는 상기 제1전극과 상기 제2전극을 연결하거나 이어줄 수 있다. 따라서, 상기 제1, 2전극 사이에서는, 상기 컨버터블 구조를 가열하기 위한(예컨대, 상변화를 촉발시키기 위한) 가열 전류가 인가될 수 있다. 또한 상기 컨버터블 구조의 현재 상태를 검출하기 위한 샘플링 전류가 상기 전극을 통해 인가될 수 있다. 가열을 위해서, 상기 컨버터블 구조에 열적으로 연결되고 효율적으로 열(예컨대 줄열)을 상기 컨버터블 구조에 전달할 수 있는 히터와 같은 별도의 소자를 사용하는 것 또한 가능하다. 이와는 다르게, 상기 컨버터블 구조의 가열을 위해서 전자기 방사선이 사용될 수 있다.
상기 제1전극, 상기 컨버터블 구조, 및 상기 제2전극의 배열은 상기 제1이층 스택, 상기 컨버터블 구조, 및 상기 제2이층 스택의 배열(예컨대 종방향)과 본질적으로 수직하게 정렬(예컨대, 횡방향)될 수 있다. 두께보다 상당히 큰 치수의 표면을 갖는 레이어의 순서를 고려하면, 상기 전극과 상기 상변화 물질 사이의 접촉 면적은 상기 이층 스택과 상기 상변화 물질 사이의 접촉 면적보다 상당히 작아질 수 있으며, 그에 의해 내구성 향상을 확보할 수 있다. 이와는 다르게, 상기 제1전극, 상기 컨버터블 구조, 및 상기 제2전극의 배열은 상기 제1이층 스택, 상기 컨버터블 구조, 및 상기 제2이층 스택의 배열(예컨대 종방향)과 본질적으로 평행하게 정렬될 수 있다.
상기 전자 부품은 스위치, 특히 상기 상변화 구조에 전기적으로 연결되는 전계 효과 트랜지스터(field-effect transistor)나 다이오드를 포함할 수 있다. 이런 구성에서, 상기 전계 효과 트랜지스터는 상기 상변화 구조로의 접근을 허용하거나 이런 접근을 방지하는 스위치의 역할을 할 수 있다. 이런 구성은 이런 선택 트랜지스터를 이용하여 각각의 개별적인 메모리 셀을 제어할 수 있어서 다수의 메모리 셀을 포함하는 메모리 어레이에 적합할 수 있다.
상기 전자 장치는 메모리 장치로 구성될 수 있다. 이런 메모리 장치에 있어서, 일 이상의 비트(bit)로 된 정보는 상기 상변화 물질의 현재 상태로 저장될 수 있다 (특히 상기 상변화 구조의 둘 이상의 상 상태 중 현재의 어느 한 상태에 따라).
상기 전자 장치는 또한 메모리 어레이로서 구성될 수 있다. 여기서 상기 메모리 어레이는 전술한 유형의 메모리 장치가 다수 개(매우 많은)로 된 구조이다. 이런 메모리 어레이에 있어서, 상기 메모리 셀은 X-Y 매트릭스(matrix)와 같은 방식으로 배치될 수 있으며, 원하는 개별적인 메모리 셀 또는 메모리 장치로의 접근을 허용하거나 방지하는 스위치로서 작동하는 트랜지스터를 이용함으로써 비트 라인(bit line) 및 워드 라인(word line)에 의해 제어될 수 있다. 다수의 메모리 셀은 공통(예컨대 실리콘) 기판에서 모놀리식으로(monolithically) 집적될 수 있다.
상기 전자 부품은 또한 액추에이터의 역할을 할 수 있다. 이는 상기 상변화 구조의 전기 전도율이 변화함으로써 액추에이션 신호의 변경이 만들어질 수 있기 때문이다.
상기 전자 부품을 마이크로 전자 기계 구조(MEMS)로서 구성하는 것 또한 가능하다. 상기 컨버터블 구조의 상변화에 의해 변경된 전기 신호가 마이크로 전자 기계 구조(MEMS)의 이동 가능한 부품의 특정 운동을 만들 수 있다.
어떤 방법 단계에 대해서는, 반도체 기술에서 알려진 통상적인 과정이 실시될 수 있다. 레이어나 부품을 형성하는 단계는 CVD(chemical vapour deposition), PECVD(plasma enhanced chemical vapour deposition), ALD(atomic layer deposition), 또는 스퍼터링(sputtering)과 같은 증착 기술을 포함할 수 있다. 레이어나 부품을 제거하는 단계는 광학 리소그래피(lithography), UV 리소그래피, 전자빔 리소그래피, 등등과 같은 패터닝 기술뿐 아니라 습식 식각, 기상 식각(vapour etching), 등등과 같은 식각 기술을 포함할 수 있다.
본 발명의 실시 예들은 특정 물질에 한정되지 않으며, 많은 다양한 물질이 이용될 수 있다. 전도성 구조에 대해서는, 금속화(metallization) 구조, 실리사이드(silicide) 구조, 폴리실리콘(polysilicon) 구조, 또는 상변화 구조를 이용하는 것이 가능할 수 있다. 반도체 영역이나 부품에 대해서는, 결정질 실리콘이 이용될 수 있다. 절연 부분에 대해서는, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 카바이드(silicon carbide)가 이용될 수 있다.
이런 구조는 순수한 결정질 실리콘 웨이퍼 또는 SOI(Silicon On Insulator) 웨이퍼 위에 형성될 수 있다.
CMOS, BIPOLAR, BICMOS와 같은 어떠한 공정 기술도 적용될 수 있다.
앞에서 정의된 본 발명의 양상과 이와 다른 추가적인 양상들은 아래에서 기술될 실시 예들로부터 명확해질 것이며 이런 실시 예들을 참조하여 설명하기로 한다.
이하 실시 예들을 참조하여 본 발명이 더욱 상세히 설명될 것이나, 본 발명은 이런 실시 예들에 한정되지는 않는다.
도 1은 본 발명의 예시적인 일 실시 예에 따르는 전자 부품을 도시한 것이다.
도 2는 50 - 100 nm PCRAM 라인 셀에 대한 주사 전자 현미경 평면 이미지를 도시한 것이다.
도 3은 상변화 메모리 셀의 내구성 측정결과를 나타내는 도표를 도시한 것이다.
도 4는 8 라인 셀 세트의 내구성 값을 나타내는 도표를 도시한 것이다.
도 5는 도 2의 A-B 선에 대한 PCRAM 라인 셀의 통상적인 레이어 스택의 단면도를 도시한 것이다.
도 6은 본 발명의 예시적인 일 실시 예에 따르는 상변화 메모리 셀의 내구성 측정결과를 나타내는 도표를 도시한 것이다.
도 7은 본 발명의 예시적인 일 실시 예에 따르는 8 라인 셀 세트의 내구성 값을 나타내는 도표를 도시한 것이다.
도 8은 도 2에서 A-B 선에 대한 본 발명의 일 실시 예에 따르는 PCRAM 라인 셀의 레이어 스택의 단면도를 도시한 것이다.
도 9는 본 발명의 예시적인 일 실시 예에 따르는 전자 부품의 개략도와 상세한 단면도를 도시한 것이다.
도 10은 본 발명의 예시적인 일 실시 예에 따르는 전자 부품의 레이어 스택의 단면도를 도시한 것이다.
도 11은 본 발명의 예시적인 일 실시 예에 따르는 전자 부품의 개략도와 상세한 단면도를 도시한 것이다.
도 12는 본 발명의 예시적인 일 실시 예에 따르는 전자 부품의 레이어 스택의 단면도를 도시한 것이다.
도 13은 본 발명의 예시적인 일 실시 예에 따르는 전자 부품의 개략도와 상세한 단면도를 도시한 것이다.
도 14는 본 발명의 예시적인 일 실시 예에 따르는 전자 부품의 개략도와 상세한 단면도를 도시한 것이다.
도 1은 본 발명의 예시적인 일 실시 예에 따르는 전자 부품을 도시한 것이다.
도 2는 50 - 100 nm PCRAM 라인 셀에 대한 주사 전자 현미경 평면 이미지를 도시한 것이다.
도 3은 상변화 메모리 셀의 내구성 측정결과를 나타내는 도표를 도시한 것이다.
도 4는 8 라인 셀 세트의 내구성 값을 나타내는 도표를 도시한 것이다.
도 5는 도 2의 A-B 선에 대한 PCRAM 라인 셀의 통상적인 레이어 스택의 단면도를 도시한 것이다.
도 6은 본 발명의 예시적인 일 실시 예에 따르는 상변화 메모리 셀의 내구성 측정결과를 나타내는 도표를 도시한 것이다.
도 7은 본 발명의 예시적인 일 실시 예에 따르는 8 라인 셀 세트의 내구성 값을 나타내는 도표를 도시한 것이다.
도 8은 도 2에서 A-B 선에 대한 본 발명의 일 실시 예에 따르는 PCRAM 라인 셀의 레이어 스택의 단면도를 도시한 것이다.
도 9는 본 발명의 예시적인 일 실시 예에 따르는 전자 부품의 개략도와 상세한 단면도를 도시한 것이다.
도 10은 본 발명의 예시적인 일 실시 예에 따르는 전자 부품의 레이어 스택의 단면도를 도시한 것이다.
도 11은 본 발명의 예시적인 일 실시 예에 따르는 전자 부품의 개략도와 상세한 단면도를 도시한 것이다.
도 12는 본 발명의 예시적인 일 실시 예에 따르는 전자 부품의 레이어 스택의 단면도를 도시한 것이다.
도 13은 본 발명의 예시적인 일 실시 예에 따르는 전자 부품의 개략도와 상세한 단면도를 도시한 것이다.
도 14는 본 발명의 예시적인 일 실시 예에 따르는 전자 부품의 개략도와 상세한 단면도를 도시한 것이다.
상기 도면들은 개략적으로 도시된 것임을 이해하여야 할 것이다. 서로 다른 도면에서, 유사하거나 동일한 구성 요소에는 동일한 참조부호가 부여되었다.
이하, 도 1을 참조하여 본 발명의 예시적인 일 실시 예에 따르는 전자 부품(100)이 설명될 것이다.
전자 부품(100)은 실리콘 기판(122) 위에 레이어 시퀀스(layer sequence)로서 형성된다.
제1이층 스택(102; bi-layer stack)은 제1실리콘 산화물 레이어(106) 및 제1실리콘 질화물 레이어(108)를 포함하도록 제공된다. 제2이층 스택(104)은 제2실리콘 산화물 레이어(110) 및 제2실리콘 질화물 레이어(112)를 포함하도록 제공된다. 서로 다른 전기 전도율을 갖는 적어도 두 개의 상 사이에서 전환가능한 상변화 물질 구조(114)는 두 개의 이층 스택(102, 104) 사이에 배치되는 것이 도시되어 있다.
제1실리콘 질화물 레이어(108)는 실리콘 기판(122) 위에 형성된다. 제1실리콘 질화물 레이어(108) 위에는, 제1전극(118), 제1실리콘 산화물 레이어(106), 및 제2전극(120)이 수평으로 정렬되게 제공된다. 이러한 수평 구조 배열 위에는, 상변화 물질 구조(114)가 두 전극(118, 120) 및 제1실리콘 산화물 레이어(106)와 접촉하도록 형성된다. 상변화 물질 구조(114) 위에는 제2실리콘 산화물 레이어(110)가 형성되고, 제2실리콘 산화물 레이어(110) 위에는 제2실리콘 질화물 레이어(112)가 형성된다.
이와 같이, 전극(118, 120)과의 전기적 접촉을 위한 작은 접촉 영역을 제외하고는, 상변화 물질(114)은 본질적으로 레이어(106, 110)에 의해 형성되는 실리콘 산화물 내에 완전히 매립된다. 그리고, 실리콘 산화물 레이어(106, 110)는 실리콘 질화물 레이어(108, 112)와 접촉한다. 이러한 유전체(dielectric) 레이어(106, 108, 110, 112)는 PECVD(Plasma-Enhanced Chemical Vapour Deposition)에 의해 형성된다.
이들 이외에, 적어도 두 개의 상(예컨대 결정질, 비정질) 중 서로 다른 상에서 상변화 물질 구조(114)의 상이한 전기 전도율을 구동(driving)하고 감지(sensing)하도록 구성되는 전기 구동 및 감지 회로(116)가 제공된다. 특히, 이러한 전기 구동 및 감지 회로(116)는 스위치 트랜지스터(128; switch transistor), 전압원(124; voltage source), 및 전류 감지를 위한 전류계(126)를 포함한다. 대응되는 게이트 전압을 인가함으로써 스위치 트랜지스터(128)의 게이트가 전도성을 띠게 되면, 전압원(124)에 의해 생성되는 전압이 전극(118, 1120) 사이로 인가될 수 있다. 상변화 물질 구조(114)의 현재 상태의 저항 또는 전기 전도율에 따라, 전류계(126)가 측정하는 전류는 높거나 낮은 값을 가지게 된다. 이는 상변화 물질(114)의 현재 상태를 검출할 수 있도록 만들기 때문에, 저장된 정보를 판독하는 것이 가능해진다. 상변화 물질 구조(114)에 정보를 프로그램밍하기 위해서, 전압원(124)에 의해 더욱 큰 전류가 상변화 물질 구조(114)로 인가될 수 있으며, 이는 상변화 물질 구조(114)를 셋(SET) 상태 또는 리셋(RESET) 상태로 만들게 된다.
이하, 본 발명의 예시적인 실시 예들이 전개되는 내용에 기초하여 몇 가지 배경 지식이 설명될 것이다.
상변화 랜덤 액세스 메모리(PCRAM)는 비휘발성 플래시 메모리 기술을 대체할 수 있는 경쟁 기술이다. 프로그래밍 속도, 확장성(scalability), 셀 크기, 및 리소그래피 마스크(lithographic mask)의 개수 측면에 있어서, PCRAM 기술은 플래시 기술보다 유리하다. 궁극적으로, PCRAM 기술은 적은 비용으로 더 좋은 수행성능을 가진 비휘발성 메모리를 제공한다. 특히 오보닉 유니버셜 메모리(Ovonics Universal Memory; OUM) 개념과 래터럴 라인 셀(lateral line cell) 개념과 같은 두 가지 개념의 PCRAM 셀이 이용된다.
도 2는 50 nm의 폭과 100 nm의 길이를 가진 라인 셀(line cell)의 이미지(200)를 도시하고 있다.
도 2는 50에서 100 nm로 설계된 PCRAM 라인 셀에 대한 주사 전자 현미경(scanning electron microscope) 평면 이미지이다. 도 2에서 A-B 선에 따르는 레이어 스택의 단면도는 도 5에 도시되었으며, 이에 대해서는 아래에서 설명될 것이다.
도 3 및 도 4로부터 알 수 있듯이, 표준적인 레이어 스택을 갖는 하나의 라인 셀을 측정해 본 결과는 라인 셀의 상당한 양이 105 싸이클을 달성하지 못한다는 것을 보여준다.
도 3은 가로축(301)을 따라서는 사이클 수가 표시되고 세로축(302)을 따라서는 저항이 옴 단위로 표시된 도표(300)를 보여준다. 도 3은 표준적인 레이어 스택을 이용하며 50 nm의 폭과 100 nm의 길이를 가진 라인 셀에 대한 내구성 측정결과를 도시하고 있다. 도 3은 사이클 수의 함수로서 수명 주기를 보여준다. 3×105 사이클 이후에는, PCRAM 라인 셀이 낮은 저항을 갖는 셋(set) 상태로 머물러 있고 더 이상 높은 저항을 갖는 리셋(reset) 상태로 프로그램될 수 없다.
도 4는 가로축(401)을 따라서는 한 세트의 서로 다른 라인 셀이 표시되고 세로축(402)을 따라서는 각각의 셀이 도달할 수 있는 사이클 수가 표시된 도표(400)을 보여준다. 이와 같이, 도 4에 있는 각각의 막대는 하나의 라인 셀을 나타낸다.
그러므로, 도 4는 50 nm의 폭과 100 nm의 길이를 가진 8개의 라인 셀로 이루어진 한 세트에 대한 측정된 내구성을 보여주며, 통상적인 라인 셀의 내구성 한계에 대한 문제를 실증하고 있다. 이런 8개의 라인 셀 세트에 있어서, 두 개의 셀은 요구되는 105 사이클 미만의 내구성을 갖는다. 8개의 라인 셀 세트의 최소 내구성은 겨우 1.1×104 사이클밖에 안 된다. 도 3은 8개의 셀 중 어느 하나에 대한 내구성 도표를 보여준 것이며, 8개의 라인 셀 세트의 평균 내구성은 3×105 사이클이 된다.
도 5는 실리콘 기판(502), 실리콘 기판(502) 위에 형성되는 제1실리콘 산화물 레이어(504), 제1실리콘 산화물 레이어(504) 위에 형성되는 제2실리콘 산화물 레이어(506), 제2실리콘 산화물 레이어(506) 위에 형성되는 상변화 물질 레이어(508), 상변화 물질 레이어(508) 위에 형성되는 수소 실세스 퀴옥산(Hydrogen Silses Quioxane; HSQ) 레이어(510), HSQ 레이어(510) 위에 형성되는 제3실리콘 산화물 레이어(512), 및 제3실리콘 산화물 레이어(512) 위에 형성되는 실리콘 질화물 레이어(514)를 포함하는 통상적인 전자 부품(500)을 나타낸다.
도 5에서, 50 - 100 nm PCRAM 라인 셀의 표준 레이어 스택(500)이 나타나 있다. 상변화 물질 레이어(508)의 위에 있는 HSQ 레이어(510)를 식각에 대한 하드 마스크(hard mask)로 이용하여, 라인들이 전자빔 리소그래피(electron beam lithography)에 의해 패터닝된다. 실제적인 제조 공정에서는 HSQ(510)가 생략될 수 있다.
아래에서는, 도 2 내지 도 5를 참조하여 앞서 설명한 상변화 물질 메모리 셀의 제한된 내구성 문제에 대한 해결책이 본 발명의 예시적인 실시 예에 따라 설명될 것이다.
PCRAM 라인 셀의 레이어 스택을 변경함으로써, 라인 셀의 내구성이 100배 이상으로 향상될 수 있다는 것이 실험적으로 관측되었다.
도 6은 본 발명의 예시적인 일 실시 예에 따르는 내구성 특성을 나타내는 도표(600)를 보여준다.
도표(600)의 가로축(601)을 따라서는 사이클 수가 표시된다. 세로축(602)을 따라서는 저항이 옴 단위로 표시된다.
도 7은 가로축(701)을 따라서는 한 세트의 라인 셀이 표시되고 세로축(702)을 따라서는 이런 셀 중 어느 하나에 대응되는 셀의 사이클 수가 표시된 도표(700)를 보여준다.
도 6은 실리콘 산화물/실리콘 질화물의 이층 스택(bi-layer stack)을 이용한 50 nm의 폭과 100 nm의 길이를 갖는 라인 셀에 대한 내구성 측정결과를 도시하고 있다. 도 6은 사이클 수의 함수로서 수명 주기를 보여준다. 2.5×108 사이클 이후에는, PCRAM 라인 셀이 낮은 저항을 갖는 셋(set) 상태로 머물러 있고 더 이상 높은 저항을 갖는 리셋(reset) 상태로 프로그램될 수 없다. 도 7은 50 - 100 nm 크기의 8개의 라인 셀 세트의 내구성 값을 보여준다. 도 7에 있는 각각의 막대는 하나의 라인 셀을 나타내며, 세로축(702)은 각각의 라인 셀이 도달할 수 있는 사이클 수를 나타낸다.
이와 같이, 도 6 및 도 7은 50 nm의 폭과 100 nm의 길이를 갖는 상변화 물질 메모리 셀로 이루어진 8개의 라인 셀 세트의 내구성을 보여준다. 여기서는 본 발명의 예시적인 일 실시 예에 따라 실리콘 산화물/실리콘 질화물의 이층 스택을 갖는 레이어 스택이 이용되었다.
도 7에서 실리콘 산화물/실리콘 질화물의 이층 스택을 갖는 8개의 라인 셀 세트의 평균 내구성은 7.9×107 사이클이다. 도 4에 도시된 바와 같이 표준 스택을 이용한 8개의 라인 셀 세트의 평균 내구성이 3×105 사이클인 것과 비교하여, 평균 내구성이 100배 이상이 된다. 더욱 중요한 사실은, 이런 8개의 표본 라인 셀 세트의 최소 내구성이 1.5×107 사이클이란 것이다. 이는 플래시 기술에 의해 정해진 요구되는 최소 내구성인 1×105 사이클보다 약 100배를 초과하게 된다. 이런 1.5×107 사이클이란 최소 내구성 값을 표준 레이어 스택을 갖는 8개의 라인 셀 세트의 최소 내구성 값인 1.1×104 사이클과 비교할 경우, 개선율은 약 1000배가 된다.
도 8은 본 발명의 예시적인 일 실시 예에 따르는 전자 부품의 레이어 시퀀스(800)를 보여준다.
더욱 상세히 말하자면, 도 8은 50 - 100 nm PCRAM 라인 셀에 대한 실리콘 산화물/실리콘 질화물 이층 스택의 단면도를 보여준다. 이런 스택은 도 2에 나타낸 바와 같이 선 A-B에 대응되는 단면도를 보여준다.
도 1에 도시된 레이어 시퀀스와 비교하여, 본 레이어 시퀀스(800)는 실리콘 기판(122)을 열산화시켜서 만들어지는 추가적인 실리콘 산화물 레이어(802)를 더 포함하고, 상변화 물질 레이어(114)와 제1실리콘 산화물 레이어(110) 사이에 있는 50 nm HSQ 레이어(804)를 포함한다. 여기서 HSQ 레이어(804)는 실제로 구현할 경우 생략될 수 있다. 게다가, 두꺼운 PECVD 실리콘 산화물 레이어(806)가 레이어 시퀀스(800)의 상부에 제공된다.
도 5의 표준 스택과 도 8의 실리콘 산화물/실리콘 질화물 이층 스택(8000) 사이의 주요 차이점은 두 개의 실리콘 질화물 레이어(108, 122)가 삽입된다는 것으로, 이들 각각은 약 50 nm의 두께를 갖는다.
실리콘 산화물/실리콘 질화물 이층 스택(800)이 왜 더 좋은 내구성을 만드는 지는 아직까지 완벽하게 파악되지 않았다. 특정 이론에 구속되고 싶지는 않지만, 현재 그 이유는 근원적으로 화학적뿐만이 아니라 기계적 사항이 될 수 있으며 또는 이들 양자가 모두 조합되는 것으로 판단된다. 그러나 화학적/기계적인 양자의 메커니즘에 대하여, 사이클 도중의 온도 프로파일(profile)이 중요한 인자가 될 수 있을 것이다. 그러므로, 열침투 길이(heat penetration length)가 양 메카니즘에 대해 중요한 길이 스케일(length scale)이 된다. 이는 라인의 중심 위치로부터 측정하여 열침투 길이보다 약 두 배 정도 넘게 떨어진 거리에서는 주변 유전체 물질의 영향이 아마도 더 이상 현저해지지 않는다는 것을 의미한다. 실리콘 산화물 및 실리콘 질화물에 대해서, 50 ns의 전기적 프로그래밍 펄스가 인가되는 것과 관련된 열침투 길이(Lheat)는 약 100 nm이다. 열침투 길이는 다음과 같이 정의될 수 있다.
여기서 D = κ/C 로서 유전체 물질의 열확산 상수(thermal diffusion constant)를 나타내고, κ는 유전체 물질의 열 전도율 [W/mK]을 나타내고, C [J/m3]는 유전체 물질의 열용량을 나타내고, △tpulse [s]는 전기적 펄스의 지속 기간을 나타낸다.
도 9는 본 발명의 또 다른 예시적 실시 예에 따르는 메모리 셀(900)의 단면도를 보여준다.
앞에서 설명한 부품 이외에, 도 9는 상부 실리콘 질화물 레이어(902)를 더 갖는다. 레이어(802)는 ILD(inter layer dielectric; 층간 절연막)로 구성된다. 탄탈륨 질화물로부터 제조되는 제1전극(118)은 제1금속화 구조(904; metallization structure) 및 텅스텐 비아(906)를 통해 프론트 엔드 트랜지스터(128; front end transistor)로 접속된다. 제2전극(120)은 제2금속화 구조(908)와 제3금속화 구조(910)를 통해 접속된다.
이와 같이, 도 9는 상변화 물질(114) 위와 아래로 하나의 실리콘 산화물/실리콘 질화물 이층 스택(102, 104)이 있는 PCRAM 라인 셀을 보여준다.
적절한 내구성을 확보하기 위해서는, 도 9에서 다음과 같은 제약 조건이 고려되어야 할 것이다.
실제적으로, 실리콘 산화물 레이어는 5 nm 내지 100 nm의 두께가 될 수 있고 실리콘 질화물 레이어는 100 nm 내지 200 nm의 두께가 될 수 있다. 실제적으로, 실리콘 산화물 레이어 및 실리콘 질화물 레이어의 최소 두께는 제조 공정에 의해 제한될 수 있다. 그러나, ALD(Atomic Layer Deposition)과 같은 공정에 의한다면 매우 작은 레이어 두께도 만들어질 수 있다.
이하, 도 10을 참조하여 본 발명의 또 다른 예시적 실시 예에 따르는 상변화 메모리 셀(1000)이 설명될 것이다. 이런 상변화 메모리 셀(1000)은 다수의 실리콘 산화물/실리콘 질화물 이층 스택(102, 104, 1002)을 갖는다.
추가적인 이층 스택은 참조부호 1002로 표시되었으며 이들 각각은 실리콘 산화물 레이어(1006) 및 실리콘 질화물(1008)에 의해 형성된다. 도 10의 실시 예를 제조함에 있어서, 다음과 같은 제약 조건이 고려되어야 할 것이다.
예컨대 산화물 레이어의 두께(toxide) 및 질화물 레이어의 두께(tnitride)가 약 1 nm인 경우와 같이 매우 얇은 실리콘 산화물 레이어(106, 110, 1006) 및 실리콘 질화물 레이어(108, 112, 1008)인 경우에는, 배수를 의미하는 수 N은(도 10의 경우, N=6)가 매우 커질 수 있다. 실제적으로, 실리콘 산화물 레이어 및 실리콘 질화물 레이어의 최소 두께는 제조 공정에 의해 제한될 수 있다. 그러나, ALD과 같은 공정에 의한다면 매우 작은 레이어 두께도 얻어질 수 있다.
이하, 도 11을 참조하여 본 발명의 예시적인 실시 예에 따라 단일 실리콘/산화물/실리콘 질화물 이층 스택이 있는 OUM 셀(1100)이 설명될 것이다.
여기서도, 프론트 엔드 트랜지스터(128)가 제1비아(906)를 통해 상변화 물질(114)로 연결되는 것이 나타나 있다. 위쪽에 있는 금속화 구조(120)와의 접속을 제공하기 위하여 제2비아(1104)가 제공된다. 도 11의 실시 예에 있어서, 다음과 같은 제약 조건이 고려되어야 할 것이다.
도 12는 본 발명의 예시적인 실시 예에 따르는 OUM 셀(1200)을 보여주는데, 여기서 OUM 셀(1200)은 다수의 실리콘 산화물/실리콘 질화물 이층 스택을 더 갖는다.
도 12의 실시 예에서는 다음과 같은 제약 조건이 고려되어야 할 것이다.
예컨대 산화물 레이어의 두께(toxide) 및 질화물 레이어의 두께(tnitride)가 약 1 nm인 경우와 같이 매우 얇은 실리콘 산화물 레이어 및 실리콘 질화물 레이어인 경우에는, 배수를 의미하는 수 N은(도 14의 경우, N=14)가 매우 커질 수 있다.
도 13은 본 발명의 또 다른 실시 예에 따르는 상변화 물질 메모리 셀(1300)을 보여준다.
도 13은 단일 실리콘 산화물/실리콘 질화물 이층 스택을 가지는 OUM 트렌치 셀(trench cell)을 나타낸다. 이와는 다르게, 도 12에 도시된 것처럼 다수의 실리콘 산화물/실리콘 질화물 이층 스택을 도 13에 적용한 유사한 구조를 가짐으로써 OUM 트렌치 셀이 또 다른 실시 예에 따라 제조될 수 있다.
도 14는 본 발명의 예시적인 또 다른 실시 예를 나타내는 레이어 시퀀스(1400)를 보여준다. 이는 단일 실리콘 산화물/실리콘 질화물 이층 스택을 가지는 수직 PCRAM 셀과 관련된다. 이와는 다르게, 도 12에 도시된 것처럼 다수의 실리콘 산화물/실리콘 질화물 이층 스택을 도 14에 적용한 유사한 구조를 가짐으로써 수직 PCRAM 라인 셀이 또 다른 실시 예에 따라 제조될 수 있다.
마지막으로, 앞서 설명한 실시 예들은 본 발명을 한정하기보다는 설명하기 위한 것이며 해당 분야에 통상적인 지식을 가진 자라면 첨부된 청구항에 의해 정의된 발명의 범위를 벗어나지 않는 한도에서 많은 대안적인 실시 예를 고안할 수 있다는 점이 이해되어야 할 것이다. 청구항에서 괄호 안에 있는 참조부호는 청구항을 한정하는 것으로 해석되어서는 안 될 것이다. 전반적으로 "포함하는"과 "포함한다" 그리고 이와 유사한 용어는 어느 청구항 또는 상세한 설명에 나타난 구성요소나 단계 이외의 다른 구성요소나 단계의 존재를 배제하는 것은 아니다. 단수형으로 된 구성요소의 언급은 이런 구성요소가 복수형으로 언급되는 것을 배제하는 것은 아니며 그 반대도 마찬가지이다. 몇 가지 수단을 열거하는 장치 청구항에서, 이런 몇 가지 수단은 소프트웨어나 하드웨어의 동일하고 단일한 아이템으로 구현될 수 있다. 어떤 수단이 단지 상호 다른 종속항에 언급되었다는 사실만으로 이런 수단이 조합되어 이용될 수 없다는 것을 나타내지 않는다.
Claims (20)
- 제1실리콘 산화물 레이어(106) 및 제1실리콘 질화물 레이어(108)를 포함하는 제1이층 스택(102);
제2실리콘 산화물 레이어(110) 및 제2실리콘 질화물 레이어(112)를 포함하는 제2이층 스택(104);
상이한 전기적 특성을 갖는 적어도 두 개의 상태 사이에서 전환될 수 있는 컨버터블(convertible) 구조(114); 및
추가적인 실리콘 산화물 레이어(1006) 및 추가적인 실리콘 질화물 레이어(1008)를 포함하는 추가적인 이층 스택(1002);을 포함하고,
상기 컨버터블 구조(114)가 적어도 부분적으로는 상기 제1이층 스택(102)과 상기 제2이층 스택(104) 사이에 배치되고,
상기 제1이층 스택(102) 및 상기 제2이층 스택(104)으로 이루어진 그룹은, 상기 컨버터블 구조(114) 및 상기 추가적인 이층 스택(1002) 사이에 배치되는 것을 특징으로 하는 전자 부품(100). - 제1항에 있어서,
상기 컨버터블 구조(114)가 적어도 부분적으로는 상기 제1실리콘 산화물 레이어(106)에 접속되는 것을 특징으로 하는 전자 부품(100). - 제1항 또는 제2항에 있어서,
상기 컨버터블 구조(114)가 적어도 부분적으로는 상기 제2실리콘 산화물 레이어(110)에 접속되는 것을 특징으로 하는 전자 부품(100). - 삭제
- 제1항에 있어서,
상기 제1실리콘 산화물 레이어(106), 상기 제1실리콘 질화물 레이어(108), 상기 제2실리콘 산화물 레이어(110), 및 상기 제2실리콘 질화물 레이어(112)로 이루어진 그룹의 적어도 하나는 PECVD(Plasma-Enhanced Chemical Vapour Deposition)에 의해 만들어지는 것을 특징으로 하는 전자 부품(100). - 제1항에 있어서,
제1실리콘 질화물 레이어(108) 및 제2실리콘 질화물 레이어(112)로 이루어진 그룹의 적어도 하나는 10 nm와 200 nm 사이의 두께를 갖는 것을 특징으로 하는 전자 부품(100). - 제1항에 있어서,
제1실리콘 산화물 레이어(106) 및 제2실리콘 산화물 레이어(110)로 이루어진 그룹의 적어도 하나는 5 nm와 100 nm 사이의 두께를 갖는 것을 특징으로 하는 전자 부품(100). - 제1항에 있어서,
상기 제1실리콘 산화물 레이어(106)와 상기 제2실리콘 산화물 레이어(110)는 공통(common) 레이어로서 일체로 형성되는 것을 특징으로 하는 전자 부품(100). - 제1항에 있어서,
상기 컨버터블 구조(114)는 온도에 의존하는(thermo-dependent) 구조를 형성하고, 적어도 두 개의 상 상태(phase state) 사이에서 전환가능한 상변화 구조를 형성하는 것을 특징으로 하는 전자 부품(100). - 제1항에 있어서,
상기 컨버터블 구조(114)는, 상기 적어도 두 개의 상태 중 적어도 하나의 상태에서 전기적 전도성을 갖는 것을 특징으로 하는 전자 부품(100). - 제1항에 있어서,
상기 상이한 전기적 특성은, 상기 컨버터블 구조(114)의 상이한 전기 전도율 값, 상이한 유전율 값, 상이한 투자율 값, 상이한 커패시턴스(capacitance) 값, 및 상이한 인덕턴스(inductance) 값으로 이루어진 그룹의 적어도 하나인 것을 특징으로 하는 전자 부품(100). - 제1항에 있어서,
상기 적어도 두 개의 상태 중 서로 다른 상태에 있는 상기 컨버터블 구조(114)의 상기 상이한 전기적 특성을 구동하고 감지하도록 구성되는 전기 구동 및 감지 회로(116)를 더 포함하는 것을 특징으로 하는 전자 부품(100). - 제1항에 있어서,
상기 컨버터블 구조(114)는, 상기 적어도 두 개의 상태의 어느 하나는 상기 컨버터블 구조(114)의 결정질(crystalline) 상태와 관련되고 상기 적어도 두 개의 상태의 다른 하나는 상기 컨버터블 구조(114)의 비정질(amorphous) 상태와 관련되도록 구성되는 것을 특징으로 하는 전자 부품(100). - 제1항에 있어서,
제1전극(118) 및 제2전극(120)을 더 포함하고,
상기 컨버터블 구조(114)는 상기 제1전극(118)과 상기 제2전극(120) 사이에서 연결되는 것을 특징으로 하는 전자 부품(100). - 제14항에 있어서,
상기 제1전극(118), 상기 컨버터블 구조(114), 및 상기 제2전극(120)의 배열은, 상기 제1이층 스택(102), 상기 컨버터블 구조(114), 및 상기 제2이층 스택(104)의 배열과 수직하게 정렬되는 것을 특징으로 하는 전자 부품(100). - 제1항에 있어서,
상기 전자 부품(100)은 메모리 장치, 메모리 어레이, 이득 제어기(gain controller), 액추에이터(actuator), 마이크로 전자 기계(microelectromechanical) 구조, 제어기, 및 스위치로 이루어진 그룹 중 어느 하나에 적용될 수 있는 것을 특징으로 하는 전자 부품(100). - 제1실리콘 산화물 레이어(106) 및 제1실리콘 질화물 레이어(108)를 포함하는 제1이층 스택(102)을 형성하는 단계;
제2실리콘 산화물 레이어(110) 및 제2실리콘 질화물 레이어(112)를 포함하는 제2이층 스택(112)을 형성하는 단계;
상이한 전기적 특성을 갖는 적어도 두 개의 상태 사이에서 전환될 수 있는 컨버터블 구조(114)를 적어도 부분적으로는 상기 제1이층 스택(102)과 상기 제2이층 스택(104) 사이에 배치하는 단계; 및
추가적인 실리콘 산화물 레이어(1006) 및 추가적인 실리콘 질화물 레이어(1008)를 포함하는 추가적인 이층 스택(1002);을 형성하는 단계;를 포함하고,
상기 제1이층 스택(102) 및 상기 제2이층 스택(104)으로 이루어진 그룹은, 상기 컨버터블 구조(114) 및 상기 추가적인 이층 스택(1002) 사이에 배치되는 것을 특징으로 하는 전자 부품(100)의 형성 방법. - 제14항에 있어서,
상기 제1전극(118), 상기 컨버터블 구조(114), 및 상기 제2전극(120)의 배열은, 상기 제1이층 스택(102), 상기 컨버터블 구조(114), 및 상기 제2이층 스택(104)의 배열과 평행하게 정렬되는 것을 특징으로 하는 전자 부품(100). - 제1항에 있어서,
제1실리콘 질화물 레이어(108) 및 제2실리콘 질화물 레이어(112)로 이루어진 그룹의 적어도 하나는 20 nm와 100 nm 사이의 두께를 갖는 것을 특징으로 하는 전자 부품(100). - 제1항에 있어서,
제1실리콘 산화물 레이어(106) 및 제2실리콘 산화물 레이어(110)로 이루어진 그룹의 적어도 하나는 10 nm와 50 nm 사이의 두께를 갖는 것을 특징으로 하는 전자 부품(100).
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Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7533068B2 (en) | 2004-12-23 | 2009-05-12 | D-Wave Systems, Inc. | Analog processor comprising quantum devices |
| US9582190B2 (en) | 2014-05-13 | 2017-02-28 | Nxp B.V. | Time management using time-dependent changes to memory |
| CN107580752B (zh) | 2015-05-14 | 2023-03-24 | D-波系统公司 | 用于超导器件的频率复用谐振器输入和/或输出 |
| US10269682B2 (en) * | 2015-10-09 | 2019-04-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Cooling devices, packaged semiconductor devices, and methods of packaging semiconductor devices |
| FI3744001T3 (fi) | 2018-02-27 | 2024-10-31 | D Wave Systems Inc | Järjestelmät ja menetelmät suprajohtavan siirtojohdon kytkemiseksi resonaattoriryhmään |
| JP7431811B2 (ja) | 2018-05-11 | 2024-02-15 | ディー－ウェイブ システムズ インコーポレイテッド | 射影測定のための単一磁束量子発生源 |
| US11251261B2 (en) * | 2019-05-17 | 2022-02-15 | Micron Technology, Inc. | Forming a barrier material on an electrode |
| US11422958B2 (en) | 2019-05-22 | 2022-08-23 | D-Wave Systems Inc. | Systems and methods for efficient input and output to quantum processors |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6337266B1 (en) | 1996-07-22 | 2002-01-08 | Micron Technology, Inc. | Small electrode for chalcogenide memories |
| US20030075778A1 (en) | 1997-10-01 | 2003-04-24 | Patrick Klersy | Programmable resistance memory element and method for making same |
| US6642102B2 (en) * | 2001-06-30 | 2003-11-04 | Intel Corporation | Barrier material encapsulation of programmable material |
| KR100476893B1 (ko) * | 2002-05-10 | 2005-03-17 | 삼성전자주식회사 | 상변환 기억 셀들 및 그 제조방법들 |
| US7411208B2 (en) * | 2004-05-27 | 2008-08-12 | Samsung Electronics Co., Ltd. | Phase-change memory device having a barrier layer and manufacturing method |
| US7482616B2 (en) * | 2004-05-27 | 2009-01-27 | Samsung Electronics Co., Ltd. | Semiconductor devices having phase change memory cells, electronic systems employing the same and methods of fabricating the same |
| DE102005025209B4 (de) * | 2004-05-27 | 2011-01-13 | Samsung Electronics Co., Ltd., Suwon | Halbleiterspeicherbauelement, elektronisches System und Verfahren zur Herstellung eines Halbleiterspeicherbauelements |
| EP1717861B1 (en) | 2005-04-27 | 2010-08-25 | STMicroelectronics Srl | Vertical MOSFET transistor operating as a selector in nonvolatile memory devices |
| US7615770B2 (en) * | 2005-10-27 | 2009-11-10 | Infineon Technologies Ag | Integrated circuit having an insulated memory |
| DE102005053294B4 (de) * | 2005-11-08 | 2008-03-27 | Qimonda Ag | Schaltungsanordnung zur zeitlichen Verzögerung von Lesedaten, Halbleiterspeicherschaltung und Verfahren |
| US7459717B2 (en) * | 2005-11-28 | 2008-12-02 | Macronix International Co., Ltd. | Phase change memory cell and manufacturing method |
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