KR101156451B1 - High efficiency light emitting diode - Google Patents

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Abstract

지지기판; 상기 지지기판 상에 위치하고, p형 화합물 반도체층, 활성층 및 n형 화합물 반도체층을 포함하는 반도체 적층 구조체; 상기 지지기판과 상기 반도체 적층 구조체 사이에 위치하여 상기 반도체 적층 구조체에 오믹 콘택하고, 상기 반도체 적층 구조체의 외부로 노출된 영역을 갖는 제1 전극; 상기 제1 전극의 외부로 노출된 영역 상에 위치하고, 상기 제1 전극에 전기적으로 접속된 제1 본딩 패드; 및 상기 반도체 적층 구조체 상에 위치하는 제2 전극을 포함하되; 상기 반도체 적층 구조체는 상부 표면에 복수의 콘들이 형성되되, 상기 복수의 콘들은 에칭 표면과, 상기 에칭 표면위에 형성된 유전 물질의 증착 표면을 가지는 것을 특징으로 하는 발광 다이오드가 제공된다. Support substrate; A semiconductor laminate structure on the support substrate, the semiconductor laminate structure comprising a p-type compound semiconductor layer, an active layer, and an n-type compound semiconductor layer; A first electrode disposed between the support substrate and the semiconductor stack structure and having ohmic contact with the semiconductor stack structure, and having an area exposed to the outside of the semiconductor stack structure; A first bonding pad positioned on an area exposed to the outside of the first electrode and electrically connected to the first electrode; And a second electrode positioned on the semiconductor laminate structure; The semiconductor laminate structure is provided with a light emitting diode, wherein a plurality of cones are formed on an upper surface, the plurality of cones having an etching surface and a deposition surface of a dielectric material formed on the etching surface.

Description

고효율 발광 다이오드{HIGH EFFICIENCY LIGHT EMITTING DIODE}High Efficiency Light Emitting Diodes {HIGH EFFICIENCY LIGHT EMITTING DIODE}

본 발명은 발광 다이오드에 관한 것으로, 더욱 상세하게는 기판 분리 공정을 적용하여 성장기판을 제거한 질화갈륨 계열의 고효율 발광 다이오드에 관한 것이다.The present invention relates to a light emitting diode, and more particularly, to a gallium nitride-based high efficiency light emitting diode having a growth substrate removed by applying a substrate separation process.

일반적으로 질화갈륨(GaN), 질화알루미늄(AlN) 등과 같은 Ⅲ족 원소의 질화물은 열적 안정성이 우수하고 직접 천이형의 에너지 밴드(band) 구조를 가지므로, 최근 가시광선 및 자외선 영역의 발광소자용 물질로 많은 각광을 받고 있다. 특히, 질화인듐갈륨(InGaN)을 이용한 청색 및 녹색 발광 소자는 대규모 천연색 평판 표시 장치, 신호등, 실내 조명, 고밀도광원, 고해상도 출력 시스템과 광통신 등 다양한 응용 분야에 활용되고 있다.In general, nitrides of group III elements, such as gallium nitride (GaN) and aluminum nitride (AlN), have excellent thermal stability and have a direct transition type energy band structure. It is attracting much attention as a substance. In particular, blue and green light emitting devices using indium gallium nitride (InGaN) have been used in various applications such as large-scale color flat panel display devices, traffic lights, indoor lighting, high density light sources, high resolution output systems, and optical communications.

이러한 III족 원소의 질화물 반도체층은 그것을 성장시킬 수 있는 동종의 기판을 제작하는 것이 어려워, 유사한 결정 구조를 갖는 이종 기판에서 금속유기화학기상증착법(MOCVD) 또는 분자선 증착법(molecular beam epitaxy; MBE) 등의 공정을 통해 성장된다. 이종기판으로는 육방 정계의 구조를 갖는 사파이어(Sapphire) 기판이 주로 사용된다. 그러나, 사파이어는 전기적으로 부도체이므로, 발광 다이오드 구조를 제한한다. 이에 따라, 최근에는 사파이어와 같은 이종기판 상에 질화물 반도체층과 같은 에피층들을 성장시키고, 상기 에피층들에 지지기판을 본딩한 후, 레이저 리프트 오프 기술 등을 이용하여 이종기판을 분리하여 수직형 구조의 고효율 발광 다이오드를 제조하는 기술이 개발되고 있다(예컨대, 미국등록특허공보 US7,704,763호 참조).Such a nitride semiconductor layer of Group III elements is difficult to fabricate homogeneous substrates capable of growing them, and therefore, such as metal organic chemical vapor deposition (MOCVD) or molecular beam epitaxy (MBE), etc., on heterogeneous substrates having a similar crystal structure. Is grown through the process. As a hetero substrate, a sapphire substrate having a hexagonal structure is mainly used. However, sapphire is an electrically insulator, thus limiting the light emitting diode structure. Accordingly, recently, epitaxial layers, such as nitride semiconductor layers, are grown on dissimilar substrates such as sapphire, bonding supporting substrates to the epitaxial layers, and then separating the dissimilar substrates using a laser lift-off technique. Techniques for producing high efficiency light emitting diodes with structures have been developed (see, eg, US Pat. No. 7,704,763).

도 1은 종래의 발광 다이오드를 설명하기 위한 단면도이다.1 is a cross-sectional view illustrating a conventional light emitting diode.

도 1을 참조하면, 종래의 수직형 구조의 발광 다이오드는 성장기판(도시하지 않음) 상에 질화갈륨계열의 n형 층(23), 활성층(25) 및 p형 층(27)을 차례로 형성하고, p형 층(27) 상에 p형 전극(39)을 형성하고, p형 전극(39)을 본딩 금속(43)을 통해 Si 서브마운트(41)에 플립본딩한 후, 성장 기판을 제거하고, 노출된 n형 층(23) 상에 n-전극(37)을 형성함으로써 제조된다. 한편, Si 서브마운트(41)의 하부면에는 n형 전극(45)이 형성된다. 나아가, 상기 미국등록특허공보 US7,704,763호는 노출된 n형 층(23)의 표면에 건식 또는 PEC 에칭 기술을 사용하여 거칠어진 면을 형성함으로써 광 추출 효율을 향상시킨다.Referring to FIG. 1, in the conventional vertical light emitting diode, an n-type layer 23, an active layer 25, and a p-type layer 27 of a gallium nitride series are sequentially formed on a growth substrate (not shown). form a p-type electrode 39 on the p-type layer 27, flip-bond the p-type electrode 39 to the Si submount 41 through the bonding metal 43, and then remove the growth substrate. And n-electrode 37 on the exposed n-type layer 23. On the other hand, an n-type electrode 45 is formed on the lower surface of the Si submount 41. Further, US Patent No. 7,704,763 improves light extraction efficiency by forming a rough surface on the surface of the exposed n-type layer 23 using dry or PEC etching techniques.

미국등록특허공보 US7,704,763호United States Patent Application Publication No. US 7,704,763

본 발명이 해결하려는 과제는, 광추출 효율을 극대화할 수 있는 고효율 발광 다이오드를 제공하는 것이다.The problem to be solved by the present invention is to provide a high efficiency light emitting diode that can maximize the light extraction efficiency.

본 발명의 일측면에 의하면, 지지기판; 상기 지지기판 상에 위치하고, p형 화합물 반도체층, 활성층 및 n형 화합물 반도체층을 포함하는 반도체 적층 구조체; 상기 지지기판과 상기 반도체 적층 구조체 사이에 위치하여 상기 반도체 적층 구조체에 오믹 콘택하고, 상기 반도체 적층 구조체의 외부로 노출된 영역을 갖는 제1 전극; 상기 제1 전극의 외부로 노출된 영역 상에 위치하고, 상기 제1 전극에 전기적으로 접속된 제1 본딩 패드; 및 상기 반도체 적층 구조체 상에 위치하는 제2 전극을 포함하되; 상기 반도체 적층 구조체는 상부 표면에 복수의 콘들이 형성되되, 상기 복수의 콘들은 에칭 표면과, 상기 에칭 표면위에 형성된 유전 물질의 증착 표면을 가지는 것을 특징으로 하는 발광 다이오드가 제공된다.According to one aspect of the invention, the support substrate; A semiconductor laminate structure on the support substrate, the semiconductor laminate structure comprising a p-type compound semiconductor layer, an active layer, and an n-type compound semiconductor layer; A first electrode disposed between the support substrate and the semiconductor stack structure and having ohmic contact with the semiconductor stack structure, and having an area exposed to the outside of the semiconductor stack structure; A first bonding pad positioned on an area exposed to the outside of the first electrode and electrically connected to the first electrode; And a second electrode positioned on the semiconductor laminate structure; The semiconductor laminate structure is provided with a light emitting diode, wherein a plurality of cones are formed on an upper surface, the plurality of cones having an etching surface and a deposition surface of a dielectric material formed on the etching surface.

상기 증착 표면 및 상기 에칭 표면은, 임의의 에칭 표면에 형성된 콘의 경사도보다 해당 증착 표면에 형성된 콘의 경사도가 완만할 수 있다.The deposition surface and the etching surface may have a gentler slope of the cone formed on the deposition surface than the slope of the cone formed on any etching surface.

상기 에칭 표면은 육각형 피라미드 콘 형상을 가지며, 상기 증착 표면은 원뿔 콘 형상을 가질 수 있다.The etching surface may have a hexagonal pyramid cone shape, and the deposition surface may have a conical cone shape.

상기 증착 표면에 형성된 하나의 콘은, 상기 에칭 표면에 형성된 적어도 두개의 콘을 덮어 형성될 수 있다.One cone formed on the deposition surface may be formed by covering at least two cones formed on the etching surface.

상기 증착 표면은, 상기 에칭 표면의 바닥면에 추가적으로 돌출되어 형성된 추가 콘을 포함할 수 있다.The deposition surface may include additional cones formed to protrude further from the bottom surface of the etching surface.

상기 에칭 표면은 PEC 에칭에 의해 형성될 수 있다.The etching surface may be formed by PEC etching.

상기 지지기판은 도전성일 필요가 없으며, 예컨대 사파이어 기판일 수 있다. 견고한 사파이어 기판을 지지기판으로 사용함으로써 발광 다이오드의 변형을 방지할 수 있다.The support substrate need not be conductive, and may be, for example, a sapphire substrate. By using a rigid sapphire substrate as a support substrate, it is possible to prevent deformation of the light emitting diode.

한편, 상기 제1 전극은 반사층을 포함할 수 있으며, 나아가 상기 반사층을 보호하기 위한 보호 금속층을 포함할 수 있다. 또한, 상기 반사층은 상기 보호 금속층과 상기 반도체 적층 구조체 사이에 매립되고, 상기 보호 금속층이 외부로 노출될 수 있다.Meanwhile, the first electrode may include a reflective layer, and may further include a protective metal layer for protecting the reflective layer. In addition, the reflective layer may be buried between the protective metal layer and the semiconductor laminate, and the protective metal layer may be exposed to the outside.

상기 p형 화합물 반도체층이 n형 화합물 반도체층보다 지지기판측에 가깝게 위치할 수 있으며, 상기 제1 전극은 p형 화합물 반도체층에 오믹 콘택할 수 있다.The p-type compound semiconductor layer may be located closer to the support substrate side than the n-type compound semiconductor layer, and the first electrode may be in ohmic contact with the p-type compound semiconductor layer.

본 발명에 따르면, n형 화합물 반도체층의 표면을 PEC 에칭하고, 그 에칭 표면위에 유전 물질을 증착하여 유전 물질의 증착 표면을 형성하게 되면, 표면에 형성된 콘들의 경사도가 완만해져서 표면에서의 광추출 효율을 향상시킬 수 있다. 이에 따라, 활성층에서 생성된 광들중에서 내부로 전반사되는 광들이 줄어들게 되고 외부로 더 많은 광들이 방출될 수 있다.According to the present invention, when the surface of the n-type compound semiconductor layer is PEC etched, and a dielectric material is deposited on the etched surface to form a deposition surface of the dielectric material, the slope of the cones formed on the surface is gentle to extract light from the surface. The efficiency can be improved. Accordingly, the light totally reflected inside of the light generated in the active layer is reduced and more light can be emitted to the outside.

도 1은 종래기술에 따른 수직형 구조의 발광 다이오드를 설명하기 위한 단면도이다.
도 2는 본 발명의 일 실시예에 따른 발광 다이오드를 설명하기 위한 단면도이다.
도 3은 도 2에서 발광 다이오드의 일부 표면을 확대한 도면이다.
도 4 및 도 5는 유전 물질에 의해 완만한 경사도를 가지는 증착 표면을 보여주는 SEM 사진이다.
도 6 및 도 7은 유전 물질이 제거된 상태의 가파른 경사도를 가지는 에칭 표면을 보여주는 SEM 사진이다.
1 is a cross-sectional view illustrating a light emitting diode having a vertical structure according to the prior art.
2 is a cross-sectional view illustrating a light emitting diode according to an embodiment of the present invention.
3 is an enlarged view of a portion of the light emitting diode of FIG. 2.
4 and 5 are SEM photographs showing the deposition surface having a gentle gradient by the dielectric material.
6 and 7 are SEM photographs showing an etch surface with steep slopes with dielectric material removed.

이하, 첨부한 도면들을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다. 다음에 소개되는 실시예는 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 동일한 참조번호는 동일한 구성요소를 나타내며, 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수 있다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. The following embodiments are provided by way of example so that those skilled in the art can fully understand the spirit of the present invention. Accordingly, the present invention is not limited to the embodiments described below and may be embodied in other forms. In the drawings, the same reference numerals denote the same components, and the width, length, thickness, etc. of the components may be exaggerated for convenience.

도 2는 발명의 일 실시예에 따른 발광 다이오드를 설명하기 위한 단면도이며, 도 3은 도 2에서 발광 다이오드의 일부 표면(A)을 확대한 도면이다.2 is a cross-sectional view illustrating a light emitting diode according to an embodiment of the present invention, and FIG. 3 is an enlarged view of a portion A of the light emitting diode of FIG. 2.

도 2 및 도 3을 참조하면, 상기 발광 다이오드는 지지기판(71), 본딩 금속(73), 반도체 적층 구조체(50), p-전극(61), n-전극(69), p-본딩 패드(65)를 포함한다.2 and 3, the light emitting diode includes a support substrate 71, a bonding metal 73, a semiconductor stack 50, a p-electrode 61, an n-electrode 69, and a p-bond pad. (65).

지지기판(71)은 화합물 반도체층들을 성장시키기 위한 성장기판과 구분되며, 이미 성장된 화합물 반도체층들에 부착된 2차 기판이다. 상기 지지기판(71)은 사파이어 기판일 수 있으나, 이에 한정되는 것은 아니며, 다른 종류의 절연 또는 도전 기판일 수 있다. 특히, 성장 기판으로 사파이어 기판을 사용하는 경우, 성장 기판과 동일한 열팽창계수를 갖기 때문에 지지기판을 본딩하고 성장기판을 제거할 때, 웨이퍼 휨을 방지할 수 있으며, 또한 반도체 적층 구조체(50)를 견고하게 지지할 수 있다.The support substrate 71 is separated from the growth substrate for growing the compound semiconductor layers, and is a secondary substrate attached to the compound semiconductor layers that have already been grown. The support substrate 71 may be a sapphire substrate, but is not limited thereto, and may be another kind of insulating or conductive substrate. In particular, when the sapphire substrate is used as the growth substrate, since it has the same thermal expansion coefficient as that of the growth substrate, wafer bending can be prevented when bonding the support substrate and removing the growth substrate, and also the semiconductor laminate structure 50 can be firmly I can support it.

반도체 적층 구조체(50)는 지지기판(51) 상에 위치하며, p형 화합물 반도체층(57), 활성층(55) 및 n형 화합물 반도체층(53)을 포함한다. 여기서, 상기 반도체 적층 구조체(50)는 일반적인 수직형 발광 다이오드와 유사하게 p형 화합물 반도체층(57)이 n형 화합물 반도체층(53)에 비해 지지기판(71) 측에 가깝게 위치한다. 상기 반도체 적층 구조체(50)는 지지기판(71)의 일부 영역 상에 위치한다. 즉, 지지기판(71)이 반도체 적층 구조체(50)에 비해 상대적으로 넓은 면적을 가지며, 반도체 적층 구조체(50)는 상기 지지기판(71)의 가장자리로 둘러싸인 영역 내에 위치한다.The semiconductor stacked structure 50 is disposed on the support substrate 51 and includes a p-type compound semiconductor layer 57, an active layer 55, and an n-type compound semiconductor layer 53. Here, the p-type compound semiconductor layer 57 is located closer to the support substrate 71 side than the n-type compound semiconductor layer 53, similar to a general vertical light emitting diode. The semiconductor laminate 50 is positioned on a portion of the support substrate 71. That is, the support substrate 71 has a relatively large area compared to the semiconductor laminate 50, and the semiconductor laminate 50 is located in an area surrounded by the edge of the support substrate 71.

n형 화합물 반도체층(53), 활성층(55) 및 p형 화합물 반도체층(57)은 III-N 계열의 화합물 반도체, 예컨대 (Al, Ga, In)N 반도체로 형성될 수 있다. n형 화합물 반도체층(53) 및 p형 화합물 반도체층(57)은 각각 단일층 또는 다중층일 수 있다. 예를 들어, n형 화합물 반도체층(53) 및/또는 p형 화합물 반도체층(57)은 콘택층과 클래드층을 포함할 수 있으며, 또한 초격자층을 포함할 수 있다. 또한, 상기 활성층(55)은 단일 양자우물 구조 또는 다중 양자우물 구조일 수 있다. 저항이 상대적으로 작은 n형 화합물 반도체층(53)이 지지기판(71)의 반대쪽에 위치함으로써 n형 화합물 반도체층(53)의 상부면에 거칠어진 면을 형성하는 것이 용이하며, 거칠어진 면은 활성층(55)에서 생성된 광의 추출 효율을 향상시킨다.The n-type compound semiconductor layer 53, the active layer 55, and the p-type compound semiconductor layer 57 may be formed of a III-N series compound semiconductor, such as (Al, Ga, In) N semiconductor. The n-type compound semiconductor layer 53 and the p-type compound semiconductor layer 57 may be a single layer or multiple layers, respectively. For example, the n-type compound semiconductor layer 53 and / or the p-type compound semiconductor layer 57 may include a contact layer and a cladding layer, and may also include a superlattice layer. In addition, the active layer 55 may have a single quantum well structure or a multiple quantum well structure. Since the n-type compound semiconductor layer 53 having a relatively small resistance is located on the opposite side of the support substrate 71, it is easy to form a rough surface on the top surface of the n-type compound semiconductor layer 53. The extraction efficiency of light generated in the active layer 55 is improved.

n형 화합물 반도체층(53)은 표면에 거칠어진 면을 가질 수 있다. 도 3에 도시된 바와 같이, n형 화합물 반도체층(53)의 상부 표면에는 복수의 콘들이 형성되어 있다. 복수의 콘들은 에칭 표면(63)과, 에칭 표면(63)위에 형성된 유전 물질의 증착 표면(64)을 가지고 있다.The n-type compound semiconductor layer 53 may have a surface roughened on the surface. As shown in FIG. 3, a plurality of cones are formed on an upper surface of the n-type compound semiconductor layer 53. The plurality of cones have an etch surface 63 and a deposition surface 64 of dielectric material formed over the etch surface 63.

p-전극(59, 61)은 p형 화합물 반도체층(57)과 지지기판(71) 사이에 위치하며, p형 화합물 반도체층(57)에 오믹 콘택한다. p-전극(59, 61)은 반사층(59) 및 보호 금속층(61)을 포함할 수 있으며, 반사층(59)이 반도체 적층 구조체(50)와 지지기판(71) 사이에 매립되도록 보호 금속층(61)이 반사층(59)을 감쌀 수 있다. 상기 반사층(59)은 예컨대 Ag와 같은 반사 금속으로 형성될 수 있으며, 보호 금속층(61)은 예컨대, Ni로 형성될 수 있다. 상기 p-전극, 예컨대 상기 보호 금속층(61)은 지지기판(71)의 전면 상에 위치할 수 있으며, 따라서, 상기 보호 금속층(61)은 반도체 적층 구조체(50)의 외부로 노출된 영역을 갖는다.The p-electrodes 59 and 61 are positioned between the p-type compound semiconductor layer 57 and the support substrate 71 and make ohmic contact with the p-type compound semiconductor layer 57. The p-electrodes 59 and 61 may include a reflective layer 59 and a protective metal layer 61, and the protective metal layer 61 may be embedded between the semiconductor stack 50 and the support substrate 71. ) May surround the reflective layer 59. The reflective layer 59 may be formed of, for example, a reflective metal such as Ag, and the protective metal layer 61 may be formed of, for example, Ni. The p-electrode, eg, the protective metal layer 61, may be located on the front surface of the support substrate 71, and thus, the protective metal layer 61 may have a region exposed to the outside of the semiconductor stacked structure 50. .

반도체 적층 구조체(50)의 외부로 노출된 p-전극, 예컨대 보호 금속층(61) 상에 p형 본딩 패드(65)가 위치할 수 있다. 상기 p형 본딩 패드(65)는 p-전극(59, 61)을 통해 p형 화합물 반도체층(57)에 전기적으로 접속한다.The p-type bonding pad 65 may be positioned on the p-electrode exposed to the outside of the semiconductor laminate 50, for example, the protective metal layer 61. The p-type bonding pad 65 is electrically connected to the p-type compound semiconductor layer 57 through the p-electrodes 59 and 61.

한편, 본딩 금속(73)은 지지기판(71)과 p-전극(59, 61) 사이에 위치하여 반도체 적층 구조체(30)와 지지기판(71)을 결합시킨다. 본딩 금속(73)은 예컨대 Au-Sn으로 공융 본딩을 이용하여 형성될 수 있다.Meanwhile, the bonding metal 73 is positioned between the support substrate 71 and the p-electrodes 59 and 61 to bond the semiconductor stack 30 and the support substrate 71 to each other. Bonding metal 73 may be formed using eutectic bonding, for example, with Au—Sn.

p형 전극(59, 61)은 본딩 금속(73)을 통해 지지기판(71)에 플립본딩되고, n형 화합물 반도체층(53)은 성장 기판의 제거를 통해 노출된다.The p-type electrodes 59 and 61 are flip-bonded to the support substrate 71 through the bonding metal 73, and the n-type compound semiconductor layer 53 is exposed through the removal of the growth substrate.

한편, n-전극(69)은 반도체 적층 구조체(50) 상에 위치하며, 성장 기판의 제거를 통해 노출된 n형 화합물 반도체층(53)에 전기적으로 접속된다.On the other hand, the n-electrode 69 is located on the semiconductor laminate 50 and is electrically connected to the n-type compound semiconductor layer 53 exposed through removal of the growth substrate.

노출된 n형 화합물 반도체층(53)은 건식 또는 PEC 에칭 기술을 사용하여 표면에 거칠어진 면을 가지게 되어 광 추출 효율을 향상시키게 된다.The exposed n-type compound semiconductor layer 53 has a rough surface on the surface by using a dry or PEC etching technique to improve the light extraction efficiency.

에칭 표면(63)은 PEC 에칭에 의해 형성될 수 있다. 즉, n형 화합물 반도체층(53)의 표면에 건식 또는 PEC(photo electro chemical) 에칭 기술을 사용하여 거칠어진 면을 형성함으로써 광 추출 효율을 향상시킬 수 있다.Etch surface 63 may be formed by PEC etching. That is, the light extraction efficiency can be improved by forming a rough surface on the surface of the n-type compound semiconductor layer 53 by using dry or photoelectrochemical (PEC) etching techniques.

PEC 에칭은 발광 다이오드에 GaN의 에너지 밴드갭보다 에너지가 큰 자외선 영역의 광을 쏘여주면서 수용액 상태에서 수행될 수 있다. PEC 에칭은 예를 들어 KOH 용액을 전해액으로, Xe 램프를 광원으로 사용하여 PEC 에칭을 수행할 수 있다. 이때, KOH 용액에는 산화제와 Ga2O3 같은 중간체를 에칭하는 에천트가 포함될 수 있다. 한편, 광원으로는 Hg 램프가 사용될 수도 있다. 이에 따라, n형 화합물 반도체층(53)의 표면들이 에칭되어진다. n형 화합물 반도체층(53)의 표면들이 에칭되는 것은 반도체층의 결정성 방향과 관계가 있다. 즉, 반도체층의 표면에 PEC(photo electro chemical) 에칭을 수행하게 되면 반도체층 표면의 결정 방향 차이에 의해 콘이 형성된다. PEC etching may be performed in an aqueous solution state, while emitting light in the ultraviolet region, the energy of which is greater than the energy bandgap of GaN, to the light emitting diode. PEC etching can be performed, for example, using a KOH solution as the electrolyte and an Xe lamp as the light source. In this case, the KOH solution may include an etchant for etching an intermediate such as an oxidant and Ga 2 O 3 . On the other hand, Hg lamp may be used as the light source. Thus, the surfaces of the n-type compound semiconductor layer 53 are etched. The etching of the surfaces of the n-type compound semiconductor layer 53 is related to the crystallinity direction of the semiconductor layer. That is, when PEC (photo electrochemical) etching is performed on the surface of the semiconductor layer, cones are formed by the difference in crystal direction of the surface of the semiconductor layer.

결정성을 가지는 화합물 반도체층에 대하여 PEC(photo electro chemical) 에칭을 수행하게 되는 경우, 표면의 결정 방향에 따라 에칭의 진행 속도에 차이가 있다. 이에 따라, 표면에서 물질의 결정면을 따라 에칭이 진행되며 결과적으로 결정면이 드러나도록 에칭이 이루어진다.When the photoelectrochemical (PEC) etching is performed on the crystalline compound semiconductor layer, there is a difference in the progress of etching depending on the crystal direction of the surface. As a result, etching proceeds along the crystal plane of the material at the surface, and as a result, the etching is performed to reveal the crystal plane.

이 과정 중에 표면에는 피라미드 형태의 콘들이 형성 되어진다. GaN의 10-1-1면은 안정하기 때문에 일반적으로 육각형태의 피라미드 콘이 형성 되어진다. 또한 표면에 형성되는 콘들은 GaN내에 존재하는 결정 결함과 연관되어져 있다. 그렇기 때문에 표면에는 여러 형태의 피라미드 콘들이 형성 되어지거나 이러한 콘이 형성되지 않은 표면이 존재하게 된다.During this process, pyramid cones are formed on the surface. Since the 10-1-1 plane of GaN is stable, a hexagonal pyramid cone is generally formed. Cones formed on the surface are also associated with crystal defects present in GaN. As a result, various types of pyramid cones may be formed on the surface, or surfaces where such cones are not formed.

한편, 증착 표면(64)은 에칭 표면(63)에 유전 물질을 증착하여 형성될 수 있다. 이때 사용되는 유전 물질에는 SiO2, TiO2, Si2N2와 같은 물질이 사용될 수 있다.Meanwhile, the deposition surface 64 may be formed by depositing a dielectric material on the etching surface 63. In this case, a material such as SiO 2 , TiO 2 , and Si 2 N 2 may be used as the dielectric material.

증착 표면(64) 및 에칭 표면(63)은 임의의 에칭 표면(63)에 형성된 콘의 경사도보다 해당 증착 표면(64)에 형성된 콘의 경사도가 완만함을 볼 수 있다. 에칭 표면(63)은 육각형 피라미드 콘 형상을 가진다. 이에 비하여 증착 표면(64)은 육각형 피라미드 콘 형상에서 경사가 좀더 완만해져서 원뿔 콘 형상을 가진다. 한편, 에칭 표면(63)은 PEC 에칭 과정에서 콘이 갈라지거나 불규칙하게 합쳐짐으로 인해 일부 콘들은 도 3에 도시된 바와 같이 그 상부의 일부에 뾰족 뾰족한 형상들을 가질 수 있게 된다. 그렇지만, 유전 물질이 이러한 뾰족 뾰족한 피라미드 콘들을 덮어서 증착되는 경우 유전 물질의 일부가 뾰족 뾰족한 부분에 채워지게 되고 그 뾰족 뾰족한 부분들이 보다 완만해지게 된다.It can be seen that the deposition surface 64 and the etch surface 63 have a gentler slope of the cone formed on the deposition surface 64 than the slope of the cone formed on any of the etching surface 63. The etching surface 63 has a hexagonal pyramid cone shape. In comparison, the deposition surface 64 has a more gentle slope in the hexagonal pyramid cone shape to have a conical cone shape. On the other hand, the etching surface 63 may have some cones having sharp pointed shapes on the upper portion thereof as shown in FIG. 3 because the cones are cracked or irregularly merged during the PEC etching process. However, if a dielectric material is deposited covering these pointed pyramid cones, a portion of the dielectric material will fill the pointed point and the pointed parts become more gentle.

증착 표면(64) 및 에칭 표면(63)은 에칭 표면(63)에 형성된 콘의 경사도보다 증착 표면(64)에 형성된 콘의 경사도가 완만함을 볼 수 있다. It can be seen that the deposition surface 64 and the etch surface 63 have a gentler slope of the cone formed on the deposition surface 64 than the slope of the cone formed on the etching surface 63.

에칭 표면(63)위에 유전 물질을 증착하여 유전 물질의 증착 표면(64)을 형성하게 되면, 표면에 형성된 콘들의 경사도가 완만해진다. 이에 따라, 활성층에서 생성된 광들중에서 내부로 전반사되는 광들이 줄어들게 되고 외부로 더 많은 광들이 방출될 수 있다.Deposition of the dielectric material on the etch surface 63 to form the deposition surface 64 of the dielectric material results in a gentle slope of the cones formed on the surface. Accordingly, the light totally reflected inside of the light generated in the active layer is reduced and more light can be emitted to the outside.

도 4 및 도 5는 본 발명의 일실시예에 따른 발광 다이오드 표면을 보여주는 것으로, 유전 물질에 의해 완만한 경사도를 가지는 증착 표면을 보여주는 SEM 사진이다.4 and 5 show a light emitting diode surface according to an embodiment of the present invention, SEM pictures showing a deposition surface having a gentle gradient by the dielectric material.

도 4 및 도 5를 참조하면, 발광 다이오드의 표면들에 다수의 콘들이 형성되어 있는데, 각 콘들은 끝부분이 대체로 완만하여 원형의 형상을 가지고 있으며, 전체적으로 경사가 완만한 형태를 가지고 있음을 볼 수 있다.4 and 5, a plurality of cones are formed on the surfaces of the light emitting diodes, and each cone has a round shape with the end portion being generally smooth, and the slant shape is generally gentle. Can be.

도 6 및 도 7은 유전 물질이 제거된 상태의 가파른 경사도를 가지는 에칭 표면을 보여주는 SEM 사진이다.6 and 7 are SEM photographs showing an etch surface with steep slopes with dielectric material removed.

도 6 및 도 7을 참조하면, 유전 물질이 증착되어 있지 않고 PEC 에칭에 의해 형성된 다수의 콘들을 가지고 있는 에칭 표면을 볼 수 있다. 각 콘의 형상들을 보면 전체적으로 끝부분이 날카로움을 볼 수 있다.With reference to FIGS. 6 and 7, an etching surface can be seen that has no dielectric material deposited and has a plurality of cones formed by PEC etching. Looking at the shape of each cone, you can see the sharpness of the tip as a whole.

이와 같이, n형 화합물 반도체층의 표면을 PEC 에칭하고, 그 에칭 표면위에 유전 물질을 증착하여 유전 물질의 증착 표면을 형성하게 되면, 표면에 형성된 콘들의 경사도가 완만해져서 표면에서의 광추출 효율을 향상시킬 수 있다. 이에 따라, 활성층에서 생성된 광들중에서 내부로 전반사되는 광들이 줄어들게 되고 외부로 더 많은 광들이 방출될 수 있다.As such, when the surface of the n-type compound semiconductor layer is PEC-etched and the dielectric material is deposited on the etching surface to form the deposition surface of the dielectric material, the slopes of the cones formed on the surface become smooth to improve the light extraction efficiency at the surface. Can be improved. Accordingly, the light totally reflected inside of the light generated in the active layer is reduced and more light can be emitted to the outside.

본 발명의 몇몇 실시예들에 대해 예시적으로 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능할 것이다. 따라서 앞서 설명된 실시예들은 본 발명의 기술사상을 한정하기 위한 것이 아니라 단지 더 잘 이해할 수 있도록 설명하기 위한 것으로 이해되어야 한다. 본 발명의 권리 범위는 이러한 실시예들에 의해 한정되지 않으며, 아래 청구범위에 의해 해석되어야 하며, 그와 동등한 범위 내에 있는 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 한다.While some embodiments of the present invention have been described by way of example, those skilled in the art will appreciate that various modifications and variations can be made without departing from the essential features thereof. Therefore, the embodiments described above should not be construed as limiting the technical spirit of the present invention but merely for better understanding. The scope of the present invention is not limited by these embodiments, and should be interpreted by the following claims, and the technical spirit within the scope equivalent thereto should be interpreted as being included in the scope of the present invention.

예컨대, 앞에서 설명한 실시예들에 있어서, p형 화합물 반도체층(57)이 n형 화합물 반도체층(53)에 비해 지지기판(71)측에 가깝게 위치하는 것으로 설명하였지만, 본 발명은 이에 한정되는 것은 아니며, 그 역으로 배치될 수도 있다. 이 경우, n-전극(69)과 p-전극(59, 61) 및 p형 본딩 패드(65)는 극성이 서로 바뀐다.For example, in the above-described embodiments, the p-type compound semiconductor layer 57 is described as being located closer to the support substrate 71 side than the n-type compound semiconductor layer 53, but the present invention is not limited thereto. Or vice versa. In this case, the n-electrode 69, the p-electrodes 59 and 61, and the p-type bonding pads 65 are reversed in polarity.

Claims (10)

지지기판;
상기 지지기판 상에 위치하고, p형 화합물 반도체층, 활성층 및 n형 화합물 반도체층을 포함하는 반도체 적층 구조체; 및
상기 지지기판과 상기 반도체 적층 구조체 사이에 위치하여 상기 반도체 적층 구조체에 오믹 콘택하고, 상기 반도체 적층 구조체의 외부로 노출된 영역을 갖는 제1 전극;
상기 제1 전극의 외부로 노출된 영역 상에 위치하고, 상기 제1 전극에 전기적으로 접속된 제1 본딩 패드; 및
상기 반도체 적층 구조체 상에 위치하는 제2 전극을 포함하되;
상기 반도체 적층 구조체는 상부 표면에 복수의 콘들이 형성되되
상기 복수의 콘들은 에칭 표면과, 상기 에칭 표면위에 형성된 유전 물질의 증착 표면을 가지며,
상기 증착 표면 및 상기 에칭 표면은,
임의의 에칭 표면에 형성된 콘의 경사도보다 해당 증착 표면에 형성된 콘의 경사도가 완만한 것을 특징으로 하는 발광 다이오드.
Support substrate;
A semiconductor laminate structure on the support substrate, the semiconductor laminate structure comprising a p-type compound semiconductor layer, an active layer, and an n-type compound semiconductor layer; And
A first electrode disposed between the support substrate and the semiconductor stack structure and having ohmic contact with the semiconductor stack structure, and having an area exposed to the outside of the semiconductor stack structure;
A first bonding pad positioned on an area exposed to the outside of the first electrode and electrically connected to the first electrode; And
A second electrode positioned on the semiconductor laminate structure;
The semiconductor laminate has a plurality of cones formed on an upper surface thereof.
The plurality of cones has an etch surface and a deposition surface of a dielectric material formed on the etch surface,
The deposition surface and the etching surface,
A light emitting diode, characterized in that the slope of the cone formed on the deposition surface is gentler than that of the cone formed on any etching surface.
삭제delete 청구항 1에 있어서,
상기 에칭 표면은 육각형 피라미드 콘 형상을 가지며,
상기 증착 표면은 원뿔 콘 형상을 가지는 것을 특징으로 하는 발광 다이오드.
The method according to claim 1,
The etch surface has a hexagonal pyramid cone shape,
And the deposition surface has a conical cone shape.
청구항 1에 있어서,
상기 임의의 에칭 표면에 형성된 콘은 상부의 일부에 뾰족 뾰족한 형상을 가지며,
상기 증착 표면에 형성된 콘은 상기 뾰족 뾰족한 형상을 가지는 에칭 표면에 형성된 콘의 상부 일부에 상기 유전물질의 일부가 채워져 상기 에칭 표면에 형성된 콘의 경사도보다 해당 증착 표면에 형성된 콘의 경사도가 완만한 형상을 가지는 것을 특징으로 하는 발광 다이오드.
The method according to claim 1,
The cones formed on any of the etched surfaces have a pointed pointed shape on a portion of the top,
The cone formed on the deposition surface has a shape in which the inclination of the cone formed on the deposition surface is gentler than the inclination of the cone formed on the etching surface by filling a portion of the dielectric material in the upper portion of the cone formed on the etched surface having the pointed shape. Light emitting diodes having a.
삭제delete 청구항 1에 있어서,
상기 에칭 표면은 PEC 에칭에 의해 형성된 표면인 것을 특징으로 하는 발광 다이오드
The method according to claim 1,
The etching surface is a light emitting diode, characterized in that the surface formed by PEC etching
청구항 1에 있어서,
상기 지지기판은 사파이어인 발광 다이오드.
The method according to claim 1,
The support substrate is a sapphire light emitting diode.
청구항 1에 있어서,
상기 제1 전극은 반사층; 및
상기 반사층을 보호하기 위한 보호 금속층을 포함하는 발광 다이오드.
The method according to claim 1,
The first electrode may include a reflective layer; And
A light emitting diode comprising a protective metal layer for protecting the reflective layer.
청구항 8에 있어서,
상기 반사층은 상기 보호 금속층과 상기 반도체 적층 구조체 사이에 매립되고, 상기 보호 금속층이 외부로 노출된 발광 다이오드.
The method according to claim 8,
The reflective layer is buried between the protective metal layer and the semiconductor laminate, the protective metal layer is exposed to the outside.
청구항 1에 있어서,
상기 제1 전극은 p형 화합물 반도체층에 오믹 콘택하는 발광 다이오드.
The method according to claim 1,
The first electrode is in ohmic contact with the p-type compound semiconductor layer.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050092947A (en) * 2004-03-17 2005-09-23 (주)옵토웨이 Anti-reflected high efficiency light emitting diode device
JP2009010012A (en) 2007-06-26 2009-01-15 Panasonic Electric Works Co Ltd Semiconductor light emitting element and manufacturing method thereof, and light emitting device
KR20090103472A (en) * 2008-03-28 2009-10-01 서울옵토디바이스주식회사 Light emitting diode and method for fabricating the same
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Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050092947A (en) * 2004-03-17 2005-09-23 (주)옵토웨이 Anti-reflected high efficiency light emitting diode device
JP2009010012A (en) 2007-06-26 2009-01-15 Panasonic Electric Works Co Ltd Semiconductor light emitting element and manufacturing method thereof, and light emitting device
KR20090103472A (en) * 2008-03-28 2009-10-01 서울옵토디바이스주식회사 Light emitting diode and method for fabricating the same
KR20100035846A (en) * 2008-09-29 2010-04-07 서울옵토디바이스주식회사 Light emitting device and method for fabricating the same

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