KR101155895B1

KR101155895B1 - Light emitting display and driving method thereof

Info

Publication number: KR101155895B1
Application number: KR1020060016323A
Authority: KR
Inventors: 엄기명
Original assignee: 삼성모바일디스플레이주식회사
Priority date: 2006-02-20
Filing date: 2006-02-20
Publication date: 2012-06-21
Also published as: KR20070083073A

Abstract

The light emitting display device includes a display unit, a bidirectional shift register, and first to fourth drivers. The display unit includes a plurality of first and second scan lines, the bidirectional shift register includes a plurality of first and second flip-flops, outputs a plurality of shift signals in a first direction in response to the first control signal, In response to the second control signal, a plurality of shift signals are output in the second direction. The first driver generates a selection signal by performing a logic operation on two shift signals and a first sub clock signal among the shift signals of the plurality of first flip-flops, and transmits the selection signals to the first scan lines of odd-numbered rows. The second driver generates a selection signal by performing a logic operation on two shift signals from the first driver and a second sub clock signal shifted by a second period with respect to the first sub clock signal, and generates a selection signal to the first scan line of the even-numbered row. To pass. The third driver generates a selection signal by performing a logic operation on two shift signals and a first sub clock signal among the shift signals of the plurality of second flip-flops, and transmits the selection signals to the second scan lines of odd-numbered rows. The fourth driver generates a selection signal by performing a logic operation on the two shift signals and the second sub-clock signal of the third driver, and transmits the selection signal to the second scan line of the even-numbered row.

Bidirectional, Shift Register, Duplex Display

Description

LIGHT EMITTING DISPLAY AND DRIVING METHOD THEREOF

도 1은 본 발명의 한 실시예에 따른 유기 발광 표시 장치의 블록도이다. 1 is a block diagram of an organic light emitting diode display according to an exemplary embodiment of the present invention.

도 2는 본 발명의 한 실시예에 따른 화소 회로의 등가 회로도이다. 2 is an equivalent circuit diagram of a pixel circuit according to an exemplary embodiment of the present invention.

도 3은 도 1의 제1 및 제2 주사 구동부의 구성을 계략적으로 보여주는 도면이다. 3 is a view schematically illustrating the configuration of the first and second scan drivers of FIG. 1.

도 4는 본 발명의 한 실시예에 따른 제1 및 제2 양방향 제어부를 보여주는 도면이다. 4 is a diagram illustrating first and second bidirectional controllers according to an exemplary embodiment of the present invention.

도 5는 본 발명의 실시예에 따른 양방향 제어부의 회로를 나타낸 도면이다.5 is a diagram illustrating a circuit of a bidirectional control unit according to an exemplary embodiment of the present invention.

도 6은 순방향 경로에서 입력되는 신호에 따라 출력되는 신호를 도시한 것이다.6 illustrates a signal output according to a signal input in a forward path.

도 7은 역방향 경로에서 입력되는 신호에 따라 출력되는 신호를 도시한 것이다. 7 illustrates a signal output according to a signal input in a reverse path.

도 8은 본 발명의 다른 실시예에 따른 발광 표시 장치를 개략적으로 나타낸 도면이다. 8 is a schematic view of a light emitting display device according to another embodiment of the present invention.

도 9는 본 발명의 다른 실시예에 따른 화소회로를 나타낸 도면이다. 9 is a diagram illustrating a pixel circuit according to another exemplary embodiment of the present invention.

도 10은 본 발명의 다른 실시예에 따른 제1 주사 구동부 및 제2 주사 구동부 를 나타낸 도면이다. 10 is a diagram illustrating a first scan driver and a second scan driver according to another embodiment of the present invention.

도 11은 본 발명의 다른 실시예에 따른 순방향 경로에서 입력신호에 따른 출력신호를 도시한 것이다.11 illustrates an output signal according to an input signal in a forward path according to another embodiment of the present invention.

도 12는 본 발명의 다른 실시예에 따른 역방향 경로에서 입력신호에 따른 출력신호를 도시한 것이다.12 illustrates an output signal according to an input signal in a reverse path according to another embodiment of the present invention.

본 발명은 발광 표시 장치 및 그 구동 방법에 관한 것이다.The present invention relates to a light emitting display device and a driving method thereof.

발광 표시 장치에서 표시패널의 화면의 180°전하여 상하가 바뀌는 경우, 주사 구동부의 주사선에 인가되는 선택신호를 양방향으로 인가하는 양방향 시프트레지스터를 포함하여야 한다. 표시패널의 위에서 아래 방향으로 순차적으로 선택신호가 인가되는 경우(이하 '순방향 주사' 라고 명명함)와 180°회전하여 상하가 바뀌어 아래에서 위 방향으로 순차적으로 선택신호를 인가되는 경우(이하 '역방향 주사'라고 명명함)에 따라 선택신호를 바꿔 인가해야 한다.When the upper and lower sides of the screen of the display panel are changed by 180 ° in the light emitting display device, the light emitting display device may include a bidirectional shift register for applying a selection signal applied to the scan line of the scan driver in both directions. When the selection signal is sequentially applied from the top to the bottom of the display panel (hereinafter referred to as 'forward scanning') and when the selection signal is sequentially applied from the bottom to the top by rotating 180 ° to the bottom (hereinafter 'backward') The selection signal must be changed.

특히, 하나의 화소회로가 2개 이상의 서로 다른 선택신호, 예컨대 현재 주사선에 인가되는 제n 번째 선택신호와 직전 주사선에 인가되는 제n-1 번째 선택신호에 기초하여 동작하는 발광 표시 장치가 문제된다. 이와 같은 화소회로는 순방향 주사에서 제n-1 번째 주사선에 제n-1 선택신호가 인가된 다음 제n번째 주사선에 제n 선택신호가 인가됨으로써 정상적으로 구동되는 배치구조를 갖는다. 따라서 역 방향 주사에서는 주사선의 인가방향이 역전되어 제n 번째 주사선에 먼저 선택신호가 인가된 후 제n-1번째 주사선에 다음 선택신호가 인가되므로, 화소회로는 정상적으로 구동될 수 없게 된다. In particular, a light emitting display device in which one pixel circuit operates based on two or more different selection signals, for example, an nth selection signal applied to a current scan line and an n-1th selection signal applied to a previous scan line is problematic. . Such a pixel circuit has an arrangement structure in which the n-th selection signal is applied to the n-th scan line in the forward scan and then the n-th selection signal is applied to the n-th scan line, thereby driving normally. Therefore, in the reverse scanning, the direction in which the scanning lines are applied is reversed so that the selection signal is first applied to the n-th scan line, and then the next selection signal is applied to the n-th scan line. Therefore, the pixel circuit cannot be driven normally.

이를 해결하기 위한 구성을 포함하는 발광 표시 장치는 표시 패널의 각행에 위치하는 복수의 화소회로에 선택신호를 주사하기 위해 각 행마다 적어도 하나의 플립플롭을 포함한다. 따라서 적어도 표시 패널의 복수의 행 개수만큼 플립플롭이 필요하고 따라서 많은 트랜지스터와 큰 공간을 차지하는 문제점이 있었다. A light emitting display device having a configuration for solving this problem includes at least one flip-flop for each row to scan a selection signal to a plurality of pixel circuits positioned in each row of the display panel. Accordingly, there is a problem in that flip-flops are required at least as many as the number of rows of the display panel and thus occupy a large space with many transistors.

본 발명이 이루고자 하는 기술적 과제는, 2개 이상의 서로 다른 선택신호가 순방향 또는 역방향에 따라서 각 화소회로에 인가되어 양방향 주사가 가능하며, 적은 공간을 차지하고 트랜지스터의 개수를 줄일 수 있는 발광 표시 장치 및 그 구동 방법을 제공하는 것이다.SUMMARY OF THE INVENTION A technical object of the present invention is to provide a light emitting display device having two or more different selection signals applied to each pixel circuit in a forward or reverse direction, thereby enabling bidirectional scanning, and taking up a small space and reducing the number of transistors. It is to provide a driving method.

본 발명의 하나의 특징에 따른 발광 표시 장치는, 선택신호를 전달하는 복수의 행에 각각 형성되어 있는 복수의 제1 주사선 및 상기 복수의 행에 각각 형성되어 있는 복수의 제2 주사선을 포함하는 표시부, 각각 입력 신호를 제1 기간만큼 시프트하여 복수의 시프트 신호를 출력하는 복수의 제1 및 제2 플립플롭을 포함하고, 제1 제어 신호에 응답하여 상기 복수의 시프트 신호를 제1 방향으로 출력하며, 제2 제어 신호에 응답하여 상기 복수의 시프트 신호를 제2 방향으로 출력하는 양방향 시프트레지스터, 상기 복수의 제1 플립플롭으로부터 출력되는 시프트 신호 중 두 개의 시프트 신호와 제1 서브 클록 신호를 논리 연산하여 상기 선택 신호를 생성하고 상기 복수의 주사선 중 홀수 번째 행의 제1 주사선으로 전달하는 제1 구동부, 상기 제1 구동부에서의 상기 두 개의 시프트 신호와 상기 제1 서브 클록 신호에 대해서 제2 기간만큼 시프트되어 있는 제2 서브 클록 신호를 논리 연산하여 상기 선택 신호를 생성하고 상기 복수의 주사선 중 짝수 번째 행의 제1 주사선으로 전달하는 제2 구동부, 상기 복수의 제2 플립플롭으로부터 출력되는 시프트 신호 중 두 개의 시프트신호와 상기 제1 서브 클록 신호를 논리 연산하여 상기 선택신호를 생성하고, 상기 홀수 번째 행의 제2 주사선으로 전달하는 제3 구동부, 그리고 상기 제3 구동부에서의 상기 두 개의 시프트 신호와 상기 제2 서브 클록 신호를 논리 연산하여 상기 선택 신호를 생성하고, 상기 짝수 번째 행의 제2 주사선으로 전달하는 제4 구동부를 포함한다.A light emitting display device according to an aspect of the present invention includes a display portion including a plurality of first scan lines respectively formed in a plurality of rows transmitting a selection signal and a plurality of second scan lines respectively formed in the plurality of rows. And a plurality of first and second flip-flops each outputting a plurality of shift signals by shifting the input signal by a first period, and outputting the plurality of shift signals in a first direction in response to a first control signal. And a bidirectional shift register for outputting the plurality of shift signals in a second direction in response to a second control signal, and two shift signals and a first sub clock signal among the shift signals output from the plurality of first flip-flops. In the first driver and the first driver to generate the selection signal and transmit the selected signal to the first scan line of the odd-numbered row among the plurality of scan lines. Generating the selection signal by performing a logical operation on the two shift signals and the second sub-clock signal shifted by the second sub-clock signal with respect to the first sub-clock signal, and transferring the selected signal to the first scan line of the even-numbered row among the plurality of scan lines. A second driving unit configured to perform a logic operation on two shift signals and the first sub clock signal among the shift signals output from the plurality of second flip-flops to generate the selection signal, and transfer the second selection signal to the second scan line of the odd-numbered row A third driver configured to perform a logic operation on the two shift signals and the second sub-clock signal in the third driver, and generate the selection signal, and then transfer the fourth driver to the second scan line of the even-numbered row. Include.

본 발명의 다른 특징에 따른 발광 표시 장치는, 복수의 제1 및 제2 선택신호가 각각 전달되는 복수의 행에 각각 형성되어 있는 복수의 제1 및 제2 주사선을 포함하는 표시부, 입력 신호를 제1 기간만큼 시프트하여 출력하는 복수의 제1 및 제2 플립플롭, 상기 제1 플립플롭의 시프트 신호를 제1 제어 신호에 따라 상기 제1 플립플롭에 제1 방향으로 인접한 다른 제1 플립플롭으로 전달하고, 제2 제어 신호에 따라 상기 시프트 신호를 제2 방향으로 인접한 또 다른 제1 플립플롭으로 전달하는 제1 양방향 제어부, 상기 제2 플립플롭의 시프트 신호를 상기 제1 제어 신호에 따라 상기 복수의 제2 플립플롭 중 상기 제2 플립플롭에 상기 제1 방향으로 인접한 다른 제2 플립플롭으로 전달하고, 상기 제2 제어 신호에 따라 상기 시프트 신호를 상기 제2 방향으로 인접한 다른 제2 플립플롭으로 전달하는 제2 양방향 제어부, 상기 복수의 제1 플립플롭 중 두 개의 제1 플립플롭의 시프트 신호 및 제1 신호를 논리 연산하여 상기 제1 선택 신호를 생성하고, 상기 복수의 행 중 대응하는 제1 행의 제1 주사선에 전달하는 제1 논리 회로, 상기 두 개의 제1 플립플롭의 시프트 신호 및 제2 신호를 논리 연산하여 상기 제1 선택 신호를 생성하여 상기 제1 행에 인접한 제2 행의 제1 주사선에 전달하는 제2 논리 회로, 상기 복수의 제2 플립플롭 중 두 개의 제2 플립플롭의 시프트 신호 및 상기 제1 신호를 논리 연산하여 상기 제2 선택 신호를 생성하고, 상기 제1 행의 제2 주사선에 출력하는 제3 논리 회로, 그리고 상기 두 개의 제2 플립플롭의 시프트 신호 및 상기 제2 신호를 논리 연산하여 상기 제2 선택 신호를 생성하고, 상기 제2 행의 제2 주사선에 출력하는 제4 논리 회로를 포함한다.According to another aspect of the present invention, a light emitting display device includes a display unit including a plurality of first and second scan lines respectively formed in a plurality of rows through which a plurality of first and second selection signals are transmitted, and an input signal. A plurality of first and second flip-flops that are shifted by one period and outputted, and the shift signals of the first flip-flop are transferred to another first flip-flop adjacent to the first flip-flop in a first direction according to a first control signal. And a first bidirectional control unit configured to transfer the shift signal to another adjacent flip-flop in a second direction according to a second control signal, and the shift signal of the second flip-flop in response to the first control signal. The second flip-flop is transferred to another second flip-flop adjacent to the second flip-flop in the first direction, and the shift signal is adjacent to the second direction in accordance with the second control signal. A second bidirectional control unit configured to transfer a second flip-flop; and generating a first selection signal by performing a logic operation on a shift signal and a first signal of two first flip-flops among the plurality of first flip-flops, and generating the plurality of rows A first logic circuit to transfer to a first scan line of a corresponding first row, a shift signal of the two first flip-flops, and a second signal to generate the first select signal to be adjacent to the first row. Generating a second selection signal by performing a logic operation on a second logic circuit transferred to a first scan line of a second row, a shift signal of two second flip-flops among the plurality of second flip-flops, and the first signal, A third logic circuit output to the second scan line of the first row, and a logic operation of the shift signals and the second signal of the two second flip-flops to generate the second selection signal, and Second injection 4 comprises a logic circuit for outputting a.

본 발명의 또 다른 특징에 따른 발광 표시 장치의 구동 방법은, 선택신호를 전달하는 복수의 행에 각각 형성되어 있는 복수의 제1 주사선 및 상기 복수의 행에 각각 형성되어 있는 복수의 제2 주사선을 포함하는 표시부를 포함하는 발광 표시 장치의 구동 방법에 있어서, a) 입력 신호를 제1 기간만큼 시프트하여 복수의제1 및 제2 시프트 신호를 출력하고, 제1 제어 신호에 응답하여 상기 복수의 제1 및 제2 시프트 신호를 제1 방향으로출력하며, 제2 제어 신호에 응답하여 상기 복수의 제1 및 제2 시프트 신호를 제2 방향으로 출력하는 단계, b) 상기 복수의 제1 시프트 신호 중 두 개의 제1 시프트 신호와 제1 신호를 논리 연산하여 선택신호를 생성하고, 상기 복수의 주사선 중 홀수 번째 행의 제1 주사선으로 전달하는 단계, c) 상기 두 개의 제1 시프트 신호와 상기 제1 신호에 대해서 제2 기간만큼 시프트되어 있는 제2 신호를논리 연산하여 선택 신호를 생성하고, 상기 복수의 주사선 중 짝수 번째 행의 제1 주사선으로 전달하는 단계, d) 상기 복수의 제2 시프트 신호 중 두 개의 제2 시프트 신호와 상기 제1 신호를 논리 연산하여 선택신호를 생성하고, 상기 홀수 번째 행의 제2 주사선으로 전달하는 단계, 그리고 e) 상기 두 개의 제2 시프트 신호와 상기 제2 신호를논리 연산하여 선택신호를 생성하고, 상기 짝수 번째 행의 제2 주사선으로 전달하는 단계를 포함하는 발광 표시 장치의 구동 방법.According to still another aspect of the present invention, there is provided a method of driving a light emitting display device. The driving method includes: a plurality of first scan lines formed in a plurality of rows that transmit selection signals, and a plurality of second scan lines formed in each of the plurality of rows. A method of driving a light emitting display device including a display unit, comprising: a) shifting an input signal by a first period to output a plurality of first and second shift signals, and in response to a first control signal; Outputting the first and second shift signals in a first direction, and outputting the plurality of first and second shift signals in a second direction in response to a second control signal, b) of the plurality of first shift signals Logically operating two first shift signals and the first signal to generate a selection signal, and transferring the selected signals to first scan lines of odd-numbered rows of the plurality of scan lines, c) Generating a selection signal by performing a logic operation on a second signal shifted by a second period with respect to the first signal, and transferring the selected signal to a first scan line of an even-numbered row among the plurality of scan lines; d) the plurality of second signals Logically operating two second shift signals and the first signal among the shift signals to generate a selection signal, and transmitting the selected signals to the second scan line of the odd-numbered row, and e) the two second shift signals and the first signal; And generating a selection signal by performing a logic operation on the two signals, and transmitting the selected signals to the second scan lines of the even-numbered rows.

아래에서는 첨부한도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였다. 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다. DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. The present invention may, however, be embodied in many different forms and should not be construed as limited to the embodiments set forth herein. In the drawings, parts irrelevant to the description are omitted in order to clearly describe the present invention. Like reference numerals designate like parts throughout the specification.

명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라 그 중간에 다른 소자를 사이에 두고"전기적으로 연결"되어 있는 경우도 포함한다. 또한, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. Throughout the specification, when a part is "connected" to another part, it includes not only "directly connected" but also "electrically connected" between other elements in between. Also, when a part is referred to as "including " an element, it does not exclude other elements unless specifically stated otherwise.

이제 본 발명의 표시 장치에 대한 한 실시예인 유기 발광 표시 장치와 주사 구동부에 대하여 도면을 참고로 하여 상세하게 설명한다. Hereinafter, an organic light emitting diode display and a scan driver, which is an embodiment of the display device, will be described in detail with reference to the accompanying drawings.

도 1에 도시한 바와 같이, 본 발명의 한 실시예에 따른 유기 발광 표시 장치는 표시부(100), 제1 주사 구동부(200a), 제2 주사 구동부(200b), 데이터 구동부(300) 및 신호 제어부(400)를 포함한다. 본 발명의 한 실시예에 따른 유기 발광 표시 장치는 신호 제어부(400)의 제어에 따라 표시부(100)에 양방향 표시가 가능하다. 제1 및 제2 주사 구동부(200a, 200b)는 신호 제어부(400)의 순방향 및 역방향 제어 신호(CON_F, CON_R)에 따라 순방향 및 역방향으로 선택신호를 표시부(100)에 출력할 수 있다.As illustrated in FIG. 1, an organic light emitting diode display according to an exemplary embodiment includes a display unit 100, a first scan driver 200a, a second scan driver 200b, a data driver 300, and a signal controller. 400. The organic light emitting diode display according to the exemplary embodiment may display in both directions on the display unit 100 under the control of the signal controller 400. The first and second scan drivers 200a and 200b may output selection signals to the display unit 100 in the forward and reverse directions according to the forward and reverse control signals CON_F and CON_R of the signal controller 400.

표시부(100)는 복수의 제1 주사선(S1-Sn), 복수의 제2 주사선(S`1-S`n), 복수의 데이터선(D1-Dm) 및 복수의 화소(110)를 포함한다. 복수의 제1 주사선(S1-Sn)은 행 방향으로 뻗어 있으며 각각 제1 선택 신호를 전달하고, 복수의 제2 주사선(S`1-S`n)은 복수의 제1 주사선(S1-Sn)과 각각 평행하게 뻗어 있으며 각각 제2 선택 신호를 전달한다. 복수의 데이터선(D1-Dm)은 열 방향으로 뻗어 있으며 각각 데이터신호를 전달한다. 그리고 각 화소(110)는 복수의 제1 주사선(S1-Sn) 및 복수의 제2 주사선(S`1-S`n) 중 해당하는 제1 및 제2 주사선과 복수의 데이터선(D1-Dm) 중 해당하는 데이터선에 의해 정의되는 화소영역에 형성되어 있다. 이때, 화소(110)가 전류 기입형 화소인 경우에 데이터 신호는 전류이고, 전압 기입형 화소인 경우에 데이터 신호는 전압이다. 복수의 제1 및 제2 주사선에서 현재 선택 신호를 전달하려고 하는 주사선을 "현재 주사선"이라 하고, 현재 선택 신호가 전달되기 전에 선택 신호를 전달한 주사선을 "직전 주사선"이라 한다. 본 발명의 한 실시예에서 각 화소(110)에서 제1 주사선(Sn)이 직전 주사선이고, 제2 주사선(S`n)이 현재 주사선이다. The display unit 100 includes a plurality of first scan lines S1 -Sn, a plurality of second scan lines S'1 -S'n, a plurality of data lines D1 -Dm, and a plurality of pixels 110. . The plurality of first scan lines S1 -Sn extend in a row direction, respectively, and transmit a first selection signal, and the plurality of second scan lines S'1 -S'n each include a plurality of first scan lines S1 -Sn. And extend in parallel with each other, and respectively transmit a second selection signal. The plurality of data lines D1 -Dm extend in the column direction and transmit data signals, respectively. Each pixel 110 includes a corresponding first and second scan line and a plurality of data lines D1 -Dm among the plurality of first scan lines S1 -Sn and the plurality of second scan lines S`1 -S`n. Is formed in the pixel region defined by the corresponding data line. In this case, the data signal is a current when the pixel 110 is a current write type pixel, and the data signal is a voltage when the pixel is a voltage write type pixel. The scan line to which the current selection signal is to be transmitted in the plurality of first and second scan lines is referred to as a "current scan line", and the scan line to which the selection signal is transmitted before the current selection signal is transmitted is referred to as a "previous scan line". In one embodiment of the present invention, in each pixel 110, the first scan line Sn is the previous scan line and the second scan line S′n is the current scan line.

한편, 색 표시를 구현하기 위해서는 각 화소가 원색 중 하나의 색상을 고유하게 표시하거나 각 화소가 시간에 따라 번갈아 원색을표시하게 하여, 이들 원색의 공간적 또는 시간적합으로 원하는 색상이 인식되도록 한다. 원색의 예로는적색(R), 녹색(G) 및 청색(B)을 들 수 있다. 이때, 시간적 합으로 색상을 표시하는 경우에는 한 화소에서 시간적으로 R, G 및 B 색상이 번갈아 표시되어서 한 색상이 구현된다. 그리고 공간적 합으로 색상을 표시하는 경우에는 R 화소, G 화소 및 B 화소의 세 화소에 의해 한 색상이 구현되므로, 각 화소를 부화소라 부르고 세 개의 부화소를 하나의 화소라 부르기도 한다. 또한, 공간적 합으로 색상을 표시하는 경우에는 R 화소, G 화소 및 B 화소가 행 방향 또는 열 방향으로 번갈아가면서 배열될 수있으며, 또는 세 화소가 삼각형의 세꼭지점에 해당하는 위치에 배열될 수도 있다. On the other hand, in order to implement color display, each pixel uniquely displays one color of the primary colors or each pixel alternately displays the primary colors according to time so that the desired color is recognized by spatial or temporal matching of these primary colors. Examples of the primary colors include red (R), green (G), and blue (B). In this case, when colors are displayed by a time sum, R, G, and B colors are alternately displayed in one pixel to realize one color. In the case of displaying colors by spatial sum, one color is implemented by three pixels of the R pixel, the G pixel, and the B pixel, so that each pixel is referred to as a subpixel and three subpixels are referred to as one pixel. In addition, in the case of displaying colors by spatial sum, R pixels, G pixels, and B pixels may be alternately arranged in a row direction or a column direction, or three pixels may be arranged at positions corresponding to three vertices of a triangle. .

제1 주사 구동부(200a)는 표시부(100)의 복수의 제1 주사선(S1-Sn)에 연결되어 게이트 온전압과 게이트 오프 전압의 조합으로 이루어진 제1 선택 신호를 주사선(S1-Sn)에 인가한다. 제2 주사 구동부(200b)는 표시부(100)의 복수의 제2 주사선(S`1-S`n)에 연결되어 게이트 온 전압과 게이트 오프 전압의 조합으로 이루어진 제2 선택 신호를 주사선(S`1-S`n)에 인가한다. 이때, 제1 및 제2 주사 구동부(200a, 200b)는 복수의 주사선(S1-Sn) 및 주사선(S`1-S`n)에 각각 인가되는 복수의 제1 및 제2 선택 신호가 차례로게이트 온 전압을가지도록 선택 신호를 인가할 수 있다. 그리고 선택 신호가 게이트온 전압을 가지는경우에, 해당 주사선에 연 결되는 스위칭 트랜지스터가 턴온된다. 제1 및 제2 주사 구동부(200a, 200b)는 신호 제어부(400)로부터 수신한 순방향 제어 신호(CON_F) 및 역방향 제어 신호(CON_R)에 따라주사 방향을 결정한다. 순방향 제어 신호(CON_F)에 따라 순방향 주사인 경우에는 복수의 제1 주사선(S1-Sn)에서 제1 주사선(S1)부터 제1 주사선(Sn)까지 순으로, 복수의 제2 주사선(S`1-S`n)에서 제2 주사선(S`1)부터 제2 주사선(S`n)까지 순으로 선택신호를 순차적으로 인가한다. 이때, 제1 주사선(Si)와 제2 주사선(S`(i-1))에는 동일한 선택신호가 인가된다. 반면, 역방향 제어 신호(CON_R)에 따라 역방향 주사인 경우에는 복수의 제1 주사선(S1-Sn)에서 제1 주사선(Sn)부터 제1 주사선(S1)까지 순으로, 복수의 제2 주사선(S`1-S`n)에서 제2 주사선(S`n)부터 제2 주사선(S`1)까지 순으로 선택신호를 순차적으로 인가한다. 이때, 제1 주사선(Si)과 제2 주사선(S`(i+1))에는 동일한 선택신호가 인가된다.The first scan driver 200a is connected to the plurality of first scan lines S1 -Sn of the display unit 100 to apply a first selection signal, which is a combination of a gate on voltage and a gate off voltage, to the scan lines S1 -Sn. do. The second scan driver 200b is connected to the plurality of second scan lines S ′ 1-S ′ n of the display unit 100 to receive a second selection signal formed by a combination of a gate on voltage and a gate off voltage. 1-S`n). In this case, the first and second scan drivers 200a and 200b sequentially gate the first and second selection signals applied to the plurality of scan lines S1 -Sn and the scan lines S'1 -S'n, respectively. The selection signal may be applied to have the on voltage. When the selection signal has a gate-on voltage, the switching transistor connected to the corresponding scan line is turned on. The first and second scan drivers 200a and 200b determine the scan direction according to the forward control signal CON_F and the reverse control signal CON_R received from the signal controller 400. In the case of the forward scan according to the forward control signal CON_F, the plurality of first scan lines S1-Sn from the first scan line S1 to the first scan line Sn in order, and then the plurality of second scan lines S`1. In step S′n, the selection signals are sequentially applied from the second scan line S′1 to the second scan line S′n. In this case, the same selection signal is applied to the first scan line Si and the second scan line S ′ (i-1). On the other hand, in the case of reverse scanning according to the reverse control signal CON_R, the plurality of second scanning lines S in the order from the first scanning lines Sn to the first scanning lines S1 in the plurality of first scanning lines S1 -Sn. The selection signals are sequentially applied from `1-S`n to the second scan line S`n to the second scan line S`1. In this case, the same selection signal is applied to the first scan line Si and the second scan line S ′ (i + 1).

데이터 구동부(300)는 표시부(100)의 데이터선(D1-Dm)에 연결되어 계조를 나타내는 데이터 신호를 데이터선(D1-Dm)에 인가한다. 이러한 데이터 구동부(300)는 신호 제어부(400)로부터 입력되는 계조를 가지는 입력 영상 데이터(DR, DG, DB)를 전압 또는 전류 형태의 데이터 신호로 변환한다.The data driver 300 is connected to the data lines D1 -Dm of the display unit 100 to apply a data signal indicating a gray level to the data lines D1 -Dm. The data driver 300 converts input image data DR, DG, and DB having a gray level input from the signal controller 400 into a data signal in the form of voltage or current.

신호 제어부(400)는 외부의그래픽 제어기(도시하지 않음)로부터 입력 영상 데이터(DR, DG, DB) 및 이의 표시를 제어하는 입력 제어 신호를 제공받는다. 입력 제어 신호에는 예를 들어 수평 동기 신호(Hsync), 수직 동기 신호(Vsync) 및 메인 클록(MCLK)이 있다. 신호 제어부(400)는 입력 영상 데이터(DR, DG, DB) 및 데이터 제어 신호(CONT2)를 생성하여 데이터 구동부(300)로 전달한다. 그리고 주사 제어 신호(CONT1), 순방향 제어 신호(CON_F) 및 역방향 제어 신호(CON_R)를 생성하여 제1 및 제2 주사 구동부(200a, 200b)로 전달한다. 그리고 주사 제어 신호(CONT1)는 주사 시작을 지시하는 주사 시작 신호(SP), 클록 신호(CLK) 및 반전 클로 신호(/CLK)를 포함하며, 데이터 제어 신호(CONT2)는 한 행의 화소(110)에 대한 입력 영상 데이터 전달을지시하는 수평 동기 시작 신호와 클록 신호를 포함한다. The signal controller 400 receives an input control signal for controlling the input image data DR, DG, DB and its display from an external graphic controller (not shown). The input control signal includes, for example, a horizontal sync signal Hsync, a vertical sync signal Vsync, and a main clock MCLK. The signal controller 400 generates input image data DR, DG, and DB and a data control signal CONT2, and transmits the generated image data DR, DG, and DB to the data driver 300. The scan control signal CONT1, the forward control signal CON_F, and the reverse control signal CON_R are generated and transferred to the first and second scan drivers 200a and 200b. The scan control signal CONT1 includes a scan start signal SP, a clock signal CLK, and an inverted claw signal / CLK indicating the start of the scan, and the data control signal CONT2 includes one pixel 110 in a row. It includes a horizontal synchronization start signal and a clock signal to direct the input image data transfer.

한편, 신호 제어부(400)는 한 행분에 해당하는 입력 영상 데이터를 데이터 구동부(300)로 전달하는 경우에, 입력 영상 데이터(DR, DG, DB)를 세 개의 채널을 통해서색상 별로 전달할수도 있으며, 입력 영상 데이터(DR, DG, DB)를 하나의 채널을 통하여 차례로 전달할 수도 있다.On the other hand, when the signal control unit 400 transmits the input image data corresponding to one row to the data driver 300, the input image data (DR, DG, DB) may also be transmitted for each color through three channels, Input image data DR, DG, and DB may be sequentially transmitted through one channel.

다음, 본 발명의 한 실시예에 따른 화소회로의 구조에 대해서 도 2를 참조하여 설명한다.Next, a structure of a pixel circuit according to an exemplary embodiment of the present invention will be described with reference to FIG. 2.

도 2에서는 설명의 편의상 m번째 데이터선(Dm)과 n번째 주사선(Sn, S`n)에 연결된 화소 회로만을 도시하였다. 도 2에 도시된 바와 같이, 본 발명의 일 한 실시예에 따른 화소 회로(110)는 트랜지스터(M11-M15), 커패시터(Cst1, Cvth1), 및 유기 발광 소자(OLED)를 포함한다. 이러한 유기 발광 소자는 다이오드 특성을 가져서 유기 발광 다이오드로 불리며, 일반적으로 애노드 전극, 유기 박막 및 캐소드 전극의 구조를 가진다.In FIG. 2, only the pixel circuit connected to the m-th data line Dm and the n-th scan line Sn and S'n is illustrated for convenience of description. As shown in FIG. 2, the pixel circuit 110 according to an exemplary embodiment of the present invention includes transistors M11-M15, capacitors Cst1 and Cvth1, and an organic light emitting diode OLED. Such an organic light emitting device has a diode characteristic and is called an organic light emitting diode, and generally has a structure of an anode electrode, an organic thin film, and a cathode electrode.

트랜지스터(M11)는 유기 발광 소자(OLED)를 구동하기 위한 구동 트랜지스터로서, 전압(VDD)을 공급하기 위한 전원과 유기 발광 소자(OLED) 간에 접속되고, 게 이트에 인가되는 전압에 의하여 트랜지스터(M15)를 통하여 유기 발광 소자(OLED)에 흐르는 전류를 제어한다. 트랜지스터(M12)는 직전 주사선(Sn)으로부터의 선택 신호에 응답하여 트랜지스터(M11)를 다이오드 연결시킨다.The transistor M11 is a driving transistor for driving the organic light emitting element OLED. The transistor M11 is connected between a power supply for supplying the voltage VDD and the organic light emitting element OLED, and is applied to the transistor M15 by a voltage applied to the gate. The current flowing through the organic light emitting diode OLED is controlled through the. The transistor M12 diode-connects the transistor M11 in response to a selection signal from the immediately preceding scan line Sn.

트랜지스터(M11)의 게이트에는 커패시터(Cvth1)의 일전극(A1)이 접속되고, 커패시터(Cvth1)의 타전극(B1) 및 전압(VDD)을 공급하는 전원 간에 커패시터(Cst1)와 트랜지스터(M14)가 병렬 접속된다. 트랜지스터(M14)는 직전 주사선(Sn)으로부터의 선택 신호에 응답하여 커패시터(Cvth1)의 타전극(B1)에 전원(VDD)을 공급한다.One electrode A1 of the capacitor Cvth1 is connected to the gate of the transistor M11, and the capacitor Cst1 and the transistor M14 are connected between the other electrode B1 of the capacitor Cvth1 and a power supply for supplying the voltage VDD. Are connected in parallel. The transistor M14 supplies the power supply VDD to the other electrode B1 of the capacitor Cvth1 in response to the selection signal from the immediately preceding scan line Sn.

트랜지스터(M13)는 현재 주사선(S`n)으로부터의 선택 신호에 응답하여 데이터선(Dm)으로부터의 데이터를 커패시터(Cvth1)의 타전극(B1)으로 전달한다.The transistor M13 transfers data from the data line Dm to the other electrode B1 of the capacitor Cvth1 in response to the selection signal from the current scan line S′n.

트랜지스터(M15)는 트랜지스터(M11)의 드레인과 유기 발광 소자(OLED)의 애노드 간에 접속되고, 직전 주사선(Sn)으로부터의 선택 신호에 응답하여 트랜지스터(M11)의 드레인과 유기 발광 소자(OLED)를 차단시키거나 연결한다. 유기 발광 소자(OLED)는 입력되는 전류에 대응하여 빛을 방출한다. 본 발명의 한 실시예에 따르면, 유기 발광 소자(OLED)의 캐소드에 연결되는 전압(VSS)은 전압(VDD)보다 낮은 레벨의 전압으로서, 그라운드 전압 또는 음극성의 전압 등이 사용될 수 있다.The transistor M15 is connected between the drain of the transistor M11 and the anode of the organic light emitting element OLED, and the drain of the transistor M11 and the organic light emitting element OLED are connected in response to a selection signal from the immediately preceding scan line Sn. Block or connect. The OLED emits light in response to an input current. According to an embodiment of the present invention, the voltage VSS connected to the cathode of the organic light emitting diode OLED is a voltage lower than the voltage VDD, and a ground voltage or a negative voltage may be used.

지금까지 본 발명의 한 실시예에 따른 화소회로로서 5개의 트랜지스터와 2개의 커패시터가 포함되는 것을 예로 들었지만, 본 발명은 이에 한정되지 않고 2이상의 선택신호에 의해 동작하는 모든 화소회로에 적용될 수 있다.So far, the pixel circuit according to an embodiment of the present invention has been described as including five transistors and two capacitors, but the present invention is not limited thereto and may be applied to all pixel circuits operated by two or more selection signals.

다음, 본 발명의 한 한 실시예에 따른 제1 및 제2 주사 구동부(200a, 200b)에 대해서 도 3 내지 도 5를 참조하여 설명한다. Next, the first and second scan drivers 200a and 200b according to one embodiment of the present invention will be described with reference to FIGS. 3 to 5.

도 3은 도 1의 제1 및 제2 주사 구동부(200a, 200b)의 구성을 계략적으로 보여주는 도면이다. 3 is a diagram schematically illustrating the configuration of the first and second scan drivers 200a and 200b of FIG. 1.

도 3에서와 같이 제1 주사 구동부(200a)는 제1 양방향 시프트 레지스터(210a) 및 복수의 NAND 게이트(NAND11-NAND16)를 포함한다. 제2 주사 구동부(200b)는 제2 양방향 시프트 레지스터(210b) 및 복수의 NAND 게이트(NAND21-NAND26)를 포함한다. 본 발명의 한 실시예에서는 2n개의 NAND 게이트 중 설명의 편의를 위하여 6개의 행(즉, 주사선(S1-S6) 및 주사선(S`1-S`6))에 대응하는 12개의 NAND 게이트(NAND11-NAND16, NAND21-NAND26)만 도시하였다. 이때, 제1 및 제2 양방향 시프트레지스터(210a, 210b) 각각은 행의 개수(6)의 절반(3)보다 1개 많은 4개의 출력단(O1-O4, O`1-O`4)을 가진다. As shown in FIG. 3, the first scan driver 200a includes a first bidirectional shift register 210a and a plurality of NAND gates NAND11-NAND16. The second scan driver 200b includes a second bidirectional shift register 210b and a plurality of NAND gates NAND21 -NAND26. According to an embodiment of the present invention, twelve NAND gates NAND11 corresponding to six rows (that is, scan lines S1-S6 and S′1-S′6) for convenience of description among 2n NAND gates. Only NAND16, NAND21-NAND26) are shown. In this case, each of the first and second bidirectional shift registers 210a and 210b has four output stages O1-O4 and O`1-O`4 more than one half (3) of the number of rows 6. .

제1 및 제2 양방향 시프트레지스터(210a, 210b)는 각각 시작신호(SP), 순방향 제어신호(CON_F), 역방향 제어신호(CON_R), 클록신호(CLK) 및 반전 클록 신호(/CLK)를 입력받는다. 제1 양방향 시프트 레지스터(210a)는 순방향 제어 신호(CON_F)에 응답하여 시작 신호(SP)를 순방향으로 반 클록(CLK)만큼 시프트하면서 복수의 출력단(O1-O4)으로 출력하고, 제2 양방향 시프트레지스터(210b)는 복수의 출력단(O1-O4)로부터 출력되는 각각의 신호보다 반 클록 만큼 시프트된 신호를 출력단(O`1-O`4)으로 순차적으로 출력한다. 이때, 순방향이란, 제1 양방향 시프트레지스터에서 출력단(O1)부터 출력단(O2) 및출력단(O3)를 거쳐 출력단(O4)의 순서대로 시작 신호(SP)가 반 클록(CLK)만큼 순차적으로 시프트되면서 출력되는 경로이고, 제2 양방향 시프트레지스터에서 출력단(O`1)부터 출력단(O`2) 및 출력단(O`3) 을 거쳐 출력단(O`4)의 순서대로 시작 신호(SP)가 반 클록(CLK)만큼 순차적으로 시프트되면서 출력되는 경로를 말한다. 이와 달리, 제1 양방향 시프트레지스터는 역방향 제어 신호(CON_R)에 응답하여 시작 신호(SP)를 역방향으로 반 클록(CLK)만큼 시프트하면서 복수의 출력단(O1-O4)으로 순차적으로 출력한다. 제2 양방향 시프트레지스터는 역방향 제어 신호에 응답하여 복수의 출력단(O1-O4) 각각으로부터 출력되는 신호보다 반 클록만큼 시프트된 신호를 순차적으로 출력단(O`1-O`4)로부터 출력한다. 이때, 역방향이란, 제1 양방향 시프트레지스터에서 출력단(O4)부터 출력단(O3) 및 출력단(O2)를 거쳐 출력단(O1)의 순서대로 시작 신호(SP)가 반 클록(CLK)만큼 순차적으로 시프트되면서 출력되는 경로이고, 제2 양방향 시프트레지스터에서 출력단(O`4)부터 출력단(O`3) 및 출력단(O`2)을 거쳐 출력단(O`1)의 순서대로 시작 신호(SP)가 반 클록(CLK)만큼 순차적으로 시프트되면서 출력되는 경로를 말한다.The first and second bidirectional shift registers 210a and 210b respectively input a start signal SP, a forward control signal CON_F, a reverse control signal CON_R, a clock signal CLK, and an inverted clock signal / CLK. Receive. The first bidirectional shift register 210a outputs the start signal SP to the plurality of output terminals O1 to O4 while shifting the start signal SP in the forward direction by a half clock CLK in response to the forward control signal CON_F, and the second bidirectional shift register 210a. The register 210b sequentially outputs a signal shifted by half a clock from each of the signals output from the plurality of output terminals O1-O4 to the output terminals O`1-O`4. In this case, the forward direction means that the start signal SP is sequentially shifted by the half clock CLK in the order of the output terminal O4 from the output terminal O1 to the output terminal O2 and the output terminal O3 in the first bidirectional shift register. In the second bidirectional shift register, the start signal SP is half clocked in the order of the output terminal O`4 from the output terminal O`1 to the output terminal O`2 and the output terminal O`3 in the second bidirectional shift register. The path is output while being sequentially shifted by (CLK). In contrast, the first bidirectional shift register sequentially outputs the start signal SP to the plurality of output terminals O1 to O4 while shifting the start signal SP in the reverse direction by half the clock CLK in response to the reverse control signal CON_R. The second bidirectional shift register sequentially outputs a signal shifted by half a clock from the output stages O`1-O`4 in response to the reverse control signal from the signals output from the plurality of output stages O1-O4. In this case, the reverse direction means that the start signal SP is sequentially shifted by the half clock CLK in the order of the output terminal O1 from the output terminal O4 to the output terminal O3 and the output terminal O2 in the first bidirectional shift register. In the second bidirectional shift register, the start signal SP is half clocked in the order of the output terminal O`1 from the output terminal O`4 to the output terminal O`3 and the output terminal O`2. The path is output while being sequentially shifted by (CLK).

NAND 게이트(NAND11-NAND16)는 복수의 출력단(01-04) 중 대응하는 2개의 출력단, NAND 게이트(NAND21-NAND26)는 복수의 출력단(,O`1-O`4) 중 대응하는 2개의 출력단으로부터 출력되는 시프트 신호 및 제1 및 제2 서브 클록 신호(SCLK1, SCLK2)중 하나를 입력받아 선택 신호를 출력한다. 2개의 출력단으로부터 출력되는 신호 및 하나의 서브 클록 신호(SCLK1, SCLK2)가 모두 하이 레벨일 때 NAND 게이트(NAND11-NAND16, NAND21-NAND26)는 로우 레벨 선택 신호를 출력한다. NAND gates NAND11-NAND16 have two corresponding output stages among the plurality of output stages 01-04, and NAND gates NAND21-NAND26 have two corresponding output stage among the plurality of output stages, O`1-O`4. The shift signal and the first and second sub-clock signals SCLK1 and SCLK2 are output from the output signal, and the selection signal is output. The NAND gates NAND11-NAND16 and NAND21-NAND26 output low level select signals when the signals output from the two output terminals and the one sub clock signal SCLK1 and SCLK2 are both at high level.

도 4는 본 발명의 한 실시예에 따른 제1 및 제2 주사 구동부(200a, 200b) 각각의 제1 및 제2 양방향 제어부(210a, 210b)를 보여주는 도면이다. 4 is a diagram illustrating first and second bidirectional controllers 210a and 210b of each of the first and second scan drivers 200a and 200b according to an exemplary embodiment of the present invention.

도 4에서와 같이 제1 양방향 시프트 레지스터(210a)는 복수의 양방향 제어부(BC11-BC14) 및 복수의 플립플롭(SR11-SR14)을, 제2 양방향 시프트 레지스터(210b)는 복수의 양방향 제어부(BC21-BC26) 및 복수의 플립플롭(SR21-SR26)를 포함한다. 또한, 본 발명의 한 실시예에 따른 제1 및 제2 주사 구동부(200a, 200b)는 각 NAND 게이트(NAND11-NAND16, NAND21-NAND26)의 각각의 출력단에 버퍼부(B11-B16, B21-B26)를 더 포함할 수 있다. 각 버퍼부(B11-B16, B21-B26)는 인버터 2개를 직렬로 연결하여 입력 신호를 임시 저장하였다가, 소정 시간동안 지연을 준 후 출력할 수 있다. As shown in FIG. 4, the first bidirectional shift register 210a includes a plurality of bidirectional control units BC11-BC14 and a plurality of flip-flops SR11-SR14, and the second bidirectional shift register 210b includes a plurality of bidirectional control units BC21. BC26) and a plurality of flip-flops SR21-SR26. In addition, the first and second scan drivers 200a and 200b according to an embodiment of the present invention may respectively include buffers B11-B16 and B21-B26 at respective output terminals of the NAND gates NAND11-NAND16 and NAND21-NAND26. ) May be further included. Each of the buffer units B11-B16 and B21-B26 may temporarily store an input signal by connecting two inverters in series and output the delayed signal for a predetermined time.

구체적으로, 제1 양방향 시프트 레지스터(210a)에서 각 양방향 제어부(BC11-BC14)는 순방향 및 역방향 제어 신호(CON_F, CON_R)를 수신하고, 양방향 제어부(BC11)는 순방향의 경우 시작 신호(SP)를 수신하며, 양방향 제어부(BC14)는 역방향의 경우 시작 신호(SP)를 수신한다. 제2 양방향 시프트 레지스터(210b)에서 각 양방향 제어부(BC21-BC26)는 순방향 및 역방향 제어 신호(CON_F, CON_R)를 수신하고, 양방향 제어부(BC21)는 순방향의 경우 시작 신호(SP)를 수신하며, 양방향 제어부(BC26)는 역방향의 경우 시작 신호(SP)를 수신한다. 양방향 제어부(BC11-BC14)의 출력단은 각각 플립플롭(SR11-SR14)의 입력단에 연결되어 있다. 양방향 제어부(BC21-BC26)의 출력단은 각각 플립플롭(SR21-SR26)의 입력단에 연결되어 있다. 각 플립플롭(R11-SR14)의 출력단은 도 3에서 도시한 제1 양방향 시프트레지스터(210a)의 출력단(O1-O4)에 각각 대응되며, 각 플립플롭(SR22-SR25)의 출력단은 제2 양방향 시프트레지스터(210b)의 출력단(O`1-O`4)에 각각 대응된다. 양방향 제어부(BC11-BC14)는 순방향 제어 신호(CON_F)에 따라 복수의 플립플롭(SR11-SR14)을 순방향 주사 경로로 연결한다. 또한, 역방향 제어 신호(CON_R)에 따라 복수의 플립플롭(SR11-SR14)을 역방향 주사 경로로 연결한다. 순방향 주사 경로에 따라, 플립플롭(SR1i)으로부터 출력된 신호(sr1i)는 플립플롭(SR1(i+1))으로 입력되고, 플립플롭(SR1(i+1))은 입력된 신호를 반 클록만큼 시프트하여 순방향으로 신호(sr1(i+1))를 출력한다. 플립플롭(SR2j)으로부터 출력된 신호(sr2j)는 플립플롭(SR2(j+1))으로 입력되고, 플립플롭(SR2(j+1))은 입력된 신호를 반 클록만큼 시프트하여 순방향으로 신호(sr2(j+1))출력한다. 반대로, 역방향 주사 경로에 따라, 플립플롭(SR1(i+1))으로부터 출력된 신호(sr1(i+1))는 플립플롭(SR1i)으로 입력되고, 플립플롭(SR1i)은 입력된 신호를 반 클록만큼 시프트하여 역방향으로 신호(sr1i)를 출력하며, 플립플롭(SR2(j+1))으로부터 출력된 신호(sr2(j+1))는 플립플롭(SR2j)으로 입력되고, 플립플롭(SR2j)은 입력된 신호를 반 클록만큼 시프트하여 역방향으로 신호(sr2j)를 출력한다. 이 때, 본 발명의 한 실시예에 따른 i는 1부터 3까지 자연수이고, j는 1부터 5까지 자연수이다. Specifically, in the first bidirectional shift register 210a, each bidirectional control unit BC11-BC14 receives the forward and reverse control signals CON_F and CON_R, and the bidirectional control unit BC11 receives the start signal SP in the forward direction. In the reverse direction, the bidirectional control unit BC14 receives the start signal SP. In the second bidirectional shift register 210b, each bidirectional control unit BC21-BC26 receives forward and reverse control signals CON_F and CON_R, and the bidirectional control unit BC21 receives a start signal SP in the forward direction. The bidirectional control unit BC26 receives the start signal SP in the reverse direction. Output terminals of the bidirectional control units BC11-BC14 are connected to input terminals of the flip-flops SR11-SR14, respectively. Output terminals of the bidirectional control units BC21-BC26 are connected to input terminals of the flip-flops SR21-SR26, respectively. The output terminals of the respective flip-flops R11-SR14 correspond to the output terminals O1-O4 of the first bidirectional shift register 210a illustrated in FIG. 3, and the output terminals of the respective flip-flops SR22-SR25 are second bidirectional. Corresponding to the output terminals O'1-O'4 of the shift register 210b, respectively. The bidirectional controllers BC11-BC14 connect the plurality of flip-flops SR11-SR14 to the forward scan path according to the forward control signal CON_F. In addition, the plurality of flip-flops SR11 to SR14 are connected to the reverse scan path according to the reverse control signal CON_R. According to the forward scan path, the signal sr1i output from the flip-flop SR1i is input to the flip-flop SR1 (i + 1), and the flip-flop SR1 (i + 1) is half a clock of the input signal. Shifts by and outputs the signal sr1 (i + 1) in the forward direction. The signal sr2j output from the flip-flop SR2j is input to the flip-flop SR2 (j + 1), and the flip-flop SR2 (j + 1) shifts the input signal by half a clock to forward the signal. Outputs (sr2 (j + 1)). On the contrary, according to the reverse scanning path, the signal sr1 (i + 1) output from the flip-flop SR1 (i + 1) is input to the flip-flop SR1i, and the flip-flop SR1i receives the input signal. Shifts by half a clock to output the signal sr1i in the reverse direction, and the signal sr2 (j + 1) output from the flip-flop SR2 (j + 1) is input to the flip-flop SR2j and the flip-flop ( SR2j) shifts the input signal by half a clock and outputs a signal sr2j in the reverse direction. At this time, according to an embodiment of the present invention i is a natural number from 1 to 3, j is a natural number from 1 to 5.

NAND 게이트(NAND11-NAND16)는 각각 2개의 출력신호(sr1i, sr1(i+1)) 및 제1 및 제2 서브 클록 신호(SCLK1, SCLK2)중 하나를 입력받아 선택 신호(select[k] : k는 1부터 6까지 자연수중 하나)를 출력한다. NAND 게이트(NAND11)는 2개의 플립플롭(SR11, SR12) 및 제1 서브 클록 신호(SCLK1)가 인가되는 도선에 연결되어 있고, NAND 게이트(NAND12)는 2개의 플립플롭(SR11, SR12) 및 제2 서브 클록 신호(SCLK2)가 인가되는 도선에 연결되어 있다. NAND 게이트(NAND13)는 2개의 플립플롭(SR12, SR13) 및 제1 서브 클록 신호(SCLK1)가 인가되는 도선에 연결되어 있고, NAND 게이트(NAND14)는 2개의 플립플롭(SR12, SR13) 및 제2 서브 클록 신호(SCLK2)가 인가되는 도선에 연결되어 있다. NAND 게이트(NAND15)는 2개의 플립플롭(SR13, SR14) 및 제1 서브 클록 신호(SCLK1)가 인가되는 도선에 연결되어 있고, NAND 게이트(NAND16)는 2개의 플립플롭(SR13, SR14) 및 제2 서브 클록 신호(SCLK2)가 인가되는 도선에 연결되어 있다. NAND 게이트(NAND21-NAND26)는 각각 2개의 출력신호(sr2j, sr2(j+1)) 및 제1 및 제2 서브 클록 신호(SCLK1, SCLK2)중 하나를 입력받아 선택 신호(select`[k] : k는 1부터 6까지 자연수중 하나)를 출력한다. NAND 게이트(NAND21)는 2개의 플립플롭(SR22, SR23) 및 제1 서브 클록 신호(SCLK1)가 인가되는 도선에 연결되어 있고, NAND 게이트(NAND22)는 2개의 플립플롭(SR22, SR23) 및 제2 서브 클록 신호(SCLK2)가 인가되는 도선에 연결되어 있다. NAND 게이트(NAND23)는 2개의 플립플롭(SR23, SR24) 및 제1 서브 클록 신호(SCLK2)가 인가되는 도선에 연결되어 있고, NAND 게이트(NAND24)는 2개의 플립플롭(SR23, SR24) 및 제2 서브 클록 신호(SCLK2)가 인가되는 도선에 연결되어 있다. NAND 게이트(NAND25)는 2개의 플립플롭(SR24, SR25) 및 제1 서브 클록 신호(SCLK1)가 인가되는 도선에 연결되어 있고, NAND 게이트(NAND26)는 2개의 플립플롭(SR24, SR25) 및 제2 서브 클록 신호(SCLK2)가 인가되는 도선에 연결되어 있다. The NAND gates NAND11-NAND16 receive two output signals sr1i and sr1 (i + 1) and one of the first and second sub-clock signals SCLK1 and SCLK2, respectively, and select signals [select [k]: k is one of the natural numbers from 1 to 6. The NAND gate NAND11 is connected to a conductive line to which two flip-flops SR11 and SR12 and the first sub clock signal SCLK1 are applied. The NAND gate NAND12 is connected to two flip-flops SR11 and SR12. The two sub clock signals SCLK2 are connected to the conductive wires to which the two sub clock signals SCLK2 are applied. The NAND gate NAND13 is connected to a conductive line to which two flip-flops SR12 and SR13 and the first sub clock signal SCLK1 are applied. The NAND gate NAND14 is connected to two flip-flops SR12 and SR13. The two sub clock signals SCLK2 are connected to the conductive wires to which the two sub clock signals SCLK2 are applied. The NAND gate NAND15 is connected to a conductive line to which two flip-flops SR13 and SR14 and the first sub clock signal SCLK1 are applied. The NAND gate NAND16 is connected to two flip-flops SR13 and SR14. The two sub clock signals SCLK2 are connected to the conductive wires to which the two sub clock signals SCLK2 are applied. The NAND gates NAND21-NAND26 receive two output signals sr2j and sr2 (j + 1) and one of the first and second sub-clock signals SCLK1 and SCLK2, respectively, and select signals [select` [k]. k is one of the natural numbers from 1 to 6. The NAND gate NAND21 is connected to two flip-flops SR22 and SR23 and a conductive line to which the first sub clock signal SCLK1 is applied, and the NAND gate NAND22 is connected to two flip-flops SR22 and SR23. The two sub clock signals SCLK2 are connected to the conductive wires to which the two sub clock signals SCLK2 are applied. The NAND gate NAND23 is connected to a conductive line to which two flip-flops SR23 and SR24 and the first sub clock signal SCLK2 are applied, and the NAND gate NAND24 is connected to two flip-flops SR23 and SR24 and the first. The two sub clock signals SCLK2 are connected to the conductive wires to which the two sub clock signals SCLK2 are applied. The NAND gate NAND25 is connected to two flip-flops SR24 and SR25 and the conductive line to which the first sub clock signal SCLK1 is applied, and the NAND gate NAND26 is connected to the two flip-flops SR24 and SR25 and the first. The two sub clock signals SCLK2 are connected to the conductive wires to which the two sub clock signals SCLK2 are applied.

이하, 도 5를 참조하여 구체적으로 양방향 제어부(BC11-BC16, BC21-BC26)를 설명한다.Hereinafter, the bidirectional control units BC11-BC16 and BC21-BC26 will be described in detail with reference to FIG. 5.

도 5는 본 발명의 한 실시예에 따른 양방향 제어부(BC1k)의 회로를 나타낸 도면이다. 본 발명의 한 실시예에 따른 k는 1부터 6까지 자연수이다.5 is a diagram illustrating a circuit of the bidirectional control unit BC1k according to an embodiment of the present invention. K according to one embodiment of the present invention is a natural number from 1 to 6.

도 5에 도시된 바와 같이, 양방향 제어부(BC1k)는 두 개의 전송 게이트(TG, TG`)를 포함한다. 전송 게이트(TG)의 p 채널 소자의 게이트 전극에는 순방향 제어 신호(CON_F)가 인가되고, n 채널 소자의 게이트 전극에는 역방향 제어 신호(CON_R)가 인가된다. n 채널 소자 및 p 채널 소자의 제1 전극에는 플립플롭(SR1(k-1))의 출력단에 연결되어 있어, 신호(sr1(k-1))가 인가되고, 제2 전극은 플립플롭(SR1k)에 연결되어 있다. 전송 게이트(TG`)의 n 채널 소자의 게이트 전극에는 순방향 제어 신호(CON_F)가 인가되고, p 채널 소자의 게이트 전극에는 역방향 제어 신호(CON_R)가 인가된다. n 채널 소자 및 p 채널 소자의 제1 전극은 플립플롭(SR1(k+1))의 출력단에 연결되어 있어, 신호(sr1(k+1))가 인가되고, 제2 전극은 플립플롭(SR1k)에 연결되어 있다. 양방향 제어부(BC11)는 신호(sr1(k-1)) 대신 시작 신호(SP)가 전달되고, 양방향 제어부(BC14)는 신호(sr1(k+1)) 대신 시작 신호(SP)가 전달된다. 순방향 주사의 경우 순방향 제어 신호(CON_F)가 로우 레벨이고 역방향 제어 신호(CON_R)가 하이 레벨이 된다. 그러면 전송 게이트(TG)는 턴온되어 신호(sr1(k-1)) 가 플립플롭(SR1k)으로 출력되고, 전송 게이트(TG`)는 턴오프되어 신호(sr1(k+1))는 차단된다. 반대로 역방향 주사의 경우 역방향 제어 신호(CON_R)가 로우 레벨이고, 순방향 제어 신호(CON_F)가 하이 레벨이 되면, 전송 게이트(TG`)는 턴온되어 신호(sr1(k+1))가 플립플롭(SR1k)으로 출력되고, 전송 게이트(TG)는 턴오프되어 신호(sr1(k-1))는 차단된다. 양방향 제어부(BC21-BC26) 각각의 구조도 이와 유사하며, 양방향 제어부(BC2k)는 신호(sr1(k-1))대신 신호(sr2(k-1))가, (sr1(k+1)) 대신 신호(sr2(k+1))가 각각 인가되며, 양방향 제어부(BC21)는 신호(sr2(k-1)) 대신 시작 신호(SP)가 전달되고, 양방향 제어부(BC26)는 신호(sr2(k+1)) 대신 시작 신호(SP)가 전달된다. 본 발명의 한 실시예에 따른 양방향 제어부(BC2k) 역시 양방향 제어부(BC1k)와 동일한 구조를 갖으며, 유사한 동작을 한다. As shown in FIG. 5, the bidirectional controller BC1k includes two transmission gates TG and TG ′. The forward control signal CON_F is applied to the gate electrode of the p-channel device of the transfer gate TG, and the reverse control signal CON_R is applied to the gate electrode of the n-channel device. The first electrode of the n-channel device and the p-channel device is connected to the output terminal of the flip-flop SR1 (k-1), so that the signal sr1 (k-1) is applied, and the second electrode is the flip-flop SR1k. ) The forward control signal CON_F is applied to the gate electrode of the n-channel element of the transfer gate TG`, and the reverse control signal CON_R is applied to the gate electrode of the p-channel element. The first electrode of the n-channel device and the p-channel device is connected to the output terminal of the flip-flop SR1 (k + 1), so that the signal sr1 (k + 1) is applied and the second electrode is the flip-flop SR1k. ) The bidirectional control unit BC11 receives the start signal SP instead of the signal sr1 (k-1), and the bidirectional control unit BC14 receives the start signal SP instead of the signal sr1 (k + 1). In the case of the forward scan, the forward control signal CON_F is at a low level and the reverse control signal CON_R is at a high level. Then, the transfer gate TG is turned on to output the signal sr1 (k-1) to the flip-flop SR1k, and the transfer gate TG` is turned off to block the signal sr1 (k + 1). . On the contrary, in the case of reverse scanning, when the reverse control signal CON_R is at the low level and the forward control signal CON_F is at the high level, the transfer gate TG` is turned on so that the signal sr1 (k + 1) is flip-flop ( Is outputted to SR1k, and the transmission gate TG is turned off to block the signal sr1 (k-1). The structure of each of the bidirectional control units BC21-BC26 is similar, and the bidirectional control unit BC2k has a signal sr2 (k-1) instead of a signal sr1 (k-1), and (sr1 (k + 1)). Instead, the signal sr2 (k + 1) is applied to each other, and the bidirectional controller BC21 receives the start signal SP instead of the signal sr2 (k-1), and the bidirectional controller BC26 receives the signal sr2 ( k + 1)) instead, the start signal SP is transmitted. The bidirectional control unit BC2k according to an embodiment of the present invention also has the same structure as the bidirectional control unit BC1k and performs a similar operation.

이하, 도 6 및 도 7을 참조하여 본 발명의 한 실시예에 따른 순방향 및 역방향에서 제1 및 제2 주사 구동부(200a, 200b)의 동작을 설명한다.6 and 7, the operation of the first and second scan drivers 200a and 200b in the forward and reverse directions according to an exemplary embodiment of the present invention will be described.

도 6은 순방향일 때, 입력되는 신호(SP, CLK, /CLK, SCLK1, SCLK2)에 따라 출력되는 신호(sr11-sr14, sr21-sr26, select[1]-select[6], select`[1]-select`[6])를 도시한 것이다. 6 shows signals sr11-sr14, sr21-sr26, select [1] -select [6], and select` [1 that are output according to the input signals SP, CLK, / CLK, SCLK1, and SCLK2 in the forward direction. ] -select` [6]).

도 6에 도시된 바와 같이, 순방향 주사의 경우 순방향 제어 신호(CON_F) 및 역방향 제어 신호(CON_R) 각각은 로우 레벨 및 하이 레벨을 갖는다. 일정 구간에서 하이 레벨을 갖는 시작 신호(SP)가 양방향 제어부(BC11, BC21)에 입력되어 플립플롭(SR11, SR21)으로 전달되고, 클록신호(CLK)의 라이징 에지 타이밍(rising edge timing)에서 로우레벨에서 하이레벨로 변하는 신호(sr11, sr21)가 출력된다. 출력 신호(sr11)는 NAND 게이트(NAND11, NAND12) 및 플립플롭(SR12)에 입력되고, 출력 신호(sr21)는 플립플롭(SR22)에 입력된다. 플립플롭(SR12, SR22)은 각각 신호(sr11) 및 신호(sr21)를 반 클록만큼 시프트 시켜 신호(sr12) 및 신호(sr22)를 생성한다. 신호(sr12)는 NAND 게이트(NAND11-NAND14) 및 플립플롭(SR13)으로 출력되고, 신호(sr22)는 NAND 게이트(NAND21-NAND22) 및 플립플롭(SR23)으로 출력된다. 플립플롭(SR13, SR23)은 각각 신호(sr12) 및 신호(sr22)를 반 클록만큼 시프트시켜 신호(sr13) 및 신호(sr23)를 생성한다. 신호(sr13)는 NAND 게이트(NAND13-NAND16) 및 플립플롭(SR14)으로 출력되고, 신호(sr23)는 NAND 게이트(NAND21-NAND24) 및 플립플롭(SR24)으로 출력된다. 플립플롭(SR14, SR24)은 각각 신호(sr13) 및 신호(sr23)를 반 클록만큼 시프트시켜 신호(sr14) 및 신호(sr24)를 생성한다. 신호(sr14)는 NAND 게이트(NAND15, NAND16)로 출력되고, 신호(sr24)는 NAND 게이트(NAND23-NAND26) 및 플립플롭(SR25)으로 출력된다. 플립플롭(SR25)은 신호(sr24)를 반 클록만큼 시프트시켜 신호(sr25)를 생성하여 NAND 게이트(NAND25, NAND26)로 출력한다. As shown in FIG. 6, in the case of the forward scan, each of the forward control signal CON_F and the reverse control signal CON_R has a low level and a high level. The start signal SP having a high level is input to the bidirectional controllers BC11 and BC21 in a predetermined section and transferred to the flip-flops SR11 and SR21, and is low at the rising edge timing of the clock signal CLK. The signals sr11 and sr21 that change from level to high level are output. The output signal sr11 is input to the NAND gates NAND11 and NAND12 and the flip-flop SR12, and the output signal sr21 is input to the flip-flop SR22. The flip-flops SR12 and SR22 shift the signal sr11 and the signal sr21 by half a clock, respectively, to generate the signal sr12 and the signal sr22. The signal sr12 is output to the NAND gates NAND11-NAND14 and the flip-flop SR13, and the signal sr22 is output to the NAND gates NAND21-NAND22 and the flip-flop SR23. The flip-flops SR13 and SR23 generate a signal sr13 and a signal sr23 by shifting the signal sr12 and the signal sr22 by half a clock, respectively. The signal sr13 is output to the NAND gates NAND13-NAND16 and the flip-flop SR14, and the signal sr23 is output to the NAND gates NAND21-NAND24 and the flip-flop SR24. The flip-flops SR14 and SR24 generate a signal sr14 and a signal sr24 by shifting the signal sr13 and the signal sr23 by half a clock, respectively. The signal sr14 is output to the NAND gates NAND15 and NAND16, and the signal sr24 is output to the NAND gates NAND23-NAND26 and the flip-flop SR25. The flip-flop SR25 shifts the signal sr24 by half a clock to generate a signal sr25, and outputs the signal sr25 to the NAND gates NAND25 and NAND26.

구간(T11)에서 NAND 게이트(NAND11)는 제1 서브 클록 신호(SCLK1) 및 신호(sr11, sr12)를 NAND 연산하여 로우 레벨을 갖는 선택 신호(select[1])를 생성하여 제1 주사선(S1)으로 출력한다. 구간(T12)에서 NAND 게이트(NAND12)는 제2 서브 클록 신호(SCLK2) 및 신호(sr11, sr12)를 NAND 연산하여 로우 레벨을 갖는 선택 신호(select[2])를 생성하여 제1 주사선(S2)으로 출력한다. 구간(T13)에서 NAND 게이트(NAND21)는 제1 서브 클록 신호(SCLK1) 및 신호(sr22, sr23)를 NAND 연산하여 로우 레벨을 갖는 선택신호(select `[1])를 생성하여 각각 제1 주사선(S`1)으로 출력한다. 이와 같은 방식으로 제1 주사 구동부(200a)의 NAND 게이트(NAND13-NAND16)는 각각 구간(T13-T16)에서 로우 레벨의 펄스를 갖는 선택 신호(select[3]- select[6])를 생성하여, 제1 주사선(S3-S6) 각각으로 출력한다. 또한, 제2 주사 구동부(200b)의 NAND 게이트(NAND22-NAND26)는 각각 구간(T14-T18)에서 로우 레벨의 펄스를 갖는 선택 신호(select`[2]- select`[6])를 생성하여 제2 주사선(S`2-S`6) 각각으로 출력한다. 제1 및 제2 주사 구동부(200a, 200b)의 제1 및 제2 서브 클록 신호(SCLK1, SCLK2) 각각의 주기는 클록 신호(CLK) 주기의 반과 같으며, 하이 레벨과 로우 레벨을 교대로 갖을 수 있다. 본 발명의 한 한 실시예에 따른 제1 및 제2 서브 클록 신호(SCLK1, SCLK2)는 하이 레벨 구간이 로우 레벨 구간보다 짧다. 그러면 선택신호(select[n-1], select`[n-1])가 로우 레벨에서 하이 레벨로 상승하는 구간과 선택신호(select[n], select`[n])가 하이 레벨에서 로우 레벨로 변하는 구간이 겹치는 것을 방지할 수 있다. In the period T11, the NAND gate NAND11 performs a NAND operation on the first sub-clock signal SCLK1 and the signals sr11 and sr12 to generate a select signal select [1] having a low level to generate the first scan line S1. ) In the period T12, the NAND gate NAND12 NAND-operates the second sub-clock signal SCLK2 and the signals sr11 and sr12 to generate a select signal select [2] having a low level to generate the first scan line S2. ) In the period T13, the NAND gate NAND21 performs an NAND operation on the first sub clock signal SCLK1 and the signals sr22 and sr23 to generate a select signal select `[1] having a low level, respectively. Output to (S`1). In this manner, the NAND gates NAND13-NAND16 of the first scan driver 200a generate a select signal (select [3] -select [6]) having low-level pulses in the periods T13-T16, respectively. And output to each of the first scan lines S3-S6. In addition, the NAND gates NAND22-NAND26 of the second scan driver 200b each generate a select signal (select` [2] -select` [6]) having a low level pulse in a period T14-T18. Output is performed on each of the second scanning lines S`2-S`6. Each period of the first and second sub-clock signals SCLK1 and SCLK2 of the first and second scan drivers 200a and 200b is equal to half of the clock signal CLK period, and alternately has a high level and a low level. Can be. In the first and second sub-clock signals SCLK1 and SCLK2 according to an embodiment of the present invention, the high level section is shorter than the low level section. Then, the section in which the select signals select [n-1] and select` [n-1] rise from the low level to the high level and the select signals select [n] and select` [n] rise from the high level to the low level. It is possible to prevent the sections to change to overlap.

이하, 역방향 주사 구동을 도 7을 참조하여 설명한다. Hereinafter, the reverse scanning drive will be described with reference to FIG. 7.

도 7은 역방향일 때, 입력되는 신호(SP, CLK, /CLK, SCLK1, SCLK2)에 따라 출력되는 신호(sr11-sr14, select[1]-select[6], sr21-sr25, select`[1]- select`[6])를 도시한 것이다. 7 shows signals sr11-sr14, select [1] -select [6], sr21-sr25, and select` [1 that are output according to the input signals SP, CLK, / CLK, SCLK1, and SCLK2 in the reverse direction. ]-select` [6]).

도 7에 도시된 바와 같이, 역방향 주사의 경우 순방향 제어 신호(CON_F) 및 역방향 제어 신호(CON_R) 각각은 하이 레벨 및 로우 레벨을 갖는다. 일정 구간에서 하이 레벨을 갖는 시작 신호(SP)가 각각 양방향 제어부(BC14, BC26)에 입력되어 플립플롭(SR14) 및 플립플롭(SR26)으로 전달되고, 플립플롭(SR14) 및 플립플롭(SR26)은 클록신호(/CLK)의 라이징 에지 타이밍(rising edge timing)에서 신호(sr14) 및 신호(sr26)를 출력한다. 출력 신호(sr14)는 NAND 게이트(NAND15, NAND16) 및 플립플롭(SR13)에 입력되고, 출력 신호(sr26)는 플립플롭(SR25)에 입력된다. 플립플롭(SR13, SR25)은 각각 신호(sr14) 및 신호(sr26)를 반 클록만큼 시프트 시 켜 신호(sr13) 및 신호(sr25)를 생성한다. 신호(sr13)는 NAND 게이트(NAND13-NAND16) 및 플립플롭(SR12)로 출력되고, 신호(sr25)는 NAND 게이트(NAND25-NAND26) 및 플립플롭(SR24)로 출력된다. 플립플롭(SR12, SR24)는 각각 신호(sr13) 및 신호(sr25)를 반 클록만큼 시프트시켜 신호(sr12) 및 신호(sr24)를 생성한다. 신호(sr12)는 NAND 게이트(NAND1-NAND4) 및 플립플롭(SR11)으로 출력되고, 신호(sr24)는 NAND 게이트(NAND23-NAND26) 및 플립플롭(SR23)으로 출력된다. 플립플롭(SR11, SR23)은 각각 신호(sr12) 및 신호(sr24)를 반 클록만큼 시프트시켜 신호(sr11) 및 신호(sr23)를 생성한다. 신호(sr11)는 NAND 게이트(NAND11, NAND12)로 출력되고, 신호(sr23)는 NAND 게이트(NAND21-NAND24) 및 플립플롭(SR22)으로 출력된다. 플립플롭(SR22)은 신호(sr23)를 반 클록만큼 시프트시켜 신호(sr22)를 생성하여 NAND 게이트(NAND21, NAND22) 및 플립플롭(SR21)으로 출력한다. As shown in FIG. 7, in the case of reverse scanning, each of the forward control signal CON_F and the reverse control signal CON_R has a high level and a low level. The start signal SP having a high level is input to the bidirectional controllers BC14 and BC26 in a predetermined section, respectively, and is transmitted to the flip-flop SR14 and the flip-flop SR26, and the flip-flop SR14 and the flip-flop SR26. Outputs a signal sr14 and a signal sr26 at a rising edge timing of the clock signal / CLK. The output signal sr14 is input to the NAND gates NAND15 and NAND16 and the flip-flop SR13, and the output signal sr26 is input to the flip-flop SR25. The flip-flops SR13 and SR25 generate a signal sr13 and a signal sr25 by shifting the signal sr14 and the signal sr26 by half a clock, respectively. The signal sr13 is output to the NAND gates NAND13-NAND16 and the flip-flop SR12, and the signal sr25 is output to the NAND gates NAND25-NAND26 and the flip-flop SR24. The flip-flops SR12 and SR24 generate a signal sr12 and a signal sr24 by shifting the signal sr13 and the signal sr25 by half a clock, respectively. The signal sr12 is output to the NAND gates NAND1-NAND4 and the flip-flop SR11, and the signal sr24 is output to the NAND gates NAND23-NAND26 and the flip-flop SR23. The flip-flops SR11 and SR23 generate a signal sr11 and a signal sr23 by shifting the signal sr12 and the signal sr24 by half a clock, respectively. The signal sr11 is output to the NAND gates NAND11 and NAND12, and the signal sr23 is output to the NAND gates NAND21 to NAND24 and the flip-flop SR22. The flip-flop SR22 shifts the signal sr23 by half a clock to generate a signal sr22 and outputs the same to the NAND gates NAND21 and NAND22 and the flip-flop SR21.

구간(T21)에서 NAND 게이트(NAND16)는 제2 서브 클록 신호(SCLK2) 및 신호(sr13, sr14)를 NAND 연산하여 로우 레벨을 갖는 선택신호(select[6])를 생성한다. 구간(T22)에서 NAND 게이트(NAND15)는 제1 서브클록신호(SCLK2) 및 신호(sr13, sr14)를 NAND 연산하여 로우 레벨을 갖는 선택신호(select[5])를 생성한다. 구간(T23)에서 NAND 게이트(NAND26)는 제2 서브 클록 신호(SCLK2) 및 신호(sr24, sr25)를 NAND 연산하여 로우 레벨을 갖는 선택신호(select`[6])를 생성한다. 이와 같은 방식으로 제1 주사 구동부(200a)의 NAND 게이트(NAND11-NAND14)는 각각 구간(T23-T26)에서 로우 레벨의 펄스를 갖는 선택 신호(select[1]-select[4])를 생성한다. 또한, 제2 주사 구동부(200b)의 NAND 게이트(NAND21-NAND25)는 각각 구간(T24-T28)에서 로우 레벨의 펄스를 갖는 선택 신호(select`[1]- select`[5])를 생성한다. In the period T21, the NAND gate NAND16 performs a NAND operation on the second sub clock signal SCLK2 and the signals sr13 and sr14 to generate a select signal select [6] having a low level. In the period T22, the NAND gate NAND15 performs an NAND operation on the first subclock signal SCLK2 and the signals sr13 and sr14 to generate a select signal select [5] having a low level. In the period T23, the NAND gate NAND26 performs an NAND operation on the second sub clock signal SCLK2 and the signals sr24 and sr25 to generate a select signal select` [6] having a low level. In this manner, the NAND gates NAND11-NAND14 of the first scan driver 200a generate a select signal (select [1] -select [4]) having a low level pulse in each of the periods T23-T26. . In addition, the NAND gates NAND21-NAND25 of the second scan driver 200b each generate a select signal (select` [1] -select` [5]) having a low level pulse in the period T24-T28. .

이렇게 함으로써, 2개의 서로 다른 선택신호(select[n], select`[n])에 기초하여 동작하는 화소회로를 포함하는 표시패널이 180°회전되더라도 역방향 주사를 통하여 동일한 영상을 표시할 수 있다. 또한, 이와 같은 주사 구동부를 사용하면, 표시 패널에서 복수의 화소회로 행에 대응하여 필요한 시프트 레지스터의 개수는 화소회로 행의 개수에 비해 감소하므로, 시프트 레지스터의 개수를 줄임으로써 트랜지스터의 개수를 크게 감소시키고, 주가 구동부가 차지하는 구간도 크게 감소시킬 수 있다. 또한, 제1 및 제2 주사 구동부를 양쪽에 배치함으로써, dead space를 감소시킬 수 있다.In this way, even if the display panel including the pixel circuit operating based on two different selection signals select [n] and select` [n] is rotated by 180 °, the same image can be displayed through reverse scanning. In addition, when the scan driver is used, the number of shift registers required for the plurality of pixel circuit rows in the display panel is reduced compared to the number of pixel circuit rows, and thus the number of transistors is greatly reduced by reducing the number of shift registers. In addition, the section occupied by the share price driver can be greatly reduced. In addition, the dead space can be reduced by disposing both the first and second scan drivers.

이하, 본 발명의 다른 실시예에 따른 발광 표시 장치 및 그 구동 방법을 설명한다.Hereinafter, a light emitting display device and a driving method thereof according to another embodiment of the present invention will be described.

도 8은 본 발명의 다른 실시예에 따른 발광 표시 장치를 개략적으로 나타낸 도면이다. 도 9는 본 발명의 다른 실시예에 따른 화소회로를 나타낸 도면이다. 도 10은 본 발명의 다른 실시예에 따른 제1 주사 구동부(200a) 및 제2 주사 구동부(200b)를 나타낸 도면이다. 8 is a schematic view of a light emitting display device according to another embodiment of the present invention. 9 is a diagram illustrating a pixel circuit according to another exemplary embodiment of the present invention. 10 is a diagram illustrating a first scan driver 200a and a second scan driver 200b according to another exemplary embodiment of the present invention.

도 8에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 유기 발광 표시 장치는 본 발명의 한 실시예에서 설명한 유기 발광 표시 장치에 비해 발광 제어 신호(En)를 더 갖는 화소회로(110')를 포함한다. 본 발명의 다른 실시예에서 제1 주사 구동부(200a)는 선택신호(select[n], select`[n])와 함께 발광 제어 신호(e[n])를 복수의 화소회로(110')로 이루어진 3개의 행에 함께 인가한다. 본 발명의 다른 실시예에서는 제1 주사 구동부(200a)에서 발광 제어 신호(e[n])를 출력하는 것으로 설명하였으나, 제2 주사 구동부(200b)에서 발광 제어 신호(e[n])를 출력하거나 별도의 발광 제어 신호 구동부가 발광 제어 신호(e[n])를 출력할 수 있다.As shown in FIG. 8, the organic light emitting diode display according to another exemplary embodiment of the present invention has a pixel circuit 110 ′ having a light emission control signal En more than the organic light emitting diode display described in the exemplary embodiment of the present invention. It includes. In another embodiment of the present invention, the first scan driver 200a converts the emission control signal e [n] into the plurality of pixel circuits 110 'along with the selection signals select [n] and select` [n]. It is applied together to three rows. In another embodiment of the present invention, the first scan driver 200a outputs the emission control signal e [n], but the second scan driver 200b outputs the emission control signal e [n]. Alternatively, a separate light emission control signal driver may output the light emission control signal e [n].

도 9에 도시된 바와 같이, 화소 회로(110')는 5개의 트랜지스터(M21-M25), 2개의 커패시터(Cst2, Cvth2) 및 유기발광소자(OLED)를 포함한다. 여기서 5개의 트랜지스터들(M21-M25)은 PMOS형 트랜지스터로 형성될 수 있다.As shown in FIG. 9, the pixel circuit 110 ′ includes five transistors M21 -M25, two capacitors Cst2 and Cvth2, and an organic light emitting diode OLED. The five transistors M21 to M25 may be formed as PMOS transistors.

트랜지스터(M21)는 유기발광소자(OLED)를 구동하기 위한 구동 트랜지스터로서, 전압(VDD)을 공급하기 위한 전원과 유기발광소자(OLED) 간에 접속되고, 게이트에 인가되는 전압에 의하여 트랜지스터(M25)를 통하여 유기발광소자(OLED)에 흐르는 전류를 제어한다. 트랜지스터(M23)는 직전 주사선(Sn)으로부터의 선택 신호 (select[n])에 응답하여 트랜지스터(M21)를 다이오드 연결시킨다. 트랜지스터(M21)의 게이트에는 커패시터(Cvth2)의 일전극(A2)이 접속되고, 커패시터(Cvth2)의 타전극(B2) 및 전압(VDD)을 공급하는 전원 간에 커패시터(Cst2)와 트랜지스터(M24)가 병렬 접속된다. 트랜지스터(M24)는 직전 주사선(Sn)으로부터의 선택 신호 (select[n])에 응답하여 커패시터(Cvth2)의 타전극(B2)에 전원(VDD)을 공급한다. 본 발명의 다른 실시예에서는 트랜지스터(M24)가 전압(VDD)에 연결되는 구성이나, 다르게는 전압(VDD)과는 다른 전원전압에 연결될 수도 있다. 트랜지스터(M25)는 현재 주사선(S`n)으로부터의 선택 신호에 응답하여 데이터선(Dm)으로부터 전달되는 데이터 신호를 커패시터(Cvth2)의 타전극(B)으로 전달한다. 트랜지스터(M22)는 트랜지스터(M21)의 드레인과 유기발광소자(OLED)의 애노드 간에 접속되고, 발광 제어선(En)으로부터의 발광 제어 신호(e[n])에 응답하여 트랜지스터(M21)의 드레인과 유기발광소자(OLED)를 차단시키거나 연결시킨다. 발광 제어 신호(e[n])가 로우 레벨이면, 트랜지스터(M22)는 턴온되어, 유기발광소자(OLED)는 트랜지스터(M21)로부터 트랜지스터(M22)를 통하여 입력되는 전류에 대응하여 빛을 방출한다.The transistor M21 is a driving transistor for driving the organic light emitting diode OLED. The transistor M21 is connected between a power supply for supplying the voltage VDD and the organic light emitting diode OLED. The transistor M25 is applied by a voltage applied to the gate. The current flowing through the OLED is controlled through the OLED. The transistor M23 diode-connects the transistor M21 in response to the select signal select [n] from the immediately preceding scan line Sn. One electrode A2 of the capacitor Cvth2 is connected to the gate of the transistor M21, and the capacitor Cst2 and the transistor M24 are connected between the other electrode B2 of the capacitor Cvth2 and a power supply for supplying the voltage VDD. Are connected in parallel. The transistor M24 supplies the power supply VDD to the other electrode B2 of the capacitor Cvth2 in response to the selection signal select [n] from the immediately preceding scan line Sn. In another embodiment of the present invention, the transistor M24 is connected to the voltage VDD, but may be connected to a power source voltage different from the voltage VDD. The transistor M25 transmits the data signal transmitted from the data line Dm to the other electrode B of the capacitor Cvth2 in response to the selection signal from the current scan line S′n. The transistor M22 is connected between the drain of the transistor M21 and the anode of the organic light emitting element OLED and drains the transistor M21 in response to the light emission control signal e [n] from the light emission control line En. Block or connect the organic light emitting diode (OLED). When the light emission control signal e [n] is at a low level, the transistor M22 is turned on, and the organic light emitting diode OLED emits light in response to a current input from the transistor M21 through the transistor M22. .

도 10에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 제1 주사 구동부(200a)는 본 발명의 한 실시예에 따른 제1 주사 구동부(200a)에 비해 발광 제어 신호 생성부(220a-220c)를 더 포함한다. 발광 제어 신호 생성부(220a-220c)는 각각 NOR 게이트(NOR1-NOR3) 및 인터버(INV1-INV3)를 포함하며, 각 발광 제어 신호 생성부(220a-220c)는 각각 플립플롭(SR11, SR12), 플립플롭(SR12, SR13), 플립플롭(SR13, SR14)로부터 출력되는 신호(sr1i) 및 신호(sr1(i+1))를 수신하여 NOR 연산을 하고 생성된 신호를 반전시켜 발광 제어 신호(e[n])를 생성하여 발광 제어선(En)으로 출력한다.As shown in FIG. 10, the first scan driver 200a according to another exemplary embodiment of the present invention has a light emission control signal generator 220a-220c compared to the first scan driver 200a of the exemplary embodiment of the present invention. More). Each of the emission control signal generators 220a-220c includes a NOR gate NOR1-NOR3 and an interleaver INV1-INV3, and each of the emission control signal generators 220a-220c has flip-flops SR11 and SR12, respectively. ), The flip-flops SR12 and SR13 and the signals sr1i and the signal sr1 (i + 1) output from the flip-flops SR13 and SR14 are received to perform a NOR operation, and the generated signals are inverted to emit light control signals. (e [n]) is generated and output to the emission control line En.

이하, 도 11 및 도 12을 참조하여 본 발명의 다른 실시예에 따른 제1 및 제2 주사 구동부(200a, 200b)의 동작을 설명한다.Hereinafter, operations of the first and second scan drivers 200a and 200b according to another exemplary embodiment of the present invention will be described with reference to FIGS. 11 and 12.

도 11은 본 발명의 다른 실시예에 따른 제1 및 제2 주사 구동부(200a, 200b)가 순방향으로 동작할 때 각각의 신호(sr11-sr14, select[1]- select[6], sr21-sr26, select`[1]- select`[6], e[1]-e[6])를 도시한 것이다. 도 11에서는 클록신호(CLK), 반전 클록 신호(/CLK), 순방향 및 역방향 제어 신호(CON_F, CON_R), 제1 및 제2 서브 클록 신호(SCLK1, SCLK2)는 본 발명의 한 실시예와 동일하므로 도시하지 않았다.FIG. 11 shows the signals sr11-sr14, select [1] -select [6], and sr21-sr26 when the first and second scan drivers 200a and 200b operate in the forward direction according to another embodiment of the present invention. , select` [1] -select` [6], e [1] -e [6]). In FIG. 11, the clock signal CLK, the inverted clock signal / CLK, the forward and reverse control signals CON_F and CON_R, and the first and second sub clock signals SCLK1 and SCLK2 are the same as in one embodiment of the present invention. So did not show.

도 11에 도시된 바와 같이, 발광 제어신호 생성부(220a)의 NOR 게이트(NOR1)는 플립플롭(SR11, SR12)로부터 출력되는 신호(sr11, sr12)를 입력받아 신호(sr11) 및 신호(sr12)가 모두 로우 레벨일 때 하이 레벨을 갖는 신호를 출력하고, 신호(sr11) 또는 신호(sr12)가 하이 레벨인 경우 로우 레벨을 갖는 신호를 생성한다. 인버터(INV1)는 NOR 게이트(NOR1)로부터 출력되는 신호를 반전하여 발광제어신호(e[1], e[2])를 발광 주사선(E1, E2)에 전달한다. 발광제어신호(e[1])가 선택신호(select[1], select`[1])가 로우 레벨인 펄스를 갖는 구간(T11, T13)을 지난 후에 로우 레벨이 되어 화소회로에 전달되면, 유기 발광 소자(OLED)가 발광한다. 이와 같이, 발광제어신호(e[n])는 선택신호(select[n], select`[n])가 로우 레벨인 펄스를 갖는 구간(T1n, T1(n+2))을 지난 후에 로우 레벨이 되어 화소회로에 전달되고, 유기 발광 소자(OLED)가 발광한다. As illustrated in FIG. 11, the NOR gate NOR1 of the emission control signal generator 220a receives the signals sr11 and sr12 output from the flip-flops SR11 and SR12 and receives the signals sr11 and sr12. ) Outputs a signal having a high level when all of them are at a low level, and generates a signal having a low level when the signal sr11 or a signal sr12 is at a high level. The inverter INV1 inverts the signal output from the NOR gate NOR1 and transfers the emission control signals e [1] and e [2] to the emission scan lines E1 and E2. When the light emission control signal e [1] passes the periods T11 and T13 having the pulses at which the selection signals select [1] and select` [1] are low level, the light emission control signal e [1] becomes low level and is transmitted to the pixel circuit. The organic light emitting element OLED emits light. As such, the emission control signal e [n] is low level after the period T1n, T1 (n + 2) having the pulses at which the selection signals select [n] and select` [n] are low level. The result is transferred to the pixel circuit, and the organic light emitting diode OLED emits light.

도 12는 본 발명의 다른 실시예에 따른 제1 및 제2 주사 구동부(200a, 200b)가 역방향으로 동작할 때 각각의 신호(sr11-sr14, select[1]-select[6], sr21-sr25, select`[1]-select`[6], e[1]-e[6])를 도시한 것이다. FIG. 12 shows the signals sr11-sr14, select [1] -select [6], and sr21-sr25 when the first and second scan drivers 200a and 200b operate in the reverse direction according to another embodiment of the present invention. , select` [1] -select` [6], e [1] -e [6]).

도 12에 도시된 바와 같이, 발광 제어신호 생성부(220c)의 NOR 게이트(NOR3)는 플립플롭(SR13, SR14)로부터 출력되는 신호(sr13, sr14)를 입력받아 신호(sr13) 및 신호(sr14)가 모두 로우 레벨일 때 하이 레벨을 갖는 신호를 출력하고, 신호(sr13) 또는 신호(sr14)가 하이 레벨인 경우 로우 레벨을 갖는 신호를 생성한 다. 인버터(INV3)는 NOR 게이트(NOR3)로부터 출력되는 신호를 반전하여 발광제어신호(e[5], e[6])를 발광 주사선(E5, E6)에 전달한다. 발광제어신호(e[6])가 선택신호(select[6], select`[6])가 로우 레벨인 펄스를 갖는 구간(T21, T23)을 지난 후에 로우 레벨이 되어 화소회로에 전달되면, 유기 발광 소자(OLED)가 발광한다. 이와 같이, 발광제어신호(e[n])는 선택신호(select[n], select`[n])가 로우 레벨인 펄스를 갖는 구간(T2n, T2(n+2))을 지난 후에 로우 레벨이 되어 화소회로에 전달되고, 유기 발광 소자(OLED)가 발광한다. As shown in FIG. 12, the NOR gate NOR3 of the emission control signal generator 220c receives the signals sr13 and sr14 output from the flip-flops SR13 and SR14 and receives the signals sr13 and sr14. ) Outputs a signal having a high level when all of them are at a low level, and generates a signal having a low level when the signal sr13 or a signal sr14 is at a high level. The inverter INV3 inverts the signal output from the NOR gate NOR3 and transmits the emission control signals e [5] and e [6] to the emission scan lines E5 and E6. When the light emission control signal e [6] passes the periods T21 and T23 having the pulses at which the selection signals select [6] and select` [6] are at the low level, the emission control signal e [6] becomes the low level and is transmitted to the pixel circuit. The organic light emitting element OLED emits light. As such, the emission control signal e [n] is low level after the period T2n, T2 (n + 2) having the pulses at which the selection signals select [n] and select` [n] are low level. The result is transferred to the pixel circuit, and the organic light emitting diode OLED emits light.

이와 같이, 본 발명의 다른 실시예에 따른 유기 발광 표시 장치, 제1 및 제2 주사 구동부는 발광 제어 신호를 이용하여 순방향 또는 역방향 주사에 따라 발광을 제어할 수 있다.As such, the organic light emitting diode display and the first and second scan drivers according to another exemplary embodiment may control light emission according to forward or reverse scanning using a light emission control signal.

이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, It belongs to the scope of right.

본 발명의 한 실시에에 따르면, 2개 이상의 서로 다른 선택신호에 기초하여 동작하는 화소회로를 포함하는 발광 표시 장치의 표시 패널이 180°회전하는 경우에도 정상적으로 영상을 표시 할 수 있는 발광 표시 장치 및 그 구동 방법을 제공하다.According to one embodiment of the present invention, a light emitting display device capable of displaying an image normally even when a display panel of a light emitting display device including a pixel circuit operating based on two or more different selection signals is rotated by 180 degrees; It provides a driving method.

또한, 본 발명의 한 실시예에 따르면, 주사구동부의 시프트 레지스터의 개수 를 감소시켜 플립플롭가 차지하는 공간을 줄일 수 있고, 패널의 양쪽으로 주사 구동부를 위치시킴으로써, dead space를 줄일 수 있는 발광 표시 장치 및 그 구동 방법을 제공한다.Further, according to an embodiment of the present invention, a light emitting display device which can reduce the space occupied by the flip-flop by reducing the number of shift registers of the scan driver, and reduce dead space by placing the scan drivers on both sides of the panel; It provides a driving method thereof.

또한, 본 발명의 다른 실시예에 따르면, 발광 제어 신호를 이용하는 화소회로를 포함하는 발광 표시 장치의 표시 패널이 180°회전하는 경우에도 정상적으로 영상을 표시 할 수 있는 발광 표시 장치 및 그 구동 방법을 제공한다.Further, according to another embodiment of the present invention, there is provided a light emitting display device and a driving method thereof capable of displaying an image normally even when the display panel of the light emitting display device including the pixel circuit using the light emission control signal is rotated 180 °. do.

Claims

A display unit including a plurality of first scan lines respectively formed in a plurality of rows for transmitting a selection signal and a plurality of second scan lines respectively formed in the plurality of rows;

A plurality of first and second flip-flops each of which shifts an input signal by a first period to output a plurality of shift signals, outputs the plurality of shift signals in a first direction in response to a first control signal, A bidirectional shift register configured to output the plurality of shift signals in a second direction in response to a second control signal;

A first operation of generating the selection signal by performing a logic operation on two shift signals and a first sub clock signal among the shift signals output from the plurality of first flip-flops, and transferring the selected signals to a first scan line of an odd-numbered row among the plurality of scan lines Driver,

Generating the selection signal by performing a logical operation on the two shift signals in the first driver and a second sub clock signal shifted by a second period with respect to the first sub clock signal, and generating an even-numbered row among the plurality of scan lines. A second driver transferring the first scan line to

A third driver configured to logically operate two shift signals and the first sub clock signal among the shift signals output from the plurality of second flip-flops to generate the selection signal, and to transfer the selected signals to the second scan lines of the odd-numbered rows; And

And a fourth driver configured to perform a logic operation on the two shift signals and the second sub clock signal in the third driver to generate the selection signal and to transfer the selected signal to the second scan line of the even-numbered row.

The method of claim 1,

The bidirectional shift register,

An output terminal is connected to each input terminal of the plurality of first flip-flops to connect the plurality of first flip-flops in the first direction in response to the first control signal, and in response to the second control signal. A first flip flop of the second direction and an output terminal is connected to each input terminal of the plurality of second flip flops, and the second flip flop is connected to the first direction in response to the first control signal. And a plurality of bidirectional controllers connected to each other and connecting the plurality of second flip-flops in the second direction in response to the second control signal.

3. The method of claim 2,

The bidirectional control unit,

A first gate transferring the shift signal of each of the first flip-flop and the second flip-flop to each of the first flip-flop and the second flip-flop adjacent in the first direction in response to the first control signal, and

And a second gate configured to transfer the shift signal of each of the first flip-flop and the second flip-flop to each of the first flip-flop and the second flip-flop adjacent in the second direction in response to the second control signal. Light emitting display device.

The method of claim 1,

The first sub clock signal alternately has a first level and a second level, and the second period corresponds to half of the first period.

5. The method of claim 4,

The shift signal has the first level for a third period of time,

The first driver may include a first scan line of an odd-numbered row of the plurality of scan lines during a period in which two signals among the shift signals output from the plurality of first flip-flops and the first sub clock signal have the first level in common. Generate and output the selection signal,

The second driver generates and outputs the selection signal of the first scan line of an even row among the plurality of scan lines during a period in which two signals of the first driver and the second sub clock signal have the first level in common. and,

The third driver may be configured to receive the selection signal of the second scan line of the odd-numbered row during a period in which two signals among the shift signals output from the plurality of second flip-flops and the first sub clock signal have the first level in common. Create and print,

The fourth driving unit generates and outputs the selection signal of the second scanning line of the even-numbered row during the period in which the two signals and the second sub-clock signal of the third driving unit have the first level. .

The method of claim 5,

The first level is a high level, the second level is a low level, and the first to fourth driving units each include a plurality of NAND gates.

The method according to any one of claims 1 to 6,

The plurality of first flip-flops are located on a first side of the display unit, and the plurality of second flip-flops are located on a second side of the display unit.

The method of claim 7, wherein

The first and second driving parts are positioned on the first side surface corresponding to the plurality of first flip flops, and the third and fourth driving parts are partially different from the second side surfaces corresponding to the plurality of second flip flops. A light emitting display device located in the.

The method of claim 7, wherein

The selection signal output from the third and fourth drivers is shifted by a third period than the selection signals output from the first and second drivers, respectively.

10. The method of claim 9,

The third period is the same as the first period.

The method of claim 1,

The display unit further includes a light emission control line,

And a plurality of light emission controllers configured to logically operate a shift signal output from two flip flops corresponding to one of the plurality of rows among the plurality of first flip flops to generate an emission control signal.

12. The method of claim 11,

The light emission control unit is a NOR operation unit for receiving the two shift signals to perform a NOR operation, and

And an inverter for inverting the signal output from the NOR calculator.

A display unit including a plurality of first and second scan lines respectively formed in a plurality of rows through which a plurality of first and second selection signals are respectively transmitted;

A plurality of first and second flip-flops for shifting and outputting an input signal by a first period,

The shift signal of the first flip-flop is transferred to another first flip-flop adjacent to the first flip-flop in a first direction according to a first control signal, and the shift signal is adjacent to a second direction in accordance with a second control signal. A first bidirectional control unit for transferring to another first flip-flop;

The shift signal of the second flip-flop is transmitted to another second flip-flop adjacent to the second flip-flop in the first direction, according to the first control signal, and the second control signal. A second bidirectional control unit configured to transfer the shift signal to another second flip-flop adjacent to the second direction according to;

The first selection signal is generated by performing a logical operation on the shift signals and the first signals of two first flip-flops among the plurality of first flip-flops, and transmits the first selection signal to a first scan line of a corresponding first row among the plurality of rows. The first logic circuit,

A second logic circuit configured to perform a logic operation on the shift signals and the second signals of the two first flip-flops to generate the first selection signal and to transfer the first selection signal to a first scan line of a second row adjacent to the first row;

A third logic circuit configured to generate a second selection signal by performing a logic operation on the shift signals and the first signal of two second flip-flops among the plurality of second flip-flops, and output the second selection signal to the second scan line of the first row , And

And a fourth logic circuit configured to perform a logic operation on the shift signals of the two second flip-flops and the second signal to generate the second selection signal, and output the second selection signal to the second scan line of the second row.

14. The method of claim 13,

The display unit further includes emission control lines respectively corresponding to the plurality of rows,

A shift signal of each of a first flip-flop corresponding to one odd-numbered row of the plurality of rows and another first flip-flop corresponding to an even-numbered row adjacent to the one odd-numbered row is input to generate an emission control signal And a light emission control signal generator configured to respectively transmit light emission control lines corresponding to the odd-numbered row and the even-numbered row.

The method of claim 14,

The emission control signal generator,

A NOR operation unit receiving the two shift signals and performing a NOR operation; and

And an inverter having an input terminal connected to an output terminal of the NOR calculator, and an output terminal connected to two corresponding light emission control lines among the plurality of light emission control lines.

The method according to any one of claims 13 to 15,

The first to fourth logic circuits further include buffers at respective output ends.

A driving method of a light emitting display device, comprising: a display unit including a plurality of first scan lines respectively formed in a plurality of rows for transmitting a selection signal and a plurality of second scan lines respectively formed in the plurality of rows;

a) shifting an input signal by a first period to output a plurality of first and second shift signals, outputting the plurality of first and second shift signals in a first direction in response to a first control signal, and Outputting the plurality of first and second shift signals in a second direction in response to a second control signal,

b) logically operating two first shift signals and a first signal of the plurality of first shift signals to generate a selection signal, and transmitting the selected signals to the first scan lines of odd-numbered rows of the plurality of scan lines;

c) generating a selection signal by performing a logic operation on the two first shift signals and a second signal shifted by a second period with respect to the first signal, and transferring the first signal to an even row of the plurality of scan lines; Steps,

d) generating a selection signal by performing a logical operation on two second shift signals and the first signal among the plurality of second shift signals, and transmitting the selected signals to the second scan line of the odd-numbered row; and

and e) generating a selection signal by performing a logical operation on the two second shift signals and the second signal, and transferring the second shift signal and the second signal to the second scan line of the even-numbered row.

18. The method of claim 17,

The display unit,

And a plurality of light emission control lines formed in parallel to each of the plurality of rows,

Generating and transmitting an emission control signal by performing a logic operation on two first shift signals corresponding to the first emission control line among the plurality of first shift signals to a first emission control line among the plurality of emission control lines; A method of driving a light emitting display device further comprising.

The method of claim 18,

The logical operation outputs a second level when one of the two first shift signals is a first level, and outputs a fourth level when both of the first first shift signals are a third level. .

20. The method of claim 19,

The first level is a high level, the third level is a low level, and the logic operation outputs an emission control signal generated by inverting the two first shift signals after an NOR operation. .