KR101150243B1 - 유체 분사 장치 - Google Patents

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제임스 피. 액스텔
조셉 엠. 토거슨
마이클 디. 밀러
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휴렛-팩커드 디벨롭먼트 컴퍼니, 엘.피.
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Abstract

유체 분사 장치는 에너지 펄스를 포함하는 제1 에너지 신호를 전도하도록 구성된 제1 점화 라인, 에너지 펄스를 포함하는 제2 에너지 신호를 전도하도록 구성된 제2 점화 라인, 제1 주소 신호를 제공하도록 구성된 제1 주소 발생기(1000, 1200), 제2 주소 신호를 제공하도록 구성된 제2 주소 발생기(1002, 1202), 제1 액적 발생기(1004a-c, 1004d-f), 및 제2 액적 발생기(1204a-c, 1204d-f)를 포함한다. 제1 액적 발생기(1004a-c, 1004d-f)는 제1 점화 라인에 전기적으로 연결되어 있고, 상기 제1 에너지 신호에 응답하여 상기 제1 주소 신호에 기초하여 유체를 분사하도록 구성되어 있다. 제2 액적 발생기(1204a-c, 1204d-f)는 상기 제2 점화 라인에 전기적으로 연결되어 있고, 상기 제2 에너지 신호에 응답하여 상기 제2 주소 신호에 기초하여 유체를 분사하도록 구성되어 있다.
잉크젯 인쇄, 프린트 헤드, 유체 분사 장치

Description

유체 분사 장치{FLUID EJECTION DEVICE}
관련 출원의 상호 참조
본 출원은 발명의 명칭이 "유체 분사 장치(Fluid Ejection Device)"인 미국 특허 출원 제10/827,030호, 발명의 명칭이 "주소 발생기를 갖는 유체 분사 장치(Fluid Ejection Device With Address Generator)"인 미국 특허 출원 제10/827,163호, 발명의 명칭이 "루프 구조로 구성된 게이트를 갖는 장치(Device With Gates Configured In Loop Structures)"인 미국 특허 출원 제10/827,045호, 발명의 명칭이 "유체 분사 장치(Fluid Ejection Device)"인 미국 특허 출원 제10/827,142호, 및 발명의 명칭이 "식별 셀을 갖는 유체 분사 장치(Fluid Ejection Device With Identification Cells)"인 미국 특허 출원 제11/849,078호와 관련되며, 이들 각각은 본 출원의 양수인에게 양도되었고 또 본 출원과 동일자로 출원되었으며, 이들 각각은 본 발명에 인용함으로써 그 전체 내용이 본 명세서에 기재된 것처럼 완전히 포함된다.
유체 분사 시스템의 일 실시예인 잉크젯 인쇄 시스템은 프린트 헤드, 프린트 헤드에 액체 잉크를 제공하는 잉크 공급 장치, 및 프린트 헤드를 제어하는 전자 제 어기를 포함할 수 있다. 유체 분사 장치의 일 실시예인 프린트 헤드는 복수의 구멍 또는 노즐을 통해 잉크 액적을 분사한다. 잉크는 인쇄 매체 상에 이미지를 인쇄하기 위해 종이 등의 인쇄 매체 쪽으로 분출된다. 노즐은 일반적으로 하나 이상의 어레이로 배열되어 있으며, 따라서 프린트 헤드 및 인쇄 매체가 서로에 대해 움직일 때 노즐로부터의 잉크의 적절한 순서의 분사에 의해 문자 또는 다른 이미지가 인쇄 매체 상에 인쇄된다.
일반적인 열전사 잉크젯 인쇄 시스템에서, 프린트 헤드는 기화실(vaporization chamber)에 있는 적은 양의 잉크를 급속히 가열함으로써 노즐을 통해 잉크 액적을 분사한다. 이 잉크는 본 명세서에서 점화 저항기(firing resistor)라고 지칭하는 박막 저항기 등의 소형 전기 히터로 가열된다. 잉크를 가열함으로써 잉크가 기화하여 노즐을 통해 분사된다.
일 액적의 잉크를 분사하기 위해, 프린트 헤드를 제어하는 전자 제어기는 프린트 헤드 외부에 있는 전원 공급 장치로부터의 전류를 활성화시킨다. 이 전류는 선택된 점화 저항기를 통과하여 대응하는 선택된 기화실 내의 잉크를 가열시켜 대응하는 노즐을 통해 잉크를 분사한다. 공지의 액적 발생기는 점화 저항기, 대응하는 기화실, 및 대응하는 노즐을 포함한다.
잉크젯 프린트 헤드가 발전함에 따라, 인쇄 속도 및/또는 품질을 향상시키기 위해 프린트 헤드 내의 액적 발생기의 수가 증가되었다. 프린트 헤드 당 액적 발생기의 수의 증가의 결과 그에 대응하여 증가된 수의 점화 저항기에 전원을 공급하기 위해 프린트 헤드 다이 상에 필요한 입력 패드의 수가 증가하게 되었다. 한가 지 유형의 프린트 헤드에서, 각각의 점화 저항기는 이 점화 저항기에 전원을 공급하기 위해 전력을 제공하는 대응하는 입력 패드에 연결되어 있다. 점화 저항기의 수가 증가함에 따라 점화 저항기당 하나의 입력 패드는 실용적이지 않게 된다.
프리미티브를 갖는 다른 유형의 프린트 헤드에서는 입력 패드당 액적 발생기의 수가 상당히 증가된다. 단일의 전원 리드가 하나의 프리미티브 내의 모든 점화 저항기에 전력을 제공한다. 각각의 점화 저항기는 전원 리드 및 대응하는 전계 효과 트랜지스터(FET)의 드레인-소스 경로와 직렬로 연결되어 있다. 프리미티브 내의 각각의 FET의 게이트는 다수의 프리미티브에 의해 공유되는 개별적으로 전원 공급 가능한 주소 리드(address lead)에 연결되어 있다.
제조업자는 계속하여 프린트 헤드 다이 상의 입력 패드의 수는 감소시키고 액적 발생기의 수는 증가시키고 있다. 보다 적은 입력 패드를 갖는 프린트 헤드는 일반적으로 보다 많은 입력 패드를 갖는 프린트 헤드보다 단가가 저렴하다. 또한, 보다 많은 액적 발생기를 갖는 프린트 헤드는 일반적으로 보다 높은 품질 및/또는 인쇄 속도로 인쇄한다. 단가를 유지하면서 특정의 인쇄 줄 높이(printing swath height)를 제공하기 위해, 프린트 헤드 다이 크기가 액적 발생기의 수의 증가에 따라 그다지 변하지 않을 수 있다. 액적 발생기 밀도가 증가하고 입력 패드의 수가 감소함에 따라, 프린트 헤드 다이 레이아웃은 점점 더 복잡하게 된다.
이들 및 다른 이유로 인해, 본 발명이 필요하다.
도 1은 잉크젯 인쇄 시스템의 일 실시예를 나타낸 도면이다.
도 2는 프린트 헤드 다이의 일 실시예의 일부분을 나타낸 도면이다.
도 3은 프린트 헤드 다이의 일 실시예에서 잉크 피드 슬롯(ink feed slot)을 따라 위치한 액적 발생기의 레이아웃을 나타낸 도면이다.
도 4는 프린트 헤드 다이의 일 실시예에서 이용되는 점화 셀(firing cell)의 일 실시예를 나타낸 도면이다.
도 5는 잉크젯 프린트 헤드 점화 셀 어레이의 일 실시예를 나타낸 개략도이다.
도 6은 프리차지된 점화 셀의 일 실시예를 나타낸 개략도이다.
도 7은 잉크젯 프린트 헤드 점화 셀 어레이의 일 실시예를 나타낸 개략도이다.
도 8은 점화 셀 어레이의 일 실시예의 동작을 나타낸 타이밍도이다.
도 9는 프린트 헤드 다이 내의 주소 발생기의 일 실시예를 나타낸 도면이다.
도 10A는 시프트 레지스터 내의 하나의 시프트 레지스터 셀을 나타낸 도면이다.
도 10B는 방향 회로를 나타낸 도면이다.
도 11은 전방향 방향에서의 주소 발생기의 동작을 나타낸 타이밍도이다.
도 12는 역방향 방향에서의 주소 발생기의 동작을 나타낸 타이밍도이다.
도 13은 프린트 헤드 다이 내의 2개의 주소 발생기 및 6개의 점화 그룹의 일 실시예를 나타낸 블록도이다.
도 14는 프린트 헤드 다이 내의 주소 발생기의 전방향 및 역방향 동작을 나 타낸 타이밍도이다.
도 15는 프린트 헤드 다이 내의 주소 발생기, 래치 회로 및 6개의 점화 그룹의 일 실시예를 나타낸 블록도이다.
도 16은 래치 레지스터의 일 실시예를 나타낸 도면이다.
도 17은 래치 레지스터의 일 실시예의 예시적인 동작을 나타낸 타이밍도이다.
도 18은 단일의 방향 시프트 레지스터 셀의 일 실시예를 나타낸 도면이다.
도 19는 전방향 및 역방향 방향으로 주소를 제공하기 위해 단일의 방향 시프트 레지스터를 사용하는 주소 발생기를 나타낸 도면이다.
도 20은 전방향 및 역방향 방향으로 주소를 제공하기 위해 하나의 시프트 레지스터 내의 단일의 방향 시프트 레지스터 셀을 사용하는 주소 발생기를 나타낸 도면이다.
도 21은 프린트 헤드 다이의 일 실시예의 예시적인 레이아웃을 나타낸 도면이다.
도 22는 프린트 헤드 다이의 일 실시예의 예시적인 레이아웃의 다른 태양을 나타낸 도면이다.
도 23은 프린트 헤드 다이의 일 실시예의 일부의 평면도를 나타낸 도면이다.
도 24는 프린트 헤드 다이의 다른 실시예의 예시적인 레이아웃을 나타낸 도면이다.
도 25A 및 도 25B는 외부 회로를 프린트 헤드 다이에 연결시키는 데 이용될 수 있는 플렉스 회로의 접촉 영역을 나타낸 도면이다.
이하의 상세한 설명에서, 본 명세서의 일부를 형성하고 또 본 발명이 실시될 수 있는 특정의 실시예들을 예로서 도시하고 있는 첨부 도면을 참조한다. 이 점에서, 방향에 관한 용어 "상부", "하부", "전방", "후방", "선두", "후미", 기타 등등은 기술되는 도면의 방향에 관하여 사용된다. 본 발명의 실시예들의 구성요소가 다수의 서로 다른 방향으로 배치될 수 있기 때문에, 방향에 관한 용어는 설명을 위해 사용되고 결코 제한하는 것이 아니다. 다른 실시예들이 이용될 수 있고 본 발명의 범위를 벗어나지 않고 구조 또는 논리상의 변경이 행해질 수 있음을 잘 알 것이다. 따라서, 이하의 상세한 설명은 제한하는 의미로 보아서는 안되며, 본 발명의 범위는 첨부된 청구항에 의해 정의된다.
도 1은 잉크젯 인쇄 시스템(20)의 일 실시예를 나타낸 것이다. 잉크젯 인쇄 시스템(20)은 잉크젯 프린트 헤드 어셈블리(22) 등의 유체 분사 장치, 및 잉크 공급 어셈블리(24) 등의 유체 공급 어셈블리를 포함하는 유체 분사 시스템의 일 실시예를 포함한다. 잉크젯 인쇄 시스템(20)은 또한 탑재 어셈블리(26), 매체 이송 어셈블리(28), 및 전자 제어기(30)를 포함한다. 적어도 하나의 전원 공급 장치(32)가 잉크젯 인쇄 시스템(20)의 여러가지 전기 구성요소에 전력을 제공한다.
일 실시예에서, 잉크젯 프린트 헤드 어셈블리(22)는 인쇄 매체(36) 상에 인쇄하기 위해 복수의 구멍 또는 노즐(34)을 통해 인쇄 매체(36) 쪽으로 잉크 액적을 분사하는 적어도 하나의 프린트 헤드 또는 프린트 헤드 다이(40)를 포함한다. 프린트 헤드(40)는 유체 분사 장치의 일 실시예이다. 인쇄 매체(36)는 종이, 카드 스톡(card stock), 투명지(transparency), 마일라(Mylar), 직물, 기타 등등의 임의의 유형의 적합한 시트 재료일 수 있다. 일반적으로, 잉크젯 프린트 헤드 어셈블리(22) 및 인쇄 매체(36)가 서로에 대해 이동됨에 따라 노즐(34)로부터의 잉크의 적절한 순서의 분사에 의해 문자, 심볼, 및/또는 다른 그래픽 또는 이미지가 인쇄 매체(36) 상에 인쇄되도록 노즐(34)은 하나 이상의 열 또는 어레이로 배열되어 있다. 이하의 설명이 프린트 헤드 어셈블리(22)로부터의 잉크의 분사를 말하고 있지만, 투명한 유체를 비롯한 다른 액체, 유체 또는 유동성있는 물질이 프린트 헤드 어셈블리(22)로부터 분사될 수 있다는 것을 잘 알 것이다.
유체 공급 어셈블리의 일 실시예인 잉크 공급 어셈블리(24)는 프린트 헤드 어셈블리(22)에 잉크를 제공하고 잉크를 저장하기 위한 저장소(38)를 포함한다. 그 자체로서, 잉크는 저장소(38)로부터 잉크젯 프린트 헤드 어셈블리(22)로 흐른다. 잉크 공급 어셈블리(24) 및 잉크젯 프린트 헤드 어셈블리(22)는 단방향(one-way) 잉크 전달 시스템 또는 재순환(recirculating) 잉크 전달 시스템을 형성할 수 있다. 단방향 잉크 전달 시스템에서는, 잉크젯 프린트 헤드 어셈블리(22)에 제공되는 잉크의 거의 전부가 인쇄 동안에 소모된다. 재순환 잉크 전달 시스템에서는, 프린트 헤드 어셈블리(22)에 제공된 잉크의 일부만이 인쇄 동안에 소모된다. 그 자체로서, 인쇄 동안에 소모되지 않는 잉크는 잉크 공급 어셈블리(24)로 되돌아온다.
일 실시예에서, 잉크젯 프린트 헤드 어셈블리(22) 및 잉크 공급 어셈블리(24)는 모두 잉크젯 카트리지 또는 펜 내에 하우징되어 있다. 잉크젯 카트리지 또는 펜은 유체 분사 장치의 일 실시예이다. 다른 실시예에서, 잉크 공급 어셈블리(24)는 잉크젯 프린트 헤드 어셈블리(22)와 분리되어 있으며 공급 튜브(도시 생략) 등의 인터페이스 연결을 통해 잉크젯 프린트 헤드 어셈블리(22)에 잉크를 제공한다. 어느 실시예에서나, 잉크 공급 어셈블리(24)의 저장소(38)는 제거, 교체 및/또는 재충전(refill)될 수 있다. 일 실시예에서, 잉크젯 프린트 헤드 어셈블리(22) 및 잉크 공급 어셈블리(24)가 모두 잉크젯 카트리지에 하우징되어 있는 경우, 저장소(38)는 카트리지 내에 위치한 로컬 저장소를 포함하고 또한 카트리지와 분리되어 위치하는 더 큰 저장소를 포함할 수 있다. 그 자체로서, 분리되어 있는 더 큰 저장소는 로컬 저장소를 재충전하는 역할을 한다. 따라서, 분리되어 있는 더 큰 저장소 및/또는 로컬 저장소는 제거, 교체 및/또는 재충전될 수 있다.
탑재 어셈블리(26)는 잉크젯 프린트 헤드 어셈블리(22)를 매체 이송 어셈블리(28)에 대해 위치시키고, 매체 이송 어셈블리(28)는 인쇄 매체(36)를 잉크젯 프린트 헤드 어셈블리(22)에 대해 위치시킨다. 따라서, 인쇄 구역(37)은 잉크젯 프린트 헤드 어셈블리(22)와 인쇄 매체(36) 사이의 영역에서 노즐(34)에 인접하여 정의된다. 일 실시예에서, 잉크젯 프린트 헤드 어셈블리(22)는 스캐닝 유형 프린트 헤드 어셈블리이다. 그 자체로서, 탑재 어셈블리(26)는 인쇄 매체(36)를 스캔하기 위해 잉크젯 프린트 헤드 어셈블리(22)를 매체 이송 어셈블리(28)에 대해 이동시키기 위한 캐리지(carriage)(도시 생략)를 포함한다. 다른 실시예에서, 잉크젯 프린트 헤드 어셈블리(22)는 비스캐닝 유형 프린트 헤드 어셈블리이다. 그 자체로서, 탑재 어셈블리(26)는 잉크젯 프린트 헤드 어셈블리(22)를 매체 이송 어셈블리(28)에 대해 소정의 위치에 고정한다. 따라서, 매체 이송 어셈블리(28)는 인쇄 매체(36)를 잉크젯 프린트 헤드 어셈블리(22)에 대해 위치시킨다.
전자 제어기 또는 프린터 제어기(30)는 일반적으로 잉크젯 프린트 헤드 어셈블리(22), 탑재 어셈블리(26), 및 매체 이송 어셈블리(28)와 통신하고 이를 제어하기 위한 프로세서, 펌웨어 및 다른 전자 회로, 또는 이들의 임의의 조합을 포함한다. 전자 제어기(30)는 컴퓨터 등의 호스트 시스템으로부터 데이터(39)를 수신하며, 보통 데이터(39)를 일시적으로 저장하는 메모리를 포함한다. 일반적으로, 데이터(39)는 전자, 적외선, 광학 또는 다른 정보 전송 경로를 따라 잉크젯 인쇄 시스템(20)으로 전송된다. 데이터(39)는 예를 들어 인쇄될 문서 및/또는 파일을 나타낸다. 그 자체로서, 데이터(39)는 잉크젯 인쇄 시스템(20)에 대한 인쇄 작업을 형성하며, 하나 이상의 인쇄 작업 명령 및/또는 명령 파라미터를 포함한다.
일 실시예에서, 전자 제어기(30)는 노즐(34)로부터 잉크 액적을 분사하기 위해 잉크젯 프린트 헤드 어셈블리(22)를 제어한다. 그 자체로서, 전자 제어기(30)는 인쇄 매체(36) 상에 문자, 심볼 및/또는 다른 그래픽 또는 이미지를 형성하는 분사된 잉크 액적의 패턴을 정의한다. 분사된 잉크 액적의 패턴은 인쇄 작업 명령 및/또는 명령 파라미터에 의해 결정된다.
일 실시예에서, 잉크젯 프린트 헤드 어셈블리(22)는 하나의 프린트 헤드(40)를 포함한다. 다른 실시예에서, 잉크젯 프린트 헤드 어셈블리(22)는 광폭-어레이(wide-array) 또는 다중-헤드 프린트 헤드 어셈블리이다. 하나의 광폭-어레이 실시예에서, 잉크젯 프린트 헤드 어셈블리(22)는 프린트 헤드 다이(40)를 운반하는 캐리어를 포함하며, 프린트 헤드 다이(40)와 전자 제어기(30) 간의 전기 통신을 제공하고, 프린트 헤드 다이(40)와 잉크 공급 어셈블리(24) 간의 유체 전달을 제공한다.
도 2는 프린트 헤드 다이(40)의 일 실시예의 일부를 나타낸 도면이다. 프린트 헤드 다이(40)는 인쇄 또는 유체 분사 요소(42)의 어레이를 포함한다. 인쇄 요소(42)는 기판(44) 상에 형성되고, 이 기판(44)에는 잉크 피드 슬롯(46)이 형성되어 있다. 그 자체로서, 잉크 피드 슬롯(46)은 인쇄 요소(42)에 일정 공급량의 액체 잉크를 제공한다. 잉크 피드 슬롯(46)은 유체 피드 소스의 일 실시예이다. 유체 피드 소스의 다른 실시예들은 대응하는 기화실에 피드하는 대응하는 개별적인 잉크 피드 구멍, 및 각각이 유체 분사 요소의 대응하는 그룹에 피드하는 다수의 보다 짧은 잉크 피드 홈(ink feed trench)을 포함하지만 이에 한정되지 않는다. 박막 구조(48)에는 기판(44)에 형성된 잉크 피드 슬롯(46)과 통신하는 잉크 피드 채널(54)이 형성되어 있다. 구멍층(50)은 전면(50a) 및 전면(50a)에 형성된 노즐 개구부(34)를 갖는다. 구멍층(50)에는 또한 박막 구조(48)의 잉크 피드 채널(54) 및 노즐 개구부(34)와 통신하는 노즐실 또는 기화실(56)이 형성되어 있다. 점화 저항기(52)는 기화실(56) 내에 위치하며 리드(58)는 선택된 점화 저항기를 통한 전류의 인가를 제어하는 회로에 점화 저항기(52)를 전기적으로 연결시킨다. 본 명세서에서 언급된 액적 발생기(60)는 점화 저항기(52), 노즐실 또는 기화실(56) 및 노즐 개구부(34)를 포함한다.
인쇄 동안에, 잉크는 잉크 피드 슬롯(46)으로부터 잉크 피드 채널(54)을 통해 기화실(56)로 흐른다. 점화 저항기(52)에 전원이 공급될 때 기화실(56) 내의 잉크의 액적이 노즐 개구부(34)를 통해(예를 들어, 점화 저항기(52)의 평면에 거의 수직으로) 인쇄 매체(36) 쪽으로 분사되도록 노즐 개구부(34)는 점화 저항기(52)와 연관되어 동작한다.
프린트 헤드 다이(40)의 예시적인 실시예는 열전사 프린트 헤드, 압전 프린트 헤드, 정전 프린트 헤드, 또는 다층 구조에 통합될 수 있는 기술 분야에 공지된 임의의 다른 유형의 유체 분사 장치를 포함한다. 기판(44)은 예를 들어 실리콘, 유리, 세라믹, 또는 안정성있는 폴리머로 이루어져 있으며, 박막 구조(48)는 실리콘 이산화물, 실리콘 카바이드, 실리콘 질화물, 탄탈륨, 폴리실리콘 유리, 또는 다른 적합한 재료의 하나 이상의 패시베이션 또는 절연층을 포함하도록 형성되어 있다. 박막 구조(48)는 또한 점화 저항기(52) 및 리드(58)를 정의하는 적어도 하나의 도전층을 포함한다. 일 실시예에서, 도전층은 예를 들어 알루미늄, 금, 탄탈륨, 탄탈륨-알루미늄, 또는 다른 금속이나 금속 합금을 포함한다. 일 실시예에서, 이하에서 상세히 기술되는 것 등의 점화 셀 회로는 기판(44) 및 박막 구조(48) 등의 기판 및 박막층에 구현된다.
일 실시예에서, 구멍층(50)은 사진 현상가능 에폭시 수지, 예를 들어 미국 매사츄세츠주 뉴튼 소재의 Micro-Chem에 의해 시판되는 SU8이라고 하는 에폭시를 포함한다. SU8 또는 다른 폴리머로 구멍층(50)을 제조하는 예시적인 기술은 미국 특허 제6,162,589호에 상세히 기술되어 있으며, 이 특허는 여기에 인용함으로써 그 전체 내용이 본 명세서에 포함된다. 일 실시예에서, 구멍층(50)은 장벽층(예를 들어, 건식 막 포토 레지스트 장벽층) 및 장벽층 상에 형성된 금속 구멍층(예를 들어, 니켈, 구리, 철/니켈 합금, 팔라듐, 금 또는 로듐층)이라고 하는 2개의 별도의 층으로 이루어져 있다. 그렇지만, 다른 적합한 재료가 구멍층(50)을 형성하는 데 이용될 수 있다.
도 3은 프린트 헤드 다이(40)의 일 실시예에서 잉크 피드 슬롯(46)을 따라 위치해 있는 액적 발생기(60)를 나타낸 도면이다. 잉크 피드 슬롯(46)은 서로 대향하는 잉크 피드 슬롯 측면(46a, 46b)을 포함한다. 액적 발생기(60)는 서로 대향하는 잉크 피드 슬롯 측면(46a, 46b) 각각을 따라 배치되어 있다. 총 n개의 액적 발생기(60)가 잉크 피드 슬롯(46)을 따라 위치되어 있으며, m개의 액적 발생기(60)는 잉크 피드 슬롯 측면(46a)를 따라 위치되어 있고, n-m 개의 액적 발생기(60)는 잉크 피드 슬롯 측면(46b)을 따라 위치되어 있다. 일 실시예에서, n은 잉크 피드 슬롯 측면(46)를 따라 위치되어 있는 200개의 액적 발생기(60)이고, m은 서로 대향하는 잉크 피드 슬롯 측면(46a, 46b) 각각을 따라 위치되어 있는 100개의 액적 발생기(60)이다. 다른 실시예들에서, 임의의 적당한 수의 액적 발생기(60)가 잉크 피드 슬롯(46)을 따라 배치될 수 있다.
잉크 피드 슬롯(46)은 잉크 피드 슬롯(46)을 따라 배치되어 있는 n개의 액적 발생기(60) 각각에 잉크를 제공한다. n개의 액적 발생기(60) 각각은 점화 저항기(52), 기화실(56) 및 노즐(34)을 포함한다. n개의 기화실(56) 각각은 적어도 하나의 잉크 피드 채널(54)을 통해 잉크 피드 슬롯(46)과 유체 연결되어 있다. 액적 발생기(60)의 점화 저항기(52)는 유체를 기화실(56)로부터 노즐(34)을 통해 분사하여 이미지를 인쇄 매체(36) 상에 인쇄하기 위해 제어된 순서로 전원을 공급받는다.
도 4는 프린트 헤드 다이(40)의 일 실시예에서 이용되는 점화 셀(70)의 일 실시예를 나타낸 도면이다. 점화 셀(70)은 점화 저항기(52), 저항기 구동 스위치(72) 및 메모리 회로(74)를 포함한다. 점화 저항기(52)는 액적 발생기(60)의 일부이다. 구동 스위치(72) 및 메모리 회로(74)는 점화 저항기(52)를 통한 전류의 인가를 제어하는 회로의 일부이다. 점화 셀(70)은 기판(44) 상에 박막 구조(48)로 형성된다.
일 실시예에서, 점화 저항기(52)는 박막 저항기이며, 구동 스위치(72)는 전계 효과 트랜지스터(FET)이다. 점화 저항기(52)는 점화 라인(76) 및 구동 스위치(72)의 드레인-소스 경로에 전기적으로 연결되어 있다. 구동 스위치(72)의 드레인-소스 경로는 또한 접지 등의 기준 전압에 연결되어 있는 기준 라인(78)에 전기적으로 연결되어 있다. 구동 스위치(72)의 상태를 제어하는 구동 스위치(72)의 게이트는 메모리 회로(74)에 전기적으로 연결되어 있다.
메모리 회로(74)는 데이터 라인(80) 및 인에이블 라인(82)에 전기적으로 연결되어 있다. 데이터 라인(80)은 이미지의 일부를 나타내는 데이터 신호를 수신하고, 인에이블 라인(82)은 메모리 회로(74)의 동작을 제어하는 인에이블 신호를 수신한다. 메모리 회로(74)는 인에이블 신호에 의해 인에이블될 때 1 비트의 데이터를 저장한다. 저장된 데이터 비트의 논리 레벨은 구동 스위치(72)의 상태(예를 들어, 온 또는 오프, 도통 또는 비도통)를 설정한다. 인에이블 신호는 하나 이상의 선택 신호 및 하나 이상의 주소 신호를 포함할 수 있다.
점화 라인(76)은 에너지 펄스를 포함하는 에너지 신호를 수신하고 에너지 펄스를 점화 저항기(52)에 제공한다. 일 실시예에서, 에너지 펄스는 액적 발생기(60)의 기화실(56) 내의 유체를 가열하여 기화시키는 데 적절한 양의 에너지를 제공하기 위해 타이밍 조정된 시작 시간 및 타이밍 조정된 기간을 갖도록 전자 제어기(30)에 의해 제공된다. 구동 스위치(72)가 온(도통) 상태에 있는 경우, 에너지 펄스는 유체를 가열하여 액적 발생기(60)로부터 분사하기 위해 점화 저항기(52)를 가열한다. 구동 스위치(72)가 오프(비도통) 상태인 경우, 에너지 펄스는 점화 저항기(52)를 가열하지 않고 유체는 액적 발생기(60) 내에 있게 된다.
도 5는 100으로 나타낸 잉크젯 프린트 헤드 점화 셀 어레이의 일 실시예를 나타낸 개략도이다. 점화 셀 어레이(100)는 n개의 점화 그룹(102a-102n)으로 배열되어 있는 복수의 점화 셀(70)을 포함한다. 일 실시예에서, 점화 셀(70)은 6개의 점화 그룹(102a-102n)으로 배열되어 있다. 다른 실시예들에서, 점화 셀(70)은 4개 이상의 점화 그룹(102a-102n) 등의 임의의 적당한 수의 점화 그룹(102a-102n)으로 배열될 수 있다.
어레이(100) 내의 점화 셀(70)은 개략적으로 L개의 행 및 m개의 열로 배열되어 있다. L개의 행의 점화 셀(70)은 인에이블 신호를 수신하는 인에이블 라인(104)에 전기적으로 연결되어 있다. 본 명세서에서 점화 셀(70)의 행 서브그룹 또는 서브그룹이라고 하는 각각의 행의 점화 셀(70)은 한 세트의 서브그룹 인에이블 신호(106a-106L)에 전기적으로 연결되어 있다. 서브그룹 인에이블 라인(106a-106L)은 대응하는 서브그룹의 점화 셀(70)을 인에이블하는 서브그룹 인에이블 신호(SG1, SG2,..., SGL)를 수신한다.
m개의 열은 데이터 신호(D1, D2, ..., Dm)를 각각 수신하는 m개의 데이터 라인(108a-108m)에 전기적으로 연결되어 있다. m개의 열 각각은 n개의 점화 그룹(102a-102n) 각각 내의 점화 셀(70)을 포함하고, 본 명세서에서 데이터 라인 그룹 또는 데이터 그룹이라고 하는 점화 셀(70)의 각각의 열은 데이터 라인(108a-108m) 중 하나에 전기적으로 연결되어 있다. 환언하면, 각각의 데이터 라인(108a-108m)은 각각의 점화 그룹(102a-102n) 내의 점화 셀(70)을 포함한 하나의 열 내의 각각의 점화 셀(70)에 전기적으로 연결되어 있다. 예를 들어, 데이터 라인(108a)은 각각의 점화 그룹(102a-102n) 내의 점화 셀(70)을 포함한 가장 좌측의 열 내의 각각의 점화 셀(70)에 전기적으로 연결되어 있다. 데이터 라인(108b)은 인접한 열 내의 각각의 점화 셀(70)에 전기적으로 연결되어 있으며, 이하 마찬가지로 하여, 데이터 라인(108m)은 각각의 점화 그룹(102a-102n) 내의 점화 셀(70)을 포함한 가장 오른쪽 열에 있는 각각의 점화 셀(70)에 전기적으로 연결되어 있다.
일 실시예에서, 어레이(100)는 6개의 점화 그룹(102a-102n)으로 배열되어 있으며, 6개의 점화 그룹(102a-102n) 각각은 13개의 서브그룹 및 8개의 데이터 라인 그룹을 포함한다. 다른 실시예들에서, 어레이(100)는 임의의 적당한 수의 점화 그룹(102a-102n)으로 및 임의의 적당한 수의 서브그룹 및 데이터 라인 그룹으로 배열될 수 있다. 임의의 실시예에서, 점화 그룹(102a-102n)은 동일한 수의 서브그룹 및 데이터 라인 그룹을 갖는 것으로 한정되지 않는다. 그 대신에, 각각의 점화 그룹(102a-102n)은 임의의 다른 점화 그룹(102a-102n)과 비교하여 다른 수의 서브그룹 및/또는 데이터 라인 그룹을 가질 수 있다. 게다가, 각각의 서브그룹은 임의의 다른 서브그룹과 비교하여 다른 수의 점화 셀(70)을 가질 수 있으며, 각각의 데이터 라인 그룹은 임의의 다른 데이터 라인 그룹과 비교하여 다른 수의 점화 셀(70)을 가질 수 있다.
각각의 점화 그룹(102a-102n) 내의 점화 셀(70)은 점화 라인(110a-110n) 중 하나에 전기적으로 연결되어 있다. 점화 그룹(102a)에서, 각각의 점화 셀(70)은 점화 신호 또는 에너지 신호(FIRE1)를 수신하는 점화 라인(110a)에 전기적으로 연결되어 있다. 점화 그룹(102b)에서, 각각의 점화 셀(70)은 점화 신호 또는 에너지 신호(FIRE2)를 수신하는 점화 라인(110b)에 전기적으로 연결되어 있으며, 각각의 점화 셀(70)이 점화 신호 또는 에너지 신호(FIREn)를 수신하는 점화 라인(110n)에 전기적으로 연결되어 있는 점화 그룹(110n)까지 이하 마찬가지로 되어 있다. 게다가, 각각의 점화 그룹(102a-102n) 내의 각각의 점화 셀(70)은 접지에 연결되어 있는 공통 기준 라인(112)에 전기적으로 연결되어 있다.
동작을 설명하면, 서브그룹 인에이블 신호(SG1, SG2, ..., SGL)는 하나의 서브그룹의 점화 셀(70)을 인에이블하기 위해 서브그룹 인에이블 라인(106a-106L) 상으로 제공된다. 인에이블된 점화 셀(70)은 데이터 라인(108a-108m) 상으로 제공되는 데이터 신호(D1, D2,..., Dm)를 저장한다. 데이터 신호(D1, D2,..., Dm)는 인에이블된 점화 셀(70)의 메모리 회로(74)에 저장된다. 저장된 데이터 신호(D1, D2, ..., Dm) 각각은 인에이블된 점화 셀(70) 중 하나에서의 구동 스위치(72)의 상태를 설정한다. 구동 스위치(72)는 저장된 데이터 신호 값에 기초하여 도통하도록 또는 도통하지 않도록 설정된다.
선택된 구동 스위치(72)의 상태가 설정된 후에, 에너지 신호(FIRE1-FIREn)는 선택된 서브그룹의 점화 셀(70)을 포함하는 점화 그룹(102a-102n)에 대응하는 점화 라인(110a-110n) 상으로 제공된다. 에너지 신호(FIRE1-FIREn)는 에너지 펄스를 포함한다. 에너지 펄스는 도통하는 구동 스위치(72)를 갖는 점화 셀(70) 내의 점화 저항기(52)에 전원을 공급하기 위해 선택된 점화 라인(110a-110n) 상으로 제공된다. 전원을 공급받은 점화 저항기(52)는 데이터 신호(D1, D2, ..., Dm)로 나타내어진 이미지를 인쇄하기 위해 잉크를 가열하여 인쇄 매체(36) 상으로 분사한다. 점화 셀(70)의 서브그룹을 인에이블하고, 데이터 신호(D1, D2,..., Dm)를 인에이블된 서브그룹에 저장하며, 인에이블된 서브그룹 내의 점화 저항기(52)에 전원을 공급하기 위해 에너지 신호(FIRE1-FIREn)를 제공하는 프로세스는 인쇄가 종료될 때까지 계속된다.
일 실시예에서, 에너지 신호(FIRE1-FIREn)가 선택된 점화 그룹(102a-102n)에 제공될 때, 서브그룹 인에이블 신호(SG1, SG2, ..., SGL)는 다른 점화 그룹(102a-102n) 내의 다른 서브그룹을 선택하여 인에이블하도록 변화된다. 새로 인에이블된 서브그룹은 데이터 라인(108a-108m) 상으로 제공된 데이터 신호(D1,D2,..., Dm)를 저장하고, 에너지 신호(FIRE1-FIREn)는 새로 인에이블된 점화 셀(70) 내의 점화 저항기(52)에 전원을 공급하기 위해 점화 라인(110a-110n) 중 하나 상으로 제공된다. 임의의 때에, 데이터 라인(108a-108m) 상으로 제공되는 데이터 신호(D1, D2,..., Dm)를 저장하기 위해 단지 하나의 서브그룹의 점화 셀(70)이 서브그룹 인에이블 신호(SG1, SG2,..., SGL)에 의해 인에이블된다. 이 태양에서, 데이터 라인(108a-108m) 상의 데이터 신호(D1, D2,..., Dm)는 시분할 다중화된 데이터 신호이다. 또한, 선택된 점화 그룹(102a-102n) 내의 단지 하나의 서브그룹은 에너지 신호(FIRE1-FIREn)가 선택된 점화 그룹(102a-102n)에 제공되는 동안에 도통하도록 설정된 구동 스위치(72)를 포함한다. 그러나, 상이한 점화 그룹들(102a-102n)에 공급된 에너지 신호들 FIRE1-FIREn은 중첩할 수 있고 중첩한다.
도 6은 프리차지된 점화 셀(120)의 일 실시예를 나타낸 개략도이다. 프리차지된 점화 셀(120)은 점화 셀(70)의 일 실시예이다. 프리차지된 점화 셀(120)은 점화 저항기(52)에 전기적으로 연결된 구동 스위치(172)를 포함한다. 일 실시예에서, 구동 스위치(172)는 드레인-소스 경로가 일 단부에서 점화 저항기(52)의 하나의 단자에 전기적으로 연결되어 있고 타 단부에서 기준 라인(122)에 전기적으로 연결되어 있는 FET이다. 기준 라인(122)은 접지 등의 기준 전압에 연결되어 있다. 점화 저항기(52)의 다른 하나의 단자는 에너지 펄스를 포함한 점화 신호 또는 에너지 신호(FIRE)를 수신하는 점화 라인(124)에 전기적으로 연결되어 있다. 에너지 펄스는 구동 스위치(172)가 온(도통) 상태에 있는 경우 점화 저항기(52)에 전원을 공급한다.
구동 스위치(172)의 게이트는 프리차지 트랜지스터(128) 및 선택 트랜지스터(130)의 순차적인 활성화에 따라 데이터를 저장하는 메모리 요소로서 기능하는 저장 노드 커패시턴스(126)를 형성한다. 프리차지 트랜지스터(128)의 드레인-소스 경로 및 게이트는 프리차지 신호를 수신하는 프리차지 라인(132)에 전기적으로 연결되어 있다. 구동 스위치(172)의 게이트는 프리차지 트랜지스터(128)의 드레인-소스 경로 및 선택 트랜지스터(130)의 드레인-소스 경로에 전기적으로 연결되어 있다. 선택 트랜지스터(130)의 게이트는 선택 신호를 수신하는 선택 라인(134)에 전기적으로 연결되어 있다. 저장 노드 커패시턴스(126)는 점선으로 나타내어져 있는데, 그 이유는 그것이 구동 스위치(172)의 일부이기 때문이다. 다른 대안으로서, 구동 스위치(172)와 분리되어 있는 커패시터가 메모리 요소로서 사용될 수 있다.
데이터 트랜지스터(136), 제1 주소 트랜지스터(138) 및 제2 주소 트랜지스터(140)는 전기적으로 병렬 연결되어 있는 드레인-소스 경로를 포함한다. 데이터 트랜지스터(136), 제1 주소 트랜지스터(138) 및 제2 주소 트랜지스터(140)의 병렬 조합은 선택 트랜지스터(130)의 드레인-소스 경로와 기준 라인(122) 사이에 전기적으로 연결되어 있다. 데이터 트랜지스터(136), 제1 주소 트랜지스터(138) 및 제2 주소 트랜지스터(140)의 병렬 조합에 연결된 선택 트랜지스터(130)를 포함하는 직렬 회로는 구동 스위치(172)의 노드 커패시턴스(126) 양단에 전기적으로 연결되어 있다. 데이터 트랜지스터(136)의 게이트는 데이터 신호(~DATA)를 수신하는 데이터라인(142)에 전기적으로 연결되어 있다. 제1 주소 트랜지스터(138)의 게이트는 주소 신호(~ADDRESS1)를 수신하는 주소 라인(144)에 전기적으로 연결되어 있고, 제2 주소 트랜지스터(140)의 게이트는 주소 신호(~ADDRESS2)를 수신하는 주소 라인(146)에 전기적으로 연결되어 있다. 데이터 신호(~DATA) 및 주소 신호(~ADDRESS1, ~ADDRESS2)는 신호 이름의 시작에 틸드(~)로 나타낸 바와 같이 로우일 때 활성이다. 노드 커패시턴스(126), 프리차지 트랜지스터(128), 선택 트랜지스터(130), 데이터 트랜지스터(136) 및 주소 트랜지스터(138, 140)는 메모리 셀을 형성한다.
동작을 설명하면, 노드 커패시턴스(126)는 프리차지 라인(132)을 통해 하이 레벨 전압 펄스를 제공함으로써 프리차지 트랜지스터(128)를 통해 프리차지된다. 일 실시예에서, 프리차지 라인(132) 상의 하이 레벨 전압 펄스 이후에, 데이터 신호(~DATA)는 데이터 트랜지스터(136)의 상태를 설정하기 위해 데이터 라인(142) 상으로 제공되며, 주소 신호(~ADDRESS1, ~ADDRESS2)는 제1 주소 트랜지스터(138) 및 제2 주소 트랜지스터(140)의 상태를 설정하기 위해 주소 라인(144, 146) 상으로 제공된다. 선택 트랜지스터(130)를 턴온시키기 위해 선택 라인(134) 상으로 충분한 크기의 전압 펄스가 제공되고, 데이터 트랜지스터(136), 제1 주소 트랜지스터(138) 및/또는 제2 주소 트랜지스터(140)이 온인 경우 노드 커패시턴스(126)가 방전된다. 다른 대안으로서, 데이터 트랜지스터(136), 제1 주소 트랜지스터(138) 및 제2 주소 트랜지스터(140)가 모두 오프인 경우에 노드 커패시턴스(126)는 충전된 채로 있다.
프리차지된 점화 셀(120)은 주소 신호(~ADDRESS1, ~ADDRESS2) 둘다가 로우인 경우 어드레싱된 점화 셀이고, 노드 커패시턴스(126)는 데이터 신호(~DATA)가 하이인 경우 방전되거나 데이터 신호(~DATA)가 로우인 경우 충전된 채로 있다. 프리차지된 점화 셀(120)은 주소 신호(~ADDRESS1, ~ADDRESS2) 중 적어도 하나가 하이인 경우 어드레싱된 점화 셀이 아니고 노드 커패시턴스(126)는 데이터 신호(~DATA) 전압 레벨에 상관없이 방전된다. 제1 및 제2 주소 트랜지스터(136, 138)는 주소 디코더를 포함하며, 프리차지된 점화 셀(120)이 어드레싱되는 경우 데이터 트랜지스터(136)는 노드 커패시턴스(126) 상의 전압 레벨을 제어한다.
상기한 동작 관계들이 유지되는 한, 프리차지된 점화 셀(120)은 임의의 수의 다른 토폴로지 또는 구성을 이용할 수 있다. 예를 들어, OR 게이트는 주소 라인(144, 146)에 연결될 수 있으며, 그의 출력은 하나의 트랜지스터에 연결되어 있다.
도 7은 잉크젯 프린트 헤드 점화 셀 어레이(200)의 일 실시예를 나타낸 개략도이다. 점화 셀 어레이(200)는 6개 점화 그룹(202a-202f)으로 배열된 복수의 프리차지된 점화 셀(120)을 포함한다. 각각의 점화 그룹(202a-202f) 내의 프리차지된 점화 셀(120)은 개략적으로 13개 행 및 8개 열로 배열되어 있다. 어레이(200) 내의 점화 그룹(202a-202f) 및 프리차지된 점화 셀(120)은 개략적으로 78개 행 및 8개 열로 배열되어 있지만, 프리차지된 점화 셀의 수 및 이들의 레이아웃은 원하는 바에 따라 변할 수 있다.
8개 열의 프리차지된 점화 셀(120)은 데이터 신호(~D1, ~D2,..., ~D8)를 각각 수신하는 8개의 데이터 라인(208a-208h)에 전기적으로 연결되어 있다. 본 명세서에서 데이터 라인 그룹 또는 데이터 그룹이라고 하는 8개의 열 각각은 6개의 점화 그룹(202a-202f) 각각 내에 프리차지된 점화 셀(120)을 포함한다. 프리차지된 점화 셀(120)의 각각의 열 내의 점화 셀(120) 각각은 데이터 라인(208a-208h) 중 하나에 전기적으로 연결되어 있다. 데이터 라인 그룹 내의 모든 프리차지된 점화 셀(120)은 열 내의 프리차지된 점화 셀(120)에서의 데이터 트랜지스터(136)의 게이트에 전기적으로 연결되어 있는 동일한 데이터 라인(208a-208h)에 전기적으로 연결되어 있다.
데이터 라인(208a)은 점화 그룹(202a-202f) 각각 내의 프리차지된 점화 셀을 포함하여, 가장 좌측의 열 내의 프리차지된 점화 셀(120) 각각에 전기적으로 연결되어 있다. 데이터 라인(208b)은 인접한 열 내의 프리차지된 점화 셀(120) 각각에 전기적으로 연결되어 있으며, 이하 마찬가지로 하여, 데이터 라인(208h)은 점화 그룹(202a-202f) 각각 내의 프리차지된 점화 셀을 포함하여, 가장 우측 열에 있는 프라차지된 점화 셀(120) 각각에 전기적으로 연결되어 있다.
프리차지된 점화 셀(120)의 행들은 주소 신호(~A1, ~A2,..., ~A7)를 각각 수신하는 주소 라인(206a-206g)에 전기적으로 연결되어 있다. 본 명세서에서 프리차지된 점화 셀(120)의 행 서브그룹 또는 서브그룹이라고 하는 프리차지된 점화 셀(120)의 행에 있는 각각의 프리차지된 점화 셀(120)은 주소 라인(206a-206g) 중 2개에 전기적으로 연결되어 있다. 행 서브그룹 내의 모든 프리차지된 점화 셀(120)은 동일한 2개의 주소 라인(206a-206g)에 전기적으로 연결되어 있다.
점화 그룹(202a-202f)의 서브그룹들은 점화 그룹 1(FG1)(202a) 내의 서브그룹(SG1-1 내지 SG1-13), 점화 그룹 2(FG2)(202b) 내의 서브그룹(SG2-1 내지 SG2-13), 이하 마찬가지로 하여, 점화 그룹 6(FG6)(202f) 내의 서브그룹(SG6-1 내지 SG6-13)로서 식별된다. 다른 실시예들에서, 각각의 점화 그룹(202a-202f)은 14개 이상의 서브그룹 등의 임의의 적당한 수의 서브그룹을 포함할 수 있다.
프리차지된 점화 셀(120)의 각각의 서브그룹은 2개의 주소 라인(206a-206g)에 전기적으로 연결되어 있다. 서브그룹에 대응하는 2개의 주소 라인(206a-206g)은 서브그룹의 모든 프리차지된 점화 셀(120) 내의 제1 및 제2 주소 트랜지스터(138, 140)에 전기적으로 연결되어 있다. 하나의 주소 라인(206a-206g)은 제1 및 제2 주소 트랜지스터(138, 140) 중 하나의 게이트에 전기적으로 연결되어 있고, 다른 주소 라인(206a-206g)은 제1 및 제2 주소 트랜지스터(138, 140) 중 다른 하나의 게이트에 전기적으로 연결되어 있다. 주소 라인(206a-206g)은 주소 신호(~A1, ~A2,..., ~A7)를 수신하고 다음과 같이 주소 신호(~A1, ~A2,..., ~A7)를 어레이(200)의 서브그룹에 제공하도록 연결되어 있다.
행 서브그룹 주소 신호 행 서브그룹
~A1, ~A2 SG1-1, SG2-1 ... SG6-1
~A1, ~A3 SG1-2, SG2-2 ... SG6-2
~A1, ~A4 SG1-3, SG2-3 ... SG6-3
~A1, ~A5 SG1-4, SG2-4 ... SG6-4
~A1, ~A6 SG1-5, SG2-5 ... SG6-5
~A1, ~A7 SG1-6, SG2-6 ... SG6-6
~A2, ~A3 SG1-7, SG2-7 ... SG6-7
~A2, ~A4 SG1-8, SG2-8 ... SG6-8
~A2, ~A5 SG1-9, SG2-9 ... SG6-9
~A2, ~A6 SG1-10, SG2-10 ... SG6-10
~A2, ~A7 SG1-11, SG2-11 ... SG6-11
~A3, ~A4 SG1-12, SG2-12 ... SG6-12
~A3, ~A5 SG1-13, SG2-13 ... SG6-13
프리차지된 점화 셀(120)의 서브그룹들은 주소 라인(206a-206g) 상으로 주소 신호(~A1, ~A2,..., ~A7)를 제공함으로써 어드레싱된다. 일 실시예에서, 주소 라인(206a-206g)은 프린트 헤드 다이(40) 상에 제공된 하나 이상의 주소 발생기에 전기적으로 연결되어 있다.
프리차지 라인(210a-210f)은 프리차지 신호(PRE1, PRE2,..., PRE6)를 수신하고 프리차지 신호(PRE1, PRE2,..., PRE6)를 대응하는 점화 그룹(202a-202f)에 제공한다. 프리차지 라인(210a)은 FG1(202a) 내의 프리차지된 점화 셀(120) 모두에 전기적으로 연결되어 있다. 프리차지 라인(210b)은 FG2(202b) 내의 모든 프리차지된 점화 셀(120)에 전기적으로 연결되어 있으며, 이하 마찬가지로 하여, 프리차지 라인(210f)은 FG6(202f) 내의 모든 프리차지된 점화 셀(120)에 전기적으로 연결되어 있다. 프리차지 라인(210a-210f) 각각은 대응하는 점화 그룹(202a-202f) 내의 프리차지 트랜지스터(128) 모두의 게이트 및 드레인-소스 경로에 전기적으로 연결되어 있고, 점화 그룹(202a-202f) 내의 모든 프리차지된 점화 셀(120)은 단지 하나의 프리차지 라인(2도 10A-210f)에 전기적으로 연결되어 있다. 따라서, 점화 그룹(202a-202f) 내의 모든 프리차지된 점화 셀(120)의 노드 커패시턴스(126)는 대응하는 프리차지 신호(PRE1, PRE2,..., PRE6)를 대응하는 프리차지 라인(210a-210f)에 제공함으로써 충전된다.
선택 라인(212a-212f)은 선택 신호(SEL1, SEL2,..., SEL6)를 수신하고 이 선택 신호(SEL1, SEL2,..., SEL6)를 대응하는 점화 그룹(202a-202f)에 제공한다. 선택 라인(212a)은 FG1(202a) 내의 모든 프리차지된 점화 셀(120)에 전기적으로 연결되어 있다. 선택 라인(212b)은 FG2(202b) 내의 모든 프리차지된 점화 셀(120)에 전기적으로 연결되어 있으며, 이하 마찬가지로 하여, 선택 라인(212f)은 FG6(202f) 내의 모든 프리차지된 점화 셀(120)에 전기적으로 연결되어 있다. 선택 라인(212a-212f) 각각은 대응하는 점화 그룹(202a-202f) 내의 선택 트랜지스터(130) 모두의 게이트에 전기적으로 연결되어 있고, 점화 그룹(202a-202f) 내의 모든 프리차지된 점화 셀(120)은 단지 하나의 선택 라인(212a-212f)에 전기적으로 연결되어 있다.
점화 라인(214a-214f)은 점화 신호 또는 에너지 신호(FIRE1, FIRE2,..., FIRE6)를 수신하고 이 에너지 신호(FIRE1, FIRE2,..., FIRE6)를 대응하는 점화 그룹(202a-202f)에 제공한다. 점화 라인(214a)은 FG1(202a) 내의 모든 프리차지된 점화 셀(120)에 전기적으로 연결되어 있다. 점화 라인(214b)은 FG2(202b) 내의 모든 프리차지된 점화 셀(120)에 전기적으로 연결되어 있으며, 이하 마찬가지로 하여, 점화 라인(214f)은 FG6(202f) 내의 모든 프리차지된 점화 셀(120)에 전기적으로 연결되어 있다. 점화 라인(214a-214f) 각각은 대응하는 점화 그룹(202a-202f) 내의 점화 저항기(52) 모두에 전기적으로 연결되어 있으며, 점화 그룹(202a-202f) 내의 모든 프리차지된 점화 셀(120)은 단지 하나의 점화 라인(214a-214f)에 전기적으로 연결되어 있다. 점화 라인(214a-214f)은 적절한 인터페이스 패드에 의해 외부 전원 공급 회로에 전기적으로 연결되어 있다(도 25A 및 도 25B 참조). 어레이(200) 내의 모든 프리차지된 점화 셀(120)은 접지 등의 기준 전압에 연결된 기준 라인(215)에 전기적으로 연결되어 있다. 따라서, 프리차지된 점화 셀(120)의 행 서브그룹 내의 프리차지된 점화 셀(120)은 동일한 주소 라인(206a-206g), 프리차지 라인(210a-210f), 선택 라인(212a-212f) 및 점화 라인(214a-214f)에 전기적으로 연결되어 있다.
동작을 설명하면, 일 실시예에서, 점화 그룹(202a-202f)은 연속적으로 점화하도록 선택된다. FG1(202a)은 FG2(202b) 이전에 선택되고, FG2(202b)는 FG3 이전에 선택되며, FG6(202F)까지 이하 마찬가지로 선택된다. FG6(202f) 이후에, 점화 그룹 사이클이 FG1(202a)부터 다시 시작한다. 그렇지만, 다른 순서 및 비순차적 선택이 이용될 수 있다.
주소 신호(~A1, ~A2,..., ~A7)는 행 서브그룹 주소를 반복하기 이전에 13개 행 서브그룹 주소를 통해 순환한다. 주소 라인(206a-206g) 상으로 제공되는 주소 신호(~A1, ~A2,..., ~A7)는 점화 그룹(202a-202f)을 통한 각각의 사이클 동안에 하나의 행 서브그룹 주소로 설정된다. 주소 신호(~A1, ~A2,..., ~A7)는 점화 그룹(202a-202f)을 통해 하나의 사이클 동안 점화 그룹(202a-202f) 각각 내의 하나의 행 서브그룹을 선택한다. 점화 그룹(202a-202f)을 통한 그 다음 사이클 동안에, 주소 신호(~A1, ~A2,..., ~A7)는 점화 그룹(202a-202f) 각각 내의 다른 행 서브그룹을 선택하도록 변경된다. 이것은 점화 그룹(202a-202f) 내의 마지막 행 서브그룹을 선택하는 주소 신호(~A1, ~A2,..., ~A7)까지 계속된다. 마지막 행 서브그룹 후에, 주소 신호(~A1, ~A2,..., ~A7)는 주소 사이클을 다시 시작하기 위해 첫번째 행 서브그룹을 선택한다.
동작의 다른 태양에서, 점화 그룹(202a-202f) 중 하나는 하나의 점화 그룹(202a-202f)의 프리차지 라인(210a-210f) 상으로 프리차지 신호(PRE1, PRE2,..., PRE6)를 제공함으로써 동작된다. 프리차지 신호(PRE1, PRE2,..., PRE6)는 프리차지 시간 구간 또는 기간을 정의하며, 이 시간 동안에 하나의 점화 그룹(202a-202f) 내의 각각의 구동 스위치(172) 상의 노드 커패시턴스(126)가 하나의 점화 그룹(202a-202f)을 프리차지하기 위해 하이 전압 레벨로 충전된다.
프리차지된 점화 그룹(202a-202f) 내의 하나의 행 서브그룹을 비롯하여 점화 그룹(202a-202f) 각각 내의 하나의 행 서브그룹을 어드레싱하기 위해 주소 신호(~A1, ~A2,..., ~A7)가 주소 라인(206a-206g) 상으로 제공된다. 프리차지된 점화 그룹(202a-202f) 내의 어드레싱된 행 서브그룹을 비롯하여 모든 점화 그룹(202a-202f)에 데이터를 제공하기 위해 데이터 신호(~D1, ~D2,..., ~D8)가 데이터 라인(208a-208h) 상으로 제공된다.
그 다음에, 프리차지된 점화 그룹(202a-202f)을 선택하기 위해 선택 신호(SEL1, SEL2,..., SEL6)가 프리차지된 점화 그룹(202a-202f)의 선택 라인(212a-212f) 상으로 제공된다. 선택 신호(SEL1, SEL2,..., SEL6)는 선택된 점화 그룹(202a-202f) 내의 어드레싱된 행 서브그룹 내에 없거나 선택된 점화 그룹(202a-202f) 내의 어드레싱된 프리차지된 점화 셀(120) 내의 각각의 구동 스위치(172) 상의 노드 커패시턴스(126)를 방전시키고 하이 레벨 데이터 신호(~D1, ~D2,..., ~D8)를 수신하는 방전 시간 구간을 정의한다. 노드 커패시턴스(126)는 선택된 점화 그룹(202a-202f) 내의 어드레싱되는 프리차지된 셀(120)에서 방전하지 않고 로우 레벨 데이터 신호(~D1, ~D2,..., ~D8)를 수신한다. 노드 커패시턴스(126) 상의 하이 전압 레벨은 구동 스위치(172)를 턴온(도통시킨다).
선택된 점화 그룹(202a-202f) 내의 구동 스위치(172)가 도통하도록 또는 도통하지 않도록 설정된 후에, 에너지 펄스 또는 전압 펄스가 선택된 점화 그룹(202a-202f)의 점화 라인(214a-214f) 상으로 제공된다. 도통 중인 구동 스위치(172)를 갖는 프리차지된 점화 셀(120)은 점화 저항기(52)를 통해 전류를 도통시켜 잉크를 가열하고 대응하는 액적 발생기(60)로부터 잉크를 분사한다.
점화 그룹(202a-202f)이 연속적으로 동작되는 경우, 하나의 점화 그룹(202a-202f)에 대한 선택 신호(SEL1, SEL2,..., SEL6)가 그 다음 점화 그룹(202a-202f)에 대한 프리차지 신호(PRE1, PRE2,..., PRE6)로서 사용된다. 하나의 점화 그룹(202a-202f)에 대한 프리차지 신호(PRE1, PRE2,..., PRE6)는 하나의 점화 그룹(202a-202f)에 대한 선택 신호(SEL1, SEL2,..., SEL6) 및 에너지 신호(FIRE1, FIRE2,..., FIRE6)에 선행한다. 프리차지 신호(PRE1, PRE2,..., PRE6) 이후에, 데이터 신호(~D1, ~D2,..., ~D8)가 시간 상으로 멀티플렉싱되고 선택 신호(SEL1, SEL2,..., SEL6)에 의해 하나의 점화 그룹(202a-202f)의 어드레싱된 행 서브그룹에 저장된다. 선택된 점화 그룹(202a-202f)에 대한 선택 신호(SEL1, SEL2,..., SEL6)는 또한 그 다음 점화 그룹(202a-202f)에 대한 프리차지 신호(PRE1, PRE2,..., PRE6)이다. 선택된 점화 그룹(202a-202f)에 대한 선택 신호(SEL1, SEL2,..., SEL6)가 완료된 후에, 그 다음 점화 그룹(202a-202f)에 대한 선택 신호(SEL1, SEL2,..., SEL6)가 제공된다. 에너지 펄스를 포함하는 에너지 신호(FIRE1, FIRE2,..., FIRE6)가 선택된 점화 그룹(202a-202f)에 제공될 때, 선택된 서브그룹 내의 프리차지된 점화 셀(120)은 저장된 데이터 신호(~D1, ~D2,..., ~D8)에 기초하여 잉크를 점화 또는 가열한다.
도 8은 점화 셀 어레이(200)의 일 실시예의 동작을 나타낸 타이밍도이다. 300으로 나타낸 데이터 신호(~D1, ~D2,..., ~D8)에 기초하여 프리차지된 점화 셀(120)에 전원을 공급하기 위해 점화 그룹(202a-202f)이 연속적으로 선택된다. 300으로 나타낸 데이터 신호(~D1, ~D2,..., ~D8)는 각각의 행 서브그룹 주소 및 점화 그룹(202a-202f) 조합에 대해 302에 나타낸 유체를 분사하게 되는 노즐에 따라 변경된다. 점화 그룹(202a-202f) 각각으로부터 하나의 행 서브그룹을 어드레싱하기 위해 304로 나타낸 주소 신호(~A1, ~A2,..., ~A7)가 주소 라인(206a-206g) 상으로 제공된다. 점화 그룹(202a-202f)을 통해 하나의 사이클 동안 304로 나타낸 주소 신호(~A1, ~A2,..., ~A7)가 306에 나타낸 하나의 주소로 설정된다. 사이클이 완료된 후에, 점화 그룹(202a-202f) 각각으로부터 다른 행 서브그룹을 어드레싱하기 위해 304로 나타낸 주소 신호(~A1, ~A2,..., ~A7)가 308에서 변경된다. 1부터 13까지 및 다시 1까지의 순차적 순서로 행 서브그룹을 어드레싱하기 위해 행 서브그룹을 통해 304로 나타낸 주소 신호(~A1, ~A2,..., ~A7)가 증분된다. 다른 실시예들에서, 304로 나타낸 주소 신호(~A1, ~A2,..., ~A7)는 임의의 적당한 순서로 행 서브그룹을 어드레싱하도록 설정될 수 있다.
점화 그룹(202a-202f)을 통한 사이클 동안에, FG6(202f)에 연결된 선택 라인(212f) 및 FG1(202a)에 연결된 프리차지 라인(210a)은 SEL6/PRE1 신호 펄스(310)를 포함하는 SEL6/PRE1 신호(309)를 수신한다. 일 실시예에서, 선택 라인(212f) 및 프리차지 라인(210a)은 동일한 신호를 수신하도록 서로 전기적으로 연결되어 있다. 다른 실시예에서, 선택 라인(212f) 및 프리차지 라인(210a)은 서로 전기적으로 연결되어 있지 않고 유사한 신호를 수신한다.
프리차지 라인(210a) 상의 310에서의 SEL6/PRE1 신호 펄스는 FG1(202a) 내의 모든 점화 셀(120)을 프리차지한다. FG1(202a) 내의 프리차지된 점화 셀(120) 각각에 대한 노드 커패시턴스(126)는 하이 전압 레벨로 충전된다. 311로 나타낸 하나의 행 서브그룹(SG1-K) 내의 프리차지된 점화 셀(120)에 대한 노드 커패시턴스(126)는 312에서의 하이 전압 레벨로 프리차지된다. 306에서의 행 서브그룹 주소는 서브그룹(SG1-K)을 선택하고, 314에서의 데이터 신호 세트가 주소 선택된 행 서브그룹(SG1-K)을 비롯하여 모든 점화 그룹(202a-202f)의 모든 프리차지된 점화 셀(120) 내의 데이터 트랜지스터(136)에 제공된다.
FG1(202a)에 대한 선택 라인(212a) 및 FG2(202b)에 대한 프리차지 라인(210b)은 SEL1/PRE2 신호 펄스(316)를 포함하는 SEL1/PRE2 신호(315)를 수신한다. 선택 라인(212a) 상의 SEL1/PRE2 신호 펄스(316)는 FG1(202a) 내의 프리차지된 점화 셀(120) 각각에서의 선택 트랜지스터(130)를 턴온한다. 주소 선택된 행 서브그룹(SG1-K)에 있지 않은 FG1(202a) 내의 모든 프리차지된 점화 셀(120)에서 노드 커패시턴스(126)가 방전된다. 주소 선택된 행 서브그룹(SG1-K)에서, 구동 스위치를 턴온(도통) 또는 턴오프(비도통)시키기 위해 314에서의 데이터가 행 서브그룹(SG1-K) 내의 구동 스위치(172)의 노드 커패시턴스(126)에 저장된다(318로 나타냄).
프리차지 라인(210b) 상의 316에서의 SEL1/PRE2 신호 펄스는 FG2(202b) 내의 모든 점화 셀(120)을 프리차지한다. FG2(202b) 내의 프리차지된 점화 셀(120) 각각에 대한 노드 커패시턴스(126)는 하이 전압 레벨로 충전된다. 319로 나타낸 하나의 행 서브그룹(SG2-K) 내의 프리차지된 점화 셀(120)에 대한 노드 커패시턴스(126)는 320에서 하이 전압 레벨로 프리차지된다. 306에서의 행 서브그룹 주소는 서브그룹(SG2-K)을 선택하고, 328에서의 데이터 신호 세트는 주소 선택된 행 서브그룹(SG2-K)을 비롯하여 모든 점화 그룹(202a-202f)의 모든 프리차지된 점화 셀(120) 내의 데이터 트랜지스터(136)에 제공된다.
점화 라인(214a)은 FG1(202a) 내의 도통 상태 구동 스위치(172)를 갖는 프리차지된 점화 셀(120) 내의 점화 저항기(52)에 전원을 공급하기 위해 322에서의 에너지 펄스를 포함하는 323으로 표시된 에너지 신호(FIRE1)를 수신한다. SEL1/PRE2 신호 펄스(316)가 하이인 동안 및 비도통 상태 구동 스위치(172)에서의 노드 커패시턴스(126)가 활성 로우로 되는 동안(324에서 에너지 신호 FIRE1(323)로 나타냄) FIRE1 에너지 펄스(322)는 하이로 된다. 노드 커패시턴스(126)가 활성 로우로 되어 있는 동안 에너지 펄스(322)를 하이로 전환하면 에너지 펄스(322)가 하이로 될 때 노드 커패시턴스(126)가 구동 스위치(172)를 통해 부적절하게 충전되는 것을 방지한다. SEL1/PRE2 신호(315)가 하이로 되고, 잉크를 가열하여 도통 상태의 프리차지된 점화 셀(120)에 대응하는 노즐(34)을 통해 잉크를 분사하기 위해 에너지 펄스(322)가 미리 정해진 시간 동안 FG1(202a)에 제공된다.
FG2(202b)에 대한 선택 라인(212b) 및 FG3(202c)에 대한 프리차지 라인(210c)은 SEL2/PRE3 신호 펄스(326)를 포함하는 SEL2/PRE3 신호(325)를 수신한다. SEL1/PRE2 신호 펄스(316)가 로우로 된 후에 에너지 펄스(322)가 하이인 동안에, 선택 라인(212b) 상의 SEL2/PRE3 신호 펄스(326)는 FG2(202b) 내의 프리차지된 점화 셀(120) 각각에서의 선택 트랜지스터(130)를 턴온시킨다. 주소 선택된 행 서브그룹(SG2-K)에 있지 않은 FG2(202b) 내의 모든 프리차지된 점화 셀(120)에서의 노드 커패시턴스(126)가 방전된다. 서브그룹(SG2-K)에 대한 데이터 신호 세트(328)는 구동 스위치(172)를 턴온(도통) 또는 턴오프(비도통)시키기 위해 서브그룹(SG2-K)의 프리차지된 점화 셀(120)에 저장된다(330에 나타냄). 프리차지 신호(210c) 상의 SEL2/PRE3 신호 펄스는 FG3(202c) 내의 모든 프리차지된 점화 셀(120)을 프리차지한다.
점화 라인(214b)은 도통 상태 구동 스위치(172)를 갖는 FG2(202b)의 프리차지된 점화 셀(120) 내의 점화 저항기(52)에 전원을 공급하기 위해 에너지 펄스(332)를 포함하는 331로 나타낸 에너지 신호(FIRE2)를 수신한다. FIRE2 에너지 펄스(332)는 SEL2/PRE3 신호 펄스(326)가 하이인 동안에 하이로 된다(334에 나타냄). SEL2/PRE3 신호 펄스(326)는 로우로 되고 잉크를 가열하여 대응하는 액적 발생기(60)로부터 잉크를 분사하기 위해 FIRE2 에너지 펄스(332)는 하이인 채로 있다.
SEL2/PRE3 신호 펄스(326)가 로우로 된 후 에너지 펄스(332)가 하이인 동안, FG3(202c)를 선택하고 FG4(202d)를 프리차지하기 위해 SEL3/PRE4 신호가 제공된다. 프리차지하고, 선택하며, 에너지 펄스를 포함하는 에너지 신호를 제공하는 프로세스는 FG6(202f)까지 계속된다.
프리차지 라인(210f) 상의 SEL5/PRE6 신호 펄스는 FG6(202f) 내의 모든 점화 셀(120)을 프리차지한다. FG6(202f) 내의 프리차지된 점화 셀(120) 각각에 대한 노드 커패시턴스(126)는 하이 전압 레벨로 충전된다. 339로 나타낸 하나의 행 서브그룹(SG6-K) 내의 프리차지된 점화 셀(120)에 대한 노드 커패시턴스(126)는 341에서 하이 전압 레벨로 프리차지된다. 306에서의 행 서브그룹 주소는 서브그룹(SG6-K)을 선택하고, 데이터 신호 세트(338)가 주소 선택된 행 서브그룹(SG6-K)을 비롯하여 모든 점화 그룹(202a-202f)의 모든 프리차지된 점화 셀(120) 내의 데이터 트랜지스터(136)에 제공된다.
FG6(202f)에 대한 선택 라인(212f) 및 FG1(202a)에 대한 프리차지 라인(210a)은 336에서 제2 SEL6/PRE1 신호 펄스를 수신한다. 선택 라인(212f) 상의 제2 SEL6/PRE1 신호 펄스(336)는 FG6(202f) 내의 프리차지된 점화 셀(120) 각각에서의 선택 트랜지스터(130)를 턴온시킨다. 주소 선택된 행 서브그룹(SG6-K)에 있지 않은 FG6(202f) 내의 모든 프리차지된 점화 셀(120)에서 노드 커패시턴스(126)가 방전된다. 주소 선택된 행 서브그룹(SG6-K)에서, 구동 스위치를 턴온 또는 턴오프시키기 위해 각각의 구동 스위치(172)의 노드 커패시턴스(126)에 데이터(338)가 저장된다(340에 나타냄).
프리차지 라인(210a) 상의 SEL6/PRE1 신호는 행 서브그룹(SG1-K) 내의 점화 셀(120)을 비롯하여 FG1(202a) 내의 모든 점화 셀(120)에서의 노드 커패시턴스(126)를 하이 전압 레벨로 프리차지한다(342에 나타냄). 주소 신호(~A1, ~A2,..., ~A7)(304)가 행 서브그룹(SG1-K, SG2-K)을 행 서브그룹(SG6-K)까지 선택하는 동안 FG1(202a) 내의 점화 셀(120)은 프리차지된다.
점화 라인(214f)은 FG6(202f) 내의 도통 상태 구동 스위치(172)를 갖는 프리차지된 점화 셀(120)에서의 점화 저항기(52)에 전원을 공급하기 위해 344에 나타낸 에너지 펄스를 포함하는 343으로 나타낸 에너지 신호(FIRE6)를 수신한다. SEL6/PRE1 신호 펄스(336)가 하이인 동안 에너지 펄스(344)는 하이로 되고, 비도통 구동 스위치(172) 상의 노드 커패시턴스(126)는 활성 로우로 된다(346으로 나타냄). 노드 커패시턴스(126)가 활성 로우로 되어 있는 동안 에너지 펄스(344)를 하이로 스위칭하면 에너지 펄스(344)가 하이로 될 때 노드 커패시턴스(126)가 구동 스위치(172)를 통해 부적절하게 충전되는 것을 방지한다. SEL6/PRE1 신호 펄스(336)는 로우로 되고, 잉크를 가열하여 도통 중인 프리차지된 점화 셀(120)에 대응하는 노즐(34)을 통해 잉크를 분사하기 위해 미리 정해진 시간 동안 에너지 펄스(344)가 하이로 유지된다.
SEL6/PRE1 신호 펄스(336)가 로우로 된 후 에너지 펄스(344)가 하이인 동안에, 다른 세트의 서브그룹(SG1-K+1, SG2-K+1, ..., SG6-K+1)을 선택하기 위해 주소 신호(~A1, ~A2,..., ~A7)(304)가 308에서 변경된다. FG1(202a)에 대한 선택 라인(212a) 및 FG2(202b)에 대한 프리차지 라인(210b)은 348에 나타낸 SEL1/PRE2 신호 펄스를 수신한다. 선택 라인(212a) 상의 SEL1/PRE2 신호 펄스(348)는 FG1(202a) 내의 프리차지된 점화 셀(120) 각각에서의 선택 트랜지스터(130)를 턴온시킨다. 주소 선택된 서브그룹(SG1-K+1)에 있지 않은 FG1(202a) 내의 모든 프리차지된 점화 셀(120)에서 노드 커패시턴스(126)가 방전된다. 행 서브그룹(SG1-K+1)에 대한 데이터 신호 세트(350)는 구동 스위치(172)를 턴온 또는 턴오프시키기 위해 서브그룹(SG1-K+1)의 프리차지된 점화 셀(120)에 저장된다. 프리차지 라인(210b) 상의 SEL1/PRE2 신호 펄스(348)는 FG2(202b) 내의 모든 점화 셀(120)을 프리차지한다.
점화 라인(214a)은 점화 저항기(52) 및 도통 중인 구동 스위치(172)를 갖는 FG1(202a)의 프리차지된 점화 셀(120)에 전원을 공급하기 위해 에너지 펄스(352)를 수신한다. 348에서의 SEL1/PRE2 신호 펄스가 하이인 동안에 에너지 펄스(352)가 하이로 된다. SEL1/PRE2 신호 펄스(348)가 로우로 되고, 잉크를 가열하여 대응하는 액적 발생기(60)로부터 분사하기 위해 에너지 펄스(352)는 하이인 채로 있다. 이 프로세스는 인쇄가 완료될 때까지 계속된다.
도 9는 프린트 헤드 다이(40)에서의 주소 발생기(400)의 일 실시예를 나타낸 도면이다. 주소 발생기(400)는 시프트 레지스터(402), 방향 회로(404) 및 논리 어레이(406)를 포함한다. 시프트 레지스터(402)는 방향 제어 라인(408)을 통해 방향 회로(404)에 전기적으로 연결되어 있다. 또한, 시프트 레지스터(402)는 시프트 레지스터 출력 라인(410a-410m)을 통해 논리 어레이(406)에 전기적으로 연결되어 있다.
이하에 설명하는 실시예들에서, 주소 발생기(400)는 점화 셀(120)에 주소 신호를 제공한다. 일 실시예에서, 주소 발생기(400)는 제어 신호(CSYNC) 및 6개의 타이밍 신호(T1-T6)를 비롯한 외부 신호(도 25A 및 도 25B를 참조)를 수신하고, 이에 응답하여 7개의 주소 신호(~A1, ~A2,..., ~A7)를 제공한다. 주소 신호(~A1, ~A2,..., ~A7)는, 각각의 신호 이름 앞에 있는 틸드로 나타낸 바와 같이, 로우 전압 레벨에 있을 때 활성이다. 일 실시예에서, 타이밍 신호(T1-T6)는 선택 라인(예를 들어, 도 7에 도시한 선택 라인(212a-212f)) 상으로 제공된다. 주소 발생기(400)는 활성화를 위해 점화 셀(120)을 인에이블하기 위해 제어 신호(예를 들면, CSYNC)에 응답하여 시퀀스(예를 들어, 전방향 순서 또는 역방향 순서의 주소(~A1, ~A2,..., ~A7)의 시퀀스)를 개시하도록 구성되어 있는 제어 회로의 일 실시예이다.
주소 발생기(400)는 타이밍 신호(T2, T4, T6)를 수신하는 저항 분할 회로망(412, 414, 416)을 포함한다. 저항 분할 회로망(412)은 타이밍 신호 라인(418)을 통해 타이밍 신호(T2)를 수신하고 타이밍 신호(T2)의 전압 레벨을 작게 분할하여 제1 평가 신호 라인(420)을 통해 감소된 전압 레벨 T2 타이밍 신호를 제공한다. 저항 분할 회로망(414)은 타이밍 신호 라인(422)을 통해 타이밍 신호(T4)를 수신하고 타이밍 신호(T4)의 전압 레벨을 작게 분할하여 제2 평가 신호 라인(424)을 통해 감소된 전압 레벨 T4 타이밍 신호를 제공한다. 저항 분할 회로망(416)은 타이밍 신호 라인(426)을 통해 타이밍 신호(T6)를 수신하고 타이밍 신호(T6)의 전압 레벨을 작게 분할하여 제3 평가 신호 라인(428)을 통해 감소된 전압 레벨 T6 타이밍 신호를 제공한다.
시프트 레지스터(402)는 제어 신호 라인(430)을 통해 제어 신호(CSYNC)를 수신하고 방향 신호 라인(408)을 통해 방향 신호를 수신한다. 또한, 시프트 레지스터(402)는 제1 프리차지 신호(PRE1)로서 타이밍 신호 라인(432)을 통해 타이밍 신호(T1)를 수신한다. 감소된 전압 레벨 T2 타이밍 신호는 제1 평가 신호(EVAL1)로서 제1 평가 신호 라인(420)을 통해 수신된다. 타이밍 신호(T3)는 제2 프리차지 신호(PRE2)로서 타이밍 신호 라인(434)을 통해 수신되고, 감소된 전압 레벨 T4 타이밍 신호는 제2 평가 신호(EVAL2)로서 제2 평가 신호 라인(424)을 통해 수신된다 시프트 레지스터(402)는 시프트 레지스터 출력 라인(410a-410m)을 통해 시프트 레지스터 출력 신호(SO1-SO13)를 제공한다.
시프트 레지스터(402)는 13개의 시프트 레지스터 출력 신호(SO1-SO13)를 제공하는 13개의 시프트 레지스터 셀(403a-403m)을 포함한다. 각각의 시프트 레지스터 셀(403a-403m)은 시프트 레지스터 출력 신호(SO1-SO13) 중 하나를 제공한다. 13개의 시프트 레지스터 셀(403a-403m)은 전방향 방향으로 및 역방향 방향으로 시프트를 제공하기 위해 전기적으로 직렬 연결되어 있다. 다른 실시예들에서, 시프트 레지스터(402)는 임의의 적당한 수의 시프트 레지스터 출력 신호를 제공하기 위해, 임의의 수의 원하는 주소 신호를 제공하기 위해 임의의 적당한 수의 시프트 레지스터 셀(403)을 포함할 수 있다.
시프트 레지스터 셀(403a)은 시프트 레지스터 출력 라인(410a)을 통해 시프트 레지스터 출력 신호(SO1)를 제공한다. 시프트 레지스터 셀(403b)은 시프트 레지스터 출력 라인(410b)을 통해 시프트 레지스터 출력 신호(SO2)를 제공한다. 시프트 레지스터 셀(403c)은 시프트 레지스터 출력 라인(410c)을 통해 시프트 레지스터 출력 신호(SO3)를 제공한다. 시프트 레지스터 셀(403d)은 시프트 레지스터 출력 라인(410d)을 통해 시프트 레지스터 출력 신호(SO4)를 제공한다. 시프트 레지스터 셀(403e)은 시프트 레지스터 출력 라인(410e)을 통해 시프트 레지스터 출력 신호(SO5)를 제공한다. 시프트 레지스터 셀(403f)은 시프트 레지스터 출력 라인(410f)을 통해 시프트 레지스터 출력 신호(SO6)를 제공한다. 시프트 레지스터 셀(403g)은 시프트 레지스터 출력 라인(410g)을 통해 시프트 레지스터 출력 신호(SO7)를 제공한다. 시프트 레지스터 셀(403h)은 시프트 레지스터 출력 라인(410h)을 통해 시프트 레지스터 출력 신호(SO8)를 제공한다. 시프트 레지스터 셀(403i)은 시프트 레지스터 출력 라인(410i)을 통해 시프트 레지스터 출력 신호(SO9)를 제공한다. 시프트 레지스터 셀(403j)은 시프트 레지스터 출력 라인(410j)을 통해 시프트 레지스터 출력 신호(SO10)를 제공한다. 시프트 레지스터 셀(403k)은 시프트 레지스터 출력 라인(410k)을 통해 시프트 레지스터 출력 신호(SO11)를 제공한다. 시프트 레지스터 셀(403l)은 시프트 레지스터 출력 라인(410l)을 통해 시프트 레지스터 출력 신호(SO12)를 제공하고, 시프트 레지스터 셀(403m)은 시프트 레지스터 출력 라인(410m)을 통해 시프트 레지스터 출력 신호(SO13)를 제공한다.
방향 회로(404)는 제어 신호 라인(430)을 통해 제어 신호(CSYNC)를 수신한다. 타이밍 신호(T3)는 제4 프리차지 신호(PRE4)로서 타이밍 신호 라인(434)을 통해 수신된다. 감소된 전압 레벨 T4 타이밍 신호는 제4 평가 신호(EVAL4)로서 평가 신호 라인(424)을 통해 수신된다. 타이밍 신호(T5)는 제3 프리차지 신호(PRE3)로서 타이밍 신호 라인(436)을 통해 수신되고, 감소된 전압 레벨 T6 타이밍 신호는 제3 평가 신호(EVAL3)로서 평가 신호 라인(428)을 통해 수신된다. 방향 회로(404)는 방향 신호 라인(408)을 통해 시프트 레지스터(402)에 방향 신호를 제공한다.
논리 어레이(406)는 주소 라인 프리차지 트랜지스터(438a-438g), 주소 평가 트랜지스터(440a-440m), 평가 방지 트랜지스터(442a, 442b), 및 논리 평가 프리차지 트랜지스터(444)를 포함한다. 또한, 논리 어레이(406)는 주소 신호(~A1, ~A2,..., ~A7)를 제공하기 위해 시프트 레지스터 출력 라인(410a-410m) 상의 시프트 레지스터 출력 신호(S01-SO13)를 디코딩하는 주소 트랜지스터 쌍(446, 448,..., 470)을 포함한다. 논리 어레이(406)는 주소 1 트랜지스터(446a, 446b), 주소 2 트랜지스터(448a, 448b), 주소 3 트랜지스터(450a, 450b), 주소 4 트랜지스터(452a, 452b), 주소 5 트랜지스터(454a, 454b), 주소 6 트랜지스터(456a, 456b), 주소 7 트랜지스터(458a, 458b), 주소 8 트랜지스터(4608a, 460b), 주소 9 트랜지스터(462a, 462b), 주소 10 트랜지스터(464a, 464b), 주소 11 트랜지스터(466a, 466b), 주소 12 트랜지스터(468a, 468b) 및 주소 13 트랜지스터(470a, 470b)를 포함한다.
주소 라인 프리차지 트랜지스터(438a-438g)는 T3 신호 라인(434) 및 주소 라인(472a-472g)에 전기적으로 연결되어 있다. 주소 라인 프리차지 트랜지스터(438a)의 게이트 및 드레인-소스 경로의 일 측은 T3 신호 라인(434)에 전기적으로 연결되어 있다. 주소 라인 프리차지 트랜지스터(438a)의 드레인-소스 경로의 타 측은 주소 라인(472a)에 전기적으로 연결되어 있다. 주소 라인 프리차지 트랜지스터(438b)의 게이트 및 드레인-소스 경로의 일 측은 T3 신호 라인(434)에 전기적으로 연결되어 있다. 주소 라인 프리차지 트랜지스터(438b)의 드레인-소스 경로의 타 측은 주소 라인(472b)에 전기적으로 연결되어 있다. 주소 라인 프리차지 트랜지스터(438c)의 게이트 및 드레인-소스 경로의 일 측은 T3 신호 라인(434)에 전기적으로 연결되어 있다. 주소 라인 프리차지 트랜지스터(438c)의 드레인-소스 경로의 타 측은 주소 라인(472c)에 전기적으로 연결되어 있다. 주소 라인 프리차지 트랜지스터(438d)의 게이트 및 드레인-소스 경로의 일 측은 T3 신호 라인(434)에 전기적으로 연결되어 있다. 주소 라인 프리차지 트랜지스터(438d)의 드레인-소스 경로의 타 측은 주소 라인(472d)에 전기적으로 연결되어 있다. 주소 라인 프리차지 트랜지스터(438e)의 게이트 및 드레인-소스 경로의 일 측은 T3 신호 라인(434)에 전기적으로 연결되어 있다. 주소 라인 프리차지 트랜지스터(438e)의 드레인-소스 경로의 타 측은 주소 라인(472e)에 전기적으로 연결되어 있다. 주소 라인 프리차지 트랜지스터(438f)의 게이트 및 드레인-소스 경로의 일 측은 T3 신호 라인(434)에 전기적으로 연결되어 있다. 주소 라인 프리차지 트랜지스터(438f)의 드레인-소스 경로의 타 측은 주소 라인(472f)에 전기적으로 연결되어 있다. 주소 라인 프리차지 트랜지스터(438g)의 게이트 및 드레인-소스 경로의 일 측은 T3 신호 라인(434)에 전기적으로 연결되어 있다. 주소 라인 프리차지 트랜지스터(438g)의 드레인-소스 경로의 타 측은 주소 라인(472g)에 전기적으로 연결되어 있다. 일 실시예에서, 주소 라인 프리차지 트랜지스터(438a-438g)는 T3 신호 라인(434) 대신에 T4 신호 라인(422)에 전기적으로 연결되어 있다. T4 신호 라인(422)은 주소 라인 프리차지 트랜지스터(438a-438g) 각각의 게이트 및 드레인-소스 경로의 일 측에 전기적으로 연결되어 있다.
주소 평가 트랜지스터(440a-440m) 각각의 게이트는 논리 평가 신호 라인(474)에 전기적으로 연결되어 있다. 주소 평가 트랜지스터(440a-440m) 각각의 드레인-소스 경로의 일 측은 접지에 전기적으로 연결되어 있다. 게다가, 주소 평가 트랜지스터(440a)의 드레인-소스 경로는 평가 라인(476a)에 전기적으로 연결되어 있다. 주소 평가 트랜지스터(440b)의 드레인-소스 경로는 평가 라인(476b)에 전기적으로 연결되어 있다. 주소 평가 트랜지스터(440c)의 드레인-소스 경로는 평가 라인(476c)에 전기적으로 연결되어 있다. 주소 평가 트랜지스터(440d)의 드레인-소스 경로는 평가 라인(476d)에 전기적으로 연결되어 있다. 주소 평가 트랜지스터(440e)의 드레인-소스 경로는 평가 라인(476e)에 전기적으로 연결되어 있다. 주소 평가 트랜지스터(440f)의 드레인-소스 경로는 평가 라인(476f)에 전기적으로 연결되어 있다. 주소 평가 트랜지스터(440g)의 드레인-소스 경로는 평가 라인(476g)에 전기적으로 연결되어 있다. 주소 평가 트랜지스터(440h)의 드레인-소스 경로는 평가 라인(476h)에 전기적으로 연결되어 있다. 주소 평가 트랜지스터(440i)의 드레인-소스 경로는 평가 라인(476i)에 전기적으로 연결되어 있다. 주소 평가 트랜지스터(440j)의 드레인-소스 경로는 평가 라인(476j)에 전기적으로 연결되어 있다. 주소 평가 트랜지스터(440k)의 드레인-소스 경로는 평가 라인(476k)에 전기적으로 연결되어 있다. 주소 평가 트랜지스터(440l)의 드레인-소스 경로는 평가 라인(476l)에 전기적으로 연결되어 있다. 주소 평가 트랜지스터(440m)의 드레인-소스 경로는 평가 라인(476m)에 전기적으로 연결되어 있다.
논리 평가 프리차지 트랜지스터(444)의 게이트 및 드레인-소스 경로의 일 측은 T5 신호 라인(436)에 전기적으로 연결되어 있고, 드레인-소스 경로의 타 측은 논리 평가 신호 라인(474)에 전기적으로 연결되어 있다. 평가 방지 트랜지스터(442a)의 게이트는 T3 신호 라인(434)에 전기적으로 연결되어 있다. 평가 방지 트랜지스터(442a)의 드레인-소스 경로는 일 측에서 논리 평가 신호 라인(474)에 전기적으로 연결되어 있고 타 측에서 478로 나타낸 기준 전압에 전기적으로 연결되어 있다. 평가 방지 트랜지스터(442b)의 게이트는 T4 신호 라인(422)에 전기적으로 연결되어 있다. 평가 방지 트랜지스터(442b)의 드레인-소스 경로는 일 측에서 논리 평가 신호 라인(474)에 전기적으로 연결되어 있고 타 측에서 478로 나타낸 기준 전압에 전기적으로 연결되어 있다.
주소 트랜지스터 쌍(446, 448,..., 470)의 드레인-소스 경로는 주소 라인(472a-472g)과 평가 라인(476a-476m) 사이에 전기적으로 연결되어 있다. 주소 트랜지스터 쌍(446, 448,..., 470)의 게이트는 시프트 레지스터 출력 신호 라인(410a-410m)을 통해 시프트 레지스터 출력 신호(SO1-SO13)에 의해 구동된다.
주소 1 트랜지스터(446a, 446b)의 게이트는 시프트 레지스터 출력 신호 라인(410a)에 전기적으로 연결되어 있다. 주소 1 트랜지스터(446a)의 드레인-소스 경로는 일 측에서 주소 라인(472a)에 전기적으로 연결되어 있고 타 측에서 평가 라인(476a)에 전기적으로 연결되어 있다. 주소 1 트랜지스터(446b)의 드레인-소스 경로는 일 측에서 주소 라인(472b)에 전기적으로 연결되어 있고 타 측에서 평가 라인(476a)에 전기적으로 연결되어 있다. 주소 평가 트랜지스터(440a)가 논리 평가 신호 라인(474) 상의 하이 전압 레벨 평가 신호(LEVAL)에 의해 턴온될 때, 시프트 레지스터 출력 신호 라인(410a) 상의 하이 레벨 시프트 레지스터 출력 신호(SO1)는 주소 1 트랜지스터(446a, 446b)를 턴온시킨다. 주소 1 트랜지스터(446a) 및 주소 평가 트랜지스터(440a)는 주소 라인(472a)을 로우 전압 레벨로 활성 풀링하기 위해 도통된다. 주소 1 트랜지스터(446b) 및 주소 평가 트랜지스터(440a)는 주소 라인(472b)을 로우 전압 레벨로 활성 풀링하기 위해 도통된다.
주소 2 트랜지스터(448a, 448b)의 게이트는 시프트 레지스터 출력 신호 라인(410b)에 전기적으로 연결되어 있다. 주소 2 트랜지스터(448a)의 드레인-소스 경로는 일 측에서 주소 라인(472a)에 전기적으로 연결되어 있고 타 측에서 평가 라인(476b)에 전기적으로 연결되어 있다. 주소 2 트랜지스터(448b)의 드레인-소스 경로는 일 측에서 주소 라인(472c)에 전기적으로 연결되어 있고 타 측에서 평가 라인(476b)에 전기적으로 연결되어 있다. 주소 평가 트랜지스터(440b)가 논리 평가 신호 라인(474) 상의 하이 전압 레벨 평가 신호(LEVAL)에 의해 턴온될 때, 시프트 레지스터 출력 신호 라인(410b) 상의 하이 레벨 시프트 레지스터 출력 신호(SO2)는 주소 2 트랜지스터(448a, 448b)를 턴온시킨다. 주소 2 트랜지스터(448a) 및 주소 평가 트랜지스터(440b)는 주소 라인(472a)을 로우 전압 레벨로 활성 풀링하기 위해 도통된다. 주소 2 트랜지스터(448b) 및 주소 평가 트랜지스터(440b)는 주소 라인(472c)을 로우 전압 레벨로 활성 풀링하기 위해 도통된다.
주소 3 트랜지스터(450a, 450b)의 게이트는 시프트 레지스터 출력 신호 라인(410c)에 전기적으로 연결되어 있다. 주소 3 트랜지스터(450a)의 드레인-소스 경로는 일 측에서 주소 라인(472a)에 전기적으로 연결되어 있고 타 측에서 평가 라인(476c)에 전기적으로 연결되어 있다. 주소 3 트랜지스터(450b)의 드레인-소스 경로는 일 측에서 주소 라인(472d)에 전기적으로 연결되어 있고 타 측에서 평가 라인(476c)에 전기적으로 연결되어 있다. 주소 평가 트랜지스터(440c)가 논리 평가 신호 라인(474) 상의 하이 전압 레벨 평가 신호(LEVAL)에 의해 턴온될 때, 시프트 레지스터 출력 신호 라인(410c) 상의 하이 레벨 시프트 레지스터 출력 신호(SO3)는 주소 3 트랜지스터(450a, 450b)를 턴온시킨다. 주소 3 트랜지스터(450a) 및 주소 평가 트랜지스터(440c)는 주소 라인(472a)을 로우 전압 레벨로 활성 풀링하기 위해 도통된다. 주소 3 트랜지스터(450b) 및 주소 평가 트랜지스터(440c)는 주소 라인(472d)을 로우 전압 레벨로 활성 풀링하기 위해 도통된다.
주소 4 트랜지스터(452a, 452b)의 게이트는 시프트 레지스터 출력 신호 라인(410d)에 전기적으로 연결되어 있다. 주소 4 트랜지스터(452a)의 드레인-소스 경로는 일 측에서 주소 라인(472a)에 전기적으로 연결되어 있고 타 측에서 평가 라인(476d)에 전기적으로 연결되어 있다. 주소 4 트랜지스터(452b)의 드레인-소스 경로는 일 측에서 주소 라인(472e)에 전기적으로 연결되어 있고 타 측에서 평가 라인(476d)에 전기적으로 연결되어 있다. 주소 평가 트랜지스터(440d)가 논리 평가 신호 라인(474) 상의 하이 전압 레벨 평가 신호(LEVAL)에 의해 턴온될 때, 시프트 레지스터 출력 신호 라인(410d) 상의 하이 레벨 시프트 레지스터 출력 신호(SO4)는 주소 4 트랜지스터(452a, 452b)를 턴온시킨다. 주소 4 트랜지스터(452a) 및 주소 평가 트랜지스터(440d)는 주소 라인(472a)을 로우 전압 레벨로 활성 풀링하기 위해 도통된다. 주소 4 트랜지스터(452b) 및 주소 평가 트랜지스터(440d)는 주소 라인(472e)을 로우 전압 레벨로 활성 풀링하기 위해 도통된다.
주소 5 트랜지스터(454a, 454b)의 게이트는 시프트 레지스터 출력 신호 라인(410e)에 전기적으로 연결되어 있다. 주소 5 트랜지스터(454a)의 드레인-소스 경로는 일 측에서 주소 라인(472a)에 전기적으로 연결되어 있고 타 측에서 평가 라인(476e)에 전기적으로 연결되어 있다. 주소 5 트랜지스터(454b)의 드레인-소스 경로는 일 측에서 주소 라인(472f)에 전기적으로 연결되어 있고 타 측에서 평가 라인(476e)에 전기적으로 연결되어 있다. 주소 평가 트랜지스터(440e)가 하이 전압 레벨 평가 신호(LEVAL)에 의해 턴온될 때, 시프트 레지스터 출력 신호 라인(410e) 상의 하이 레벨 시프트 레지스터 출력 신호(SO5)는 주소 5 트랜지스터(454a, 454b)를 턴온시킨다. 주소 5 트랜지스터(454a) 및 주소 평가 트랜지스터(440e)는 주소 라인(472a)을 로우 전압 레벨로 활성 풀링하기 위해 도통된다. 주소 5 트랜지스터(454b) 및 주소 평가 트랜지스터(440e)는 주소 라인(472f)을 로우 전압 레벨로 활성 풀링하기 위해 도통된다.
주소 6 트랜지스터(456a, 456b)의 게이트는 시프트 레지스터 출력 신호 라인(410f)에 전기적으로 연결되어 있다. 주소 6 트랜지스터(456a)의 드레인-소스 경로는 일 측에서 주소 라인(472a)에 전기적으로 연결되어 있고 타 측에서 평가 라인(476f)에 전기적으로 연결되어 있다. 주소 6 트랜지스터(456b)의 드레인-소스 경로는 일 측에서 주소 라인(472g)에 전기적으로 연결되어 있고 타 측에서 평가 라인(476f)에 전기적으로 연결되어 있다. 주소 평가 트랜지스터(440f)가 하이 전압 레벨 평가 신호(LEVAL)에 의해 턴온될 때, 시프트 레지스터 출력 신호 라인(410f) 상의 하이 레벨 시프트 레지스터 출력 신호(SO6)는 주소 6 트랜지스터(456a, 456b)를 턴온시킨다. 주소 6 트랜지스터(456a) 및 주소 평가 트랜지스터(440f)는 주소 라인(472a)을 로우 전압 레벨로 활성 풀링하기 위해 도통된다. 주소 6 트랜지스터(456b) 및 주소 평가 트랜지스터(440f)는 주소 라인(472g)을 로우 전압 레벨로 활성 풀링하기 위해 도통된다.
주소 7 트랜지스터(458a, 458b)의 게이트는 시프트 레지스터 출력 신호 라인(410g)에 전기적으로 연결되어 있다. 주소 7 트랜지스터(458a)의 드레인-소스 경로는 일 측에서 주소 라인(472b)에 전기적으로 연결되어 있고 타 측에서 평가 라인(476g)에 전기적으로 연결되어 있다. 주소 7 트랜지스터(458b)의 드레인-소스 경로는 일 측에서 주소 라인(472c)에 전기적으로 연결되어 있고 타 측에서 평가 라인(476g)에 전기적으로 연결되어 있다. 주소 평가 트랜지스터(440g)가 하이 전압 레벨 평가 신호(LEVAL)에 의해 턴온될 때, 시프트 레지스터 출력 신호 라인(410g) 상의 하이 레벨 시프트 레지스터 출력 신호(SO7)는 주소 7 트랜지스터(458a, 458b)를 턴온시킨다. 주소 7 트랜지스터(458a) 및 주소 평가 트랜지스터(440g)는 주소 라인(472b)을 로우 전압 레벨로 활성 풀링하기 위해 도통된다. 주소 7 트랜지스터(458b) 및 주소 평가 트랜지스터(440g)는 주소 라인(472c)을 로우 전압 레벨로 활성 풀링하기 위해 도통된다.
주소 8 트랜지스터(460a, 460b)의 게이트는 시프트 레지스터 출력 신호 라인(410h)에 전기적으로 연결되어 있다. 주소 8 트랜지스터(460a)의 드레인-소스 경로는 일 측에서 주소 라인(472b)에 전기적으로 연결되어 있고 타 측에서 평가 라인(476h)에 전기적으로 연결되어 있다. 주소 8 트랜지스터(460b)의 드레인-소스 경로는 일 측에서 주소 라인(472d)에 전기적으로 연결되어 있고 타 측에서 평가 라인(476h)에 전기적으로 연결되어 있다. 주소 평가 트랜지스터(440h)가 하이 전압 레벨 평가 신호(LEVAL)에 의해 턴온될 때, 시프트 레지스터 출력 신호 라인(410h) 상의 하이 레벨 시프트 레지스터 출력 신호(SO8)는 주소 8 트랜지스터(460a, 460b)를 턴온시킨다. 주소 8 트랜지스터(460a) 및 주소 평가 트랜지스터(440h)는 주소 라인(472b)을 로우 전압 레벨로 활성 풀링하기 위해 도통된다. 주소 8 트랜지스터(460b) 및 주소 평가 트랜지스터(440h)는 주소 라인(472d)을 로우 전압 레벨로 활성 풀링하기 위해 도통된다.
주소 9 트랜지스터(462a, 462b)의 게이트는 시프트 레지스터 출력 신호 라인(410i)에 전기적으로 연결되어 있다. 주소 9 트랜지스터(462a)의 드레인-소스 경로는 일 측에서 주소 라인(472b)에 전기적으로 연결되어 있고 타 측에서 평가 라인(476i)에 전기적으로 연결되어 있다. 주소 9 트랜지스터(462b)의 드레인-소스 경로는 일 측에서 주소 라인(472e)에 전기적으로 연결되어 있고 타 측에서 평가 라인(476i)에 전기적으로 연결되어 있다. 주소 평가 트랜지스터(440i)가 하이 전압 레벨 평가 신호(LEVAL)에 의해 턴온될 때, 시프트 레지스터 출력 신호 라인(410i) 상의 하이 레벨 시프트 레지스터 출력 신호(SO9)는 주소 9 트랜지스터(462a, 462b)를 턴온시킨다. 주소 9 트랜지스터(462a) 및 주소 평가 트랜지스터(440i)는 주소 라인(472b)을 로우 전압 레벨로 활성 풀링하기 위해 도통된다. 주소 9 트랜지스터(462b) 및 주소 평가 트랜지스터(440i)는 주소 라인(472e)을 로우 전압 레벨로 활성 풀링하기 위해 도통된다.
주소 10 트랜지스터(464a, 464b)의 게이트는 시프트 레지스터 출력 신호 라인(410j)에 전기적으로 연결되어 있다. 주소 10 트랜지스터(464a)의 드레인-소스 경로는 일 측에서 주소 라인(472b)에 전기적으로 연결되어 있고 타 측에서 평가 라인(476j)에 전기적으로 연결되어 있다. 주소 10 트랜지스터(464b)의 드레인-소스 경로는 일 측에서 주소 라인(472f)에 전기적으로 연결되어 있고 타 측에서 평가 라인(476j)에 전기적으로 연결되어 있다. 주소 평가 트랜지스터(440j)가 하이 전압 레벨 평가 신호(LEVAL)에 의해 턴온될 때, 시프트 레지스터 출력 신호 라인(410j) 상의 하이 레벨 시프트 레지스터 출력 신호(SO10)는 주소 10 트랜지스터(464a, 464b)를 턴온시킨다. 주소 10 트랜지스터(464a) 및 주소 평가 트랜지스터(440j)는 주소 라인(472b)을 로우 전압 레벨로 활성 풀링하기 위해 도통된다. 주소 10 트랜지스터(464b) 및 주소 평가 트랜지스터(440j)는 주소 라인(472f)을 로우 전압 레벨로 활성 풀링하기 위해 도통된다.
주소 11 트랜지스터(466a, 466b)의 게이트는 시프트 레지스터 출력 신호 라인(410k)에 전기적으로 연결되어 있다. 주소 11 트랜지스터(466a)의 드레인-소스 경로는 일 측에서 주소 라인(472b)에 전기적으로 연결되어 있고 타 측에서 평가 라인(476k)에 전기적으로 연결되어 있다. 주소 11 트랜지스터(466b)의 드레인-소스 경로는 일 측에서 주소 라인(472g)에 전기적으로 연결되어 있고 타 측에서 평가 라인(476k)에 전기적으로 연결되어 있다. 주소 평가 트랜지스터(440k)가 하이 전압 레벨 평가 신호(LEVAL)에 의해 턴온될 때, 시프트 레지스터 출력 신호 라인(410k) 상의 하이 레벨 시프트 레지스터 출력 신호(SO11)는 주소 11 트랜지스터(466a, 466b)를 턴온시킨다. 주소 11 트랜지스터(466a) 및 주소 평가 트랜지스터(440k)는 주소 라인(472b)을 로우 전압 레벨로 활성 풀링하기 위해 도통된다. 주소 11 트랜지스터(466b) 및 주소 평가 트랜지스터(440k)는 주소 라인(472g)을 로우 전압 레벨로 활성 풀링하기 위해 도통된다.
주소 12 트랜지스터(468a, 468b)의 게이트는 시프트 레지스터 출력 신호 라인(410l)에 전기적으로 연결되어 있다. 주소 12 트랜지스터(468a)의 드레인-소스 경로는 일 측에서 주소 라인(472c)에 전기적으로 연결되어 있고 타 측에서 평가 라인(476l)에 전기적으로 연결되어 있다. 주소 12 트랜지스터(468b)의 드레인-소스 경로는 일 측에서 주소 라인(472d)에 전기적으로 연결되어 있고 타 측에서 평가 라인(476l)에 전기적으로 연결되어 있다. 주소 평가 트랜지스터(440l)가 하이 전압 레벨 평가 신호(LEVAL)에 의해 턴온될 때, 시프트 레지스터 출력 신호 라인(410l) 상의 하이 레벨 시프트 레지스터 출력 신호(SO12)는 주소 12 트랜지스터(468a, 468b)를 턴온시킨다. 주소 12 트랜지스터(468a) 및 주소 평가 트랜지스터(440l)는 주소 라인(472c)을 로우 전압 레벨로 활성 풀링하기 위해 도통된다. 주소 12 트랜지스터(468b) 및 주소 평가 트랜지스터(440l)는 주소 라인(472d)을 로우 전압 레벨로 활성 풀링하기 위해 도통된다.
주소 13 트랜지스터(470a, 470b)의 게이트는 시프트 레지스터 출력 신호 라인(410m)에 전기적으로 연결되어 있다. 주소 13 트랜지스터(470a)의 드레인-소스 경로는 일 측에서 주소 라인(472c)에 전기적으로 연결되어 있고 타 측에서 평가 라인(476m)에 전기적으로 연결되어 있다. 주소 13 트랜지스터(470b)의 드레인-소스 경로는 일 측에서 주소 라인(472e)에 전기적으로 연결되어 있고 타 측에서 평가 라인(476m)에 전기적으로 연결되어 있다. 주소 평가 트랜지스터(440m)가 하이 전압 레벨 평가 신호(LEVAL)에 의해 턴온될 때, 시프트 레지스터 출력 신호 라인(410m) 상의 하이 레벨 시프트 레지스터 출력 신호(SO13)는 주소 13 트랜지스터(470a, 470b)를 턴온시킨다. 주소 13 트랜지스터(470a) 및 주소 평가 트랜지스터(440m)는 주소 라인(472c)을 로우 전압 레벨로 활성 풀링하기 위해 도통된다. 주소 13 트랜지스터(470b) 및 주소 평가 트랜지스터(440m)는 주소 라인(472e)을 로우 전압 레벨로 활성 풀링하기 위해 도통된다.
시프트 레지스터(402)는 하나의 하이 전압 레벨 출력 신호를 하나의 시프트 레지스터 출력 신호 라인(410a-410m)으로부터 그 다음 시프트 레지스터 출력 신호 라인(410a-410m)으로 시프트시킨다. 시프트 레지스터(402)는 제어 라인(430)을 통해 제어 신호(CSYNC) 내의 제어 펄스 및 타이밍 신호(T1-T4)로부터 일련의 타이밍 펄스를 수신하여 수신된 제어 펄스를 시프트 레지스터(402) 내로 시프트시킨다. 이에 응답하여, 시프트 레지스터(402)는 하나의 하이 전압 레벨 시프트 레지스터 출력 신호(SO1 또는 SO13)를 제공한다. 다른 시프트 레지스터 출력 신호(SO1-SO13) 모두는 로우 전압 레벨로 제공된다. 시프트 레지스터(402)는 타이밍 신호(T1-T4)로부터 다른 일련의 타이밍 펄스를 수신하고 하나의 하이 전압 레벨 출력 신호를 하나의 시프트 레지스터 출력 신호(SO1-SO13)로부터 그 다음 시프트 레지스터 출력 신호(SO1-SO13)로 시프트시키며, 다른 시프트 레지스터 출력 신호(SO1-SO13) 모두는 로우 전압 레벨로 제공된다. 시프트 레지스터(402)는 반복하는 일련의 타이밍 펄스를 수신하고 각각의 일련의 타이밍 펄스에 응답하여, 시프트 레지스터(402)는 하나의 하이 전압 레벨 출력 신호를 시프트시켜 일련의 최대 13개의 하이 전압 레벨 시프트 레지스터 출력 신호(SO1-SO13)를 제공한다. 각각의 하이 전압 레벨 시프트 레지스터 출력 신호(SO1-SO13)는 점화 셀(120)에 주소 신호(~A1, ~A2,..., ~A7)를 제공하기 위해 2개의 주소 트랜지스터 쌍(446, 448,..., 470)을 턴온시킨다. 주소 신호(~A1, ~A2,..., ~A7)는 13개의 시프트 레지스터 출력 신호(SO1-SO13)에 대응하는 13개의 주소 타임 슬롯으로 제공된다. 다른 실시예에서, 시프트 레지스터(402)는 14개 주소 타임 슬롯 등의 임의의 적당한 수의 주소 타임 슬롯으로 주소 신호(~A1, ~A2,..., ~A7)를 제공하기 위해 14개 등의 임의의 적당한 수의 시프트 레지스터 출력 신호를 포함할 수 있다.
시프트 레지스터(402)는 방향 신호 라인(408)을 통해 방향 회로(404)로부터 방향 신호를 수신한다. 방향 신호는 시프트 레지스터(402)에서의 시프트의 방향을 설정한다. 시프트 레지스터(402)는 하이 전압 레벨 출력 신호를 전방향 방향으로, 즉 시프트 레지스터 출력 신호(SO1)로부터 시프트 레지스터 출력 신호(SO13)로 또는 역방향 방향으로, 즉 시프트 레지스터 출력 신호(SO13)로부터 시프트 레지스터 출력 신호(SO1)로 시프트하도록 설정될 수 있다.
전방향 방향에서, 시프트 레지스터(402)는 제어 신호(CSYNC) 내의 제어 펄스를 수신하고 하이 전압 레벨 시프트 레지스터 출력 신호(SO1)를 제공한다. 다른 시프트 레지스터 출력 신호(SO2-SO13) 모두는 로우 전압 레벨로 제공된다. 시프트 레지스터(402)는 그 다음 일련의 타이밍 펄스를 수신하고 하이 전압 레벨 시프트 레지스터 출력 신호(SO2)를 제공하며, 다른 시프트 레지스터 출력 신호(SO1, SO3-SO13) 모두는 로우 전압 레벨로 제공된다. 시프트 레지스터(402)는 그 다음 일련의 타이밍 펄스를 수신하고 하이 전압 레벨 시프트 레지스터 출력 신호(SO3)를 제공하며, 다른 시프트 레지스터 출력 신호(SO1, SO2, SO4-SO13) 모두는 로우 전압 레벨로 제공된다. 시프트 레지스터(402)는 각각의 일련의 타이밍 펄스에 응답하여 하이 레벨 출력 신호를 계속하여 시프트하여 하이 전압 레벨 시프트 레지스터 출력 신호(SO13)를 제공하며, 다른 시프트 레지스터 출력 신호(SO1-SO12)는 로우 전압 레벨로 제공된다. 하이 전압 레벨 시프트 레지스터 출력 신호(SO13)를 제공한 후에, 시프트 레지스터(402)는 그 다음 일련의 타이밍 펄스를 수신하고 시프트 레지스터 출력 신호(SO1-SO13) 모두에 대한 로우 전압 레벨 신호를 제공한다. 시프트 레지스터(402)를 시동 또는 기동시켜 일련의 하이 전압 레벨 출력 신호를 시프트 레지스터 출력 신호(SO1)로부터 시프트 레지스터 출력 신호(SO13)로 전방향 방향으로 시프트시키기 위해 제어 신호(CSYNC) 내의 다른 제어 펄스가 제공된다.
역방향 방향에서, 시프트 레지스터(402)는 제어 신호(CSYNC) 내의 제어 펄스를 수신하고 하이 전압 레벨 시프트 레지스터 출력 신호(SO13)를 제공한다. 다른 시프트 레지스터 출력 신호(SO1-SO12) 모두는 로우 전압 레벨로 제공된다. 시프트 레지스터(402)는 그 다음 일련의 타이밍 펄스를 수신하고 하이 전압 레벨 시프트 레지스터 출력 신호(SO12)를 제공하며, 다른 시프트 레지스터 출력 신호(SO1-SO11, SO13) 모두는 로우 전압 레벨로 제공된다. 시프트 레지스터(402)는 그 다음 일련의 타이밍 펄스를 수신하고 하이 전압 레벨 시프트 레지스터 출력 신호(SO11)를 제공하며, 다른 시프트 레지스터 출력 신호(SO1-SO10, SO12, SO13) 모두는 로우 전압 레벨로 제공된다. 시프트 레지스터(402)는 각각의 일련의 타이밍 펄스에 응답하여 하이 전압 레벨 출력 신호를 계속하여 시프트하여 하이 전압 레벨 시프트 레지스터 출력 신호(SO1)를 제공하며, 다른 시프트 레지스터 출력 신호(SO2-SO13)는 로우 전압 레벨로 제공된다. 하이 전압 레벨 시프트 레지스터 출력 신호(SO1)를 제공한 후에, 시프트 레지스터(402)는 그 다음 일련의 타이밍 펄스를 수신하고 시프트 레지스터 출력 신호(SO1-SO13) 모두에 대한 로우 전압 레벨 신호를 제공한다. 시프트 레지스터(402)를 시동 또는 기동시켜 일련의 하이 전압 출력 신호를 시프트 레지스터 출력 신호(SO13)로부터 시프트 레지스터 출력 신호(SO1)로 역방향 방향으로 시프트시키기 위해 제어 신호(CSYNC) 내의 다른 제어 펄스가 제공된다.
방향 회로(404)는 방향 신호 라인(408)을 통해 2개의 방향 신호를 제공한다. 방향 신호는 시프트 레지스터(402)에서의 전방향/역방향 시프트 방향을 설정한다. 또한, 방향 신호는 시프트 레지스터(402)로부터 하이 전압 레벨 출력 신호를 클리어하는 데 사용될 수 있다.
방향 회로는 타이밍 신호(T3-T6)로부터 반복하는 일련의 타이밍 펄스를 수신한다. 게다가, 방향 회로(404)는 제어 라인(430)을 통해 제어 신호(CSYNC) 내의 제어 펄스를 수신한다. 방향 회로(404)는 타이밍 신호(T4)로부터의 타이밍 펄스와 일치하여 제어 펄스를 수신한 것에 응답하여 전방향 방향 신호를 제공한다. 전방향 방향 신호는 시프트 레지스터 출력 신호(SO1)로부터 시프트 레지스터 출력 신호(SO13)로 전방향 방향으로 시프트하도록 시프트 레지스터(402)를 설정한다. 방향 회로(404)는 타이밍 신호(T6)로부터의 타이밍 펄스와 일치하여 제어 펄스를 수신한 것에 응답하여 역방향 방향 신호를 제공한다. 역방향 방향 신호는 시프트 레지스터 출력 신호(SO13)로부터 시프트 레지스터 출력 신호(SO1)로 역방향 방향으로 시프트하도록 시프트 레지스터(402)를 설정한다. 방향 회로(404)는 방향 회로(404)가 타이밍 신호(T4)로부터의 타이밍 펄스 및 타이밍 신호(T6)로부터의 타이밍 펄스 둘다에 일치하여 제어 펄스를 수신한 것에 응답하여 시프트 레지스터(402)를 클리어하는 방향 신호를 제공한다.
논리 어레이(406)는 시프트 레지스터 출력 신호 라인(410a-410m)을 통해 시프트 레지스터 출력 신호(SO1-SO13)를, 타이밍 신호 라인(434, 422, 436)을 통해 타이밍 신호(T3-T5)로부터의 타이밍 펄스를 수신한다. 시프트 레지스터 출력 신호(SO1-SO13) 내의 하나의 하이 전압 레벨 출력 신호 및 타이밍 신호(T3-T5)로부터의 타이밍 펄스에 응답하여, 논리 어레이(406)는 7개의 주소 신호(~A1, ~A2,..., ~A7) 중에서 2개의 로우 전압 레벨 주소 신호를 제공한다.
논리 어레이(406)는 평가 신호 라인(474)을 로우 전압 레벨로 풀링하여 주소 평가 트랜지스터(440)를 턴오프시키기 위해 평가 방지 트랜지스터(442a)를 턴온시키는 타이밍 신호(T3)로부터의 타이밍 펄스를 수신한다. 또한, 타이밍 신호(T3)로부터의 타이밍 펄스는 주소 라인 프리차지 트랜지스터(438)를 통해 주소 라인(472a-472g)을 하이 전압 레벨로 충전시킨다. 일 실시예에서, 주소 라인 프리차지 트랜지스터(438)를 통해 주소 라인(472a-472g)을 하이 전압 레벨로 충전시키기 위해 타이밍 신호(T3)로부터의 타이밍 펄스가 타이밍 신호(T4)로부터의 타이밍 펄스로 대체된다.
평가 신호 라인(474)을 로우 전압 레벨로 풀링하여 주소 평가 트랜지스터(440)를 턴오프시키기 위해 타이밍 신호(T4)로부터의 타이밍 펄스는 평가 방지 트랜지스터(442b)를 턴온시킨다. 시프트 레지스터 출력 신호(SO1-SO13)는 타이밍 신호(T4)로부터의 타이밍 펄스 동안에 유효 출력 신호로 안정된다. 시프트 레지스터 출력 신호(SO1-SO13) 내의 하나의 하이 전압 레벨 출력 신호가 논리 어레이(406) 내의 주소 트랜지스터 쌍(446, 448,..., 470)의 게이트에 제공된다. 타이밍 신호(T5)로부터의 타이밍 펄스는 주소 평가 트랜지스터(440)를 턴온시키기 위해 평가 신호 라인(474)을 하이 전압 레벨로 충전시킨다. 주소 평가 트랜지스터(440)가 턴온될 때, 하이 전압 레벨 시프트 레지스터 출력 신호(SO1-SO13)를 수신하는 논리 어레이(406) 내의 주소 트랜지스터 쌍(446, 448,..., 또는 470)은 대응하는 주소 라인(472)을 방전시키기 위해 도통된다. 대응하는 주소 라인(472)은 도통 중인 주소 트랜지스터 쌍(446, 448,..., 470) 및 도통 중인 주소 평가 트랜지스터(440)를 통해 로우로 활성 풀링된다. 다른 주소 라인(472)은 하이 전압 레벨로 충전된 채로 있다.
논리 어레이(406)는 각각의 주소 타임 슬롯으로 7개의 주소 신호(~A1, ~A2,..., ~A7) 중에서 2개의 로우 전압 레벨 주소 신호를 제공한다. 시프트 레지스터 출력 신호(SO1)가 하이 전압 레벨에 있는 경우, 주소 1 트랜지스터(446a, 446b)는 주소 라인(472a, 472b)을 로우 전압 레벨로 풀링하기 위해 도통되고 활성 로우 주소 신호(~A1, ~A2)를 제공한다. 시프트 레지스터 출력 신호(SO2)가 하이 전압 레벨에 있는 경우, 주소 2 트랜지스터(448a, 448b)는 주소 라인(472a, 472c)을 로우 전압 레벨로 풀링하기 위해 도통되고 활성 로우 주소 신호(~A1, ~A3)를 제공한다. 시프트 레지스터 출력 신호(SO3)가 하이 전압 레벨에 있는 경우, 주소 3 트랜지스터(450a, 450b)는 주소 라인(472a, 472d)을 로우 전압 레벨로 풀링하기 위해 도통되고 활성 로우 주소 신호(~A1, ~A4)를 제공하고, 각각의 시프트 레지스터 출력 신호(SO4-SO13)에 대해 이하 마찬가지이다. 시프트 레지스터 출력 신호(SO1-SO13)와 서로 관련이 있는 13개의 주소 타임 슬롯 각각에 대한 주소 신호(~A1, ~A2,..., ~A7)는 이하의 표에 나타내어져 있다.
주소 타임 슬롯 활성 주소 신호
1 ~A1 및 ~A2
2 ~A1 및 ~A3
3 ~A1 및 ~A4
4 ~A1 및 ~A5
5 ~A1 및 ~A6
6 ~A1 및 ~A7
7 ~A2 및 ~A3
8 ~A2 및 ~A4
9 ~A2 및 ~A5
10 ~A2 및 ~A6
11 ~A2 및 ~A7
12 ~A3 및 ~A4
13 ~A3 및 ~A5
다른 실시예에서, 논리 어레이(406)는 이하의 표에 나타낸 바와 같이 13개의 주소 타임 슬롯 각각에 대한 활성 주소 신호(~A1, ~A2,..., ~A7)를 제공할 수 있다.
주소 타임 슬롯 활성 주소 신호
1 ~A1 및 ~A3
2 ~A1 및 ~A4
3 ~A1 및 ~A5
4 ~A1 및 ~A6
5 ~A2 및 ~A4
6 ~A2 및 ~A5
7 ~A2 및 ~A6
8 ~A2 및 ~A7
9 ~A3 및 ~A5
10 ~A3 및 ~A6
11 ~A3 및 ~A7
12 ~A4 및 ~A6
13 ~A4 및 ~A7
또한, 다른 실시예들에서, 논리 어레이(406)는 각각의 하이 전압 레벨 출력 신호(SO1-SO13)에 대한 임의의 적당한 수의 로우 전압 레벨 주소 신호(~A1, ~A2,..., ~A7)를 임의의 적당한 순서의 로우 전압 레벨 주소 신호(~A1, ~A2,..., ~A7)로 제공하는 주소 트랜지스터를 포함할 수 있다. 이것은 예를 들어 임의의 2개의 원하는 주소 라인(672a-g)을 방전시키기 위해 각각의 트랜지스터 쌍(446, 448,..., 470)을 적절히 위치시킴으로써 행해질 수 있다.
게다가, 다른 실시예들에서, 논리 어레이(406)는 임의의 적당한 수의 주소 타임 슬롯으로 임의의 적당한 수의 주소 신호를 제공하기 위해 임의의 적당한 수의 주소 라인을 포함할 수 있다.
동작을 설명하면, 타이밍 신호(T1-T6)로부터 반복하는 일련의 6개 타이밍 펄스가 제공된다. 각각의 타이밍 신호(T1-T6)는 각각의 일련의 6개 타이밍 펄스에서 하나의 타이밍 펄스를 제공한다. 타이밍 신호(T1)으로부터의 타이밍 펄스에 뒤이어서 타이밍 신호(T2)로부터의 타이밍 펄스가 오고, 그에 뒤이어서 타이밍 신호(T3)로부터의 타이밍 펄스가 오며, 그에 뒤이어서 타이밍 신호(T4)로부터의 타이밍 펄스가 오고, 그에 뒤이어서 타이밍 신호(T5)로부터의 타이밍 펄스가 오며, 그에 뒤이어서 타이밍 신호(T6)로부터의 타이밍 펄스가 온다. 반복하는 일련의 6개 타이밍 펄스에서 일련의 6개 타이밍 펄스가 반복된다.
일련의 6개 타이밍 펄스에서, 방향 회로(404)는 제4 프리차지 신호(PRE4)에서의 타이밍 신호(T3)로부터 타이밍 펄스를 수신한다. 제4 프리차지 신호(PRE4)에서의 타이밍 펄스는 방향 라인(408) 중 제1 라인을 하이 전압 레벨로 충전시킨다. 방향 회로(404)는 제4 평가 신호(EVAL4)에서의 타이밍 신호(T4)로부터 감소된 전압 레벨 타이밍 펄스를 수신한다. 방향 회로(404)가 제4 평가 신호(EVAL4)와 일치하여(동시에) 제어 신호(CSYNC) 내의 제어 펄스를 수신하는 경우, 방향 회로(404)는 제1 방향 라인(408)을 방전시킨다. 방향 회로(404)가 제4 평가 신호(EVAL4)에서의 타이밍 펄스와 일치하여 로우 전압 레벨 제어 신호(CSYNC)를 수신하는 경우, 제1 방향 라인(408)은 하이 전압 레벨로 충전된 채로 있다.
그 다음에, 방향 회로(404)는 제3 프리차지 신호(PRE3)에서의 타이밍 신호(T5)로부터 타이밍 펄스를 수신한다. 제3 프리차지 신호(PRE3)에서의 타이밍 펄스는 방향 라인(408) 중 제2 방향 라인을 충전시킨다. 방향 회로(404)는 제3 평가 신호(EVAL3)에서의 타이밍 신호(T6)로부터 감소된 전압 레벨 타이밍 펄스를 수신한다. 방향 회로(404)가 제3 평가 신호(EVAL3)에서의 타이밍 펄스와 일치하여 제어 신호(CSYNC)에서의 제어 펄스를 수신하는 경우, 방향 회로(404)는 제2 방향 라인(408)을 로우 전압 레벨로 방전시킨다. 방향 회로(404)가 제3 평가 신호(EVAL3)에서의 타이밍 펄스와 일치하여 로우 전압 레벨 제어 신호(CSYNC)를 수신하는 경우, 제2 방향 라인(408)은 하이 전압 레벨로 충전된 채로 있다.
제1 방향 라인(408)이 로우 전압 레벨로 방전되고 제2 방향 라인(408)이 하이 전압 레벨에 있는 경우, 제1 및 제2 방향 라인(408) 상의 신호 레벨은 시프트 레지스터(402)를 전방향 방향으로 시프트하도록 설정한다. 제1 방향 라인(408)이 하이 전압 레벨에 있고 제2 방향 라인(408)이 로우 전압 레벨로 방전되는 경우, 방향 라인(408) 상의 신호 레벨은 시프트 레지스터(402)를 역방향 방향으로 시프트하도록 설정한다. 제1 및 제2 방향 라인(408) 둘다가 로우 전압 레벨로 방전되는 경우, 시프트 레지스터(402)는 하이 전압 레벨 시프트 레지스터 출력 신호(SO1-SO13)를 제공하지 못하게 된다. 방향 라인(408) 상의 방향 신호는 각각의 일련의 6개 타이밍 펄스 동안에 설정된다.
우선, 하나의 일련의 6개 타이밍 펄스에서 방향이 설정되고, 시프트 레지스터(402)는 그 다음의 일련의 6개 타이밍 펄스에서 기동된다. 시프트 레지스터(402)를 기동시키기 위해, 시프트 레지스터(402)는 제1 프리차지 신호(PRE1)에서의 타이밍 신호(T1)로부터 타이밍 펄스를 수신한다. 제1 프리차지 신호(PRE1)에서의 타이밍 펄스는 403a-403m으로 나타낸 13개의 시프트 레지스터 셀 각각에서의 내부 노드를 프리차지한다. 시프트 레지스터(402)는 제1 평가 신호(EVAL1)에서의 타이밍 신호(T2)로부터 감소된 전압 레벨 타이밍 펄스를 수신한다. 제어 신호(CSYNC)에서의 제어 펄스가 제1 평가 신호(EVAL1)에서의 타이밍 펄스와 일치하여 시프트 레지스터(402)에 의해 수신되는 경우, 시프트 레지스터(402)는 13개의 시프트 레지스터 셀 중 하나의 내부 노드를 방전시켜 방전된 내부 노드에 로우 전압 레벨을 제공한다. 제어 신호(CSYNC)가 제1 평가 신호(EVAL1)에서의 타이밍 펄스와 일치하여 로우 전압 레벨에 있는 경우, 13개의 시프트 레지스터 셀 각각에서의 내부 노드는 하이 전압 레벨에 있다.
시프트 레지스터(402)는 제2 프리차지 신호(PRE2)에서의 타이밍 신호(T3)로부터 타이밍 펄스를 수신한다. 제2 프리차지 신호(PRE2)에서의 타이밍 펄스는 하이 전압 레벨 시프트 레지스터 출력 신호(SO1-SO13)를 제공하기 위해 13개의 시프트 레지스터 출력 라인(410a-410m) 각각을 프리차지한다. 시프트 레지스터(402)는 제2 평가 신호(EVAL2)에서의 타이밍 신호(T4)로부터 감소된 전압 레벨 타이밍 펄스를 수신한다. 제1 평가 신호(EVAL1)에서의 타이밍 펄스와 일치하여 제어 신호(CSYNC)로부터 제어 펄스를 수신한 후 등에 시프트 레지스터 셀(403)에서의 내부 노드가 로우 전압 레벨에 있는 경우, 시프트 레지스터(402)는 시프트 레지스터 출력 신호(SO1-SO13)를 하이 전압 레벨에 유지한다. 시프트 레지스터 셀(403)에서의 내부 노드가 다른 시프트 레지스터 셀(403) 모두에서와 같이 하이 전압 레벨에 있는 경우, 시프트 레지스터(402)는 로우 전압 레벨 시프트 레지스터 출력 신호(SO1-SO13)를 제공하기 위해 시프트 레지스터 출력 라인(410a-410m)을 방전시킨다. 시프트 레지스터(402)는 하나의 일련의 6개 타이밍 펄스에서 기동된다. 시프트 레지스터 출력 신호(SO1-SO13)는 제2 평가 신호(EVAL2)에서의 타이밍 신호(T4)로부터의 타이밍 펄스 동안에 유효하게 되고, 그 다음 일련의 6개 타이밍 펄스에서의 타이밍 신호(T3)로부터의 타이밍 펄스까지 유효한 채로 있다. 각각의 후속하는 일련의 6개 타이밍 펄스에서, 시프트 레지스터(402)는 하이 전압 레벨 시프트 레지스터 출력 신호(SO1-SO13)를 하나의 시프트 레지스터 셀(403)로부터 그 다음 시프트 레지스터 셀(403)로 시프트한다.
논리 어레이(406)는 시프트 레지스터 출력 신호(SO1-SO13)를 수신한다. 일 실시예에서, 논리 어레이(406)는 주소 라인(472)을 프리차지하고 주소 평가 트랜지스터(440)를 턴오프시키기 위해 타이밍 신호(T3)로부터 타이밍 펄스를 수신한다. 일 실시예에서, 논리 어레이(406)는 주소 평가 트랜지스터(440)를 턴오프시키기 위해 타이밍 신호(T3)로부터의 타이밍 펄스를 수신하고 주소 라인(472)을 프리차지하기 위해 타이밍 신호(T4)로부터 타이밍 펄스를 수신한다.
시프트 레지스터 출력 신호(SO1-SO13)가 유효한 시프트 레지스터 출력 신호(SO1-SO13)로 안정될 때 논리 어레이(406)는 주소 평가 트랜지스터(440)를 턴오프시키기 위해 타이밍 신호(T4)로부터의 타이밍 펄스를 수신한다. 시프트 레지스터(402)가 기동되면, 하나의 시프트 레지스터 출력 신호(SO1-SO13)는 타이밍 신호(T4)로부터의 타이밍 펄스 이후에 하이 전압 레벨에 유지된다. 논리 어레이(406)는 평가 신호 라인(474)을 충전하고 주소 평가 트랜지스터(440)를 턴온시키기 위해 타이밍 신호(T5)로부터 타이밍 펄스를 수신한다. 하이 전압 레벨 시프트 레지스터 출력 신호(SO1-SO13)를 수신하는 주소 트랜지스터 쌍(446, 448,..., 470)은 7개의 주소 라인(472a-472g) 중 2개를 로우 전압 레벨로 풀링하기 위해 턴온된다. 주소 신호(~A1, ~A2,..., ~A7)에서의 2개의 로우 전압 레벨 주소 신호는 활성화를 위해 점화 셀(120) 및 점화 셀 서브그룹을 인에이블하는 데 사용된다. 주소 신호(~A1, ~A2,..., ~A7)는 타이밍 신호(T5)로부터의 타이밍 펄스 동안에 유효하게 되고, 그 다음 일련의 6개 타이밍 펄스에서의 타이밍 신호(T3)로부터의 타이밍 펄스까지 유효한 채로 있다.
시프트 레지스터(402)가 기동되지 않은 경우, 로우 전압 레벨 시프트 레지스터 출력 신호(SO1-SO13)를 제공하기 위해 모든 시프트 레지스터 출력 라인(410)이 방전된다. 로우 전압 레벨 시프트 레지스터 출력 신호(SO1-SO13)는 주소 트랜지스터 쌍(446, 448,..., 470)을 턴오프하고, 주소 라인(472)은 하이 전압 레벨 주소 신호(~A1, ~A2,..., ~A7)를 제공하기 위해 충전된 채로 있다. 하이 전압 레벨 주소 신호(~A1, ~A2,..., ~A7)는 점화 셀(120) 및 점화 셀 서브그룹이 활성화를 위해 인에이블되는 것을 방지한다.
도 9가 주소 회로의 일 실시예를 기술하고 있지만, 다른 논리 요소 및 컴포넌트를 이용하는 다른 실시예들이 이용될 수 있다. 예를 들어, 상기한 입력 신호, 예를 들어 신호(T1-T6)를 수신하고 주소 신호(~A1, ~A2,..., ~A7)를 제공하는 제어기가 이용될 수 있다.
도 10A는 시프트 레지스터(402)에서의 하나의 시프트 레지스터 셀(403a)을 나타낸 도면이다. 시프트 레지스터(402)는 13개의 시프트 레지스터 출력 신호(SO1-SO13)를 제공하는 13개의 시프트 레지스터 셀(403a-403m)을 포함한다. 각각의 시프트 레지스터 셀(403a-403m)은 시프트 레지스터 출력 신호(SO1-SO13) 중 하나를 제공하고, 각각의 시프트 레지스터 셀(403a-403m)은 시프트 레지스터 셀(403a)과 유사하다. 13개의 시프트 레지스터 셀(403)은 전방향 및 역방향 방향으로 시프트를 제공하기 위해 전기적으로 직렬 연결되어 있다. 다른 실시예들에서, 시프트 레지스터(402)는 임의의 적당한 수의 시프트 레지스터 출력 신호를 제공하기 위해 임의의 적당한 수의 시프트 레지스터 셀(403)을 포함할 수 있다.
시프트 레지스터 셀(403a)은 500에 점선으로 나타낸 입력 스테이지인 제1 스테이지, 및 502에 점선으로 나타낸 출력 스테이지인 제2 스테이지를 포함한다. 제1 스테이지(500)는 제1 프리차지 트랜지스터(504), 제1 평가 트랜지스터(506), 전방향 입력 트랜지스터(508), 역방향 입력 트랜지스터(510), 전방향 방향 트랜지스터(512) 및 역방향 방향 트랜지스터(514)를 포함한다. 제2 스테이지(502)는 제1 프리차지 트랜지스터(516), 제2 평가 트랜지스터(518) 및 내부 노드 트랜지스터(520)를 포함한다.
제1 스테이지(500)에서, 제1 프리차지 트랜지스터(504)의 게이트 및 드레인-소스 경로의 일 측은 타이밍 신호 라인(432)에 전기적으로 연결되어 있다. 타이밍 신호 라인(432)은 제1 프리차지 신호(PRE1)로서 시프트 레지스터(402)에 타이밍 신호(T1)를 제공한다. 제1 프리차지 트랜지스터(504)의 드레인-소스 경로의 타 측은 내부 노드(522)를 통해 제1 평가 트랜지스터(506)의 드레인-소스 경로의 일 측 및 내부 노드 트랜지스터(520)의 게이트에 전기적으로 연결되어 있다. 내부 노드(522)는 스테이지(500)와 스테이지(502) 사이에서 내부 노드 트랜지스터(520)의 게이트에 시프트 레지스터 내부 노드 신호(SN1)를 제공한다.
제1 평가 트랜지스터(506)의 게이트는 제1 평가 신호 라인(420)에 전기적으로 연결되어 있다. 제1 평가 신호 라인(420)은 제1 평가 신호(EVAL1)로서 시프트 레지스터(402)에 감소된 전압 레벨 T2 타이밍 신호를 제공한다. 제1 평가 트랜지스터(506)의 드레인-소스 경로의 타 측은 내부 경로(524)를 통해 전방향 입력 트랜지스터(508)의 드레인-소스 경로의 일 측 및 역방향 입력 트랜지스터(510)의 드레인-소스 경로의 일 측에 전기적으로 연결되어 있다.
전방향 입력 트랜지스터(508)의 드레인-소스 경로의 타 측은 526에서 전방향 방향 트랜지스터(512)의 드레인-소스 경로의 일 측에 전기적으로 연결되어 있고, 역방향 입력 트랜지스터(510)의 드레인-소스 경로의 타 측은 528에서 역방향 방향 트랜지스터(514)의 드레인-소스 경로의 일 측에 전기적으로 연결되어 있다. 전방향 방향 트랜지스터(512) 및 역방향 방향 트랜지스터(514)의 드레인-소스 경로는 530에서 접지 등의 기준 전압에 전기적으로 연결되어 있다.
전방향 방향 트랜지스터(512)의 게이트는 방향 회로(404)로부터 전방향 방향 신호(DIRF)를 수신하는 방향 라인(408a)에 전기적으로 연결되어 있다. 역방향 방향 트랜지스터(514)의 게이트는 방향 회로(404)로부터 역방향 방향 신호(DIRR)를 수신하는 방향 라인(408b)에 전기적으로 연결되어 있다.
제2 스테이지(502)에서, 제2 프리차지 트랜지스터(516)의 게이트 및 드레인-소스 경로의 일 측은 타이밍 신호 라인(434)에 전기적으로 연결되어 있다. 타이밍 신호 라인(434)은 제2 프리차지 신호(PRE2)로서 시프트 레지스터(402)에 타이밍 신호(T3)를 제공한다. 제2 프리차지 트랜지스터(516)의 드레인-소스 경로의 타 측은 제2 평가 트랜지스터(518)의 드레인-소스 경로의 일 측 및 시프트 레지스터 출력 라인(410a)에 전기적으로 연결되어 있다. 제2 평가 트랜지스터(518)의 드레인-소스 경로의 타 측은 532에서 내부 노드 트랜지스터(520)의 드레인-소스 경로의 일 측에 전기적으로 연결되어 있다. 제2 평가 트랜지스터(518)의 게이트는 제2 평가 신호(EVAL2)로서 시프트 레지스터(402)에 감소된 전압 레벨 T4 타이밍 신호를 제공하기 위해 제2 평가 신호 라인(424)에 전기적으로 연결되어 있다. 내부 노드 트랜지스터(520)의 게이트는 내부 노드(522)에 전기적으로 연결되어 있고, 내부 노드 트랜지스터(520)의 드레인-소스 경로의 타 측은 534에서 접지 등의 기준 전압에 전기적으로 연결되어 있다. 내부 노드 트랜지스터(520)의 게이트는 시프트 레지스터 셀 내부 노드 신호(SN1)를 저장하기 위한 536으로 나타낸 커패시턴스를 포함한다. 시프트 레지스터 출력 신호 라인(410a)은 시프트 레지스터 출력 신호(SO1)를 저장하기 위한 538로 나타낸 커패시턴스를 포함한다.
일련의 13개 시프트 레지스터 셀(403) 내의 각각의 시프트 레지스터 셀(403a-403m)은 시프트 레지스터 셀(403a)과 유사하다. 각각의 시프트 레지스터 셀(403a-403m) 내의 전방향 방향 트랜지스터(508)의 게이트는 전방향 방향으로 시프트하기 위해 제어 라인(430) 또는 시프트 레지스터 출력 라인(410a-410l) 중 하나에 전기적으로 연결되어 있다. 각각의 시프트 레지스터 셀(403a-403m) 내의 역방향 방향 트랜지스터(510)의 게이트는 역방향 방향으로 시프트하기 위해 제어 라인(430) 또는 시프트 레지스터 출력 라인(410b-410m) 중 하나에 전기적으로 연결되어 있다. 시프트 레지스터 출력 라인(410)은 시프트 레지스터 출력 신호 라인(410a, 410m)을 제외하고는 하나의 전방향 트랜지스터(508) 및 하나의 역방향 트랜지스터(510)에 전기적으로 연결되어 있다. 시프트 레지스터 출력 신호 라인(410a)은 시프트 레지스터 셀(403b) 내의 전방향 방향 트랜지스터(508)에 전기적으로 연결되어 있지만, 역방향 방향 트랜지스터(510)에는 전기적으로 연결되어 있지 않다. 시프트 레지스터 출력 신호 라인(410m)은 시프트 레지스터 셀(403l) 내의 역방향 방향 트랜지스터(510)에 전기적으로 연결되어 있지만, 전방향 방향 트랜지스터(508)에는 전기적으로 연결되어 있지 않다.
시프트 레지스터(402)가 전방향 방향(forward direction)으로 시프트할 때, 시프트 레지스터 셀(403a)은 일련의 13개 시프트 레지스터(403) 내의 제1 시프트 레지스터(403)이다. 시프트 레지스터 셀(403a) 내의 전방향 입력 트랜지스터(508)의 게이트는 제어 신호(CSYNC)를 수신하기 위해 제어 신호 라인(430)에 전기적으로 연결되어 있다. 제2 시프트 레지스터 셀(403b)은 시프트 레지스터 출력 신호(SO1)를 수신하기 위해 시프트 레지스터 출력 라인(410a)에 전기적으로 연결된 전방향 입력 트랜지스터의 게이트를 포함한다. 제3 시프트 레지스터 셀(403c)은 시프트 레지스터 출력 신호(SO2)를 수신하기 위해 시프트 레지스터 출력 라인(410b)에 전기적으로 연결된 전방향 입력 트랜지스터의 게이트를 포함한다. 제4 시프트 레지스터 셀(403d)은 시프트 레지스터 출력 신호(SO3)를 수신하기 위해 시프트 레지스터 출력 라인(410c)에 전기적으로 연결된 전방향 입력 트랜지스터의 게이트를 포함한다. 제5 시프트 레지스터 셀(403e)은 시프트 레지스터 출력 신호(SO4)를 수신하기 위해 시프트 레지스터 출력 라인(410d)에 전기적으로 연결된 전방향 입력 트랜지스터의 게이트를 포함한다. 제6 시프트 레지스터 셀(403f)은 시프트 레지스터 출력 신호(SO5)를 수신하기 위해 시프트 레지스터 출력 라인(410e)에 전기적으로 연결된 전방향 입력 트랜지스터의 게이트를 포함한다. 제7 시프트 레지스터 셀(403g)은 시프트 레지스터 출력 신호(SO6)를 수신하기 위해 시프트 레지스터 출력 라인(410f)에 전기적으로 연결된 전방향 입력 트랜지스터의 게이트를 포함한다. 제8 시프트 레지스터 셀(403h)은 시프트 레지스터 출력 신호(SO7)를 수신하기 위해 시프트 레지스터 출력 라인(410g)에 전기적으로 연결된 전방향 입력 트랜지스터의 게이트를 포함한다. 제9 시프트 레지스터 셀(403i)은 시프트 레지스터 출력 신호(SO8)를 수신하기 위해 시프트 레지스터 출력 라인(410h)에 전기적으로 연결된 전방향 입력 트랜지스터의 게이트를 포함한다. 제10 시프트 레지스터 셀(403j)은 시프트 레지스터 출력 신호(SO9)를 수신하기 위해 시프트 레지스터 출력 라인(410i)에 전기적으로 연결된 전방향 입력 트랜지스터의 게이트를 포함한다. 제11 시프트 레지스터 셀(403k)은 시프트 레지스터 출력 신호(SO10)를 수신하기 위해 시프트 레지스터 출력 라인(410j)에 전기적으로 연결된 전방향 입력 트랜지스터의 게이트를 포함한다. 제12 시프트 레지스터 셀(403l)은 시프트 레지스터 출력 신호(SO11)를 수신하기 위해 시프트 레지스터 출력 라인(410k)에 전기적으로 연결된 전방향 입력 트랜지스터의 게이트를 포함한다. 제13 시프트 레지스터 셀(403m)은 시프트 레지스터 출력 신호(SO12)를 수신하기 위해 시프트 레지스터 출력 라인(410l)에 전기적으로 연결된 전방향 입력 트랜지스터의 게이트를 포함한다.
시프트 레지스터(402)가 역방향 방향으로 시프트할 때, 시프트 레지스터 셀(403a)은 일련의 13개 시프트 레지스터 셀(403)에서의 마지막 시프트 레지스터 셀(403)이다. 시프트 레지스터 셀(403a)에서의 역방향 입력 트랜지스터(510)의 게이트는 시프트 레지스터 출력 신호(SO2)를 수신하기 위해 선행하는 시프트 레지스터 출력 라인(410b)에 전기적으로 연결되어 있다. 시프트 레지스터 셀(403b)은 시프트 레지스터 출력 신호(SO3)를 수신하기 위해 시프트 레지스터 출력 라인(410c)에 전기적으로 연결된 역방향 입력 트랜지스터의 게이트를 포함한다. 시프트 레지스터 셀(403c)은 시프트 레지스터 출력 신호(SO4)를 수신하기 위해 시프트 레지스터 출력 라인(410d)에 전기적으로 연결된 역방향 입력 트랜지스터의 게이트를 포함한다. 시프트 레지스터 셀(403d)은 시프트 레지스터 출력 신호(SO5)를 수신하기 위해 시프트 레지스터 출력 라인(410e)에 전기적으로 연결된 역방향 입력 트랜지스터의 게이트를 포함한다. 시프트 레지스터 셀(403e)은 시프트 레지스터 출력 신호(SO6)를 수신하기 위해 시프트 레지스터 출력 라인(410f)에 전기적으로 연결된 역방향 입력 트랜지스터의 게이트를 포함한다. 시프트 레지스터 셀(403f)은 시프트 레지스터 출력 신호(SO7)를 수신하기 위해 시프트 레지스터 출력 라인(410g)에 전기적으로 연결된 역방향 입력 트랜지스터의 게이트를 포함한다. 시프트 레지스터 셀(403g)은 시프트 레지스터 출력 신호(SO8)를 수신하기 위해 시프트 레지스터 출력 라인(410h)에 전기적으로 연결된 역방향 입력 트랜지스터의 게이트를 포함한다. 시프트 레지스터 셀(403h)은 시프트 레지스터 출력 신호(SO9)를 수신하기 위해 시프트 레지스터 출력 라인(410i)에 전기적으로 연결된 역방향 입력 트랜지스터의 게이트를 포함한다. 시프트 레지스터 셀(403i)은 시프트 레지스터 출력 신호(SO10)를 수신하기 위해 시프트 레지스터 출력 라인(410j)에 전기적으로 연결된 역방향 입력 트랜지스터의 게이트를 포함한다. 시프트 레지스터 셀(403j)은 시프트 레지스터 출력 신호(SO11)를 수신하기 위해 시프트 레지스터 출력 라인(410k)에 전기적으로 연결된 역방향 입력 트랜지스터의 게이트를 포함한다. 시프트 레지스터 셀(403k)은 시프트 레지스터 출력 신호(SO12)를 수신하기 위해 시프트 레지스터 출력 라인(410l)에 전기적으로 연결된 역방향 입력 트랜지스터의 게이트를 포함한다. 시프트 레지스터 셀(403l)은 시프트 레지스터 출력 신호(SO13)를 수신하기 위해 시프트 레지스터 출력 라인(410m)에 전기적으로 연결된 역방향 입력 트랜지스터의 게이트를 포함한다. 시프트 레지스터 셀(403m)은 제어 신호(CSYNC)를 수신하기 위해 제어 신호 라인(430)에 전기적으로 연결되어 있는 역방향 입력 트랜지스터의 게이트를 포함한다. 시프트 레지스터 출력 라인(410a-410m)은 또한 논리 어레이(406)에 전기적으로 연결되어 있다.
시프트 레지스터(402)는 제어 신호(CSYNC)에서의 제어 펄스를 수신하고 단일의 하이 전압 레벨 출력 신호를 제공한다. 이상에서 기술하고 이하에서 상세히 기술하는 바와 같이, 시프트 레지스터(402)의 시프트 방향은 제어 신호 라인(430) 상의 제어 신호(CSYNC)에 기초하여 타이밍 신호(T3-T6)에서의 타이밍 펄스 동안에 발생되는 방향 신호(DIRF, DIRR)에 응답하여 설정된다. 시프트 레지스터(402)가 전방향 방향으로 시프트하는 경우, 시프트 레지스터(402)는 제어 펄스 및 타이밍 신호(T1-T4) 상의 타이밍 펄스에 응답하여 시프트 레지스터 출력 라인(410a) 및 시프트 레지스터 출력 신호(SO1)를 하이 전압 레벨로 설정한다. 시프트 레지스터(402)가 역방향 방향으로 시프트하는 경우, 시프트 레지스터(402)는 제어 펄스 및 타이밍 신호(T1-T4)에서의 타이밍 펄스에 응답하여 시프트 레지스터 출력 라인(410m) 및 시프트 레지스터 출력 신호(SO13)를 하이 전압 레벨로 설정한다. 하이 전압 레벨 출력 신호(SO1 또는 SO13)는 타이밍 신호(T1-T4)에서의 타이밍 펄스에 응답하여 시프트 레지스터(402)를 통해 하나의 시프트 레지스터 셀(403)로부터 그 다음 시프트 레지스터 셀(403)로 시프트된다.
시프트 레지스터(402)는 제어 펄스에서 시프트하고 2개의 프리차지 동작 및 2개의 평가 동작을 사용하여 단일의 하이 레벨 출력 신호를 하나의 시프트 레지스터 셀(403)로부터 그 다음 시프트 레지스터 셀(403)로 시프트한다. 각각의 시프트 레지스터 셀(403)의 제1 스테이지(500)는 전방향 방향 신호(DIRF) 및 역방향 방향 신호(DIRR)를 수신한다. 또한, 각각의 시프트 레지스터 셀(403)의 제1 스테이지(500)는 전방향 시프트 레지스터 입력 신호(SIF) 및 역방향 시프트 레지스터 입력 신호(SIR)를 수신한다. 시프트 레지스터(402) 내의 모든 시프트 레지스터 셀(403)은 동일한 방향으로 또한 타이밍 신호(T1-T4)에서 타이밍 펄스가 수신되는 것과 동시에 시프트하도록 설정된다.
각각의 시프트 레지스터 셀(403)의 제1 스테이지(500)는 전방향 시프트 레지스터 입력 신호(SIF)에서 또는 역방향 시프트 레지스터 입력 신호(SIR)에서 시프트한다. 선택된 시프트 레지스터 입력 신호(SIF 또는 SIR)의 하이 또는 로우 전압 레벨은 시프트 레지스터 출력 신호(SO1-SO13)로서 제공된다. 각각의 시프트 레지스터 셀(403)의 제1 스테이지(500)는 타이밍 신호(T1)로부터의 타이밍 펄스 동안에 내부 노드(522)를 프리차지하고 타이밍 신호(T2)로부터의 타이밍 펄스 동안에 선택된 시프트 레지스터 입력 신호(SIF 또는 SIR)를 평가한다. 각각의 시프트 레지스터 셀(403)에서의 제2 스테이지(502)는 타이밍 신호(T3)로부터의 타이밍 펄스 동안에 시프트 레지스터 출력 라인(410a-410m)을 프리차지하고 타이밍 신호(T4)로부터의 타이밍 펄스 동안에 내부 노드 신호(SN)(예를 들어, SN1)를 평가한다.
방향 신호(DIRF, DIRR)는 시프트 레지스터(402) 내의 시프트 레지스터 셀(403a) 및 다른 시프트 레지스터 셀(403) 모두에서의 시프트의 전방향/역방향 방향을 설정한다. 전방향 방향 신호(DIRF)가 하이 전압 레벨에 있고 역방향 방향 신호(DIRR)가 로우 전압 레벨에 있는 경우 시프트 레지스터(402)는 전방향 방향으로 시프트한다. 역방향 방향 신호(DIRR)가 하이 전압 레벨에 있고 전방향 방향 신호(DIRF)가 로우 전압 레벨에 있는 경우 시프트 레지스터(402)는 역방향 방향으로 시프트한다. 방향 신호(DIRF, DIRR) 둘다가 로우 전압 레벨에 있는 경우, 시프트 레지스터(402)는 어느 방향으로도 시프트하지 않으며, 시프트 레지스터 출력 신호(SO1-SO13) 모두는 비활성 로우 전압 레벨로 클리어된다.
시프트 레지스터 셀(403a)을 전방향 방향으로 시프트하는 동작에서, 전방향 방향 신호(DIRF)는 하이 전압 레벨로 설정되고, 역방향 방향 신호(DIRR)는 로우 전압 레벨로 설정된다. 하이 전압 레벨 전방향 방향 신호(DIRF)는 전방향 방향 트랜지스터(512)를 턴온시키고, 로우 전압 레벨 역방향 방향 신호(DIRR)는 역방향 방향 트랜지스터(514)를 턴오프시킨다. 제1 프리차지 트랜지스터(504)를 통해 내부 노드(522)를 하이 전압 레벨로 충전하기 위해 타이밍 신호(T1)로부터의 타이밍 펄스가 제1 프리차지 신호(PRE1)에서 시프트 레지스터(402)에 제공된다. 그 다음에, 타이밍 신호(T2)로부터의 타이밍 펄스가 저항 분할 회로망(412)에 제공되고, 감소된 전압 레벨 T2 타이밍 펄스가 제1 평가 신호(EVAL1)에서 시프트 레지스터(402)에 제공된다. 제1 평가 신호(EVAL1)에서의 타이밍 펄스는 제1 평가 트랜지스터(506)를 턴온시킨다. 전방향 시프트 레지스터 입력 신호(SIF)가 하이 전압 레벨에 있는 경우, 전방향 입력 트랜지스터(508)는 턴온되고, 전방향 방향 트랜지스터(512)가 이미 턴온되어 있는 경우, 로우 전압 레벨 내부 노드 신호(SN1)를 제공하기 위해 내부 노드(522)가 방전된다. 내부 노드(522)는 제1 평가 트랜지스터(506), 전방향 입력 트랜지스터(508) 및 전방향 방향 트랜지스터(512)를 통해 방전된다. 전방향 시프트 레지스터 입력 신호(SIF)가 로우 전압 레벨에 있는 경우, 전방향 입력 트랜지스터(508)가 턴오프되고 내부 노드(522)는 하이 전압 레벨 내부 노드 신호(SN1)를 제공하기 위해 충전된 채로 있다. 역방향 시프트 레지스터 입력 신호(SIR)는 역방향 입력 트랜지스터(510)를 제어한다. 그렇지만, 내부 노드(522)가 역방향 입력 트랜지스터(510)를 통해 방전될 수 없도록 역방향 방향 트랜지스터(514)는 턴오프된다.
내부 노드(522) 상의 내부 노드 신호(SN1)는 내부 노드 트랜지스터(520)를 제어한다. 로우 전압 레벨 내부 노드 신호(SN1)는 내부 노드 트랜지스터(520)를 턴오프시키고, 하이 전압 레벨 내부 노드 신호(SN1)는 내부 노드 트랜지스터(520)를 턴온시킨다.
타이밍 신호(T3)로부터의 타이밍 펄스는 제2 프리차지 신호(PRE2)로서 시프트 레지스터(402)에 제공된다. 제2 프리차지 신호(PRE2)에서의 타이밍 펄스는 제2 프리차지 트랜지스터(516)를 통해 시프트 레지스터 출력 라인(410a)을 하이 전압 레벨로 충전한다. 그 다음에, 타이밍 신호(T4)로부터의 타이밍 펄스가 저항 분할 회로망(414)에 제공되고, 감소된 전압 레벨 T4 타이밍 펄스가 제2 평가 신호(EVAL2)로서 시프트 레지스터(402)에 제공된다. 제2 평가 신호(EVAL2)에서의 타이밍 펄스는 제2 평가 트랜지스터(518)를 턴온시킨다. 내부 노드 트랜지스터(520)가 오프인 경우, 시프트 레지스터 출력 라인(410a)은 하이 전압 레벨로 충전된 채로 있다. 내부 노드 트랜지스터(520)가 온인 경우, 시프트 레지스터 출력 라인(410a)은 로우 전압 레벨로 방전된다. 시프트 레지스터 출력 신호(SO1)는 전방향 시프트 레지스터 입력 신호(SIF)의 하이/로우 반전이었던 내부 노드 신호(SN1)의 하이/로우 반전이다. 전방향 시프트 레지스터 입력 신호(SIF)의 레벨은 시프트 레지스터 출력 신호(SO1)로 전환되었다.
시프트 레지스터 셀(403a)에서, 전방향 시프트 레지스터 입력 신호(SIF)는 제어 라인(430) 상의 제어 신호(CSYNC)이다. 내부 노드(522)를 로우 전압 레벨로 방전시키기 위해, 제어 신호(CSYNC)에서의 제어 펄스가 제1 평가 신호(EVAL1)에서의 타이밍 펄스와 동시에 제공된다. 타이밍 신호(T2)로부터의 타이밍 펄스와 일치하는 제어 신호(CSYNC)에서의 제어 펄스는 전방향 방향으로 시프트하기 위해 시프트 레지스터(402)를 기동시킨다.
역방향 방향으로 시프트 레지스터 셀(403a)을 시프트하는 동작에서, 전방향 방향 신호(DIRF)는 로우 전압 레벨로 설정되고, 역방향 방향 신호(DIRR)는 하이 전압 레벨로 설정된다. 로우 전압 레벨 전방향 방향 신호(DIRF)는 전방향 방향 트랜지스터(512)를 턴오프시키고, 하이 전압 레벨 역방향 방향 신호(DIRR)는 역방향 방향 트랜지스터(514)를 턴온시킨다. 내부 노드(522)를 제1 프리차지 트랜지스터(504)를 통해 하이 전압 레벨로 충전하기 위해 타이밍 신호(T1)로부터의 타이밍 펄스가 제1 프리차지 신호(PRE1)에서 제공된다. 그 다음에, 타이밍 신호(T2)로부터의 타이밍 펄스가 저항 분할 회로망(412)에 제공되고, 감소된 전압 레벨 T2 타이밍 펄스가 제1 평가 신호(EVAL1)에서 제공된다. 제1 평가 신호(EVAL1)에서의 타이밍 펄스는 제1 평가 트랜지스터(506)를 턴온시킨다. 역방향 시프트 레지스터 입력 신호(SIR)가 하이 전압 레벨에 있는 경우, 역방향 입력 트랜지스터(510)는 턴온되고, 역방향 방향 트랜지스터(514)가 이미 턴온되어 있는 경우, 내부 노드(522)는 로우 전압 레벨 내부 노드 신호(SN1)를 제공하기 위해 방전된다. 내부 노드(522)는 제1 평가 트랜지스터(506), 역방향 입력 트랜지스터(510), 및 역방향 방향 트랜지스터(514)를 통해 방전된다. 역방향 시프트 레지스터 입력 신호(SIR)가 로우 전압 레벨에 있는 경우, 역방향 입력 트랜지스터(510)는 턴오프되고, 내부 노드(522)는 하이 전압 레벨 내부 노드 신호(SN1)를 제공하기 위해 충전된 채로 있다. 전방향 시프트 레지스터 입력 신호(SIF)는 전방향 입력 트랜지스터(508)를 제어한다. 그렇지만, 내부 노드(522)가 전방향 입력 트랜지스터(508)를 통해 방전될 수 없도록 전방향 방향 트랜지스터(512)는 턴오프된다.
타이밍 신호(T3)로부터의 타이밍 펄스는 제2 프리차지 신호(PRE2)에서 제공된다. 제2 프리차지 신호(PRE2)에서의 타이밍 펄스는 제2 프리차지 트랜지스터(516)를 통해 시프트 레지스터 출력 라인(410a)을 하이 전압 레벨로 충전한다. 그 다음에, 타이밍 신호(T4)로부터의 타이밍 펄스는 저항 분할 회로망(414)에 제공되고, 감소된 전압 레벨 T4 타이밍 펄스는 제2 평가 신호(EVAL2)에서 제공된다. 제2 평가 신호(EVAL2)에서의 타이밍 펄스는 제2 평가 트랜지스터(518)를 턴온시킨다. 내부 노드 트랜지스터(520)가 오프인 경우, 시프트 레지스터 출력 라인(410a)은 하이 전압 레벨로 충전된 채로 있다. 내부 노드 트랜지스터(520)가 온인 경우, 시프트 레지스터 출력 라인(410a)은 로우 전압 레벨로 방전된다. 시프트 레지스터 출력 신호(SO1)는 역방향 시프트 레지스터 입력 신호(SIR)의 하이/로우 반전이었던 내부 노드 신호(SN1)의 하이/로우 반전이다. 역방향 시프트 레지스터 입력 신호(SIR)의 레벨은 시프트 레지스터 출력 신호(SO1)로 전환된다.
시프트 레지스터 셀(403a)에서, 역방향 시프트 레지스터 입력 신호(SIR)는 시프트 레지스터 출력 라인(410b) 상의 시프트 레지스터 출력 신호(SO2)이다. 시프트 레지스터 셀(403m)에서, 역방향 시프트 레지스터 입력 신호(SIR)는 제어 라인(430) 상의 제어 신호(CSYNC)이다. 시프트 레지스터 셀(403m)에서의 내부 노드(522)를 로우 전압 레벨로 방전시키기 위해, 제1 평가 신호(EVAL1)에서의 타이밍 펄스와 동시에 제어 신호(CSYNC)에서의 제어 펄스가 제공된다. 타이밍 신호(T2)로부터의 타이밍 펄스와 일치하는 제어 신호(CSYNC)에서의 제어 펄스는 시프트 레지스터 셀(403m)로부터 시프트 레지스터 셀(403a)로 역방향 방향으로 시프트하기 위해 시프트 레지스터(402)를 기동한다.
시프트 레지스터(402)에서의 시프트 레지스터 셀(403a) 및 모든 시프트 레지스터 셀(403)을 클리어하는 동작에서, 방향 신호(DIRF, DIRR)는 로우 전압 레벨로 설정된다. 로우 전압 전방향 방향 신호(DIRF)는 전방향 방향 트랜지스터(512)를 턴오프시키고, 로우 전압 레벨 역방향 방향 신호(DIRR)는 역방향 방향 트랜지스터(514)를 턴오프시킨다. 내부 노드(522)를 충전하고 하이 전압 레벨 내부 노드 신호(SN1)를 제공하기 위해 타이밍 신호(T1)로부터의 타이밍 펄스가 제1 프리차지 신호(PRE1)에서 제공된다. 제1 평가 트랜지스터(506)를 턴온시키기 위해 타이밍 신호(T2)로부터의 타이밍 펄스가 제1 평가 신호(EVAL1)에서 감소된 전압 레벨 T2 타이밍 펄스로서 제공된다. 내부 노드(522)가 전방향 입력 트랜지스터(508) 또는 역방향 입력 트랜지스터(510) 중 어느 하나를 통해 방전되지 않도록 전방향 방향 트랜지스터(512) 및 역방향 방향 트랜지스터(514) 둘다는 턴오프된다.
하이 전압 레벨 내부 노드 신호(SN1)는 내부 노드 트랜지스터(520)를 턴온시킨다. 시프트 레지스터 출력 신호 라인(410a) 및 모든 시프트 레지스터 출력 신호 라인(410)을 충전하기 위해 타이밍 신호(T3)로부터의 타이밍 펄스가 제2 프리차지 신호(PRE2)에서 제공된다. 그 다음에, 제2 평가 트랜지스터(518)를 턴온시키기 위해 타이밍 신호(T4)로부터의 타이밍 펄스가 제2 평가 신호(EVAL2)에서 감소된 전압 레벨 T4 타이밍 펄스로서 제공된다. 로우 전압 레벨 시프트 레지스터 출력 신호(SO1)를 제공하기 위해 시프트 레지스터 출력 라인(410a)이 제2 평가 트랜지스터(518) 및 내부 노드 트랜지스터(520)를 통해 방전된다. 또한, 비활성 로우 전압 레벨 시프트 레지스터 출력 신호(SO2-SO13)를 제공하기 위해 모든 다른 시프트 레지스터 출력 라인(410)이 방전된다.
도 10B는 방향 회로(404)를 나타낸 도면이다. 방향 회로(404)는 전방향 방향 신호 회로(550) 및 역방향 방향 신호 회로(552)를 포함한다. 전방향 방향 신호 회로(550)는 제3 프리차지 트랜지스터(554), 제3 평가 트랜지스터(556), 및 제1 제어 트랜지스터(558)를 포함한다. 역방향 방향 신호 회로(552)는 제4 프리차지 트랜지스터(560), 제4 평가 트랜지스터(562) 및 제2 제어 트랜지스터(564)를 포함한다.
제3 프리차지 트랜지스터(554)의 게이트 및 드레인-소스 경로의 일 측은 타이밍 신호 라인(436)에 전기적으로 연결되어 있다. 타이밍 신호 라인(436)은 제3 프리차지 신호(PRE3)로서 방향 회로(404)에 타이밍 신호(T5)를 제공한다. 제3 프리차지 트랜지스터(554)의 드레인-소스 경로의 타 측은 방향 신호 라인(408a)을 통해 제3 평가 트랜지스터(556)의 드레인-소스 경로의 일 측에 전기적으로 연결되어 있다. 방향 신호 라인(408a)은 시프트 레지스터 셀(403a)에서의 전방향 방향 트랜지스터(512)의 게이트 등의, 시프트 레지스터(402) 내의 각각의 시프트 레지스터 셀(403)에서의 전방향 방향 트랜지스터의 게이트에 전방향 방향 신호(DIRF)를 제공한다. 제3 평가 트랜지스터(556)의 게이트는 감소된 전압 레벨 T6 타이밍 신호를 방향 회로(404)에 제공하는 제3 평가 신호 라인(428)에 전기적으로 연결되어 있다. 제3 평가 트랜지스터(556)의 드레인-소스 경로의 타 측은 566에서 제어 트랜지스터(558)의 드레인-소스 경로에 전기적으로 연결되어 있다. 제어 트랜지스터(558)의 드레인-소스 경로는 또한 568에서 접지 등의 기준 전압에 전기적으로 연결되어 있다. 제어 트랜지스터(558)의 게이트는 제어 신호(CSYNC)를 수신하기 위해 제어 라인(430)에 전기적으로 연결되어 있다.
제4 프리차지 트랜지스터(560)의 게이트 및 드레인-소스 경로의 일 측은 타이밍 신호 라인(434)에 전기적으로 연결되어 있다. 타이밍 신호 라인(434)은 제4 프리차지 신호(PRE4)로서 방향 회로(404)에 타이밍 신호(T3)를 제공한다. 제4 프리차지 트랜지스터(560)의 드레인-소스 경로의 타 측은 방향 신호 라인(408b)을 통해 제4 평가 트랜지스터(562)의 드레인-소스 경로의 일 측에 전기적으로 연결되어 있다. 방향 신호 라인(408b)은 시프트 레지스터 셀(403a)에서의 역방향 방향 트랜지스터(514)의 게이트 등의, 시프트 레지스터(402) 내의 각각의 시프트 레지스터 셀(403)에서의 역방향 방향 트랜지스터의 게이트에 역방향 방향 신호(DIRR)를 제공한다. 제4 평가 트랜지스터(562)의 게이트는 감소된 전압 레벨 T4 타이밍 신호를 방향 회로(404)에 제공하는 제4 평가 신호 라인(424)에 전기적으로 연결되어 있다. 제4 평가 트랜지스터(562)의 드레인-소스 경로의 타 측은 570에서 제어 트랜지스터(564)의 드레인-소스 경로에 전기적으로 연결되어 있다. 제어 트랜지스터(564)의 드레인-소스 경로는 또한 572에서 접지 등의 기준 전압에 전기적으로 연결되어 있다. 제어 트랜지스터(564)의 게이트는 제어 신호(CSYNC)를 수신하기 위해 제어 라인(430)에 전기적으로 연결되어 있다.
방향 신호(DIRF, DIRR)는 시프트 레지스터(402)에서의 시프트의 방향을 설정한다. 전방향 방향 신호(DIRF)가 하이 전압 레벨로 설정되고 역방향 방향 신호(DIRR)가 로우 전압 레벨로 설정되어 있는 경우, 전방향 방향 트랜지스터(512) 등의 전방향 방향 트랜지스터는 턴온되고, 역방향 방향 트랜지스터(514) 등의 역방향 방향 트랜지스터는 턴오프된다. 시프트 레지스터(402)는 전방향 방향으로 시프트한다. 전방향 방향 신호(DIRF)가 로우 전압 레벨로 설정되고 역방향 방향 신호(DIRR)가 하이 전압 레벨로 설정되어 있는 경우, 전방향 방향 트랜지스터(512) 등의 전방향 방향 트랜지스터는 턴오프되고, 역방향 방향 트랜지스터(514) 등의 역방향 방향 트랜지스터는 턴온된다. 시프트 레지스터(402)는 역방향으로 시프트한다. 방향 신호(DIRF, DIRR)는 타이밍 신호(T3-T6)로부터의 각각의 일련의 타이밍 펄스 동안에 설정되는데, 그 이유는 시프트 레지스터(402)가 전방향 또는 역방향 방향으로 활성 시프트하기 때문이다. 시프트를 종료하거나 시프트 레지스터(402)의 시프트를 방지하기 위해, 방향 신호(DIRF, DIRR)는 로우 전압 레벨로 설정된다. 이것은 시프트 레지스터 출력 신호(SO1-SO13)로부터의 단일의 하이 전압 레벨 신호를 클리어시키며, 그에 따라 모든 시프트 레지스터 출력 신호(SO1-SO13)가 로우 전압 레벨에 있다. 로우 전압 레벨 시프트 레지스터 출력 신호(SO1-SO13)는 모든 주소 트랜지스터 쌍(446, 448,..., 470)을 턴오프시키고 주소 신호(~A1, ~A2,..., ~A7)는 점화 셀(120)을 인에이블시키지 않는 하이 전압 레벨에 있다.
동작을 설명하면, 타이밍 신호 라인(434)은 제3 프리차지 신호(PRE4)에서 타이밍 신호(T3)로부터의 타이밍 펄스를 방향 회로(404)에 제공한다. 제4 프리차지 신호(PRE4)에서의 타이밍 펄스는 역방향 방향 신호 라인(408b)을 하이 전압 레벨로 충전시킨다. 타이밍 신호(T4)로부터의 타이밍 펄스는 제4 평가 신호(EVAL4)에서 방향 회로(404)에 감소된 전압 레벨 T4 타이밍 펄스를 제공하는 저항 분할 회로망(414)에 제공된다. 제4 평가 신호(EVAL4)에서의 타이밍 펄스는 제4 평가 트랜지스터(562)를 턴온시킨다. 제4 평가 신호(EVAL4)에서의 타이밍 펄스가 제4 평가 트랜지스터(562)에 제공되는 것과 동시에 제어 신호(CSYNC)로부터의 제어 펄스가 제어 트랜지스터(564)의 게이트에 제공되는 경우, 역방향 방향 신호 라인(408b)은 로우 전압 레벨로 방전된다. 제4 평가 신호(EVAL4)에서의 타이밍 펄스가 제4 평가 트랜지스터(562)에 제공될 때 제어 신호(CSYNC)가 로우 전압 레벨에 있는 경우, 역방향 방향 신호 라인(408b)은 하이 전압 레벨로 충전된 채로 있다.
타이밍 신호 라인(436)은 제3 프리차지 신호(PRE3)에서 방향 회로(404)에 타이밍 신호(T5)로부터의 타이밍 펄스를 제공한다. 제3 프리차지 신호(PRE3)에서의 타이밍 펄스는 전방향 방향 신호 라인(408a)을 하이 전압 레벨로 충전시킨다. 타이밍 신호(T6)로부터의 타이밍 펄스는 제3 평가 신호(EVAL3)에서 방향 회로(404)에 감소된 전압 레벨 T6 타이밍 펄스를 제공하는 저항 분할 회로망(416)에 제공된다. 제3 평가 신호(EVAL3)에서의 타이밍 펄스는 제3 평가 트랜지스터(556)를 턴온시킨다. 제3 평가 신호(EVAL3)에서의 타이밍 펄스가 제3 평가 트랜지스터(556)에 제공되는 것과 동시에 제어 신호(CSYNC)로부터의 제어 펄스가 제어 트랜지스터(558)의 게이트에 제공되는 경우, 전방향 방향 신호 라인(408a)은 로우 전압 레벨로 방전된다. 제3 평가 신호(EVAL3)에서의 타이밍 펄스가 제3 평가 트랜지스터(556)에 제공될 때 제어 신호(CSYNC)가 로우 전압 레벨에 있는 경우, 전방향 방향 신호 라인(408a)은 하이 전압 레벨로 충전된 채로 있다.
도 11은 전방향 방향에서의 주소 발생기(400)의 동작을 나타낸 타이밍도이다. 타이밍 신호(T1-T6)는 일련의 6개의 반복하는 펄스를 제공한다. 타이밍 신호(T1-T6) 각각은 일련의 6개 펄스 중의 하나의 펄스를 제공한다.
일련의 6개 펄스에서, 600에서의 타이밍 신호(T1)는 타이밍 펄스(602)를 포함하고, 604에서의 타이밍 신호(T2)는 타이밍 펄스(606)를 포함하며, 608에서의 타이밍 신호(T3)는 타이밍 펄스(610)를 포함하고, 612에서의 타이밍 신호(T4)는 타이밍 펄스(614)를 포함하며, 616에서의 타이밍 신호(T5)는 타이밍 펄스(618)를 포함하고, 620에서의 타이밍 신호(T6)는 타이밍 펄스(622)를 포함한다. 624에서의 제어 신호(CSYNC)는 시프트 레지스터(402)에서의 시프트의 방향을 설정하고 625로 나타낸 주소 신호(~A1, ~A2,..., ~A7)를 발생하기 위해 시프트 레지스터(402)를 기동시키는 제어 펄스를 포함한다.
600에서의 타이밍 신호(T1)의 타이밍 펄스(602)는 제1 프리차지 신호(PRE1)에서 시프트 레지스터(402)에 제공된다. 타이밍 펄스(602) 동안에, 시프트 레지스터 셀(403a-403m) 각각에서의 내부 노드(522)는 하이 전압 레벨 내부 노드 신호(SN1-SN13)를 제공하기 위해 충전된다. 626에 나타낸 모든 시프트 레지스터 내부 노드 신호(SN)는 628에서 하이 전압 레벨로 설정된다. 하이 전압 레벨 내부 노드 신호(SN)(626)는 시프트 레지스터 셀(403a-403m) 각각에서의 내부 노드 트랜지스터(520)를 턴온시킨다. 이 예에서, 일련의 6개 타이밍 펄스가 타이밍 펄스(602) 이전에 제공되었고, 시프트 레지스터(402)가 기동되지 않았으며, 따라서 630에 나타낸 모든 시프트 레지스터 출력 신호(SO)는 로우 전압 레벨로 방전되고(632에 나타냄), 625에서의 모든 주소 신호(~A1, ~A2,..., ~A7)는 하이 전압 레벨에 있다(633에 나타냄).
604에서의 타이밍 신호(T2)의 타이밍 펄스(606)는 제1 평가 신호(EVAL1)에서 시프트 레지스터(402)에 제공된다. 타이밍 펄스(606)는 시프트 레지스터 셀(403a-403m) 각각에서의 제1 평가 트랜지스터(506)를 턴온시킨다. 제어 신호(CSYNC)(624)가 634에서 로우 전압 레벨에 있고 모든 시프트 레지스터 출력 신호(SO)(630)가 636에서 로우 전압 레벨에 있는 동안, 시프트 레지스터 셀(403a-403m) 각각에서의 전방향 입력 트랜지스터(508) 및 역방향 입력 트랜지스터(510)는 오프이다. 비도통 전방향 입력 트랜지스터(508) 및 비도통 역방향 입력 트랜지스터(510)는 시프트 레지스터 셀(403a-403m) 각각에서의 내부 노드(522)가 로우 전압 레벨로 방전하는 것을 방지한다. 모든 시프트 레지스터 내부 노드 신호(SN)(626)는 638에서 하이 전압 레벨에 있다.
608에서의 타이밍 신호(T3)의 타이밍 펄스(610)는 제2 프리차지 신호(PRE2)에서 시프트 레지스터(402)에 제공되고, 제4 프리차지 신호(PRE4)에서 방향 회로(404)에 제공되며, 논리 어레이(406) 내의 주소 라인 프리차지 트랜지스터(438) 및 평가 방지 트랜지스터(422a)에 제공된다. 제2 프리차지 신호(PRE2)에서의 타이밍 펄스(610) 동안에, 모든 시프트 레지스터 출력 신호(SO)(630)는 640에서 하이 전압 레벨로 충전된다. 또한, 제4 프리차지 신호(PRE4)에서의 타이밍 펄스(610) 동안에, 역방향 방향 신호(DIRR)(642)는 644에서 하이 전압 레벨로 충전된다. 게다가, 타이밍 펄스(610)는 646에서 모든 주소 신호(625)를 하이 전압 레벨로 충전시키며, 논리 평가 신호(LEVAL)(648)를 650에서 로우 전압 레벨로 풀링하기 위해 평가 방지 트랜지스터(422a)를 턴온시킨다.
612에서의 타이밍 신호(T4)의 타이밍 펄스(614)는 제2 평가 신호(EVAL2)에서 시프트 레지스터(402)에 제공되고, 제4 평가 신호(EVAL4)에서 방향 회로(404)에 제공되며, 논리 어레이(406) 내의 평가 방지 트랜지스터(422b)에 제공된다. 제2 평가 신호(EVAL2)에서의 타이밍 펄스(614)는 시프트 레지스터 셀(403a-403m) 각각에서의 제2 평가 트랜지스터(518)를 턴온시킨다. 하이 전압 레벨에 있는 내부 노드 신호(SN)(626)가 시프트 레지스터 셀(403a-403m) 각각에서의 내부 노드 트랜지스터(520)를 턴온시킨 상태에서, 모든 시프트 레지스터 출력 신호(SO)(630)는 652에서 로우 전압 레벨로 방전된다. 또한, 제4 평가 신호(EVAL4)에서의 타이밍 펄스(614)는 제4 평가 트랜지스터(562)를 턴온시킨다. 제어 신호(CSYNC)의 654에서의 제어 펄스는 제어 트랜지스터(564)를 턴온시킨다. 제4 평가 트랜지스터(562) 및 제어 트랜지스터(564)가 턴온된 상태에서, 방향 신호(DIRR)(642)는 656에서 로우 전압 레벨로 방전된다. 게다가, 타이밍 펄스(614)는 논리 평가 신호(LEVAL)(648)를 658에서 로우 전압 레벨에 유지하기 위해 평가 방지 트랜지스터(442b)를 턴온시킨다. 로우 전압 레벨 논리 평가 신호(LEVAL)(648)는 주소 평가 트랜지스터(440)를 턴오프시킨다.
616에서의 타이밍 신호(T5)의 타이밍 펄스(618)는 제3 프리차지 신호(PRE3)에서 방향 회로(404)에 제공되고 또 논리 어레이(406) 내의 논리 평가 프리차지 트랜지스터(444)에 제공된다. 제3 프리차지 신호(PRE3)에서의 타이밍 펄스(618) 동안에, 전방향 방향 신호(DIRF)(658)는 660에서 하이 전압 레벨로 충전된다. 하이 전압 레벨 전방향 방향 신호(DIRF)(658)는 전방향 방향으로 시프트하도록 시프트 레지스터(402)를 설정하기 위해 시프트 레지스터 셀(403a-403m) 각각에서의 전방향 방향 트랜지스터(512)를 턴온시킨다. 또한, 타이밍 펄스(618) 동안에, 논리 평가 신호(LEVAL)(648)는 662에서 하이 전압 레벨로 충전되며, 이 하이 전압 레벨은 모든 논리 평가 트랜지스터(440)를 턴온시킨다. 모든 시프트 레지스터 출력 신호(SO)(630)가 로우 전압 레벨에 있는 경우, 모든 주소 트랜지스터 쌍(446, 448,..., 470)은 턴오프되고, 625에서의 모든 주소 신호(~A1, ~A2,..., ~A7)는 하이 전압 레벨에 있다.
620에서의 타이밍 신호(T6)로부터의 타이밍 펄스(622)는 제3 평가 신호(EVAL3)로서 방향 회로(404)에 제공된다. 타이밍 펄스(622)는 제3 평가 트랜지스터(556)를 턴온시킨다. 제어 신호(CSYNC)(624)가 664에서 로우 전압 레벨에 있기 때문에, 제어 트랜지스터(558)는 턴오프되고, 전방향 방향 신호(DIRF)(658)는 하이 전압 레벨에 있다. 하이 전압 레벨 전방향 방향 신호(DIRF)(658) 및 로우 전압 레벨 역방향 방향 신호(DIRR)(642)는 전방향 방향으로 시프트하도록 시프트 레지스터 셀(403a-403m) 각각을 설정한다.
그 다음 일련의 6개 타이밍 펄스에서, 타이밍 펄스(666)는 모든 내부 노드 신호(SN)(626)를 하이 전압 레벨로 충전시킨다. 타이밍 펄스(668)는 시프트 레지스터 셀(403a-403m) 각각에서의 제1 평가 트랜지스터(506)를 턴온시킨다. 제어 신호(CSYNC)(624)는 시프트 레지스터 셀(403a)에서의 전방향 입력 트랜지스터(508)에 670에서 제어 펄스를 제공한다. 전방향 방향 트랜지스터(512)가 이미 턴온되어 있는 경우, 시프트 레지스터 셀(403a)에서의 내부 노드 신호(SN1)는 로우 전압 레벨로 방전된다(672에 나타냄). 시프트 레지스터 출력 신호(SO)(630)는 674에서 로우 전압 레벨에 있으며, 이 로우 전압 레벨은 시프트 레지스터 셀(403b-403m)에서의 전방향 입력 트랜지스터를 턴오프시킨다. 전방향 입력 트랜지스터가 오프인 상태에서, 시프트 레지스터 셀(403a-403m)에서의 나머지 내부 노드 신호(SN2-SN13) 각각은 하이 전압 레벨에 있다(676에 나타냄).
타이밍 펄스(678) 동안에, 모든 시프트 레지스터 출력 신호(SO)(630)는 680에서 하이 전압 레벨로 충전되고, 역방향 방향 신호(DIRR)(642)는 682에서 하이 전압 레벨로 충전된다. 게다가, 타이밍 펄스(678) 동안에, 모든 주소 신호(~A1, ~A2,..., ~A7)(625)는 684에서 하이 전압 레벨로 충전되고 논리 평가 신호(LEVAL)(648)는 686에서 로우 전압 레벨로 방전된다. 로우 전압 레벨 논리 평가 신호(LEVAL)(648)는 주소 평가 트랜지스터(440)를 턴오프시키며, 이는 주소 트랜지스터 쌍(446, 448,..., 470)이 주소 신호(~A1, ~A2,..., ~A7)를 로우 전압 레벨로 풀링하는 것을 방지한다.
타이밍 펄스(688) 동안에, 시프트 레지스터 출력 신호(SO1-SO13)는 690에서 로우 전압 레벨로 방전된다. 시프트 레지스터 출력 신호(SO1)는 672에서의 내부 노드 신호(SN1)가 시프트 레지스터 셀(403a)의 내부 노드 트랜지스터(520)를 턴오프시키는 것으로 인해 692에서 하이 전압 레벨에 있다. 또한, 타이밍 펄스(688)는 제2 평가 트랜지스터(562)를 턴온시키고, 제어 펄스(694)는 역방향 방향 신호(DIRR)(642)를 696에서 로우 전압 레벨로 방전시키기 위해 제어 트랜지스터(564)를 턴온시킨다. 게다가, 타이밍 펄스(688)는 논리 평가 신호(LEVAL)(648)를 698에서 로우 전압 레벨로 풀링하고 평가 트랜지스터(440)를 턴오프된 채로 유지하기 위해 평가 방지 트랜지스터(442b)를 턴온시킨다.
타이밍 펄스(700) 동안에, 전방향 방향 신호(DIRF)(658)는 하이 전압 레벨에 유지되며, 논리 평가 신호(LEVAL)(648)는 702에서 하이 전압 레벨로 충전된다. 702에서의 하이 전압 레벨 논리 평가 신호(LEVAL)(648)는 평가 트랜지스터(440)를 턴온시킨다. 692에서의 하이 레벨 시프트 레지스터 출력 신호(SO1)는 주소 트랜지스터 쌍(446a, 446b)을 턴온시키고, 625에서의 주소 신호(~A1, ~A2)는 704에서 로우 전압 레벨로 활성 풀링된다. 나머지 시프트 레지스터 출력 신호(SO2-SO13)는 690에서 로우 전압 레벨로 풀링되고, 따라서 주소 트랜지스터(448, 450,..., 470)는 턴오프되며, 주소 신호(~A3 - ~A7)는 하이 전압 레벨에 있다(706에 나타냄). 625에서의 주소 신호(~A1, ~A2,..., ~A7)는 616에서의 타이밍 신호(T5) 중의 타이밍 펄스(700) 동안에 유효하게 된다. 타이밍 펄스(708)는 제3 평가 트랜지스터(556)를 턴온시킨다. 그렇지만, 제어 신호(CSYNC)(624)는 710에서 로우 전압 레벨에 있으며, 전방향 방향 신호(DIRF)(658)는 712에서 하이 전압 레벨에 있다.
그 다음 일련의 6개 타이밍 펄스에서, 타이밍 펄스(714)는 모든 내부 노드 신호(SN)(626)를 716에서 하이 전압 레벨로 충전시킨다. 시프트 레지스터 셀(403a-403m) 각각에서의 전방향 입력 신호(SIF)가 하이 전압 레벨에 있는 경우 노드(522)의 방전이 가능하게 되도록 타이밍 펄스(718)는 시프트 레지스터 셀(403a-403m) 각각에서의 제1 평가 트랜지스터(506)를 턴온시킨다. 시프트 레지스터 셀(403a)에서의 전방향 입력 신호(SIF)는 제어 신호(CSYNC)(624)이며, 이는 720에서 로우 전압 레벨에 있다. 나머지 시프트 레지스터 셀(403b-403m) 각각에서의 전방향 입력 신호(SIF)는 선행하는 시프트 레지스터 셀(403)의 시프트 레지스터 출력 신호(SO)(630)이다. 시프트 레지스터 출력 신호(SO1)는 692에서 하이 전압 레벨에 있고 제2 시프트 레지스터 셀(403b)의 전방향 입력 신호(SIF)이다. 시프트 레지스터 출력 신호(SO1-SO13)는 모두 690에서 로우 전압 레벨에 있다.
시프트 레지스터 셀(403a, 403c-403m)은 시프트 레지스터 셀(403a, 403c-403m) 각각에서의 전방향 입력 트랜지스터를 턴오프시키는 로우 전압 레벨 전방향 입력 신호(SIF)를 수신하고, 그에 따라 내부 노드 신호(SN1, SN3-SN13)는 722에서 하이인 채로 있다. 시프트 레지스터 셀(403b)은 724에서 내부 노드 신호(SN2)를 방전시키기 위해 전방향 입력 트랜지스터를 턴온시키는 전방향 입력 신호(SIF)로서 하이 전압 레벨 시프트 레지스터 출력 신호(SO1)를 수신한다.
타이밍 펄스(726) 동안에, 모든 시프트 레지스터 출력 신호(SO)(630)는 728에서 하이 전압 레벨로 충전되고, 역방향 방향 신호(DIRR)(642)는 730에서 하이 전압 레벨로 충전된다. 또한, 타이밍 펄스(726)는 모든 주소 신호(~A1, ~A2,..., ~A7)(625)를 732에서 하이 전압 레벨로 충전시키고 LEVAL(648)을 734에서 로우 전압 레벨로 풀링하기 위해 평가 방지 트랜지스터(442a)를 턴온시킨다.
주소 신호(~A1, ~A2,..., ~A7)(625)는 주소 신호(~A1, ~A2)가 704에서 로우로 풀링된 때로부터 모든 주소 신호(~A1, ~A2,..., ~A7)(625)가 732에서 하이로 풀링될 때까지 유효하다. 주소 신호(~A1, ~A2,..., ~A7)(625)는 이전의 일련의 6개 타이밍 펄스의 620에서의 타이밍 신호(T6)로부터의 타이밍 펄스(708) 및 현재의 일련의 6개 타이밍 펄스의 600에서의 타이밍 신호(T1) 및 604에서의 타이밍 신호(T2)로부터의 타이밍 펄스(714, 718) 동안 유효하다.
타이밍 펄스(736)는 내부 노드 신호(SN)(626)를 평가하기 위해 시프트 레지스터 셀(403a-403m) 각각에서의 제2 평가 트랜지스터(518)를 턴온시킨다. 내부 노드 신호(SN1, SN3-SN13)는 722에서 하이 전압 레벨에 있고, 시프트 레지스터 출력 신호(SO1, SO3-SO13)를 738에서 로우 전압 레벨로 방전시킨다. 내부 노드 신호(SN2)는 724에서 로우 전압 레벨에 있으며, 이는 시프트 레지스터 셀(403b)의 내부 노드 트랜지스터를 턴오프시키고 시프트 레지스터 출력 신호(SO2)를 740에서 하이 전압 레벨에 유지시킨다.
제4 평가 트랜지스터(562)가 타이밍 펄스(736)에 의해 턴온되고 CSYNC(624)에서의 제어 펄스(742)가 제어 트랜지스터(564)를 턴온시킬 때, 역방향 방향 신호(DIRR)(642)는 744에서 로우 전압 레벨로 방전된다. 방향 신호(DIRR(642), DIRF(658))는 각각의 일련의 6개 타이밍 펄스 동안에 설정된다. 게다가, 타이밍 펄스(736)는 LEVAL(648)을 746에서 로우 전압 레벨에 유지시키기 위해 평가 방지 트랜지스터(442b)를 턴온시킨다.
타이밍 펄스(748) 동안에, 전방향 방향 신호(DIRF)(658)는 750에서 하이 전압 레벨에 유지되고, LEVAL(648)은 752에서 하이 전압 레벨로 충전된다. 752에서의 하이 전압 레벨 논리 평가 신호(LEVAL)(678)는 평가 트랜지스터(440)를 턴온시킨다. 740에서의 하이 전압 레벨 시프트 레지스터 출력 신호(SO2)는 주소 신호(~A1, ~A3)를 754에서 로우 전압 레벨로 풀링하기 위해 주소 트랜지스터(448a, 448b)를 턴온시킨다. 나머지 주소 신호(~A2, ~A4-~A7)는 756에서 하이 전압 레벨에 유지된다.
타이밍 펄스(758)는 제3 평가 트랜지스터(556)를 턴온시킨다. 제어 신호(CSYNC)(624)는 제어 트랜지스터(558)를 턴오프시키고 전방향 방향 신호(DIRF)(642)를 하이 전압 레벨에 유지시키기 위해 760에서 로우 전압 레벨에 있다.
그 다음 일련의 6개 타이밍 펄스는 하이 전압 레벨 시프트 레지스터 출력 신호(SO2)를 그 다음 시프트 레지스터 셀(403c)로 시프트하고, 시프트 레지스터 셀(403c)은 하이 전압 레벨 시프트 레지스터 출력 신호(SO3)를 제공한다. 각각의 시프트 레지스터 출력 신호(SO1-SO13)가 한번씩 하이로 될 때까지 각각의 일련의 6개 타이밍 펄스로 시프트가 계속된다. 시프트 레지스터 출력 신호(SO13)가 하이로 된 후에, 일련의 하이 전압 레벨 시프트 레지스터 출력 신호(SO)(630)가 중단된다. 시프트 레지스터(402)는 604에서의 타이밍 신호(T2)로부터의 타이밍 펄스와 일치하여 제어 펄스(670) 등의 제어 신호(CSYNC)에서의 제어 펄스를 제공함으로써 다시 기동될 수 있다.
전방향 방향 동작에서, 제어 신호(CSYNC)(624)에서의 제어 펄스는 시프트의 방향을 전방향 방향으로 설정하기 위해 612에서의 타이밍 신호(T2)로부터의 타이밍 펄스와 일치하여 제공된다. 또한, 시프트 레지스터 출력 신호(SO1-SO13)를 통해 하이 전압 신호를 시프트하는 시프트 레지스터(402)를 시동 또는 기동시키기 위해 604에서의 타이밍 신호(T2)로부터의 타이밍 펄스와 일치하여 제어 신호(CSYNC)(624)로부터의 제어 펄스가 제공된다.
도 12는 역방향 방향에서의 주소 발생기(400)의 동작을 나타낸 타이밍도이다. 타이밍 신호(T1-T6)는 반복하는 일련의 6개 펄스를 제공한다. 타이밍 신호(T1-T6) 각각은 일련의 6개 펄스 중의 하나의 펄스를 제공한다. 하나의 일련의 6개 펄스에서, 800에서의 타이밍 신호(T1)는 타이밍 펄스(802)를 포함하고, 804에서의 타이밍 신호(T2)는 타이밍 펄스(806)를 포함하며, 808에서의 타이밍 신호(T3)는 타이밍 펄스(810)를 포함하고, 812에서의 타이밍 신호(T4)는 타이밍 펄스(814)를 포함하며, 816에서의 타이밍 신호(T5)는 타이밍 펄스(818)를 포함하고, 820에서의 타이밍 신호(T6)는 타이밍 펄스(822)를 포함한다. 824에서의 제어 신호(CSYNC)는 시프트 레지스터(402)에서의 시프트의 방향을 설정하고 또 825에 나타낸 주소 신호(~A1, ~A2,..., ~A7)를 발생하기 위해 시프트 레지스터(402)를 기동시키는 제어 펄스를 포함한다.
타이밍 펄스(802)는 제1 프리차지 신호(PRE1)에서 시프트 레지스터(402)에 제공된다. 타이밍 펄스(802) 동안에, 시프트 레지스터 셀(403a-403m) 각각에서의 내부 노드(522)는 대응하는 하이 전압 레벨 내부 노드 신호(SN1-SN13)를 제공하기 위해 충전된다. 시프트 레지스터 내부 노드 신호(SN)(826)는 828에서 하이 전압 레벨로 설정된다. 하이 전압 레벨 내부 노드 신호(SN)(826)는 시프트 레지스터 셀(403)에서의 내부 노드 트랜지스터(520)를 턴온시킨다. 이 예에서, 타이밍 펄스(802) 이전에 시프트 레지스터(402)를 기동시키지 않고 일련의 6개 타이밍 펄스가 제공되었으며, 그에 따라 모든 시프트 레지스터 출력 신호(SO)(830)는 로우 전압 레벨로 방전되고(832에 나타냄), 825에서의 모든 주소 신호(~A1, ~A2,..., ~A7)는 하이 전압 레벨에 있다(833에 나타냄).
타이밍 펄스(806)는 제1 평가 신호(EVAL1)에서 시프트 레지스터(402)에 제공된다. 타이밍 펄스(806)는 시프트 레지스터 셀(403a-403m) 각각에서의 제1 평가 트랜지스터(506)를 턴온시킨다. 제어 신호(CSYNC)(824)는 834에서 로우 전압 레벨에 있고 모든 시프트 레지스터 출력 신호(SO)(830)는 836에서 로우 전압 레벨에 유지되어 시프트 레지스터 셀(403a-403m) 각각에서의 전방향 입력 트랜지스터(508) 및 역방향 입력 트랜지스터(510)를 턴오프시킨다. 비도통 전방향 및 역방향 입력 트랜지스터(508, 510)는 시프트 레지스터 셀(403a-403m) 각각에서의 내부 노드(522)가 로우 전압 레벨로 방전되는 것을 방지한다. 모든 시프트 레지스터 내부 노드 신호(SN)(826)는 838에서 하이 전압 레벨에 있다.
타이밍 펄스(810)는 제2 프리차지 신호(PRE2)에서 시프트 레지스터(402)에 제공되고, 제4 프리차지 신호(PRE4)에서 방향 회로(404)에 제공되며, 논리 어레이(406) 내의 주소 라인 프리차지 트랜지스터(438) 및 평가 방지 트랜지스터(422a)에 제공된다. 타이밍 펄스(810) 동안에, 모든 시프트 레지스터 출력 신호(SO)(830)는 840에서 하이 전압 레벨로 충전된다. 또한, 타이밍 펄스(810) 동안에, 역방향 방향 신호(DIRR)(842)는 844에서 하이 전압 레벨로 충전된다. 게다가, 타이밍 펄스(810)는 모든 주소 신호(825)를 하이 전압 레벨에 유지하고 평가 방지 트랜지스터(422a)를 턴온시켜 논리 평가 신호(LEVAL)(848)를 850에서 로우 전압 레벨로 풀링한다.
타이밍 펄스(814)는 제2 평가 신호(EVAL2)에서 시프트 레지스터(402)에 제공되고, 제4 평가 신호(EVAL4)에서 방향 회로(404)에 제공되며, 논리 어레이(406) 내의 평가 방지 트랜지스터(422b)에 제공된다. 타이밍 펄스(814)는 시프트 레지스터 셀(403a-403m) 각각에서의 제2 평가 트랜지스터(518)를 턴온시킨다. 내부 노드 신호(SN)(826)가 시프트 레지스터 셀(403a-403m) 각각에서의 내부 노드 트랜지스터(520)를 턴온시키는 하이 전압 레벨에 있는 경우, 모든 시프트 레지스터 출력 신호(SO)(830)는 852에서 로우 전압 레벨로 방전된다. 또한, 타이밍 펄스(814)는 제4 평가 트랜지스터(562)를 턴온시키고 제어 신호(CSYNC)(824)는 로우 전압을 제공하여 제어 트랜지스터(564)를 턴오프시킨다. 제어 트랜지스터(564)가 턴오프된 상태에서, 역방향 방향 신호(DIRR)(842)는 하이 전압 레벨로 충전된 채로 있다. 게다가, 타이밍 펄스(814)는 평가 방지 트랜지스터(442b)를 턴온시켜 논리 평가 신호(LEVAL)(848)를 858에서 로우 전압 레벨에 유지시킨다. 로우 전압 레벨 논리 평가 신호(LEVAL)(848)는 주소 평가 트랜지스터(440)를 턴오프시킨다.
타이밍 펄스(818)는 제3 프리차지 신호(PRE3)에서 방향 회로(404)에 제공되고, 논리 어레이(406) 내의 논리 평가 프리차지 트랜지스터(444)에 제공된다. 타이밍 펄스(818) 동안에, 전방향 방향 신호(DIRF)(858)는 860에서 하이 전압 레벨로 충전된다. 또한, 타이밍 펄스(818) 동안에, 논리 평가 신호(LEVAL)(848)는 862에서 하이 전압 레벨로 충전되어 모든 논리 평가 트랜지스터(440)를 턴온시킨다. 모든 시프트 레지스터 출력 신호(SO)(830)가 로우 전압 레벨에 있는 상태에서, 모든 주소 트랜지스터 쌍(446, 448,..., 470)은 턴오프되고, 825에서의 모든 주소 신호(~A1, ~A2,..., ~A7)는 하이 전압 레벨에 있다.
타이밍 펄스(822)는 제3 평가 신호(EVAL3)로서 방향 회로(404)에 제공된다. 타이밍 펄스(822)는 제3 평가 트랜지스터(556)를 턴온시킨다. 제어 신호(CSYNC)(824)는 제어 펄스(864)를 제공하여 제어 트랜지스터(558)를 턴온시키고, 전방향 방향 신호(DIRF)(858)는 865에서 로우 전압 레벨로 방전된다. 로우 전압 레벨 전방향 방향 신호(DIRF)(858) 및 하이 전압 레벨 역방향 방향 신호(DIRR)(842)는 역방향 방향으로 시프트하도록 시프트 레지스터 셀(403a-403m) 각각을 설정한다.
그 다음 일련의 6개 타이밍 펄스에서, 타이밍 펄스(866) 동안에, 모든 내부 노드 신호(SN)(826)는 하이 전압 레벨로 충전된다. 타이밍 펄스(868)는 시프트 레지스터 셀(403a-403m) 각각에서의 제1 평가 트랜지스터(506)를 턴온시킨다. 제어 신호(CSYNC)에 있을 수 있는 제어 펄스(870)는 시프트 레지스터 셀(403m)에서의 역방향 입력 트랜지스터를 턴온시키기 위해 제공되고, 역방향 방향 트랜지스터가 턴온된 상태에서, 내부 노드 신호(SN13)는 로우 전압 레벨로 방전된다(872에 나타냄). 시프트 레지스터 출력 신호(SO)(830)는 874에서 로우 전압 레벨에 있으며, 이는 시프트 레지스터 셀(403a-403l)에서의 역방향 입력 트랜지스터를 턴오프시킨다. 역방향 입력 트랜지스터가 오프인 상태에서, 나머지 내부 노드 신호(SN1-SN12) 각각은 하이 전압 레벨에 있다(876에 나타냄).
타이밍 펄스(878) 동안에, 모든 시프트 레지스터 출력 신호(SO)(830)는 880에서 하이 전압 레벨로 충전되고, 역방향 방향 신호(DIRR)(842)는 882에서 하이 전압 레벨에 있다. 게다가, 타이밍 펄스(878)는 모든 주소 신호(~A1, ~A2,..., ~A7)(825)를 884에서 하이 전압 레벨에 유지시키며 논리 평가 신호(LEVAL)(848)를 886에서 로우 전압 레벨로 풀링한다. 로우 전압 레벨 논리 평가 신호(LEVAL)(848)는 평가 트랜지스터(440)를 턴오프시키며, 이는 주소 트랜지스터 쌍(446, 448, ..., 470)이 주소 신호(~A1, ~A2,..., ~A7)(825)를 로우 전압 레벨로 풀링하는 것을 방지한다.
타이밍 펄스(888) 동안에, 시프트 레지스터 출력 신호(SO1-SO12)는 890에서 로우 전압 레벨로 방전된다. 시프트 레지스터 출력 신호(SO13)는 시프트 레지스터 셀(403m)의 내부 노드 트랜지스터(520)를 턴오프시키는 872에서의 로우 전압 레벨 내부 노드 신호(SN13)에 기초하여 하이 전압 레벨에 있다(892에 나타냄). 또한, 타이밍 펄스(888)는 제2 평가 트랜지스터를 턴온시키고 제어 신호(CSYNC)(824)는 제어 트랜지스터(564)를 턴오프시켜 역방향 방향 신호(DIRR)(842)를 896에서 하이 전압 레벨에 유지시킨다. 게다가, 타이밍 펄스(888)는 평가 방지 트랜지스터(442b)를 턴온시켜 논리 평가 신호(LEVAL)(848)를 898에서 로우 전압 레벨에 유지시키고 평가 트랜지스터(840)를 턴오프된 채로 유지한다. 시프트 레지스터 출력 신호(SO)(830)는 타이밍 펄스(888) 동안에 안정되고, 그에 따라 하나의 시프트 레지스터 출력 신호(SO13)는 하이 전압 레벨에 있고, 모든 다른 시프트 레지스터 출력 신호(SO1-SO12)는 로우 전압 레벨에 있다.
타이밍 펄스(900) 동안에, 전방향 방향 신호(DIRF)(858)는 901에서 하이 전압 레벨로 충전되고 논리 평가 신호(LEVAL)(848)는 902에서 하이 전압 레벨로 충전된다. 902에서의 하이 전압 레벨 논리 평가 신호(LEVAL)(848)는 평가 트랜지스터(440)를 턴온시킨다. 892에서의 하이 전압 레벨 시프트 레지스터 출력 신호(SO13)는 주소 트랜지스터(470a, 470b)를 턴온시키고 주소 신호(~A3, ~A5)는 로우 전압 레벨로 활성 풀링된다(904에 나타냄). 나머지 시프트 레지스터 출력 신호(SO1-SO12)는 890에서 로우 전압 레벨로 풀링되고, 그에 따라 주소 트랜지스터 쌍(446, 448,..., 468)은 턴오프되고 주소 신호(~A1, ~A2, ~A4, ~A6, ~A7)는 하이 전압 레벨에 있다(906에 나타냄). 주소 신호(~A1, ~A2,..., ~A7)(825)는 타이밍 펄스(900) 동안에 유효하게 된다. 타이밍 펄스(908)는 제3 평가 트랜지스터(556)를 턴온시키고 제어 신호(CSYNC)(824)에서의 제어 펄스(910)는 제어 트랜지스터(558)를 턴온시켜 전방향 방향 신호(DIRF)(858)를 912에서 로우 전압으로 풀링한다.
그 다음 일련의 6개 타이밍 펄스에서, 타이밍 펄스(914) 동안에, 모든 내부 노드 신호(SN)(826)는 916에서 하이 전압 레벨로 충전된다. 시프트 레지스터 셀(403a-403m) 각각에서의 역방향 입력 신호(SIR)가 하이 전압 레벨에 있는 경우 타이밍 펄스(918)는 시프트 레지스터 셀(403a-403m) 각각에서의 제1 평가 트랜지스터(506)를 턴온시켜 노드(522)를 방전시킨다. 시프트 레지스터 셀(403m)에서의 역방향 입력 신호(SIR)는 제어 신호(CSYNC)(824)이고, 이는 920에서 로우 전압 레벨에 있다. 나머지 시프트 레지스터 셀(403a-403l) 각각에서의 역방향 입력 신호(SIR)는 그 다음에 오는 시프트 레지스터 셀(403)의 시프트 레지스터 출력 신호(SO)(830)이다. 시프트 레지스터 출력 신호(SO13)는 892에서 하이 전압 레벨에 있고 시프트 레지스터 셀(403l)의 역방향 입력 신호(SIR)이다. 시프트 레지스터 출력 신호(SO1-SO12)는 모두 890에서 로우 전압 레벨에 있다. 시프트 레지스터 셀(403a-403k, 403m)은 역방향 입력 트랜지스터(510)를 턴오프시키는 로우 전압 레벨 역방향 입력 신호(SIR)를 가지며, 그에 따라 내부 노드 신호(SN1-SN11, SN13)는 922에서 하이 전압 레벨에 있다. 시프트 레지스터 셀(403l)은 역방향 입력 트랜지스터를 턴온시켜 924에서 내부 노드 신호(SN12)를 방전시키는 역방향 입력 신호(SIR)로서 하이 전압 레벨 시프트 레지스터 출력 신호(SO13)를 수신한다.
타이밍 펄스(926) 동안에, 모든 시프트 레지스터 출력 신호(SO)(830)는 928에서 하이 전압 레벨로 충전되고 역방향 방향 신호(DIRR)(842)는 930에서 하이 전압 레벨에 유지된다. 또한, 타이밍 펄스(926)에서, 모든 주소 신호(~A1, ~A2,..., ~A7)(825)는 932에서 하이 전압 레벨로 충전되고 평가 방지 트랜지스터(442a)는 턴온되어 LEVAL(848)을 934에서 로우 전압 레벨로 풀링한다. 주소 신호(~A1, ~A2,..., ~A7)(825)는 주소 신호(~A3, ~A5)가 904에서 로우로 풀링된 때로부터 모든 주소 신호(~A1, ~A2,..., ~A7)(825)가 932에서 하이로 풀링될 때까지 유효 상태에 있었다. 주소 신호(~A1, ~A2,..., ~A7)(825)는 타이밍 펄스(908, 914, 918) 동안에 유효하다.
타이밍 펄스(936)는 시프트 레지스터 셀(403a-403m) 각각에서의 제2 평가 트랜지스터(518)를 턴온시켜 내부 노드 신호(SN)(826)를 평가한다. 내부 노드 신호(SN1-SN11, SN13)는 시프트 레지스터 출력 신호(SO1-SO11, SO13)를 938에서 로우 전압 레벨로 방전시키기 위해 922에서 하이 전압 레벨에 있다. 내부 노드 신호(SN12)는 924에서 로우 전압 레벨에 있으며, 이는 시프트 레지스터 셀(403l)의 내부 노드 트랜지스터를 턴오프시키고 시프트 레지스터 출력 신호(SO12)를 940에서 하이 전압 레벨에 유지시킨다.
또한, 타이밍 펄스(936)는 제4 평가 트랜지스터(562)를 턴온시키고 제어 신호(CSYNC)(824)는 로우 전압 레벨에 있어 제어 트랜지스터(564)를 턴오프시켜 역방향 방향 신호(DIRR)(842)를 944에서 하이 전압 레벨에 유지시킨다. 게다가, 타이밍 펄스(936)는 평가 방지 트랜지스터(442b)를 턴온시켜 LEVAL(848)을 946에서 로우 전압 레벨에 유지시킨다.
타이밍 펄스(948) 동안에, 전방향 방향 신호(DIRF)(858)는 950에서 하이 전압 레벨로 충전되고, LEVAL(848)은 952에서 하이 전압 레벨로 충전된다. 952에서의 하이 전압 레벨 논리 평가 신호(LEVAL)(848)는 평가 트랜지스터(440)를 턴온시킨다. 940에서의 하이 전압 레벨 시프트 레지스터 출력 신호(SO12)는 주소 트랜지스터(468a, 468b)를 턴온시켜 주소 신호(~A3, ~A4)를 954에서 로우 전압 레벨로 풀링한다. 나머지 주소 신호(~A1, ~A2, ~A5, ~A7)는 956에서 하이 전압 레벨에 유지된다.
타이밍 펄스(958)는 제3 평가 트랜지스터(556)를 턴온시킨다. 제어 신호(CSYNC)(824)에서의 제어 펄스(960)는 제어 트랜지스터(558)를 턴온시키고 전방향 방향 신호(DIRF)(842)는 962에서 로우 전압 레벨로 방전된다.
그 다음 일련의 6개 타이밍 펄스는 하이 전압 레벨 시프트 레지스터 출력 신호(SO12)를 그 다음 시프트 레지스터 셀(403k)로 시프트하고, 이 시프트 레지스터 셀(403k)은 하이 전압 레벨 시프트 레지스터 출력 신호(SO11)를 제공한다. 각각의 시프트 레지스터 출력 신호(SO1-SO13)가 한번씩 하이로 될 때까지 각각의 일련의 6개 타이밍 펄스로 시프트가 계속된다. 시프트 레지스터 출력 신호(SO1)가 하이인 후에, 일련의 하이 전압 레벨 시프트 레지스터 출력 신호(SO)(830)가 중단된다. 시프트 레지스터(402)는 타이밍 신호(T2)(804)로부터의 타이밍 펄스와 일치하여 제어 펄스(870) 등의 제어 펄스를 제공함으로써 다시 기동될 수 있다.
역방향 방향 동작에서, CSYNC(824)로부터의 제어 펄스는 시프트의 방향을 역방향 방향으로 설정하기 위해 820에서의 타이밍 신호(T6)로부터의 타이밍 펄스와 일치하여 제공된다. 또한, CSYNC(824)로부터의 제어 펄스는 시프트 레지스터 출력 신호(SO1-SO13)를 통해 하이 전압 레벨 신호를 시프트하는 시프트 레지스터(402)를 시동 또는 기동시키기 위해 타이밍 신호(T2)(804)로부터의 타이밍 펄스와 일치하여 제공된다.
도 13은 2개의 주소 발생기(1000, 1002) 및 6개의 점화 그룹(1004a-1004f)의 일 실시예를 나타낸 블록도이다. 주소 발생기(1000, 1002) 각각은 도 9의 주소 발생기(400)과 유사하며, 점화 그룹(1004a-1004f)은 도 7에 나타낸 점화 그룹(202a-202f)와 유사하다. 주소 발생기(1000)는 제1 주소 라인(1006)을 통해 점화 그룹(1004a-1004c)에 전기적으로 연결되어 있다. 주소 라인(1006)은 주소 발생기(1000)로부터의 주소 신호(~A1, ~A2,..., ~A7)를 점화 그룹(1004a-1004c) 각각에 제공한다. 또한, 주소 발생기(1000)는 제어 라인(1010)에 전기적으로 연결되어 있다. 제어 라인(1010)은 제어 신호(CSYNC)를 수신하여 주소 발생기(1000)에 전도한다. 일 실시예에서, CSYNC 신호는 2개의 주소 발생기(1000, 1002) 및 6개의 점화 그룹(1004a-1004f)이 제조되어 있는 프린트 헤드 다이에 외부 제어기에 의해 제공된다. 게다가, 주소 발생기(1000)는 선택 라인(1008a-1008f)에 전기적으로 연결되어 있다. 선택 라인(1008a-1008f)은 도 7에 도시된 선택 라인(212a-212f)과 유사하다. 선택 라인(1008a-1008f)은 주소 발생기(1000)는 물론 대응하는 점화 그룹(1004a-1004f)(도시 생략)으로 선택 신호(SEL1, SEL2,..., SEL6)를 전도한다.
선택 라인(1008a)은 일 실시예에서 타이밍 신호(T6)인 선택 신호(SEL1)를 주소 발생기(1000)에 전도한다. 선택 라인(1008b)은 일 실시예에서 타이밍 신호(T1)인 선택 신호(SEL2)를 주소 발생기(1000)에 전도한다. 선택 라인(1008c)은 일 실시예에서 타이밍 신호(T2)인 선택 신호(SEL3)를 주소 발생기(1000)에 전도한다. 선택 라인(1008d)은 일 실시예에서 타이밍 신호(T3)인 선택 신호(SEL4)를 주소 발생기(1000)에 전도한다. 선택 라인(1008e)은 일 실시예에서 타이밍 신호(T4)인 선택 신호(SEL5)를 주소 발생기(1000)에 전도하고, 선택 라인(1008f)은 일 실시예에서 타이밍 신호(T5)인 선택 신호(SEL6)를 주소 발생기(1000)에 전도한다.
주소 발생기(1002)는 제2 주소 라인(1012)을 통해 점화 그룹(1004d-1004f)에 전기적으로 연결되어 있다. 주소 라인(1012)은 주소 발생기(1002)로부터의 주소 신호(~B1, ~B2,..., ~B7)를 점화 그룹(1004d-1004f) 각각에 제공한다. 또한, 주소 발생기(1002)는 주소 발생기(1002)에 제어 신호(CSYNC)를 전도하는 제어 라인(1010)에 전기적으로 연결되어 있다. 게다가, 주소 발생기(1002)는 선택 라인(1008a-1008f)에 전기적으로 연결되어 있다. 선택 라인(1008a-1008f)은 선택 신호(SEL1, SEL2,..., SEL6)를 주소 발생기(1002)는 물론 대응하는 점화 그룹(1004a-1004f)(도시 생략)에 전도한다.
선택 라인(1008a)은 일 실시예에서 타이밍 신호(T3)인 선택 신호(SEL1)를 주소 발생기(1002)에 전도한다. 선택 라인(1008b)은 일 실시예에서 타이밍 신호(T4)인 선택 신호(SEL2)를 주소 발생기(1002)에 전도한다. 선택 라인(1008c)은 일 실시예에서 타이밍 신호(T5)인 선택 신호(SEL3)를 주소 발생기(1002)에 전도한다. 선택 라인(1008d)은 일 실시예에서 타이밍 신호(T6)인 선택 신호(SEL4)를 주소 발생기(1002)에 전도한다. 선택 라인(1008e)은 일 실시예에서 타이밍 신호(T1)인 선택 신호(SEL5)를 주소 발생기(1002)에 전도하고, 선택 라인(1008f)은 일 실시예에서 타이밍 신호(T2)인 선택 신호(SEL6)를 주소 발생기(1002)에 전도한다.
선택 신호(SEL1, SEL2,..., SEL6)는 반복하는 일련의 6개 펄스에서 반복하는 일련의 6개 펄스를 포함한다. 선택 신호(SEL1, SEL2,..., SEL6) 각각은 일련의 6개 펄스 중의 하나의 펄스를 포함한다. 일 실시예에서, 선택 신호(SEL1)에서의 펄스에 뒤이어서 선택 신호(SEL2)에서의 펄스가 오고, 이에 뒤이어서 선택 신호(SEL3)에서의 펄스가 오며, 이에 뒤이어서 선택 신호(SEL4)에서의 펄스가 오고, 이에 뒤이어서 선택 신호(SEL5)에서의 펄스가 오며, 이에 뒤이어서 선택 신호(SEL6)에서의 펄스가 온다. 선택 신호(SEL6)에서의 펄스 이후에, 이 일련의 펄스는 선택 신호(SEL1)에서의 펄스부터 시작하여 반복된다. 제어 신호(CSYNC)는, 예를 들어 도 11 및 도 12와 관련하여 기술한 바와 같이, 주소 발생기(1000, 1002)를 기동시키고 주소 발생기(1000, 1002)에서의 시프트 또는 주소 발생의 방향을 설정하기 위해 선택 신호(SEL1, SEL2,..., SEL6)에서의 펄스와 일치하는 펄스를 포함한다. 주소 발생기(1000)로부터의 주소 발생을 기동시키기 위해, 제어 신호(CSYNC)는 선택 신호(SEL3)에서의 타이밍 펄스에 대응하는 타이밍 신호(T2)에서의 타이밍 펄스와 일치하는 제어 펄스를 포함한다.
주소 발생기(1000)는 선택 신호(SEL1, SEL2,..., SEL6) 및 제어 신호(CSYNC)에 응답하여 주소 신호(~A1, ~A2,..., ~A7)를 발생한다. 주소 신호(~A1, ~A2,..., ~A7)는 제1 주소 라인(1006)을 통해 점화 그룹(1004a-1004c)에 제공된다.
주소 발생기(1000)에서, 주소 신호(~A1, ~A2,..., ~A7)는 선택 신호(SEL1, SEL2, SEL3)에서의 타이밍 펄스에 대응하는 타이밍 신호(T6, T1, T2)에서의 타이밍 펄스 동안에 유효하다. 제어 신호(CSYNC)는 전방향 방향으로 시프트하도록 주소 발생기(1000)를 설정하기 위해 선택 신호(SEL5)에서의 타이밍 펄스에 대응하는 타이밍 신호(T4)에서의 타이밍 펄스와 일치하는 제어 펄스를 포함한다. 제어 신호(CSYNC)는 역방향 방향으로 시프트하도록 주소 발생기(1000)를 설정하기 위해 선택 신호(SEL1)에서의 타이밍 펄스에 대응하는 타이밍 신호(T6)에서의 타이밍 펄스와 일치하는 제어 펄스를 포함한다.
점화 그룹(1004a-1004c)은 선택 신호 SEL1, SEL2, SEL3)에서의 펄스 동안에 유효한 주소 신호(~A1, ~A2,..., ~A7)를 수신한다. 1004a에서의 점화 그룹 1(FG1)이 주소 신호(~A1, ~A2,..., ~A7) 및 선택 신호(SEL1)에서의 펄스를 수신하면, 선택된 행 서브그룹(SG1) 내의 점화 셀(120)은 점화 신호(FIRE1)에 의해 활성화를 위해 인에이블된다. 1004b에서의 점화 그룹 2(FG2)이 주소 신호(~A1, ~A2,..., ~A7) 및 선택 신호(SEL2)에서의 펄스를 수신하면, 선택된 행 서브그룹(SG2) 내의 점화 셀(120)은 점화 신호(FIRE2)에 의해 활성화를 위해 인에이블된다. 1004c에서의 점화 그룹 3(FG3)이 주소 신호(~A1, ~A2,..., ~A7) 및 선택 신호(SEL3)에서의 펄스를 수신하면, 선택된 행 서브그룹(SG3) 내의 점화 셀(120)은 점화 신호(FIRE3)에 의해 활성화를 위해 인에이블된다.
주소 발생기(1002)는 선택 신호(SEL1, SEL2,..., SEL6) 및 제어 신호(CSYNC)에 응답하여 주소 신호(~B1, ~B2,..., ~B7)를 발생한다. 주소 신호(~B1, ~B2,..., ~B7)는 제2 주소 라인(1012)을 통해 점화 그룹(1004d-1004f)에 제공된다. 주소 발생기(1002)에서, 주소 신호(~B1, ~B2,..., ~B7)는 선택 신호(SEL4, SEL5, SEL6)에서의 타이밍 펄스에 대응하는 타이밍 신호(T6, T1, T2)에서의 타이밍 펄스 동안에 유효하다. 제어 신호(CSYNC)는 전방향 방향으로 시프트하도록 주소 발생기(1002)를 설정하기 위해 선택 신호(SEL2)에서의 타이밍 펄스에 대응하는 타이밍 신호(T4)에서의 타이밍 펄스와 일치하는 제어 펄스를 포함한다. 제어 신호(CSYNC)는 역방향 방향으로 시프트하도록 주소 발생기(1002)를 설정하기 위해 선택 신호(SEL4)에서의 타이밍 펄스에 대응하는 타이밍 신호(T6)에서의 타이밍 펄스와 일치하는 제어 펄스를 포함한다. 주소 발생기(1002)로부터의 주소 발생을 기동시키기 위해, 제어 신호(CSYNC)는 선택 신호(SEL6)에서의 타이밍 펄스에 대응하는 타이밍 신호(T2)에서의 타이밍 펄스와 일치하는 제어 펄스를 포함한다.
점화 그룹(1004d-1004f)은 선택 신호(SEL4, SEL5, SEL36에서의 펄스 동안에 유효한 주소 신호(~B1, ~B2,..., ~B7)를 수신한다. 1004d에서의 점화 그룹 4(FG4)이 주소 신호(~B1, ~B2,..., ~AB) 및 선택 신호(SEL4)에서의 펄스를 수신하면, 선택된 행 서브그룹(SG4) 내의 점화 셀(120)은 점화 신호(FIRE4)에 의해 활성화를 위해 인에이블된다. 1004e에서의 점화 그룹 5(FG5)이 주소 신호(~B1, ~B2,..., ~B7) 및 선택 신호(SEL25에서의 펄스를 수신하면, 선택된 행 서브그룹(SG5) 내의 점화 셀(120)은 점화 신호(FIRE5)에 의해 활성화를 위해 인에이블된다. 1004f에서의 점화 그룹 6(FG6)이 주소 신호(~B1, ~B2,..., ~B7) 및 선택 신호(SEL6)에서의 펄스를 수신하면, 선택된 행 서브그룹(SG6) 내의 점화 셀(120)은 점화 신호(FIRE6)에 의해 활성화를 위해 인에이블된다.
한 예시적인 동작에서, 하나의 일련의 6개 펄스 동안에, 제어 신호(CSYNC)는 전방향 방향으로 시프트하도록 주소 발생기(1000, 1002)를 설정하기 위해 선택 신호(SEL2, SEL5)에서의 타이밍 펄스와 일치하는 제어 펄스를 포함한다. 선택 신호(SEL2)에서의 타이밍 펄스와 일치하는 제어 펄스는 전방향 방향으로 시프트하도록 주소 발생기(1002)를 설정한다. 선택 신호(SEL5)에서의 타이밍 펄스와 일치하는 제어 펄스는 전방향 방향으로 시프트하도록 주소 발생기(1000)를 설정한다.
그 다음 일련의 6개 펄스에서, 제어 신호(CSYNC)는 선택 신호(SEL2, SEL3, SEL5, SEL6)에서의 타이밍 펄스와 일치하는 제어 펄스를 포함한다. 선택 신호(SEL2, SEL5)에서의 타이밍 펄스와 일치하는 제어 펄스는 주소 발생기(1000, 1002)에서 시프트의 방향을 전방향 방향으로 설정한다. 선택 신호(SEL3, SEL6)에서의 타이밍 펄스와 일치하는 제어 펄스는 주소 신호(~A1, ~A2,..., ~A7 및 ~B1, ~B2,..., ~B7)를 발생하기 위해 주소 발생기(1000, 1002)를 기동시킨다. 선택 신호(SEL3)에서의 타이밍 펄스와 일치하는 제어 펄스는 주소 발생기(1000)를 기동시키고 선택 신호(SEL6)에서의 타이밍 펄스와 일치하는 제어 펄스는 주소 발생기(1002)를 기동시킨다.
제3 일련의 타이밍 펄스 동안에, 주소 발생기(1000)는 선택 신호(SEL1, SEL2, SEL3)에서의 타이밍 펄스 동안에 유효한 주소 신호(~A1, ~A2,..., ~A7)를 발생한다. 유효한 주소 신호(~A1, ~A2,..., ~A7)는 1004a-1004c에서의 점화 그룹(FG1, FG2, FG3) 내의 행 서브그룹(SG1, SG2, SG3)에서의 점화 셀(120)을 활성화를 위해 인에이블시키는 데 사용된다. 제3 일련의 타이밍 펄스 동안에, 주소 발생기(1002)는 선택 신호(SEL4, SEL5, SEL6)에서의 타이밍 펄스 동안에 유효한 주소 신호(~B1, ~B2,..., ~B7)를 발생한다. 유효한 주소 신호(~B1, ~B2,..., ~B7)는 1004d-1004f에서의 점화 그룹(FG4, FG5, FG6) 내의 행 서브그룹(SG4, SG5, SG6)에서의 점화 셀(120)을 활성화를 위해 인에이블시키는 데 사용된다.
선택 신호(SEL1, SLE2, ..., SEL6)에서의 제3 일련의 타이밍 펄스 동안에, 주소 신호(~A1, ~A2,..., ~A7)는 13개의 주소 중 하나에 대응하는 로우 전압 레벨 신호를 포함하고, 주소 신호(~B1, ~B2,..., ~B7)는 13개의 주소 중 동일한 하나에 대응하는 로우 전압 레벨 신호를 포함한다. 선택 신호(SEL1, SLE2, ..., SEL6)로부터의 각각의 후속하는 일련의 타이밍 펄스 동안에, 주소 신호(~A1, ~A2,..., ~A7) 및 주소 신호(~B1, ~B2,..., ~B7)는 13개의 주소 중 동일한 하나에 대응하는 로우 전압 레벨 신호를 포함한다. 각각의 일련의 타이밍 펄스는 주소 타임 슬롯이며, 그에 따라 13개의 주소 중 하나는 각각의 일련의 타이밍 펄스 동안에 제공된다.
전방향 방향 동작에서, 주소 1은 주소 발생기(1000, 1002)에 의해 제일 먼저 제공되고, 이에 뒤이어서 주소 2가 오고, 주소 13까지 이하 마찬가지이다. 주소 13 이후에, 주소 발생기(1000, 1002)는 모든 하이 전압 레벨 주소 신호(~A1, ~A2,..., ~A7 및 ~B1, ~B2,..., ~B7)를 제공한다. 또한, 선택 신호(SEL1, SLE2, ..., SEL6)로부터의 각각의 일련의 타이밍 펄스 동안에, 전방향 방향으로 시프트를 계속하기 위해 선택 신호(SEL2, SEL5)에서의 타이밍 펄스와 일치하여 제어 펄스가 제공된다.
다른 예시적인 동작에서, 하나의 일련의 6개 펄스 동안에, 제어 신호(CSYNC)는 역방향 방향으로 시프트하도록 주소 발생기(1000, 1002)를 설정하기 위해 선택 신호(SEL1, SEL4)에서의 타이밍 펄스와 일치하는 제어 펄스를 포함한다. 선택 신호(SEL1)에서의 타이밍 펄스와 일치하는 제어 펄스는 역방향 방향으로 시프트하도록 주소 발생기(1000)를 설정한다. 선택 신호(SEL4)에서의 타이밍 펄스와 일치하는 제어 펄스는 역방향 방향으로 시프트하도록 주소 발생기(1002)를 설정한다.
그 다음 일련의 6개 펄스에서, 제어 신호(CSYNC)는 선택 신호(SEL1, SEL3, SEL4, SEL6)에서의 타이밍 펄스와 일치하는 제어 펄스를 포함한다. 선택 신호(SEL1, SEL4)에서의 타이밍 펄스와 일치하는 제어 펄스는 주소 발생기(1000, 1002)에서 시프트의 방향을 역방향 방향으로 설정한다. 선택 신호(SEL3, SEL6)에서의 타이밍 펄스와 일치하는 제어 펄스는 주소 신호(~A1, ~A2,..., ~A7 및 ~B1, ~B2,..., ~B7)를 발생하기 위해 주소 발생기(1000, 1002)를 기동시킨다. 선택 신호(SEL3)에서의 타이밍 펄스와 일치하는 제어 펄스는 주소 발생기(1000)를 기동시키고 선택 신호(SEL6)에서의 타이밍 펄스와 일치하는 제어 펄스는 주소 발생기(1002)를 기동시킨다.
제3 일련의 타이밍 펄스 동안에, 주소 발생기(1000)는 선택 신호(SEL1, SEL2, SEL3)에서의 타이밍 펄스 동안에 유효한 주소 신호(~A1, ~A2,..., ~A7)를 발생한다. 유효한 주소 신호(~A1, ~A2,..., ~A7)는 1004a-1004c에서의 점화 그룹(FG1, FG2, FG3) 내의 행 서브그룹(SG1, SG2, SG3)에서의 점화 셀(120)을 활성화를 위해 인에이블시키는 데 사용된다. 제3 일련의 타이밍 펄스 동안에, 주소 발생기(1002)는 선택 신호(SEL4, SEL5, SEL6)에서의 타이밍 펄스 동안에 유효한 주소 신호(~B1, ~B2,..., ~B7)를 발생한다. 유효한 주소 신호(~B1, ~B2,..., ~B7)는 1004d-1004f에서의 점화 그룹(FG4, FG5, FG6) 내의 행 서브그룹(SG4, SG5, SG6)에서의 점화 셀(120)을 활성화를 위해 인에이블시키는 데 사용된다.
역방향 방향 동작에서 선택 신호(SEL1, SLE2, ..., SEL6)에서의 제3 일련의 타이밍 펄스 동안에, 주소 신호(~A1, ~A2,..., ~A7)는 13개의 주소 중 하나에 대응하는 로우 전압 레벨 신호를 포함하고, 주소 신호(~B1, ~B2,..., ~B7)는 13개의 주소 중 동일한 하나에 대응하는 로우 전압 레벨 신호를 포함한다. 선택 신호(SEL1, SLE2, ..., SEL6)로부터의 각각의 후속하는 일련의 타이밍 펄스 동안에, 주소 신호(~A1, ~A2,..., ~A7 및 ~B1, ~B2,..., ~B7)는 13개의 주소 중 동일한 하나에 대응하는 로우 전압 레벨 신호를 포함한다. 각각의 일련의 타이밍 펄스는 주소 타임 슬롯이며, 그에 따라 13개의 주소 중 하나는 각각의 일련의 타이밍 펄스 동안에 제공된다.
역방향 방향 동작에서, 주소 13은 주소 발생기(1000, 1002)에 의해 제일 먼저 제공되고, 이에 뒤이어서 주소 12가 오고, 주소 1까지 이하 마찬가지이다. 주소 1 이후에, 주소 발생기(1000, 1002)는 모든 하이 전압 레벨 주소 신호(~A1, ~A2,..., ~A7 및 ~B1, ~B2,..., ~B7)를 제공한다. 또한, 선택 신호(SEL1, SLE2, ..., SEL6)로부터의 각각의 일련의 타이밍 펄스 동안에, 역방향 방향으로 시프트를 계속하기 위해 선택 신호(SEL1, SEL4)에서의 타이밍 펄스와 일치하여 제어 펄스가 제공된다.
주소 발생을 종료 또는 방지하기 위해, 제어 신호(CSYNC)는 선택 신호(SEL1, SEL2, SEL4, SEL5)에서의 타이밍 펄스와 일치하는 제어 펄스를 포함한다. 이것은 주소 발생기(1000, 1002)에서 시프트 레지스터(402) 등의 시프트 레지스터를 클리어시킨다. 제어 신호(CSYNC)에서의 일정한 하이 전압 레벨 또는 일련의 하이 전압 펄스는 또한 주소 발생을 종료 또는 방지하며, 제어 신호(CSYNC)에서의 일정한 로우 전압 레벨은 주소 발생기(1000, 1002)를 기동시키지 않는다.
도 14는 주소 발생기(1000, 1002)의 전방향 및 역방향 동작을 나타낸 타이밍도이다. 전방향 방향으로 시프트하는 데 사용되는 제어 신호는 1124에서의 CSYNC(FWD)이고, 역방향 방향으로 시프트하는 데 사용되는 제어 신호는 1126에서의 CSYNC(REV)이다. 1128에서의 주소 신호(~A1, ~A2,..., ~A7)는 주소 발생기(1000)에 의해 제공되고, 전방향 및 역방향 동작 주소 기준 둘다를 포함한다. 1130에서의 주소 신호(~B1, ~B2,..., ~B7)는 주소 발생기(1002)에 의해 제공되고, 전방향 및 역방향 동작 주소 기준 둘다를 포함한다.
선택 신호(SEL1, SLE2, ..., SEL6)는 반복하는 일련의 6개 펄스를 제공한다. 선택 신호(SEL1, SLE2, ..., SEL6) 각각은 일련의 6개 펄스 중의 하나의 펄스를 포함한다. 반복하는 일련의 6개 펄스 중의 하나의 일련의 펄스에서, 1100에서의 선택 신호(SEL1)는 타이밍 펄스(1102)를 포함하고, 1104에서의 선택 신호(SEL2)는 타이밍 펄스(1106)를 포함하며, 1108에서의 선택 신호(SEL3)는 타이밍 펄스(1110)를 포함하고, 1112에서의 선택 신호(SEL4)는 타이밍 펄스(1114)를 포함하며, 1116에서의 선택 신호(SEL5)는 타이밍 펄스(1118)를 포함하고, 1120에서의 선택 신호(SEL6)는 타이밍 펄스(1122)를 포함한다.
전방향 방향 동작에서, 제어 신호(CSYNC(FWD))(1124)는 1104에서의 선택 신호(SEL2)에서의 타이밍 펄스(1106)와 일치하는 제어 펄스(1132)를 포함한다. 제어 펄스(1132)는 전방향 방향으로 시프트하도록 주소 발생기(1002)를 설정한다. 또한, 제어 신호(CSYNC)(FWD))(1124)는 1116에서의 선택 신호(SEL5)에서의 타이밍 펄스(1118)와 일치하는 제어 펄스(1134)를 포함한다. 제어 펄스(1134)는 전방향 방향으로 시프트하도록 주소 발생기(1000)를 설정한다.
그 다음의 반복하는 일련의 6개 펄스에서, 1100에서의 선택 신호(SEL1)는 타이밍 펄스(1136)를 포함하고, 1104에서의 선택 신호(SEL2)는 타이밍 펄스(1138)를 포함하며, 1108에서의 선택 신호(SEL3)는 타이밍 펄스(1140)를 포함하고, 1112에서의 선택 신호(SEL4)는 타이밍 펄스(1142)를 포함하며, 1116에서의 선택 신호(SEL5)는 타이밍 펄스(1144)를 포함하고, 1120에서의 선택 신호(SEL6)는 타이밍 펄스(1146)를 포함한다.
제어 신호(CSYNC(FWD))(1124)는 전방향 방향으로 시프트하도록 주소 발생기(1002)를 계속 설정하기 위해 타이밍 펄스(1138)와 일치하는 제어 펄스(1148) 및 전방향 방향으로 시프트하도록 주소 발생기(1000)를 계속 설정하기 위해 타이밍 펄스(1144)와 일치하는 제어 펄스(1152)를 포함한다. 또한, 제어 신호(CSYNC(FWD))(1124)는 1108에서의 선택 신호(SEL3)에서의 타이밍 펄스(1140)와 일치하는 제어 펄스(1150)를 포함한다. 제어 펄스(1150)는 1128에서의 주소 신호(~A1, ~A2,..., ~A7)를 발생하기 위해 주소 발생기(1000)를 기동시킨다. 게다가, 제어 신호(CSYNC(FWD))(1124)는 1120에서의 선택 신호(SEL6)에서의 타이밍 펄스(1146)와 일치하는 제어 펄스(1154)를 포함한다. 제어 펄스(1154)는 1130에서의 주소 신호(~B1, ~B2,..., ~B7)를 발생하기 위해 주소 발생기(1002)를 기동시킨다.
그 다음 또는 제3 일련의 6개 펄스에서, 1100에서의 선택 신호(SEL1)는 타이밍 펄스(1156)를 포함하고, 1104에서의 선택 신호(SEL2)는 타이밍 펄스(1158)를 포함하며, 1108에서의 선택 신호(SEL3)는 타이밍 펄스(1160)를 포함하고, 1112에서의 선택 신호(SEL4)는 타이밍 펄스(1162)를 포함하며, 1116에서의 선택 신호(SEL5)는 타이밍 펄스(1164)를 포함하고, 1120에서의 선택 신호(SEL6)는 타이밍 펄스(1166)를 포함한다. 제어 신호(CSYNC(FWD))(1124)는 전방향 방향으로 시프트하도록 주소 발생기(1002)를 계속 설정하기 위해 타이밍 펄스(1158)와 일치하는 제어 펄스(1168) 및 전방향 방향으로 시프트하도록 주소 발생기(1000)를 계속 설정하기 위해 타이밍 펄스(1164)와 일치하는 제어 펄스(1170)를 포함한다.
주소 발생기(1000)는 1128에서의 주소 신호(~A1, ~A2,..., ~A7)를 제공한다. 전방향 방향 동작에서 기동된 이후에, 주소 발생기(1000) 및 1128에서의 주소 신호(~A1, ~A2,..., ~A7)는 1172에서 주소 1을 제공한다. 1172에서의 주소 1은 1120에서의 선택 신호(SEL6)에서의 타이밍 펄스(1146) 동안에 유효하게 되고 1112에서의 선택 신호(SEL4)에서의 타이밍 펄스(1162)까지 유효한 채로 있다. 1172에서의 주소 1은 1100, 1104 및 1108에서의 선택 신호(SEL1, SEL2, SEL3)에서의 타이밍 펄스(1156, 1158, 1160) 동안에 유효하다.
주소 발생기(1002)는 1130에서의 주소 신호(~B1, ~B2,..., ~B7)를 제공한다. 전방향 방향 동작에서 기동된 이후에, 주소 발생기(1002) 및 1130에서의 주소 신호(~B1, ~B2,..., ~B7)는 1174에서 주소 1을 제공한다. 1174에서의 주소 1은 1108에서의 선택 신호(SEL3)에서의 타이밍 펄스(1160) 동안에 유효하게 되고 1110에서의 선택 신호(SEL1)에서의 타이밍 펄스(1176)까지 유효한 채로 있다. 1174에서의 주소 1은 1112, 1116 및 1120에서의 선택 신호(SEL4, SEL5, SEL6)에서의 타이밍 펄스(1162, 1164, 1166) 동안에 유효하다.
1128에서의 주소 신호(~A1, ~A2,..., ~A7) 및 1130에서의 주소 신호(~B1, ~B2,..., ~B7)는 동일한 주소, 즉 1172 및 1174에서의 주소 1을 제공한다. 주소 1은 주소 1에 대한 주소 타임 슬롯인, 타이밍 펄스(1156)에서 시작하여 타이밍 펄스(1166)로 끝나는 일련의 6개 타이밍 펄스 동안에 제공된다. 타이밍 펄스(1176)에서 시작하는 그 다음 일련의 6개 펄스 동안에, 1128에서의 주소 신호(~A1, ~A2,..., ~A7)는 1178에서의 주소 2를 제공하고, 1130에서의 주소 신호(~B1, ~B2,..., ~B7)도 또한 주소 2를 제공한다. 이와 같이, 주소 발생기(1000, 1002)는 전방향 방향으로 주소 1부터 주소 13까지의 주소를 제공한다. 주소 13 이후에, 주소 발생기(1000, 1002)는 동일한 방식으로 다시 유효한 주소를 통해 순환하도록 재기동된다.
역방향 방향 동작에서, 제어 신호(CSYNC(REV))(1126)는 1100에서의 선택 신호(SEL1)에서의 타이밍 펄스(1102)와 일치하는 제어 펄스(1180)를 포함한다. 제어 펄스(1180)는 역방향 방향으로 시프트하도록 주소 발생기(1000)를 설정한다. 또한, 제어 신호(CSYNC)(REV))(1126)는 1112에서의 선택 신호(SEL4)에서의 타이밍 펄스(1114)와 일치하는 제어 펄스(1182)를 포함한다. 제어 펄스(1182)는 역방향 방향으로 시프트하도록 주소 발생기(1002)를 설정한다.
제어 신호(CSYNC(REV))(1126)는 역방향 방향으로 시프트하도록 주소 발생기(1000)를 계속 설정하기 위해 타이밍 펄스(1136)와 일치하는 제어 펄스(1184) 및 역방향 방향으로 시프트하도록 주소 발생기(1002)를 계속 설정하기 위해 타이밍 펄스(1142)와 일치하는 제어 펄스(1188)를 포함한다. 또한, 제어 신호(CSYNC(REV))(1126)는 1108에서의 선택 신호(SEL3)에서의 타이밍 펄스(1140)와 일치하는 제어 펄스(1186)를 포함한다. 제어 펄스(1186)는 1128에서의 주소 신호(~A1, ~A2,..., ~A7)를 발생하기 위해 주소 발생기(1000)를 기동시킨다. 게다가, 제어 신호(CSYNC(REV))(1126)는 1120에서의 선택 신호(SEL6)에서의 타이밍 펄스(1146)와 일치하는 제어 펄스(1190)를 포함한다. 제어 펄스(1190)는 1130에서의 주소 신호(~B1, ~B2,..., ~B7)를 발생하기 위해 주소 발생기(1002)를 기동시킨다.
제어 신호(CSYNC(REV))(1126)는 역방향 방향으로 시프트하도록 주소 발생기(1000)를 계속 설정하기 위해 타이밍 펄스(1156)와 일치하는 제어 펄스(1192) 및 역방향 방향으로 시프트하도록 주소 발생기(1002)를 계속 설정하기 위해 타이밍 펄스(1162)와 일치하는 제어 펄스(1194)를 포함한다.
주소 발생기(1000)는 1128에서의 주소 신호(~A1 - ~A7)를 제공한다. 역방향 방향 동작에서 기동된 이후에, 주소 발생기(1000) 및 1128에서의 주소 신호(~A1, ~A2,..., ~A7)는 1172에서 주소 13을 제공한다. 1172에서의 주소 13은 타이밍 펄스(1146) 동안에 유효하게 되고 타이밍 펄스(1162)까지 유효한 채로 있다. 1172에서의 주소 13은 1100, 1104 및 1108에서의 선택 신호(SEL1, SEL2, SEL3)에서의 타이밍 펄스(1156, 1158, 1160) 동안에 유효하다.
주소 발생기(1002)는 1130에서의 주소 신호(~B1, ~B2,..., ~B7)를 제공한다. 역방향 방향 동작에서 기동된 이후에, 주소 발생기(1002) 및 1130에서의 주소 신호(~B1, ~B2,..., ~B7)는 1174에서 주소 13을 제공한다. 1174에서의 주소 13은 타이밍 펄스(1160) 동안에 유효하게 되고 타이밍 펄스(1176)까지 유효한 채로 있다. 1174에서의 주소 13은 1112, 1116 및 1120에서의 선택 신호(SEL4, SEL5, SEL6)에서의 타이밍 펄스(1162, 1164, 1166) 동안에 유효하다.
1128에서의 주소 신호(~A1, ~A2,..., ~A7) 및 1130에서의 주소 신호(~B1, ~B2,..., ~B7)는 동일한 주소, 즉 1172 및 1174에서의 주소 13을 제공한다. 주소 13은 주소 13에 대한 주소 타임 슬롯인, 타이밍 펄스(1156)에서 시작하여 타이밍 펄스(1166)로 끝나는 일련의 6개 타이밍 펄스 동안에 제공된다. 타이밍 펄스(1176)에서 시작하는 그 다음 일련의 6개 펄스 동안에, 1128에서의 주소 신호(~A1, ~A2,..., ~A7)는 1178에서의 주소 12를 제공하고, 1130에서의 주소 신호(~B1, ~B2,..., ~B7)도 또한 주소 12를 제공한다. 주소 발생기(1000, 1002)는 역방향 방향으로 주소 13부터 주소 1까지의 주소를 제공한다. 주소 1 이후에, 주소 발생기(1000, 1002)는 다시 유효한 주소를 통해 순환하도록 재기동된다.
도 15는 프린트 헤드 다이(40) 내의 주소 발생기(1200), 래치 회로(1202), 및 6개의 점화 그룹(1204a-1204f)의 일 실시예를 나타낸 블록도이다. 주소 발생기(1200)는 도 9의 주소 발생기(400)와 유사하고, 점화 그룹(1204a-1204f)은 도 7에 도시한 점화 그룹(202a-202f)과 유사하다.
주소 발생기(1200)는 주소 라인(1206)을 통해 점화 그룹(1204a-1204f) 및 래치 회로(1202)에 전기적으로 연결되어 있다. 또한, 주소 발생기(1200)는 주소 발생기(1200)에 제어 신호(CSYNC)를 전도하는 제어 라인(1210)에 전기적으로 연결되어 있다. 게다가, 주소 발생기(1200)는 선택 라인(1208a-1208f)에 전기적으로 연결되어 있다. 선택 라인(1208a-1208f)은 도 17에 도시한 선택 라인(212a-212f)와 유사하다. 선택 라인(1208a-1208f)은 주소 발생기(1200)는 물론 대응하는 점화 그룹(1204a-1204f)(도시 생략)에 선택 신호(SEL1, SLE2, ..., SEL6)를 전도한다.
선택 라인(1208a)은 일 실시예에서 타이밍 신호(T6)인 선택 신호(SEL1)를 주소 발생기(1200)에 전도한다. 선택 라인(1208b)은 일 실시예에서 타이밍 신호(T1)인 선택 신호(SEL2)를 주소 발생기(1200)에 전도한다. 선택 라인(1208c)은 일 실시예에서 타이밍 신호(T2)인 선택 신호(SEL3)를 주소 발생기(1200)에 전도한다. 선택 라인(1208d)은 일 실시예에서 타이밍 신호(T3)인 선택 신호(SEL4)를 주소 발생기(1200)에 전도한다. 선택 라인(1208e)은 일 실시예에서 타이밍 신호(T4)인 선택 신호(SEL5)를 주소 발생기(1200)에 전도하고, 선택 라인(1208f)은 일 실시예에서 타이밍 신호(T5)인 선택 신호(SEL6)를 주소 발생기(1200)에 전도한다.
래치 회로(1202)는 주소 라인(1212)을 통해 점화 그룹(1204c-1204f)에 전기적으로 연결되어 있다. 또한, 래치 회로(1202)는 선택 라인(1208a, 1208f) 및 평가 신호 라인(1214)에 전기적으로 연결되어 있다. 선택 라인(1208a, 1208f)은 선택 신호(SEL1, SEL6)를 수신하고 수신된 선택 신호(SEL1, SEL6)를 래치 회로(1202)에 제공한다. 평가 라인(1214)은 선택 신호(SEL1)의 반전과 유사한 평가 신호(EVAL)를 래치 회로(1202)에 전도한다. 게다가, 래치 회로(1202)는 주소 신호(~A1, ~A2,..., ~A7)를 래치 회로(1202)에 전도하는 주소 라인(1206)에 전기적으로 연결되어 있다. 일 실시예에서, 평가 신호(EVAL)는 선택 신호(SEL1, SLE2, ..., SEL6)로부터 프린트 헤드 다이(40) 상에서 발생된다.
도 13 및 도 14와 관련하여 기술한 바와 같이, 선택 신호(SEL1, SLE2, ..., SEL6)는 반복하는 일련의 6개 펄스에서 반복하는 일련의 6개 펄스를 제공한다. 제어 신호(CSYNC)는 주소 발생기(1200)를 기동시키고 주소 발생기(1200)에서 시프트 방향 및 주소 발생을 설정하기 위해 선택 신호(SEL1, SLE2, ..., SEL6)에서의 펄스와 일치하는 펄스를 포함한다.
주소 발생기(1200)는 선택 신호(SEL1, SLE2, ..., SEL6) 및 제어 신호(CSYNC)에 응답하여 주소 신호(~A1, ~A2,..., ~A7)를 발생한다. 주소 신호(~A1, ~A2,..., ~A7)는 주소 라인(1206)을 통해 점화 그룹(1204a-1204c)에 제공된다. 주소 발생기(1200)에서, 주소 신호(~A1, ~A2,..., ~A7)는 선택 신호(SEL1, SEL2, SEL3)에서의 타이밍 펄스에 대응하는 타이밍 신호(T6, T1, T2)에서의 타이밍 펄스 동안에 유효하다. 제어 신호(CSYNC)는 전방향 방향으로 시프트하도록 주소 발생기(1200)를 설정하기 위해 선택 신호(SEL5)에서의 타이밍 펄스에 대응하는 타이밍 신호(T4)에서의 타이밍 펄스와 일치하는 제어 펄스를 포함한다. 제어 신호(CSYNC)는 역방향 방향으로 시프트하도록 주소 발생기(1200)를 설정하기 위해 선택 신호(SEL1)에서의 타이밍 펄스에 대응하는 타이밍 신호(T6)에서의 타이밍 펄스와 일치하는 제어 펄스를 포함한다. 주소 발생기(1200)로부터의 주소 발생을 기동시키기 위해, 제어 신호(CSYNC)는 선택 신호(SEL3)에서의 타이밍 펄스와 대응하는 타이밍 신호(T2)에서의 타이밍 펄스와 일치하는 제어 펄스를 포함한다.
래치 회로(1202)는 주소 신호(~A1, ~A2,..., ~A7), 선택 신호(SEL1, SEL6), 및 평가 신호(EVAL)를 수신한 것에 응답하여 주소 신호(~B1, ~B2,..., ~B7)를 제공한다. 래치 회로(1202)는 선택 신호(SEL1)에서의 타이밍 펄스 동안에 유효한 주소 신호(~A1, ~A2,..., ~A7)를 수신하고 주소 신호(~B1, ~B2,..., ~B7)를 제공하기 위해 유효한 주소 신호(~A1, ~A2,..., ~A7)를 래치한다. 주소 신호(~A1, ~A2,..., ~A7 및 ~B1, ~B2,..., ~B7)는 하나의 주소 타임 슬롯 동안에 점화 그룹(1204a-1204f)에 동일한 주소를 제공한다. 주소 신호(~B1, ~B2,..., ~B7)는 주소 라인(1212)을 통해 점화 그룹(1204c-1204f)에 제공된다. 주소 신호(~B1, ~B2,..., ~B7)는 선택 신호(SEL3, SEL4, SEL5, SEL6)에서의 타이밍 펄스 동안에 유효하다.
한 예시적인 실시예에서, 하나의 일련의 6개 펄스 동안에, 제어 신호(CSYNC)는 전방향 방향으로 시프트하도록 주소 발생기(1200)를 설정하기 위해 선택 신호(SEL5)에서의 타이밍 펄스와 일치하는 또는 역방향 방향으로 시프트하도록 주소 발생기(1200)를 설정하기 위해 선택 신호(SEL1)에서의 타이밍 펄스와 일치하는 제어 펄스를 포함한다. 주소 발생기(1200)는 이 일련의 6개 펄스 동안에 기동되지 않으며, 이 예에서 모든 하이 전압 레벨 주소 신호(~A1, ~A2,..., ~A7)를 제공한다. 래치 회로(1202)는 하이 전압 레벨 주소 신호(~A1, ~A2,..., ~A7)를 래치하여 하이 전압 레벨 주소 신호(~B1, ~B2,..., ~B7)를 제공한다.
그 다음 일련의 6개 타이밍 펄스에서, 제어 신호(CSYNC)는 주소 발생기(1200)에서의 선택된 시프트 방향을 설정하기 위해 선택 신호(SEL5) 또는 선택 신호(SEL1)에서의 타이밍 펄스와 일치하는 제어 펄스를 포함한다. 또한, 제어 신호(CSYNC)는 주소 발생기(1200)를 기동시켜 유효한 주소 신호(~A1, ~A2,..., ~A7)를 발생하기 위해 선택 신호(SEL3)에서의 타이밍 펄스와 일치하는 제어 펄스를 포함한다. 이 제2의 일련의 6개 펄스 동안에, 주소 발생기(1200)는 모든 하이 전압 레벨 주소 신호(~A1, ~A2,..., ~A7)를 제공하고 래치 회로(1202)는 주소 신호(~A1, ~A2,..., ~A7)를 래치하여 모든 하이 전압 레벨 주소 신호(~B1, ~B2,..., ~B7)를 제공한다.
그 다음 일련의 6개 타이밍 펄스에서, 제어 신호(CSYNC)는 주소 발생기(1200)에서의 선택된 시프트 방향을 설정하기 위해 선택 신호(SEL5 또는 SEL1)에서의 타이밍 펄스와 일치하는 제어 펄스를 포함한다. 이 제3의 일련의 6개 펄스 동안에, 주소 발생기(1200)는 선택 신호(SEL1, SEL2, SEL3)로부터의 타이밍 펄스 동안에 로우 전압 레벨 신호를 포함하는 유효한 주소 신호(~A1, ~A2,..., ~A7)를 제공한다. 유효한 주소 신호(~A1, ~A2,..., ~A7)는 1204a-1204c에서의 점화 그룹(FG1, FG2, FG3) 내의 행 서브그룹(SG1, SG2, SG3)에서의 점화 셀(120)을 활성화를 위해 인에이블시키는 데 사용된다. 래치 회로(1202)는 유효한 주소 신호(~A1, ~A2,..., ~A7)를 래치하여 유효한 주소 신호(~B1, ~B2,..., ~B7)를 제공한다. 래치 회로(1202)는 선택 신호(SEL3, SEL4, SEL5, SEL6)로부터의 타이밍 펄스 동안에 유효한 주소 신호(~B1, ~B2,..., ~B7)를 제공한다. 유효한 주소 신호(~B1, ~B2,..., ~B7)는 1204c-1204f에서의 점화 그룹(FG3, FG4, FG5, FG6) 내의 행 서브그룹(SG3, SG4, SG5, SG6)에서의 점화 셀(120)을 활성화를 위해 인에이블시키는 데 사용된다.
선택 신호(SEL1, SLE2, ..., SEL6)로부터의 제3의 일련의 타이밍 펄스 동안에, 주소 신호(~A1, ~A2,..., ~A7)는 13개 주소 중 하나에 대응하는 로우 전압 레벨 신호를 포함하고, 주소 신호(~B1, ~B2,..., ~B7)는 13개 주소 중 동일한 하나에 대응하는 로우 전압 레벨 신호를 포함한다. 선택 신호(SEL1, SLE2, ..., SEL6)로부터의 각각의 후속하는 일련의 6개 펄스 동안에, 주소 신호(~A1, ~A2,..., ~A7 및 ~B1, ~B2,..., ~B7)는 13개 주소 중 동일한 하나에 대응하는 로우 전압 레벨 신호를 포함한다. 각각의 일련의 타이밍 펄스는 주소 타임 슬롯이며, 그에 따라 13개 주소 중 하나가 각각의 일련의 6개 펄스 동안에 제공된다.
전방향 방향 동작에서, 주소 1은 주소 발생기(1200) 및 래치 회로(1202)에 의해 제일 먼저 제공되고, 이어서 주소 2가 제공되며, 이하 마찬가지로 하여 주소 13이 제공된다. 주소 13 이후에, 주소 발생기(1200) 및 래치 회로(1202)는 모든 하이 전압 레벨 주소 신호(~A1, ~A2,..., ~A7 및 ~B1, ~B2,..., ~B7)를 제공한다.
역방향 방향 동작에서, 주소 13은 주소 발생기(1200) 및 래치 회로(1202)에 의해 제일 먼저 제공되고, 뒤이어서 주소 12가 오며, 이하 마찬가지로 하여 주소 1이 온다. 주소 1 이후에, 주소 발생기(1200) 및 래치 회로(1202)는 모든 하이 전압 레벨 주소 신호(~A1, ~A2,..., ~A7 및 ~B1, ~B2,..., ~B7)를 제공한다. 또한, 선택 신호(SEL1, SLE2, ..., SEL6)로부터의 각각의 일련의 6개 펄스 동안에, 선택된 방향으로 시프트를 계속하기 위해 선택 신호(SEL5 또는 SEL1)에서의 타이밍 펄스와 일치하여 제어 펄스가 제공된다.
도 16은 래치 레지스터(1220)의 일 실시예를 나타낸 도면이다. 래치 회로(1202)는 래치 레지스터(1220) 등의 7개의 래치 레지스터를 포함한다. 각각의 래치 레지스터(1220)는 7개의 주소 신호(~A1, ~A2,..., ~A7) 중 하나를 래치하고 대응하는 래치된 주소 신호(~B1, ~B2,..., ~B7)를 제공한다. 래치 레지스터(1220)는 제1 래치 스테이지(1222), 제2 래치 스테이지(1224) 및 래치 트랜지스터(1226)를 포함한다. 제1 래치 스테이지(1222)는 1228에서 래치 트랜지스터(1226)의 드레인-소스 경로의 일 측에 전기적으로 연결되어 있고, 제2 래치 스테이지(1224)는 1230에서 래치 트랜지스터(1226)의 드레인-소스 경로의 타 측에 전기적으로 연결되어 있다. 래치 트랜지스터(1226)의 게이트는 래치 신호(LATCH)로서 선택 신호(SEL1)를 래치 트랜지스터(1226)에 전도하는 신호 라인(1208a)에 전기적으로 연결되어 있다.
제1 래치 스테이지(1222)는 제1 프리차지 트랜지스터(1234), 선택 트랜지스터(1236), 주소 트랜지스터(1238) 및 주소 노드 커패시터(1240)를 포함한다. 제1 프리차지 트랜지스터(1234)의 게이트는 제1 프리차지 트랜지스터(1234)의 드레인에 또한 제1 프리차지 신호(PRE1)로서 선택 신호(SEL6)를 제1 프리차지 트랜지스터(1234)에 전도하는 신호 라인(1208f)에 전기적으로 연결되어 있다. 제1 프리차지 트랜지스터(1234)의 소스는 1228에서 래치 트랜지스터(1226)의 드레인-소스 경로의 일 측에 또한 주소 노드 커패시터(1240)의 일 측에 전기적으로 연결되어 있다. 주소 노드 커패시터(1240)의 타 측은 접지 등의 기준 전압에 전기적으로 연결되어 있다. 게다가, 제1 프리차지 트랜지스터(1234)의 소스는 선택 트랜지스터(1236)의 드레인-소스 경로의 일 측에 전기적으로 연결되어 있다. 선택 트랜지스터(1236)의 게이트는 선택 신호(SEL1)를 선택 트랜지스터(1236)에 전도하는 선택 라인(1208a)에 전기적으로 연결되어 있다. 선택 트랜지스터(1236)의 드레인-소스 경로의 타 측은 주소 트랜지스터(1238)의 드레인-소스 경로의 일 측에 전기적으로 연결되어 있다. 주소 트랜지스터(1238)의 드레인-소스 경로의 타 측은 접지 등의 기준 전압에 전기적으로 연결되어 있다. 주소 트랜지스터(1238)의 게이트는 주소 라인(1206) 중 하나에 전기적으로 연결되어 있다.
제2 래치 스테이지(1224)는 제2 프리차지 트랜지스터(1246), 평가 트랜지스터(1248), 래치 주소 트랜지스터(1250) 및 래치 주소 노드 커패시터(1252)를 포함한다. 제2 프리차지 트랜지스터(1246)의 게이트는 제2 프리차지 트랜지스터(1246)의 드레인에 또한 제2 프리차지 신호(PRE2)로서 제2 프리차지 트랜지스터(1246)에 선택 신호(SEL1)를 전도하는 신호 라인(1208a)에 전기적으로 연결되어 있다. 제2 프리차지 트랜지스터(1246)의 소스는 평가 트랜지스터(1248)의 드레인-소스 경로의 일 측에 또한 래치 주소 라인(1212) 중 하나에 전기적으로 연결되어 있다. 평가 트랜지스터(1248)의 게이트는 평가 신호 라인(1214)에 전기적으로 연결되어 있다. 평가 트랜지스터(1248)의 드레인-소스 경로의 타 측은 래치 주소 트랜지스터(1250)의 드레인-소스 경로에 전기적으로 연결되어 있다. 래치 주소 트랜지스터(1250)의 드레인-소스 경로의 타 측은 접지 등의 기준 전압에 전기적으로 연결되어 있다. 래치 주소 트랜지스터(1250)의 게이트는 1230에서 래치 트랜지스터(1226)의 드레인-소스 경로에 전기적으로 연결되어 있다. 게다가, 래치 주소 트랜지스터(1250)의 게이트는 1230에서 래치 주소 노드 커패시터(1252)의 일 측에 전기적으로 연결되어 있다. 래치 주소 노드 커패시터(1252)의 타 측은 접지 등의 기준 전압에 전기적으로 연결되어 있다.
제1 프리차지 트랜지스터(1234)는 신호 라인(1208f)을 통해 프리차지 신호(PRE1)를 수신하고, 선택 트랜지스터(1236)는 신호 라인(1208a)을 통해 선택 신호(SEL1)를 수신한다. 선택 신호(SEL1)가 로우 전압 레벨로 설정되고 프리차지 신호(PRE1)가 하이 전압 레벨로 설정되어 있는 경우, 선택 트랜지스터(1236)는 턴오프되고(비도통이고) 주소 노드 커패시터(1240)는 프리차지 트랜지스터(1234)를 통해 하이 전압 레벨로 충전된다.
주소 트랜지스터(1238)는 주소 라인(1206)을 통해 주소 신호(~A1, ~A2,..., ~A7) 중 하나를 수신한다. 수신된 주소 신호(~A1, ~A2,..., ~A7)가 하이 전압 레벨로 설정되어 있는 경우, 주소 트랜지스터(1238)는 턴온되고(도통되고), 수신된 주소 신호(~A1, ~A2,..., ~A7)가 로우 전압 레벨로 설정되어 있는 경우, 주소 트랜지스터(1238)는 턴오프된다(비도통으로 된다). 선택 트랜지스터(1236)는 선택 신호(SEL1)가 하이 전압 레벨으로 전환될 때 턴온된다. 주소 트랜지스터(1238)가 온인 경우, 주소 노드 커패시터(1240)는 로우 전압 레벨로 방전된다. 주소 트랜지스터(1238)가 오프이고 주소 노드 커패시터(1240)가 하이 전압 레벨로 충전되는 경우, 주소 노드 커패시터(1240)는 방전되지 않고 하이 전압 레벨에 유지된다.
래치 트랜지스터(1226)는 신호 라인(1208a)을 통해 래치 신호(LATCH)를 수신한다. 래치 신호(LATCH)가 하이 전압 레벨로 설정되는 경우, 래치 트랜지스터(1226)는 턴온되고, 래치 신호(LATCH)가 로우 전압 레벨로 설정되는 경우, 래치 트랜지스터(1226)는 턴오프된다. 래치 트랜지스터(1226)는 주소 노드 커패시터(1240) 상의 전압 레벨을 래치 주소 노드 커패시터(1252)로 전달하기 위해 턴온된다. 주소 노드 커패시터(1240)의 커패시턴스는 래치 주소 노드 커패시터(1252)의 커패시턴스보다 대략 3배 더 크며, 따라서 전하가 주소 노드 커패시터(1240)와 래치 주소 노드 커패시터(1252) 사이에서 이동될 때, 적절한 하이 또는 로우 전압 레벨이 커패시터(1240, 1252) 상에 유지된다.
주소 노드 커패시터(1240)가 제1 프리차지 트랜지스터(1234)를 통해 하이 전압 레벨로 충전될 때 래치 트랜지스터(1226)가 오프인 경우, 래치 주소 노드 커패시터(1252) 상의 전압 레벨이 변하지 않는다. 주소 노드 커패시터(1240)는 래치 주소 라인(1212) 상의 래치된 주소 신호를 비롯하여 래치 레지스터(1220)의 제2 래치 스테이지(1224)에 영향을 주지 않고 프리차지된다. 주소 노드 커패시터(1240)가 제1 프리차지 트랜지스터(1234)를 통해 하이 전압 레벨로 충전될 때 래치 트랜지스터(1226)가 온인 경우, 래치 주소 노드 커패시터(1252)는 하이 전압 레벨로 충전되고 래치 주소 트랜지스터(1250)는 턴온된다. 주소 노드 커패시터(1240) 및 래치 주소 노드 커패시터(1252)가 제1 프리차지 트랜지스터(1234)를 통해 하이 전압 레벨로 충전될 때, 래치 신호 라인(1212) 상의 래치된 주소 신호를 비롯한 제2 래치 스테이지(1224)는 영향을 받는다. 일 실시예에서, 래치 트랜지스터(1226)는 제1 래치 스테이지(1222)와 제2 래치 스테이지(1224) 사이로부터 제거된다. 게다가, 래치 주소 노드 커패시터(1252)는 제거될 수 있고 주소 노드 커패시터(1240)의 커패시턴스 값은 감소될 수 있는데, 그 이유는 주소 노드 커패시터(1240)가 더 이상 래치 주소 노드 커패시터(1252)를 충전 또는 방전할 필요가 없기 때문이다. 이 실시예에서, 주소 노드 커패시터(1240)는 제1 프리차지 트랜지스터(1234)를 통해 프리차지되어 제2 래치 스테이지(1224)에서의 래치 주소 트랜지스터(1250)을 턴온시키고, 주소 노드 커패시터(1240)의 프리차지는 제2 래치 스테이지(1224)로부터 분리되지 않는다.
제2 프리차지 트랜지스터(1246)는 신호 라인(1208a)을 통해 프리차지 신호(PRE2)를 수신하고, 평가 트랜지스터(1248)는 평가 신호 라인(1246)을 통해 평가 신호(EVAL)를 수신한다. 평가 신호(EVAL)가 로우 전압 레벨로 설정되고 프리차지 신호(PRE2)가 하이 전압 레벨로 설정되는 경우, 평가 트랜지스터(1248)는 턴오프되고, 래치 주소 라인(1212)은 프리차지 트랜지스터(1246)를 통해 하이 전압 레벨로 충전된다.
래치 트랜지스터(1226)는 주소 노드 커패시터(1240) 상의 전압 레벨을 래치 주소 노드 커패시터(1252)로 전달하기 위해 턴온된다. 하이 전압 레벨은 래치 주소 트랜지스터(1250)를 턴온시키고 로우 전압 레벨은 래치 주소 트랜지스터(1250)를 턴오프시킨다. 평가 신호(EVAL)는 평가 트랜지스터(1248)를 턴온시키고 래치 주소 트랜지스터(1250)가 턴온되어 있는 경우 래치된 주소 신호를 로우 전압 레벨로 방전시키기 위해 하이 전압 레벨로 설정된다. 평가 트랜지스터(1248)가 턴온될 때 래치 주소 트랜지스터(1250)가 오프인 경우, 래치 주소 라인(1212)은 하이 전압 레벨에 있다. 래치 주소 노드 커패시터(1252) 상의 전압 레벨 및 래치 주소 트랜지스터(1250)의 상태를 래치하기 위해 래치 트랜지스터(1226)는 턴오프된다.
래치 레지스터(1220)의 일 실시예의 예시적인 동작에서, 제1 프리차지 신호(PRE1), 선택 신호(SEL1) 및 래치 신호(LATCH)는 로우 전압 레벨로 설정된다. 게다가, 제2 프리차지 신호(PRE2)는 로우 전압 레벨로 설정되고, 평가 신호(EVAL)는 하이 전압 레벨로 설정된다. 래치 신호(LATCH)가 로우 전압 레벨에 있는 상태에서, 래치 트랜지스터(1226)는 래치 주소 트랜지스터(1250)의 온/오프 상태를 설정하는 래치 주소 노드 커패시터(1252) 상의 전압 레벨을 래치하기 위해 턴오프된다. 평가 신호(EVAL)가 하이 전압 레벨로 설정되어 있는 상태에서, 평가 트랜지스터(1248)는 래치 주소 트랜지스터(1250)가 턴온되어 있는 경우 래치 주소 신호를 방전시키기 위해 턴온된다. 프리차지 신호(PRE2)가 로우 전압 레벨로 설정되어 있는 상태에서, 래치 주소 라인(1212) 상의 전압 레벨은 래치 주소 트랜지스터(1250)의 상태에 대응한다. 래치 주소 트랜지스터(1250)가 온인 경우, 래치 주소 라인(1212) 상의 래치 주소 신호(~B1, ~B2,..., ~B7)는 로우 전압 레벨로 활성 구동된다. 래치 주소 트랜지스터(1250)가 오프인 경우, 래치 주소 라인(1212) 상의 래치 주소 신호(~B1, ~B2,..., ~B7)는 프리차지된 하이 전압 레벨에 유지된다.
제1 프리차지 신호(PRE1)는 주소 노드 커패시터(1240)를 하이 전압 레벨로 프리차지하기 위해 하이 전압 레벨로 설정된다. 주소 노드 커패시터(1240)가 하이 전압 레벨로 충전될 때, 유효한 주소 신호(~A1, ~A2,..., ~A7)가 주소 라인(1206)을 통해 주소 트랜지스터(1238)에 제공된다. 유효한 주소 신호(~A1, ~A2,..., ~A7)는 주소 트랜지스터(1238)의 온/오프 상태를 설정하고, 프리차지 신호(PRE1)는 제1 프리차지 기간의 끝에서 로우 전압 레벨로 천이된다.
그 다음에, 선택 신호(SEL1), 래치 신호(LATCH) 및 프리차지 신호(PRE2)는 하이 전압 레벨로 설정되고, 평가 신호(EVAL)는 로우 전압 레벨로 설정된다. 선택 신호(SEL1)는 선택 트랜지스터(1236)를 턴온시키고, 래치 신호(LATCH)는 래치 트랜지스터(1226)를 턴온시킨다. 신호 라인(1206) 상의 유효한 주소 신호(~A1, ~A2,..., ~A7)가 하이 전압 레벨에 있는 경우, 주소 트랜지스터(1238)는 턴온되고 주소 노드 커패시터(1240) 및 래치 주소 노드 커패시터(1252)는 로우 전압 레벨로 방전된다. 신호 라인(1206) 상의 유효한 주소 신호(~A1, ~A2,..., ~A7)가 로우 전압 레벨에 있는 경우, 주소 트랜지스터(1238)는 턴오프되고, 주소 노드 커패시터(1240)는 래치 주소 노드 커패시터(1252)를 하이 전압 레벨로 충전시킨다. 신호 라인(1206) 상으로 수신된 유효한 주소 신호(~A1, ~A2,..., ~A7)의 반전은 커패시터(1240, 1252) 상에 저장된다.
래치 주소 커패시터(1252) 상의 전압 레벨은 래치 주소 트랜지스터(1250)의 온/오프 상태를 설정한다. 평가 신호(EVAL)가 로우 전압 레벨로 설정되어 있고 ㅍ 신호(PRE2)가 하이 전압 레벨로 설정되어 있는 상태에서, 평가 트랜지스터(1248)는 턴오프되고 래치 주소 라인(1212)은 하이 전압 레벨로 충전된다. 선택 신호(SEL1), 래치 신호(LATCH) 및 프리차지 신호(PRE2)는 선택 기간의 끝에서 로우 전압 레벨로 설정된다. 래치 신호(LATCH)가 로우 전압 레벨에 있는 상태에서, 래치 트랜지스터(1226)는 래치 주소 트랜지스터(1250)의 상태를 래치하기 위해 턴오프된다.
그 다음에, 평가 트랜지스터(1248)를 턴온시키기 위해 평가 신호(EVAL)가 하이 전압 레벨로 설정된다. 래치 주소 트랜지스터(1250)를 턴온시키기 위해 래치 주소 노드 커패시터(1252)가 하이 전압 레벨로 충전되는 경우, 래치 주소 라인(1212)은 로우 전압 레벨로 방전된다. 래치 주소 트랜지스터(1250)를 턴오프시키기 위해 래치 주소 노드 커패시터(1252)가 로우 전압 레벨에 있는 경우, 래치 주소 라인(1212)은 하이 전압 레벨로 충전된 채로 있다. 따라서, 주소 신호(~A1, ~A2,..., ~A7)의 반전이 래치 주소 노드 커패시터(1252) 상에 존재하고 래치 주소 노드 커패시터(1252) 상의 전압 레벨의 반전이 래치 주소 신호(~B1, ~B2,..., ~B7)로서 래치 주소 라인(1212) 상에 존재한다. 주소 신호(~A1, ~A2,..., ~A7)는 래치 레지스터(1220)로 래치되고 래치 주소 라인(1212)을 통해 래치 주소 신호(~B1, ~B2,..., ~B7)로서 제공된다. 래치 트랜지스터(1226)가 턴오프된 상태에서 프리차지 신호(PRE1)가 주소 노드 커패시터(240)를 충전시키기 위해 하이로 토글되는 경우 래치 주소 신호(~B1, ~B2,..., ~B7)는 유효 상태에 있다. 선택 신호(SEL1), 래치 신호(LATCH), 및 프리차지 신호(PRE2)가 하이 전압 레벨로 설정되고 평가 신호(EVAL)가 로우 전압 레벨로 설정될 때 래치 주소 신호(~B1, ~B2,..., ~B7)는 무효로 된다.
도 17은 래치 레지스터(1220)의 일 실시예의 예시적인 동작을 나타낸 타이밍도이다. 1300에서의 주소 신호(~A1, ~A2,..., ~A7)는 1302에서 천이 상태에 있다. 1304에서의 프리차지 신호(PRE1)는 1308로 나타낸 하나의 기간 동안 1306에서 하이 전압 레벨로 설정된다. 기간(1308) 동안에, 1310에서의 선택 신호(SEL1) 및 1312에서의 래치 신호(LATCH)는 선택 트랜지스터(1236) 및 래치 트랜지스터(1226)를 각각 턴오프시키기 위해 로우 전압 레벨로 설정된다. 1306에서의 프리차지 신호(PRE1)의 하이 전압 레벨은 프리차지 트랜지스터(1234)를 통해 주소 노드 커패시터(1240)를 충전시킨다. 래치 트랜지스터(1226)가 턴오프된 상태에서, 래치 주소 노드 커패시터(1252) 상의 전압 레벨은 변하지 않은 채로 있다. 게다가, 기간(1308) 동안에, 1314에서의 프리차지 신호(PRE2)는 로우 전압 레벨에 있고, 1316에서의 평가 신호(EVAL)는 평가 트랜지스터(1248)를 턴온시키기 위해 하이 전압 레벨에 있다. 1318에서의 래치 주소 신호(~B1, ~B2,..., ~B7)는 변하지 않은 채로 있다.
1300에서의 주소 신호(~A1, ~A2,..., ~A7)는 주소 발생기(1200)에 의해 제공되고 1320에서 유효한 주소 신호(~A1, ~A2,..., ~A7)로 된다. 1320에서의 유효한 주소 신호(~A1, ~A2,..., ~A7) 중 하나는 주소 트랜지스터(1238)의 온/오프 상태를 설정하기 위해 주소 라인(1206)을 통해 제공된다. 1304에서의 프리차지 신호(PRE1)는 1322에서, 즉 기간(1308)의 끝에서 로우로 천이한다.
1300에서의 주소 신호(~A1, ~A2,..., ~A7)는 1326으로 나타낸 그 다음 기간 동안에 1324에서 유효한 채로 있다. 1326에서의 기간 동안에, 1304에서의 프리차지 신호(PRE1)는 로우 전압 레벨에 있는 반면, 1310에서의 선택 신호(SEL1)는 1328에서 하이 전압 레벨로 천이하고, 1312에서의 래치 신호(LATCH)는 1330에서 하이 전압 레벨로 천이하며, 1314에서의 프리차지 신호(PRE2)는 1332에서 하이 전압 레벨로 천이하고, 1316에서의 평가 신호(EVAL)는 1334에서 로우 전압 레벨로 천이한다. 1324에서의 유효한 주소 신호(~A1, ~A2,..., ~A7)는 주소 트랜지스터(1238)의 온/오프 상태를 설정한다. 1310에서의 선택 신호(SEL1)가 하이 전압 레벨로 설정되고 1312에서의 래치 신호(LATCH)가 하이 전압 레벨로 설정된 상태에서, 주소 노드 커패시터(1240) 및 래치 주소 노드 커패시터(1252) 상의 전압 레벨은 주소 트랜지스터(1238)의 상태에 기초한다. 주소 트랜지스터(1238)가 1324에서의 유효한 주소 신호(~A1, ~A2,..., ~A7)에 의해 턴온되는 경우, 주소 노드 커패시터(1240) 및 래치 주소 노드 커패시터(1252)는 로우 전압 레벨로 방전된다. 주소 트랜지스터(1238)가 1324에서의 유효한 주소 신호(~A1, ~A2,..., ~A7)에 의해 턴오프되는 경우, 주소 노드 커패시터(1240) 및 래치 주소 노드 커패시터(1252)는 하이 전압 레벨에 있다.
1314에서의 프리차지 신호(PRE2)가 1332에서 하이 전압 레벨로 설정되고 1316에서의 평가 신호(EVAL)가 1334에서 로우 전압 레벨로 설정되어 있는 상태에서, 평가 트랜지스터(1248)는 턴오프되고, 래치 주소 라인(1212)은 제2 프리차지 트랜지스터(1246)를 통해 하이 전압 레벨로 충전된다. 1316에서의 평가 신호(EVAL)가 1334에서 로우 전압 레벨로 천이하고 1314에서의 프리차지 신호(PRE2)가 1332에서 하이 전압 레벨로 천이할 때, 1318에서의 래치 주소 신호(~B1, ~B2,..., ~B7)는 1336에서 무효인 래치 주소 신호로 천이한다. 기간(1326)의 끝에서, 1310에서의 선택 신호(SEL1)는 선택 트랜지스터(1236)를 턴오프시키기 위해 1338에서 로우 전압 레벨로 천이하고, 1312에서의 래치 신호(LATCH)는 래치 트랜지스터(1226)를 턴오프시키기 위해 1340에서 로우 전압 레벨로 천이하며, 1314에서의 프리차지 신호(PRE2)는 프리차지 트랜지스터(1246)를 통해 래치 주소 라인(1212)을 충전시키는 일을 중단시키기 위해 1342에서 로우 전압 레벨로 천이한다. 래치 트랜지스터(1226)를 턴오프시키면 래치 주소 트랜지스터(1250)를 턴온 또는 턴오프시키기 위해 래치 주소 노드 커패시터(1252) 상의 전압 레벨을 래치하게 된다.
1316에서의 평가 신호(EVAL)는 1346으로 나타낸 그 다음 기간 동안에 1344에서 하이 전압 레벨로 천이한다. 1316에서의 평가 신호(EVAL)가 1344에서 하이 전압 레벨로 천이할 때, 래치 주소 라인(1212) 상의 신호를 비롯하여 1318에서의 래치 주소 신호(~B1, ~B2,..., ~B7)는 1348에서 유효하게 된다. 주소 발생기(1200)에 의해 제공된 1300에서의 주소 신호(~A1, ~A2,..., ~A7)는 기간(1346) 동안에 유효한 채로 있다. 게다가, 1300에서의 주소 신호(~A1, ~A2,..., ~A7) 및 1318에서의 래치 주소 신호(~B1, ~B2,..., ~B7) 둘다는 1350에 나타낸 그 다음의 기간 동안에 유효한 채로 있다.
1300에서의 주소 신호(~A1, ~A2,..., ~A7)는 1352에서, 즉 1354에 나타낸 기간의 시작에서 무효인 주소 신호가 된다. 게다가, 1300에서의 주소 신호(~A1, ~A2,..., ~A7)는 1356에 나타낸 기간 동안에 무효인 채로 있다. 래치 주소 신호(~B1, ~B2,..., ~B7)는 기간(1354, 1356) 동안에 유효인 채로 있다.
1300에서의 주소 신호(~A1, ~A2,..., ~A7)는 1360에 나타낸 기간 동안에 1358에서 천이 상태에 있고, 1362에서 유효한 주소 신호(~A1, ~A2,..., ~A7)로 된다. 1304에서의 프리차지 신호(PRE1)는 1364에서 하이 전압 레벨로 천이하고 래치 주소 신호(~B1, ~B2,..., ~B7)는 기간(1360) 동안 하이로 천이한다. 기간(1360)은 기간(1308)과 유사하고, 이 사이클은 기간(1326, 1346, 1350, 1354, 1356)을 통해 반복된다.
이 실시예에서, 이 사이클은 기간(1326, 1346, 1350, 1354, 1356, 1360) 등의 6개의 기간을 포함한다. 1300에서의 주소 신호(~A1, ~A2,..., ~A7)는 3개의 기간(1326, 1346, 1350) 동안에 유효하고 1318에서의 래치 주소 신호(~B1, ~B2,..., ~B7)는 4개의 기간(1350, 1354, 1356, 1360) 동안에 유효하다. 1300에서의 주소 신호(~A1, ~A2,..., ~A7) 및 1318에서의 래치 주소 신호(~B1, ~B2,..., ~B7)는 둘다 기간(1350) 동안에 유효하다. 래치 레지스터(1220)는 1300에서의 주소 신호(~A1, ~A2,..., ~A7)를 래치하는 반면, 1318에서의 래치 주소 신호(~B1, ~B2,..., ~B7)는 기간(1326, 1346) 등의 2개의 기간 동안에 무효이다. 다른 실시예들에서, 사이클 내의 기간의 수는 임의의 적당한 수의 기간으로 설정될 수 있고, 래치 회로(1202)는 2개 이상의 기간에서 1300에서의 주소 신호(~A1, ~A2,..., ~A7)를 래치할 수 있다.
도 18은 전방향 및 역방향 방향으로 주소를 제공하는 다른 주소 발생기 실시예들에서 사용하기 위한 단일의 방향 시프트 레지스터 셀(1400)의 일 실시예를 나타낸 도면이다. 시프트 레지스터 셀(1400)은 1402에 점선으로 나타낸 입력 스테이지인 제1 스테이지, 및 1404에 점선으로 나타낸 출력 스테이지인 제2 스테이지를 포함한다. 제1 스테이지(1402)는 제1 프리차지 트랜지스터(1406), 제1 평가 트랜지스터(1408) 및 입력 트랜지스터(1410)를 포함한다. 제2 스테이지(1404)는 제2 프리차지 트랜지스터(1412), 제2 평가 트랜지스터(1414) 및 내부 노드 트랜지스터(1416)를 포함한다.
제1 스테이지(1402)에서, 제1 프리차지 트랜지스터(1406)의 게이트 및 드레인-소스 경로의 일 측은 제1 프리차지 라인(1418)에 전기적으로 연결되어 있다. 제1 프리차지 라인(1418)은 제1 프리차지 신호(PRE1)에서의 타이밍 펄스를 시프트 레지스터 셀(1400)로 전도한다. 제1 프리차지 트랜지스터(1406)의 드레인-소스 경로의 타 측은 내부 노드(1420)를 통해 제1 평가 트랜지스터(1408)의 드레인-소스 경로의 일 측 및 내부 노드 트랜지스터(1416)의 게이트에 전기적으로 연결되어 있다. 내부 노드(1420)는 스테이지(1402)와 스테이지(1404) 사이에서 내부 노드 신호(SN)를 내부 노드 트랜지스터(1416)의 게이트에 제공한다.
제1 평가 트랜지스터(1408)의 게이트는 제1 평가 신호(EVAL1)에서의 타이밍 펄스를 시프트 레지스터 셀(1400)에 전도하는 제1 평가 신호 라인(1422)에 전기적으로 연결되어 있다. 제1 평가 트랜지스터(1408)의 드레인-소스 경로의 타 측은 1424에서 입력 트랜지스터(1410)의 드레인-소스 경로의 일 측에 전기적으로 연결되어 있다. 입력 트랜지스터(1410)의 게이트는 입력 라인(1411)에 전기적으로 연결되어 있다. 입력 트랜지스터(1410)의 드레인-소스 경로의 타 측은 1426에서 접지 등의 기준 전압에 전기적으로 연결으로 연결되어 있다.
제2 스테이지(1404)에서, 제2 프리차지 트랜지스터(1412)의 게이트 및 드레인-소스 경로의 일 측은 제2 프리차지 라인(1428)에 전기적으로 연결되어 있다. 제2 프리차지 라인(1428)은 제2 프리차지 신호(PRE2)에서의 타이밍 펄스를 시프트 레지스터 셀(1400)에 전도한다. 제2 프리차지 트랜지스터(1412)의 드레인-소스 경로의 타 측은 제2 평가 트랜지스터(1414)의 드레인-소스 경로의 일 측 및 시프트 레지스터 출력 라인(1430)에 전기적으로 연결되어 있다. 제2 평가 트랜지스터(1414)의 게이트는 제2 평가 신호(EVAL2)를 시프트 레지스터 셀(1400)에 전도하는 제2 평가 신호 라인(1432)에 전기적으로 연결되어 있다. 제2 평가 트랜지스터(1414)의 드레인-소스 경로의 타 측은 1434에서 내부 노드 트랜지스터(1416)의 드레인-소스 경로의 일 측에 전기적으로 연결되어 있다. 내부 노드 트랜지스터(1416)의 드레인-소스 경로의 타 측은 1436에서 접지 등의 기준 전압에 전기적으로 연결되어 있다. 입력 노드 트랜지스터(1416)의 게이트는 내부 노드 신호(SN)를 저장하는 커패시턴스(1438)를 포함한다. 1430에서의 시프트 레지스터 셀 출력 라인은 시프트 레지스터 셀 출력 신호(SO)를 저장하는 커패시턴스(1440)를 포함한다.
시프트 레지스터 셀(1400)은 입력 신호(SI)를 수신하고, 일련의 프리차지 및 평가 동작을 통해 입력 신호(SI)의 값을 출력 신호(SO)로서 저장한다. 제1 스테이지(1402)는 입력 신호(SI)를 수신하고 입력 신호(SI)의 반전을 내부 노드 신호(SN)로서 저장한다. 제2 스테이지(1404)는 내부 노드 신호(SN)를 수신하고 내부 노드 신호(SN)의 반전을 출력 신호(SO)로서 저장한다.
동작을 설명하면, 시프트 레지스터 셀(1400)은 제1 프리차지 트랜지스터(1406)를 통해 내부 노드(1420) 및 내부 노드 신호(SN)를 하이 전압 레벨로 프리차지하는 제1 프리차지 신호(PRE1)에서의 타이밍 펄스를 수신한다. 그 다음에, 시프트 레지스터 셀(1400)은 제1 평가 트랜지스터(1408)를 턴온시키는 제1 평가 신호(EVAL1)에서의 타이밍 펄스를 수신한다. 입력 신호(SI)가 입력 트랜지스터(1410)를 턴오프시키는 로우 전압 레벨에 있는 경우, 내부 노드(1420) 및 내부 노드 신호(SN)는 하이 전압 레벨로 충전된 채로 있다. 입력 신호(SI)가 입력 트랜지스터(1410)를 턴온시키는 하이 전압 레벨에 있는 경우, 내부 노드(1420) 및 내부 노드 신호(SN)는 로우 전압 레벨로 방전된다.
시프트 레지스터 셀(1400)은 출력 신호 라인(1430) 및 출력 신호(SO)를 하이 전압 레벨로 프리차지하는 제2 프리차지 신호(PRE2)에서의 타이밍 펄스를 수신한다. 제2 프리차지 신호(PRE2)에서의 타이밍 펄스 이전에, 출력 라인(1430)은 유효한 출력 신호(SO)를 저장할 수 있다. 그 다음에, 시프트 레지스터 셀(1400)은 제2 평가 트랜지스터(1414)를 턴온시키는 제2 평가 신호(EVAL2)에서의 타이밍 펄스를 수신한다. 내부 노드 신호(SN)가 내부 노드 트랜지스터(1416)를 턴오프시키는 로우 전압 레벨에 있는 경우, 출력 라인(1430) 및 출력 신호(SO)는 하이 전압 레벨로 충전된 채로 있다. 내부 노드 신호(SN)가 내부 노드 트랜지스터(1416)를 턴온시키는 하이 전압 레벨에 있는 경우, 출력 라인(1430) 및 출력 신호(SO)는 로우 전압 레벨로 방전된다.
도 19는 전방향 및 역방향 방향으로 주소를 제공하기 위해 시프트 레지스터 셀(1400)을 사용하는 주소 발생기(1500)를 나타낸 도면이다. 주소 발생기(1500)는 제1 시프트 레지스터(1502), 제2 시프트 레지스터(1504), 제1 논리 회로(1506), 제2 논리 회로(1508) 및 방향 회로(1510)를 포함한다.
제1 시프트 레지스터(1502)는 시프트 레지스터 출력 라인(1512a-1512m)을 통해 제1 논리 회로(1506)에 전기적으로 연결되어 있다. 시프트 레지스터 출력 라인(1512a-1512m)은 각각 시프트 레지스터 출력 신호(SO1-SO13)를 논리 회로 입력 신호(AI1-AI13)로서 논리 회로(1506)에 제공한다. 또한, 제1 시프트 레지스터(1502)는 제어 신호(CSYNC)를 제1 시프트 레지스터(1502)에 전도하는 제어 신호 라인(1514)에 전기적으로 연결되어 있다. 게다가, 제1 시프트 레지스터(1502)는 타이밍 신호(T1-T4)로부터의 타이밍 펄스를 수신한다.
제1 시프트 레지스터(1502)는 타이밍 신호(T1)를 제1 시프트 레지스터(1502)에 제1 프리차지 신호(PRE1)로서 전도하는 제1 타이밍 신호 라인(1516)에 전기적으로 연결되어 있다. 제1 시프트 레지스터(1502)는 제1 평가 신호 라인(1520)을 통해 제1 저항 분할 회로망(1518)에 전기적으로 연결되어 있다. 제1 저항 분할 회로망(1518)은 타이밍 신호(T2)를 제1 저항 분할 회로망(1518)에 전도하는 제2 타이밍 신호 라인(1522)에 전기적으로 연결되어 있다. 제1 저항 분할 회로망(1518)은 제1 평가 신호 라인(1520)을 통해 제1 평가 신호(EVAL1)로서 제1 시프트 레지스터(1502)에 감소된 전압 레벨 T2 타이밍 신호를 제공한다. 제1 시프트 레지스터(1502)는 제2 프리차지 신호(PRE2)로서 제1 시프트 레지스터(1502)에 타이밍 신호(T3)를 전도하는 제3 신호 라인(1524)에 전기적으로 연결되어 있다. 제1 시프트 레지스터(1502)는 제2 평가 신호 라인(1528)을 통해 제2 저항 분할 회로망(1526)에 전기적으로 연결되어 있다. 제2 저항 분할 회로망(1526)은 제2 저항 분할 회로망(1526)에 타이밍 신호(T4)를 제공하는 제4 타이밍 신호 라인(1530)에 전기적으로 연결되어 있다. 제2 저항 분할 회로망(1526)은 제2 평가 신호 라인(1528)을 통해 제2 평가 신호(EVAL2)로서 제1 시프트 레지스터(1502)에 감소된 전압 레벨 T4 타이밍 신호를 제공한다.
제2 시프트 레지스터(1504)는 시프트 레지스터 출력 라인(1532a-1532m)을 통해 제2 논리 회로(1508)에 전기적으로 연결되어 있다. 시프트 레지스터 출력 라인(1532a-1532m)은 각각 논리 회로 입력 신호(AI13-AI1)로서 시프트 레지스터 출력 신호(SO1-SO13)를 논리 회로(1508)에 전도한다. 또한, 제2 시프트 레지스터(1504)는 제어 신호(CSYNC)를 제2 시프트 레지스터(1504)에 전도하는 제어 신호 라인(1514)에 전기적으로 연결되어 있다. 게다가, 제2 시프트 레지스터(1504)는 타이밍 신호(T1-T4)로부터의 타이밍 펄스를 수신한다.
제2 시프트 레지스터(1504)는 제1 프리차지 신호(PRE1)로서 타이밍 신호(T1)를 제2 시프트 레지스터(1504)에 전도하는 제1 타이밍 신호 라인(1516)에 전기적으로 연결되어 있다. 제2 시프트 레지스터(1504)는 제1 평가 신호(EVAL1)로서 감소된 전압 레벨 T2 타이밍 신호를 제2 시프트 레지스터(1504)에 전도하는 제1 평가 신호 라인(1520)에 전기적으로 연결되어 있다. 제2 시프트 레지스터(1504)는 제2 프리차지 신호(PRE2)로서 타이밍 신호(T3)를 제2 시프트 레지스터(1504)에 전도하는 제3 타이밍 신호 라인(1524)에 전기적으로 연결되어 있다. 제2 시프트 레지스터(1504)는 제2 평가 신호(EVAL2)로서 감소된 전압 레벨 T4 타이밍 신호를 제2 시프트 레지스터(1504)에 전도하는 제2 평가 신호 라인(1528)에 전기적으로 연결되어 있다.
방향 회로(1510)는 전방향 방향 신호 라인(1540)을 통해 제1 시프트 레지스터(1502)에 또한 역방향 방향 신호 라인(1542)을 통해 제2 시프트 레지스터(1504)에 전기적으로 연결되어 있다. 전방향 방향 신호 라인(1540)은 전방향 방향 신호(DIRF)를 방향 회로(1510)로부터 제1 시프트 레지스터(1502)로 전도한다. 역방향 방향 신호 라인(1542)은 역방향 방향 신호(DIRR)를 방향 회로(1510)로부터 제2 시프트 레지스터(1504)로 전도한다. 또한, 방향 회로(1510)는 제어 신호(CSYNC)를 방향 회로(1510)에 전도하는 제어 신호 라인(1514)에 전기적으로 연결되어 있다. 게다가, 방향 회로(1510)는 타이밍 신호(T3-T6)로부터의 타이밍 펄스를 수신한다.
방향 회로(1510)는 제4 프리차지 신호(PRE4)로서 타이밍 신호(T3)를 방향 회로(1510)에 전도하는 제3 타이밍 신호 라인(1524)에 전기적으로 연결되어 있다. 방향 회로(1510)는 제4 평가 신호(EVAL4)로서 감소된 전압 T4 타이밍 신호를 방향 회로(1510)에 전도하는 제2 평가 신호 라인(1528)에 전기적으로 연결되어 있다. 또한, 방향 회로(1510)는 제3 프리차지 신호(PRE3)로서 타이밍 신호(T5)를 방향 회로(1510)에 전도하는 제5 타이밍 신호 라인(1544)에 전기적으로 연결되어 있다. 게다가, 방향 회로(1510)는 제3 평가 신호 라인(1548)을 통해 제3 저항 분할 회로망(1546)에 전기적으로 연결되어 있다. 제3 저항 분할 회로망(1546)은 제3 저항 분할 회로망(1546)에 타이밍 신호(T6)를 전도하는 제6 타이밍 신호 라인(1550)에 전기적으로 연결되어 있다. 제3 저항 분할 회로망(1546)은 제3 평가 신호(EVAL3)로서 감소된 전압 T6 타이밍 신호를 방향 회로(1510)에 제공한다.
제1 논리 회로(1506)는 시프트 레지스터 출력 신호(SO1-SO13)를 입력 신호(AI1-AI13)로서 각각 수신하기 위해 시프트 레지스터 출력 라인(1512a-1512m)에 전기적으로 연결되어 있다. 또한, 제1 논리 회로(1506)는 주소 신호(~A1, ~A2,..., ~A7)를 제공하기 위해 각각 주소 라인(1552a-1552g)에 전기적으로 연결되어 있다. 제2 논리 회로(1508)는 시프트 레지스터 출력 신호(SO1-SO13)를 입력 신호(AI13-AI1)로서 각각 수신하기 위해 시프트 레지스터 출력 라인(1532a-1532m)에 전기적으로 연결되어 있다. 또한, 제2 논리 회로(1508)는 주소 신호(~A1, ~A2,..., ~A7)를 제공하기 위해 각각 주소 라인(1552a-1552g)에 전기적으로 연결되어 있다.
제1 시프트 레지스터(1502) 및 제1 논리 회로(1506)는 이전에 기술된 13개의 주소를 제공하기 위해 주소 신호(~A1, ~A2,..., ~A7)에서의 로우 전압 레벨 신호를 제공한다. 제1 시프트 레지스터(1502) 및 제1 논리 회로(1506)는 주소 1부터 주소 13까지 전방향 방향으로 13개의 주소를 제공한다. 제2 시프트 레지스터(1504) 및 제2 논리 회로(1508)는 주소 13부터 주소 1까지 역방향 방향으로 13개의 주소를 제공하기 위해 주소 신호(~A1, ~A2,..., ~A7)에서의 로우 전압 레벨 신호를 제공한다. 방향 회로(1510)는 전방향 방향 동작을 위해 제1 시프트 레지스터(1502)를 인에이블하거나 또는 역방향 방향 동작을 위해 제2 시프트 레지스터(1504)를 인에이블하는 방향 신호(DIRF, DIRR)를 전도한다.
타이밍 신호(T1-T6)는 반복하는 일련의 6개 펄스 중의 일련의 6개 펄스를 제공한다. 각각의 타이밍 신호(T1-T6)는 일련의 6개 펄스 중의 하나의 펄스를 포함하며, 타이밍 신호(T1-T6)는 타이밍 신호(T1)부터 타이밍 신호(T6)로의 순서로 펄스를 제공한다.
제1 시프트 레지스터(1502)는 시프트 레지스터 셀(1400) 등의 13개의 시프트 레지스터 셀을 포함한다. 13개의 시프트 레지스터 셀(1400)은 그 다음의 일렬로 있는 시프트 레지스터 셀(1400)의 입력 라인(1411)에 전기적으로 연결되어 있는 시 프트 레지스터 셀의 출력 라인(1430)과 전기적으로 직렬 연결되어 있다. 일련의 시프트 레지스터 셀에서의 제1 시프트 레지스터 셀(1400)은 입력 신호(SI)로서 제어 신호(CSYNC)를 수신하고 출력 신호(SO1)를 제공한다. 그 다음 시프트 레지스터 셀(1400)은 입력 신호(SI)로서 출력 신호(SO1)를 수신하고 출력 신호(SO2)를 제공하며, 이하 마찬가지로 하여, 마지막 시프트 레지스터 셀(1400)은 입력 신호(SI)로서 이전의 출력 신호(SO12)를 수신하고 출력 신호(SO13)를 제공한다.
제1 시프트 레지스터(1502)는 타이밍 신호(T2)에서의 타이밍 펄스와 일치하여 제어 신호(CSYNC)에서의 제어 펄스를 수신하는 것에 의해 기동된다. 이에 응답하여, 단일의 하이 전압 레벨 신호가 SO1에서 제공된다. 각각의 후속하는 일련의 6개 타이밍 펄스 동안에, 제1 시프트 레지스터(1502)는 단일의 하이 전압 레벨 신호를 그 다음 시프트 레지스터 셀(1400) 및 시프트 레지스터 출력 신호(SO2-SO13)로 시프트한다. 단일의 하이 전압 레벨 신호는 시프트 레지스터 출력 신호(SO1)에서 시프트 레지스터 출력 신호(SO2)로 시프트되고, 시프트 레지스터 출력 신호(SO13)까지 이하 마찬가지로 시프트된다. 시프트 레지스터 출력 신호(SO13)가 하이 전압 레벨로 설정된 후에, 모든 시프트 레지스터 출력 신호(SO1-SO13)는 로우 전압 레벨로 설정된다.
제1 논리 회로(1506)는 논리 회로(406)(도 9에 도시됨)와 유사하다. 제1 논리 회로(1506)는 입력 신호(AI1-AI13)로서 단일의 하이 전압 레벨 신호를 수신하고 주소 신호(~A1, ~A2,..., ~A7)에서의 대응하는 로우 전압 레벨 주소 신호를 제공한다. 하이 전압 레벨 입력 신호(AI1)에 응답하여, 제1 논리 회로(1506)는 로우 전압 레벨로 주소 1 주소 신호(~A1, ~A2)를 제공한다. 하이 전압 레벨 입력 신호(AI2)에 응답하여, 제1 논리 회로(1506)는 로우 전압 레벨로 주소 2 주소 신호(~A1, ~A3)를 제공하며, 이하 마찬가지로 하여, 하이 전압 레벨 입력 신호(AI13)에 응답하여, 제1 논리 회로(1506)는 로우 전압 레벨로 주소 13 주소 신호(~A3, ~A5)를 제공한다.
제2 시프트 레지스터(1504)는 제1 시프트 레지스터(1502)와 유사하다. 제2 시프트 레지스터(1502)는 타이밍 신호(T2)에서의 타이밍 펄스와 일치하는 제어 펄스에 의해 기동된 것에 응답하여 시프트 레지스터 출력 신호(SO1)로서 단일의 하이 전압 레벨 신호를 제공한다. 각각의 후속하는 일련의 6개 펄스에 응답하여, 하이 전압 레벨 신호는 그 다음 시프트 레지스터 셀(1400) 및 시프트 레지스터 출력 신호(SO2-SO13)로 시프트된다. 하이 전압 레벨 신호는 시프트 레지스터 출력 신호(SO1)로부터 시프트 레지스터 출력 신호(SO2)로 시프트되고, 이하 마찬가지로하여 시프트 레지스터 출력 신호(SO13)로 시프트된다. 시프트 레지스터 출력 신호(SO13)가 하이 전압 레벨로 설정된 후에, 모든 시프트 레지스터 출력 신호(SO1-SO13)는 로우 전압 레벨에 있다.
제2 논리 회로(1508)는 논리 회로(406)(도 9에 도시함)와 유사하며, 입력 신호(AI13-AI1)로서 하이 전압 레벨 출력 신호(SO1-SO13)를 수신한다. 제2 논리 회로(1508)는 주소 13으로부터 주소 1로 역방향 순서로 13개 주소를 제공한다. 입력 신호(AI13)로서 수신되는 하이 전압 레벨 신호(SO1)에 응답하여, 제2 논리 회로(1508)는 주소 13 로우 전압 레벨 주소 신호(~A3, ~A5)를 제공한다. 그 다음에, 입력 신호(AI12)로서 수신되는 하이 전압 레벨 신호(SO2)에 응답하여, 제2 논리 회로(1508)는 주소 12 로우 전압 레벨 주소 신호(~A3, ~A4)를 제공하며, 이하 마찬가지로 하여, 입력 신호(AI1)로서 수신되는 하이 전압 레벨 신호(SO13)에 응답하여, 제2 논리 회로(1508)는 주소 1 로우 전압 레벨 주소 신호(~A1, ~A2)를 제공한다.
방향 회로(1510)는 도 10B의 방향 회로(404)와 유사하다. 방향 회로(1510)가 타이밍 신호(T4)에서의 타이밍 펄스와 일치하는 제어 신호(CSYNC)에서의 제어 펄스를 수신하면, 방향 회로(1510)는 전방향 방향으로, 즉 주소 1부터 주소 13으로 시프트하기 위해, 로우 전압 레벨 방향 신호(DIRR) 및 하이 전압 레벨 방향 신호(DIRF)를 제공한다. 방향 회로(1510)가 타이밍 신호(T6)에서의 타이밍 펄스와 일치하는 제어 펄스를 수신하면, 방향 회로(1510)는 역방향 방향으로, 즉 주소 13부터 주소 1로 시프트하기 위해, 로우 전압 레벨 방향 신호(DIRF) 및 하이 전압 레벨 방향 신호(DIRR)를 제공한다.
각각의 시프트 레지스터(1502, 1504)는 일련의 시프트 레지스터 셀(1400)에서의 제1 시프트 레지스터 셀(1400)에 방향 트랜지스터(도시 생략)를 포함한다. 이 방향 트랜지스터는, 도 10A에 나타낸 시프트 레지스터 셀(403a)에서의 방향 트랜지스터(512, 514)의 직렬 연결과 유사하게, 입력 트랜지스터(1410)와 직렬로 배치되어 있다. 방향 트랜지스터는 입력 트랜지스터(1410)의 드레인-소스 경로와 기준 전압(1426) 사이에 전기적으로 연결되어 있다. 일련의 시프트 레지스터 셀(1400)에서의 제1 시프트 레지스터 셀(1400) 내의 방향 트랜지스터는 도 10A의 시프트 레지스터 셀(403a)에서의 방향 트랜지스터(512, 514)와 유사하게 동작한다. 하이 전압 레벨 방향 신호(DIRF 또는 DIRR)는 타이밍 신호(T2)에서의 타이밍 펄스와 일치하는 제어 신호(CSYNC)에서의 제어 펄스에 의해 시프트 레지스터(1502 또는 1504)가 기동되도록 인에이블시키기 위해 방향 트랜지스터를 턴온시킨다. 로우 전압 레벨 방향 신호(DIRF 또는 DIRR)는 시프트 레지스터(1502 또는 1504)를 디스에이블하기 위해 방향 트랜지스터를 턴오프시킨다.
전방향 동작에서, 하나의 일련의 6개 펄스에서, 방향 회로(1510)는 타이밍 신호(T4)에서의 타이밍 펄스와 일치하는 제어 신호(CSYNC)에서의 제어 펄스를 수신하여 전방향 방향으로 주소 신호(~A1, ~A2,..., ~A7)를 제공한다. 하이 전압 레벨 방향 신호(DIRF)는 제1 시프트 레지스터(1502)를 인에이블시키고 로우 전압 레벨 방향 신호(DIRR)는 제2 시프트 레지스터(1504)를 디스에이블시킨다.
그 다음 일련의 6개 펄스에서, 제어 신호(CSYNC)에서의 제어 펄스는 타이밍 신호(T2)에서의 타이밍 펄스와 일치하여 제공된다. 타이밍 신호(T2)에서의 타이밍 펄스와 일치하는 제어 펄스는 제1 평가 트랜지스터(1408), 입력 트랜지스터(1410) 및 방향 트랜지스터(도시 생략)를 통해 내부 노드(1420)를 방전시킴으로써 제1 시프트 레지스터(1502)를 기동시킨다. 제2 시프트 레지스터(1504)는 디스에이블되어 있기 때문에 기동되지 않는다.
제1 시프트 레지스터(1502)는 주소 1 주소 신호(~A1, ~A2,..., ~A7)를 제공하는 제1 논리 회로(1506)에 단일의 하이 전압 레벨 출력 신호(SO1)를 제공한다. 각각의 후속하는 일련의 6개 펄스는 하이 전압 레벨 신호를 그 다음 시프트 레지스터 출력 신호(SO2-SO13)로 시프트한다. 제1 논리 회로(1506)는 각각의 하이 전압 레벨 출력 신호(SO1-SO13)를 수신하고 주소 신호(~A1, ~A2,..., ~A7)에서의 주소 1부터 주소 13까지 대응하는 주소를 제공한다. 시프트 레지스터 출력 신호(SO13)가 하이인 후에, 모든 시프트 레지스터 출력 신호(SO1-SO13)는 로우 전압 레벨로 설정되고, 모든 주소 신호(~A1, ~A2,..., ~A7)는 하이 전압 레벨로 설정된다.
역방향 동작에서, 하나의 일련의 6개 펄스에서, 방향 회로(1510)는 타이밍 신호(T6)에서의 타이밍 펄스와 일치하는 제어 신호(CSYNC)에서의 제어 펄스를 수신하여 역방향 방향으로 주소 신호(~A1, ~A2,..., ~A7)를 제공한다. 로우 전압 레벨 방향 신호(DIRF)는 제1 시프트 레지스터(1502)를 디스에이블시키고 하이 전압 레벨 방향 신호(DIRR)는 제2 시프트 레지스터(1504)를 인에이블시킨다.
그 다음 일련의 6개 펄스에서, 제어 신호(CSYNC)에서의 제어 펄스는 타이밍 신호(T2)에서의 타이밍 펄스와 일치하여 제공된다. 타이밍 신호(T2)에서의 타이밍 펄스와 일치하는 제어 펄스는 제1 평가 트랜지스터(1408), 입력 트랜지스터(1410) 및 방향 트랜지스터(도시 생략)를 통해 내부 노드(1420)를 방전시킴으로써 제2 시프트 레지스터(1504)를 기동시킨다. 제1 시프트 레지스터(1502)는 디스에이블되어 있기 때문에 기동되지 않는다.
제2 시프트 레지스터(1504)는 주소 13 주소 신호(~A1, ~A2,..., ~A7)를 제공하는 제2 논리 회로(1508)에 단일의 하이 전압 레벨 출력 신호(SO1)를 제공한다. 각각의 후속하는 일련의 6개 펄스는 하이 전압 레벨 신호를 그 다음 시프트 레지스터 출력 신호(SO2-SO13)로 시프트한다. 제2 논리 회로(1508)는 각각의 하이 전압 레벨 출력 신호(SO1-SO13)를 수신하고 주소 신호(~A1, ~A2,..., ~A7)에서의 주소 13부터 주소 1까지 대응하는 주소를 제공한다. 시프트 레지스터 출력 신호(SO1)가 하이인 후에, 모든 시프트 레지스터 출력 신호(SO1-SO13)는 로우 전압 레벨로 설정되고, 모든 주소 신호(~A1, ~A2,..., ~A7)는 하이 전압 레벨로 설정된다.
도 20은 전방향 방향 및 역방향 방향으로 주소를 제공하기 위해 하나의 시프트 레지스터(1602) 내의 시프트 레지스터 셀(1400)을 사용하는 주소 발생기(1600)를 나타낸 도면이다. 주소 발생기(1600)는 시프트 레지스터(1602), 전방향 논리 회로(1604), 역방향 논리 회로(1606) 및 방향 회로(1608)를 포함한다.
시프트 레지스터(1602)는 시프트 레지스터 출력 라인(1610a-1610m)에 의해 전방향 논리 회로(1604) 및 역방향 논리 회로(1606)에 전기적으로 연결되어 있다. 시프트 레지스터 출력 라인(1610a-1610m)은 입력 신호(AI1-AI13)로서 전방향 논리 회로(1604)에 각각 시프트 레지스터 출력 신호(SO1-SO13)를 제공한다. 시프트 레지스터 출력 라인(1610a-1610m)은 입력 신호(AI13-AI1)로서 역방향 논리 회로(1606)에 각각 시프트 레지스터 출력 신호(SO1-SO13)를 제공한다. 또한, 시프트 레지스터(1602)는 제어 신호(CSYNC)를 시프트 레지스터(1602)에 제공하는 제어 신호 라인(1612)에 전기적으로 연결되어 있다. 게다가, 시프트 레지스터(1602)는 타이밍 신호(T1-T4)로부터의 타이밍 펄스를 수신한다.
시프트 레지스터(1602)는 제1 프리차지 신호(PRE1)로서 시프트 레지스터(1602)에 타이밍 신호(T1)을 제공하는 제1 타이밍 신호 라인(1614)에 전기적으로 연결되어 있다. 시프트 레지스터(1602)는 제1 평가 신호 라인(1618)을 통해 제1 저항 분할 회로망(1616)에 전기적으로 연결되어 있다. 제1 저항 분할 회로망(1616)은 제1 저항 분할 회로망(1616)에 타이밍 신호(T2)를 전도하는 제2 타이밍 신호 라인(1620)에 전기적으로 연결되어 있다. 제1 저항 분할 회로망(1616)은 제1 평가 신호 라인(1618)을 통해 제1 평가 신호(EVAL1)로서 시프트 레지스터(1602)에 감소된 전압 레벨 T2 타이밍 신호를 제공한다. 시프트 레지스터(1602)는 제2 프리차지 신호(PRE2)로서 시프트 레지스터(1602)에 타이밍 신호(T3)를 제공하는 제3 타이밍 신호 라인(1622)에 전기적으로 연결되어 있다. 시프트 레지스터(1602)는 제2 평가 신호 라인(1626)을 통해 제2 저항 분할 회로망(1624)에 전기적으로 연결되어 있다. 제2 저항 분할 회로망(1624)은 타이밍 신호(T4)를 제2 저항 분할 회로망(1624)에 전도하는 제4 타이밍 신호 라인(1628)에 전기적으로 연결되어 있다. 제2 저항 분할 회로망(1624)은 제2 평가 신호 라인(1626)을 통해 제2 평가 신호(EVAL2)로서 시프트 레지스터(1602)에 감소된 전압 레벨 T4 타이밍 신호를 제공한다.
방향 회로(1608)는 전방향 방향 신호 라인(1630)을 통해 전방향 논리 회로(1604)에 또한 역방향 방향 신호 라인(1632)을 통해 역방향 논리 회로(1606)에 전기적으로 연결되어 있다. 전방향 방향 신호 라인(1630)은 방향 회로(1608)로부터의 전방향 방향 신호(DIRF)를 전방향 논리 회로(1604)에 제공한다. 역방향 방향 신호 라인(1632)은 방향 회로(1608)로부터의 역방향 방향 신호(DIRR)를 역방향 논리 회로(1606)에 제공한다. 또한, 방향 회로(1608)는 제어 신호(CSYNC)를 방향 회로(1608)에 제공하는 제어 신호 라인(1612)에 전기적으로 연결되어 있다. 게다가, 방향 회로(1608)는 타이밍 신호(T3-T6)로부터의 타이밍 펄스를 수신한다.
방향 회로(1608)는 제4 프리차지 신호(PRE4)로서 타이밍 신호(T3)를 수신하기 위해 제3 타이밍 신호 라인(1622)에 또한 제4 평가 신호(EVAL4)로서 감소된 전압 T4 타이밍 신호를 수신하기 위해 제2 평가 신호 라인(1626)에 전기적으로 연결되어 있다. 또한, 방향 회로(1608)는 제3 프리차지 신호(PRE3)로서 방향 회로(1608)에 타이밍 신호(T5)를 제공하는 제5 타이밍 신호 라인(1634)에 전기적으로 연결되어 있다. 게다가, 방향 회로(1608)는 제3 평가 신호 라인(1638)을 통해 제3 저항 분할 회로망(1636)에 전기적으로 연결되어 있다. 제3 저항 분할 회로망(1636)은 타이밍 신호(T6)를 제3 저항 분할 회로망(1636)에 제공하는 제6 타이밍 신호 라인(1640)에 전기적으로 연결되어 있다. 제3 저항 분할 회로망(1636)은 제3 평가 신호(EVAL3)로서 방향 회로(1608)에 감소된 전압 T6 타이밍 신호를 제공한다.
전방향 논리 회로(1604)는 입력 신호(AI1-AI13)로서 시프트 레지스터(1602) 출력 신호(SO1-SO13)를 각각 수신하기 위해 시프트 레지스터 출력 라인(1610a-1610m)에 전기적으로 연결되어 있다. 또한, 전방향 논리 회로(1604)는 주소 신호(~A1, ~A2,..., ~A7)를 제공하기 위해 각각 주소 라인(1642a-1642g)에 전기적으로 연결되어 있다. 역방향 논리 회로(1606)는 시프트 레지스터 출력 신호(SO1-SO13)를 입력 신호(AI13-AI1)로서 각각 수신하기 위해 시프트 레지스터 출력 라인(1610a-1610m)에 전기적으로 연결되어 있다. 또한, 역방향 논리 회로(1606)는 주소 신호(~A1, ~A2,..., ~A7)를 각각 제공하기 위해 주소 라인(1642a-1642g)에 전기적으로 연결되어 있다.
시프트 레지스터(1602) 및 전방향 및 역방향 논리 회로(1604, 1606)는 상기한 바와 같이 13개 주소를 제공하기 위해 주소 신호(~A1, ~A2,..., ~A7)에서의 로우 전압 레벨 신호를 제공한다. 시프트 레지스터(1602) 및 전방향 논리 회로(1604)는 주소 1부터 주소 13까지 전방향으로 13개 주소를 제공한다. 시프트 레지스터(1602) 및 역방향 논리 회로(1606)는 주소 13부터 주소 1까지 역방향 방향으로 13개 주소를 제공한다. 방향 회로(1608)는 전방향 방향 동작을 위해 전방향 논리 회로(1604)를 또한 역방향 방향 동작을 위해 역방향 논리 회로(1606)를 인에이블시키는 방향 신호(DIRF, DIRR)를 제공한다.
타이밍 신호(T1-T6)는 일련의 6개 펄스를 제공한다. 각각의 타이밍 신호(T1-T6)는 일련의 6개 펄스 중 하나의 펄스를 제공하고, 타이밍 신호(T1-T6)는 타이밍 신호(T1)부터 타이밍 신호(T6)로의 순서로 펄스를 제공한다.
시프트 레지스터(1602)는 시프트 레지스터 셀(1400) 등의 13개 시프트 레지스터 셀을 포함한다. 13개 시프트 레지스터 셀(1400)은 그 다음의 일렬로 있는 시프트 레지스터 셀(1400)의 입력 라인에 전기적으로 연결된 시프트 레지스터 셀의 출력 라인(1430)과 전기적으로 직렬 연결되어 있다. 일련의 시프트 레지스터 셀에서의 제1 시프트 레지스터 셀(1400)은 입력 신호(SI)로서 제어 신호(CSYNC)를 수신하고 출력 신호(SO1)를 제공한다. 그 다음 시프트 레지스터 셀(1400)은 입력 신호(SI)로서 출력 신호(SO1)를 수신하고 출력 신호(SO2)를 제공하며, 이하 마찬가지로 하여, 마지막 시프트 레지스터 셀(1400)은 입력 신호(SI)로서 이전의 출력 신호(SO12)를 수신하고 출력 신호(SO13)를 제공한다.
시프트 레지스터(1602)는 타이밍 신호(T2)에서의 타이밍 펄스와 일치하는 제어 신호(CSYNC)에서의 제어 펄스에 의해 기동된다. 이에 응답하여, 단일의 하이 전압 레벨 신호가 SO1에서 제공된다. 각각의 후속하는 일련의 6개 타이밍 펄스 동안에, 시프트 레지스터(1602)는 단일의 하이 전압 레벨 신호를 그 다음 시프트 레지스터 셀(1400) 및 시프트 레지스터 출력 신호(SO1-SO13)로 시프트한다. 단일의 하이 전압 레벨 신호는 시프트 레지스터 출력 신호(SO1)로부터 시프트 레지스터 출력 신호(S02)로 시프트되고, 이하 마찬가지로 하여, 시프트 레지스터 출력 신호(SO13)로 시프트된다. 시프트 레지스터 출력 신호(SO13)가 하이 전압 레벨로 설정된 후에, 모든 시프트 레지스터 출력 신호(SO1-SO13)는 로우 전압 레벨로 설정된다.
전방향 논리 회로(1604)는 논리 회로(406)(도 9에 도시됨)와 유사하다. 전방향 논리 회로(1604)는 입력 신호(AI1-AI13)로서 단일의 하이 전압 레벨 신호를 수신하고 주소 신호(~A1, ~A2,..., ~A7)에서의 대응하는 로우 전압 레벨 주소 신호를 제공한다. 하이 전압 레벨 입력 신호(AI1)에 응답하여, 전방향 논리 회로(1604)는 주소 1 주소 신호(~A1, ~A2)를 로우 전압 레벨로 제공한다. 하이 전압 레벨 입력 신호(AI2)에 응답하여, 전방향 논리 회로(1604)는 주소 2 주소 신호(~A1, ~A3)를 로우 전압 레벨로 제공하고, 이하 마찬가지로 하여, 하이 전압 레벨 입력 신호(AI13)에 응답하여, 전방향 논리 회로(1604)는 주소 13 주소 신호(~A3, ~A5)를 로우 전압 레벨로 제공한다.
역방향 논리 회로(1606)는 논리 회로(406)(도 9에 도시됨)와 유사하며, 입력 신호(AI13-AI1)로서 각각 하이 전압 레벨 출력 신호(SO1-SO13)를 수신한다. 역방향 논리 회로(1606)는 주소 13부터 주소1로의 역방향 순서로 13개 주소를 제공한다. 입력 신호(AI13)로서 수신되는 하이 전압 레벨 입력 신호(SO1)에 응답하여, 역방향 논리 회로(1606)는 주소 13 주소 신호(~A3, ~A5)를 로우 전압 레벨로 제공한다. 그 다음에, 입력 신호(AI12)로서 수신되는 하이 전압 레벨 신호(SO2)에 응답하여, 역방향 논리 회로(1606)는 주소 12 주소 신호(~A3, ~A4)를 로우 전압 레벨로 제공하고, 이하 마찬가지로 하여, 입력 신호(AI1)로서 수신되는 하이 전압 레벨(SO13)에 응답하여, 역방향 논리 회로(1606)는 주소 11 주소 신호(~A1, ~A2)를 로우 전압 레벨로 제공한다.
방향 회로(1608)는 도 10B의 방향 회로(404)와 유사하다. 방향 회로(1608)가 타이밍 신호(T4)에서의 타이밍 펄스와 일치하는 제어 신호(CSYNC)에서의 제어 펄스를 수신하는 경우, 방향 회로(1608)는 전방향 방향으로, 즉 주소 1부터 주소 13으로 시프트하기 위해 로우 전압 레벨 방향 신호(DIRR) 및 하이 전압 레벨 방향 신호(DIRF)를 제공한다. 방향 회로(1608)가 타이밍 신호(T6)에서의 타이밍 펄스와 일치하는 제어 펄스를 수신하는 경우, 방향 회로(1608)는 역방향 방향으로, 즉 주소 13부터 주소 1로 시프트하기 위해 로우 전압 레벨 방향 신호(DIRF) 및 하이 전압 레벨 방향 신호(DIRR)를 제공한다.
일 실시예에서, 각각의 논리 회로(1604, 1606)는 논리 평가 라인 프리차지 트랜지스터(444)와 직렬로 위치하는 방향 트랜지스터를 포함한다. 각각의 논리 회로(1604, 1606)에서, 방향 트랜지스터의 드레인-소스 경로는 논리 평가 라인 프리차지 트랜지스터(444)의 드레인-소스 경로와 논리 평가 신호 라인(474) 사이에 전기적으로 연결되어 있다. 전방향 논리 회로(1604)에서의 방향 트랜지스터의 게이트는 전방향 방향 신호(DIRF)를 수신하기 위해 전방향 방향 라인(1630)에 전기적으로 연결되어 있다. 역방향 논리 회로(1606)에서의 방향 트랜지스터의 게이트는 역방향 방향 신호(DIRR)를 수신하기 위해 역방향 방향 라인(1632)에 전기적으로 연결되어 있다. 다른 실시예에서, 각각의 논리 회로(1604, 1606)는 논리 평가 트랜지스터(440)와 직렬로 위치해 있는 방향 트랜지스터를 포함한다. 각각의 논리 회로(1604, 1606)에서, 방향 트랜지스터의 드레인-소스 경로는 논리 평가 트랜지스터(440)의 드레인-소스 경로 각각과 기준 전압(478) 사이에 전기적으로 연결되어 있다.
일 실시예에서, 하이 전압 레벨 방향 신호(DIRF)는 타이밍 신호(T5)에서의 타이밍 펄스가 논리 평가 신호 라인(474)을 충전시킬 수 있도록 전방향 논리 회로(1604)에서의 방향 트랜지스터를 턴온시키며, 이는 전방향 방향으로 주소 신호(~A1, ~A2,..., ~A7)를 제공하기 위해 전방향 논리 회로(1604)에서의 논리 평가 트랜지스터(440)를 턴온시킨다. 로우 전압 레벨 방향 신호(DIRF)는 전방향 논리 회로(1604)를 디스에이블하기 위해 방향 트랜지스터를 턴오프시킨다. 하이 전압 레벨 방향 신호(DIRR)는 타이밍 신호(T5)에서의 타이밍 펄스가 논리 평가 신호 라인(474)을 충전시킬 수 있도록 역방향 논리 회로(1606)에서의 방향 트랜지스터를 턴온시키며, 이는 역방향 방향으로 주소 신호(~A1, ~A2,..., ~A7)를 제공하기 위해 역방향 논리 회로(1606)에서의 논리 평가 트랜지스터(440)를 턴온시킨다. 로우 전압 레벨 방향 신호(DIRR)는 역방향 논리 회로(1606)를 디스에이블시키기 위해 역방향 논리 회로(1606)에서의 방향 트랜지스터를 턴오프시킨다.
전방향 동작에서, 하나의 일련의 6개 펄스에서, 방향 회로(1608)는 전방향 방향으로 주소 신호(~A1, ~A2,..., ~A7)를 제공하기 위해 타이밍 신호(T4)에서의 타이밍 펄스와 일치하는 제어 신호(CSYNC)에서의 제어 펄스를 수신한다. 하이 전압 레벨 방향 신호(DIRF)는 전방향 논리 회로(1604)를 인에이블시키고, 로우 전압 레벨 방향 신호(DIRR)는 역방향 논리 회로(1606)를 디스에이블시킨다.
그 다음 일련의 6개 펄스에서, 제어 신호(CSYNC)에서의 제어 펄스는 타이밍 신호(T2)에서의 타이밍 펄스와 일치하여 제공된다. 타이밍 신호(T2)에서의 타이밍 펄스와 일치하는 제어 펄스는 시프트 레지스터(1602)를 기동시킨다. 시프트 레지스터(1602)는 주소 1 주소 신호(~A1, ~A2,..., ~A7)를 제공하는 전방향 논리 회로(1604)에 단일의 하이 전압 레벨 출력 신호(SO1)를 제공한다. 제어 신호(CSYNC)에서의 제어 펄스도 역시 전방향 방향으로 주소 신호(~A1, ~A2,..., ~A7)를 계속하여 제공하기 위해 타이밍 신호(T4)에서의 타이밍 펄스와 일치하여 제공된다.
각각의 후속하는 일련의 6개 펄스에서, 제어 신호(CSYNC)에서의 제어 펄스는 전방향 방향으로 주소 신호(~A1, ~A2,..., ~A7)를 계속하여 제공하기 위해 타이밍 신호(T4)에서의 타이밍 펄스와 일치하여 제공된다. 또한, 각각의 후속하는 일련의 6개 펄스에서, 시프트 레지스터(1602)는 하이 전압 레벨 신호를 하나의 시프트 레지스터 출력 신호(SO1-SO13)로부터 그 다음 시프트 레지스터 출력 신호(SO1-SO13)로 시프트한다. 전방향 논리 회로(1604)는 각각의 하이 레벨 출력 신호(SO1-SO13)를 수신하고 주소 신호(~A1, ~A2,..., ~A7)에서 주소 1부터 주소 13까지의 대응하는 주소를 제공한다. 시프트 레지스터 출력 신호(SO13)가 하이로 된 후에, 모든 시프트 레지스터 출력 신호(SO1-SO13)는 로우 전압 레벨로 설정되고, 모든 주소 신호(~A1, ~A2,..., ~A7)는 하이 전압 레벨로 설정된다.
역방향 동작에서, 하나의 일련의 6개 펄스에서, 방향 회로(1608)는 역방향 방향으로 주소 신호(~A1, ~A2,..., ~A7)를 제공하기 위해 타이밍 신호(T6)에서의 타이밍 펄스와 일치하는 제어 신호(CSYNC)에서의 제어 펄스를 수신한다. 로우 전압 레벨 방향 신호(DIRF)는 전방향 논리 회로(1604)를 디스에이블시키고, 하이 전압 레벨 방향 신호(DIRR)는 역방향 논리 회로(1606)를 인에이블시킨다.
그 다음 일련의 6개 펄스에서, 제어 신호(CSYNC)에서의 제어 펄스는 타이밍 신호(T2)에서의 타이밍 펄스와 일치하여 제공된다. 타이밍 신호(T2)에서의 타이밍 펄스와 일치하는 제어 펄스는 시프트 레지스터(1602)를 기동시킨다. 시프트 레지스터(1602)는 입력 신호(AI13)로서 역방향 논리 회로(1606)에 단일의 하이 전압 레벨 출력 신호(SO1)를 제공한다. 역방향 논리 회로(1606)는 주소 13 주소 신호(~A1, ~A2,..., ~A7)를 제공한다. 또한, 제어 신호(CSYNC)에서의 제어 펄스는 역방향 방향으로 주소 신호(~A1, ~A2,..., ~A7)를 계속하여 제공하기 위해 타이밍 신호(T6)에서의 타이밍 펄스와 일치하여 제공된다.
각각의 후속하는 일련의 6개 펄스에서, 제어 신호(CSYNC)에서의 제어 펄스는 역방향 방향으로 주소 신호(~A1, ~A2,..., ~A7)를 계속하여 제공하기 위해 타이밍 신호(T6)에서의 타이밍 펄스와 일치하여 제공된다. 또한, 각각의 후속하는 일련의 6개 펄스에서, 시프트 레지스터(1602)는 하이 전압 레벨 신호를 하나의 시프트 레지스터 출력 신호(SO1-SO13)로부터 그 다음 시프트 레지스터 출력 신호(SO1-SO13)로 시프트한다. 역방향 논리 회로(1606)는 각각의 하이 레벨 출력 신호(SO1-SO13)를 수신하고 주소 신호(~A1, ~A2,..., ~A7)에서 주소 13부터 주소 1까지의 대응하는 주소를 제공한다. 시프트 레지스터 출력 신호(SO1)가 하이로 된 후에, 모든 시프트 레지스터 출력 신호(SO1-SO13)는 로우 전압 레벨로 설정되고, 모든 주소 신호(~A1, ~A2,..., ~A7)는 하이 전압 레벨로 설정된다.
도 21은 프린트 헤드 다이(1700)의 일 실시예의 예시적인 레이아웃을 나타낸 도면이다. 프린트 헤드 다이(1700)는 동 도면에서 피드 슬롯(1704, 1706, 1708)으로서 도시되어 있는 3개의 잉크 유체 피드 소스를 따라 배치된 6개의 점화 그룹(1702a-1702f)을 포함한다. 점화 그룹(1702a, 1702d)은 잉크 피드 슬롯(1704)을 따라 배치되어 있고, 점화 그룹(1702b, 1702e)은 잉크 피드 슬롯(1706)을 따라 배치되어 있으며, 점화 그룹(1702c, 1702f)은 잉크 피드 슬롯(1708)을 따라 배치되어 있다. 잉크 피드 슬롯(1704, 1706, 1708)은 서로 병렬로 위치되어 있고, 각각의 잉크 피드 슬롯(1704, 1706, 1708)은 프린트 헤드 다이(1700)의 y-방향을 따라 배치되어 있는 길이부(length)를 포함한다. 일 실시예에서, 잉크 피드 슬롯(1704, 1706, 1708) 각각은 서로 다른 컬러 잉크를 점화 그룹(1702a-1702f) 내의 액적 발생기(60)에 공급한다. 이 실시예에서, 잉크 피드 슬롯(1704)은 황색 컬러 잉크를 공급하고, 잉크 피드 슬롯(1706)은 마젠타 컬러 잉크를 공급하며, 잉크 피드 슬롯(1708)은 시안 컬러 잉크를 공급한다. 다른 실시예들에서, 잉크 피드 슬롯(1704, 1706, 1708)은 동일한 또는 서로 다른 컬러의 임의의 적당한 컬러 잉크를 공급할 수 있다.
점화 그룹(1702a-1702f)은 D1 - D8로 나타내어진 8개의 데이터 라인 그룹으로 나누어진다. 각각의 데이터 라인 그룹(D1-D8)은 점화 그룹(1702a-1702f) 각각으로부터의 프리차지된 점화 셀(120)을 포함한다. 데이터 라인 그룹(D1-D8)에서의 프리차지된 점화 셀(120) 각각은 하나의 데이터 라인(208a-208h)에 전기적으로 연결되어 있다. 1710a-1710f로 나타내어진 데이터 라인 그룹(D1)은 데이터 라인(208a)에 전기적으로 연결된 프리차지된 점화 셀(120)을 포함한다. 1712a-1712f로 나타내어진 데이터 라인 그룹(D2)은 데이터 라인(208b)에 전기적으로 연결된 프리차지된 점화 셀(120)을 포함한다. 1714a-1714f로 나타내어진 데이터 라인 그룹(D3)은 데이터 라인(208c)에 전기적으로 연결된 프리차지된 점화 셀(120)을 포함한다. 1716a-1716f로 나타내어진 데이터 라인 그룹(D4)은 데이터 라인(208d)에 전기적으로 연결된 프리차지된 점화 셀(120)을 포함한다. 1718a-1718f로 나타내어진 데이터 라인 그룹(D5)은 데이터 라인(208e)에 전기적으로 연결된 프리차지된 점화 셀(120)을 포함한다. 1720a-1720f로 나타내어진 데이터 라인 그룹(D6)은 데이터 라인(208f)에 전기적으로 연결된 프리차지된 점화 셀(120)을 포함한다. 1722a-1722f로 나타내어진 데이터 라인 그룹(D7)은 데이터 라인(208g)에 전기적으로 연결된 프리차지된 점화 셀(120)을 포함하고, 1724a-1724f로 나타내어진 데이터 라인 그룹(D8)은 데이터 라인(208h)에 전기적으로 연결된 프리차지된 점화 셀(120)을 포함한다. 프린트 헤드 다이(1700)에서의 프리차지된 점화 셀(120) 각각은 하나의 데이터 라인(208a-208h)에만 전기적으로 연결되어 있다. 각각의 데이터 라인(208a-208h)은 대응하는 데이터 라인 그룹(D1-D8)의 프리차지된 점화 셀(120)에서의 데이터 트랜지스터(136)의 게이트 전부에 전기적으로 연결되어 있다.
점화 그룹 1(FG1)(1702a)은 잉크 피드 슬롯(1704)의 길이부의 하나의 절반을 따라 배치되어 있다. 잉크 피드 슬롯(1704)은 프린트 헤드 다이(1700)의 y-방향을 따라 배치되어 있는 대향하는 측면(1704a, 1704b)을 포함한다. 프린트 헤드 다이(1700)에서의 프리차지된 점화 셀(120)은 액적 발생기(60)의 일부인 점화 저항기(52)를 포함한다. FG1(1702a)에서의 액적 발생기(60)는 잉크 피드 슬롯(1704)의 대향하는 측면(1704a, 1704b) 각각을 따라 배치되어 있다. FG1(1702a)에서의 액적 발생기(60)는 잉크 피드 슬롯(1704)으로부터 잉크를 받기 위해 잉크 피드 슬롯(1704)에 유체 연결되어 있다.
1710a, 1714a, 1718a 및 1722a로 나타내어진 데이터 라인 그룹(D1, D3, D5, D7)에서의 액적 발생기(60)는 잉크 피드 슬롯(1704)의 하나의 측면(1704a)을 따라 배치되어 있고, 1712a, 1716a, 1720a 및 1724a로 나타내어진 데이터 라인 그룹(D2, D4, D6, D8)에서의 액적 발생기(60)는 잉크 피드 슬롯(1704)의 대향하는 측면(1704b)을 따라 배치되어 있다. 1710a, 1714a, 1718a 및 1722a로 나타내어진 데이터 라인 그룹(D1, D3, D5, D7)에서의 액적 발생기(60)는 프린트 헤드 다이(1700)의 하나의 측면(1700a)과 잉크 피드 슬롯(1704) 사이에 배치되어 있고, 1712a, 1716a, 1720a 및 1724a로 나타내어진 데이터 라인 그룹(D2, D4, D6, D8)에서의 액적 발생기(60)는 프린트 헤드 다이(1700)의 내부 통과 채널을 따라 잉크 피드 슬롯(1704)과 잉크 피드 슬롯(1706) 사이에 배치되어 있다. 일 실시예에서, 1710a, 1714a, 1718a 및 1722a로 나타내어진 데이터 라인 그룹(D1, D3, D5, D7)에서의 액적 발생기(60)는 잉크 피드 슬롯(1704)의 하나의 측면(1704a)의 길이부를 따라 배치되어 있고, 1712a, 1716a, 1720a 및 1724a로 나타내어진 데이터 라인 그룹(D2, D4, D6, D8)에 대한 액적 발생기(60)는 잉크 피드 슬롯(1704)의 대향하는 측면(1704b)을 따라 배치되어 있다. 1710a에서의 데이터 라인 그룹(D1)에서의 액적 발생기(60)는 1712a에서의 데이터 라인 그룹(D2)에서의 액적 발생기(60)와 대향하고 있다. 1714a에서의 데이터 라인 그룹(D3)에서의 액적 발생기(60)는 1716a에서의 데이터 라인 그룹(D4)에서의 액적 발생기(60)와 대향하고 있다. 1718a에서의 데이터 라인 그룹(D5)에서의 액적 발생기(60)는 1720a에서의 데이터 라인 그룹(D6)에서의 액적 발생기(60)와 대향하고 있고, 1722a에서의 데이터 라인 그룹(D7)에서의 액적 발생기(60)는 1724a에서의 데이터 라인 그룹(D8)에서의 액적 발생기(60)와 대향하고 있다.
점화 그룹 4(FG4)(1702d)는 잉크 피드 슬롯(1704)의 길이부의 다른 하나의 절반을 따라 배치되어 있다. FG4(1702d)에서의 액적 발생기(60)는 잉크 피드 슬롯(1704)의 대향하는 측면(1704a, 1704b)을 따라 배치되어 있고 잉크 피드 슬롯(1704)으로부터 잉크를 받기 위해 잉크 피드 슬롯(1704)에 유체 연결되어 있다. 1710d, 1714d, 1718d 및 1722d로 나타내어진 데이터 라인 그룹(D1, D3, D5, D7)에서의 액적 발생기(60)는 잉크 피드 슬롯(1704)의 하나의 측면(1704a)을 따라 배치되어 있고, 1712d, 1716d, 1720d 및 1724d로 나타내어진 데이터 라인 그룹(D2, D4, D6, D8)에서의 액적 발생기(60)는 잉크 피드 슬롯(1704)의 대향하는 측면(1704b)를 따라 배치되어 있다. 1710d, 1714d, 1718d 및 1722d로 나타내어진 데이터 라인 그룹(D1, D3, D5, D7)에서의 액적 발생기(60)는 프린트 헤드 다이(1700)의 하나의 측면(1700a)과 잉크 피드 슬롯(1704) 사이에 배치되어 있고, 1712d, 1716d, 1720d 및 1724d로 나타내어진 데이터 라인 그룹(D2, D4, D6, D8)에서의 액적 발생기(60)는 프린트 헤드 다이(1700)의 내부 통과 채널을 따라 잉크 피드 슬롯(1704)과 잉크 피드 슬롯(1706) 사이에 배치되어 있다. 일 실시예에서, 1710d, 1714d, 1718d 및 1722d로 나타내어진 데이터 라인 그룹(D1, D3, D5, D7)에서의 액적 발생기(60)는 잉크 피드 슬롯(1704)의 하나의 측면(1704a)의 길이부를 따라 배치되어 있고, 1712d, 1716d, 1720d 및 1724d로 나타내어진 데이터 라인 그룹(D2, D4, D6, D8)에서의 액적 발생기(60)는 잉크 피드 슬롯(1704)의 대향하는 측면(1704b)를 따라 배치되어 있다. 1710d로 나타낸 데이터 라인 그룹(D1)에서의 액적 발생기(60)는 1712d로 나타낸 데이터 라인 그룹(D2)에서의 액적 발생기(60)와 대향하고 있다. 1714d로 나타낸 데이터 라인 그룹(D3)에서의 액적 발생기(60)는 1716d로 나타낸 데이터 라인 그룹(D4)에서의 액적 발생기(60)와 대향하고 있다. 1718d로 나타낸 데이터 라인 그룹(D5)에서의 액적 발생기(60)는 1720d로 나타낸 데이터 라인 그룹(D6)에서의 액적 발생기(60)와 대향하고 있고, 1722d로 나타낸 데이터 라인 그룹(D7)에서의 액적 발생기(60)는 1724d로 나타낸 데이터 라인 그룹(D8)에서의 액적 발생기(60)와 대향하고 있다.
점화 그룹 2(FG2)(1702b)은 잉크 피드 슬롯(1706)의 길이부의 하나의 절반을 따라 배치되어 있다. 잉크 피드 슬롯(1706)은 프린트 헤드 다이(1700)의 y-방향을 따라 배치되어 있는 대향하는 측면(1706a, 1706b)을 포함한다. FG2(1702b)에서의 액적 발생기(60)는 잉크 피드 슬롯(1706)의 대향하는 측면(1706a, 1706b) 각각을 따라 배치되어 있다. FG2(1702b)에서의 액적 발생기(60)는 잉크 피드 슬롯(1706)으로부터 잉크를 받기 위해 잉크 피드 슬롯(1706)에 유체 연결되어 있다.
1710b, 1714b, 1718b 및 1722b로 나타내어진 데이터 라인 그룹(D1, D3, D5, D7)에서의 액적 발생기(60)는 잉크 피드 슬롯(1706)의 하나의 측면(1706b)을 따라 배치되어 있고, 1712b, 1716b, 1720b 및 1724b로 나타내어진 데이터 라인 그룹(D2, D4, D6, D8)에서의 액적 발생기(60)는 잉크 피드 슬롯(1706)의 대향하는 측면(1706a)을 따라 배치되어 있다. 1710b, 1714b, 1718b 및 1722b로 나타내어진 데이터 라인 그룹(D1, D3, D5, D7)에서의 액적 발생기(60)는 내부 채널을 따라 잉크 피드 슬롯(1706) 잉크 피드 슬롯(1708) 사이에 배치되어 있고, 1712b, 1716b, 1720b 및 1724b로 나타내어진 데이터 라인 그룹(D2, D4, D6, D8)에서의 액적 발생기(60)는 내부 채널을 따라 잉크 피드 슬롯(1704)과 잉크 피드 슬롯(1706) 사이에 배치되어 있다. 일 실시예에서, 1710b, 1714b, 1718b 및 1722b로 나타내어진 데이터 라인 그룹(D1, D3, D5, D7)에서의 액적 발생기(60)는 잉크 피드 슬롯(1706)의 하나의 측면(1706b)의 길이부를 따라 배치되어 있고, 1712b, 1716b, 1720b 및 1724b로 나타내어진 데이터 라인 그룹(D2, D4, D6, D8)에 대한 액적 발생기(60)는 잉크 피드 슬롯(1706)의 대향하는 측면(1706a)을 따라 배치되어 있다. 1710b에서의 데이터 라인 그룹(D1)에서의 액적 발생기(60)는 1712b에서의 데이터 라인 그룹(D2)에서의 액적 발생기(60)와 대향하고 있다. 1714b에서의 데이터 라인 그룹(D3)에서의 액적 발생기(60)는 1716b에서의 데이터 라인 그룹(D4)에서의 액적 발생기(60)와 대향하고 있다. 1718b에서의 데이터 라인 그룹(D5)에서의 액적 발생기(60)는 1720b에서의 데이터 라인 그룹(D6)에서의 액적 발생기(60)와 대향하고 있고, 1722b에서의 데이터 라인 그룹(D7)에서의 액적 발생기(60)는 1724b에서의 데이터 라인 그룹(D8)에서의 액적 발생기(60)와 대향하고 있다.
점화 그룹 5(FG5)(1702e)는 잉크 피드 슬롯(1706)의 길이부의 다른 하나의 절반을 따라 배치되어 있다. FG5(1702e)에서의 액적 발생기(60)는 잉크 피드 슬롯(1706)의 대향하는 측면(1706a, 1706b)을 따라 배치되어 있고 잉크 피드 슬롯(1706)으로부터 잉크를 받기 위해 잉크 피드 슬롯(1706)에 유체 연결되어 있다. 1710e, 1714e, 1718e 및 1722e로 나타내어진 데이터 라인 그룹(D1, D3, D5, D7)에서의 액적 발생기(60)는 잉크 피드 슬롯(1706)의 하나의 측면(1706b)을 따라 배치되어 있고, 1712e, 1716e, 1720e 및 1724e로 나타내어진 데이터 라인 그룹(D2, D4, D6, D8)에서의 액적 발생기(60)는 잉크 피드 슬롯(1706)의 대향하는 측면(1706a)을 따라 배치되어 있다. 1710e, 1714e, 1718e 및 1722e로 나타내어진 데이터 라인 그룹(D1, D3, D5, D7)에서의 액적 발생기(60)는 내부 채널을 따라 잉크 피드 슬롯(1706)과 잉크 피드 슬롯(1708) 사이에 배치되어 있고, 1712e, 1716e, 1720e 및 1724e로 나타내어진 데이터 라인 그룹(D2, D4, D6, D8)에서의 액적 발생기(60)는 프린트 헤드 다이(1700)의 내부 채널을 따라 잉크 피드 슬롯(1704)과 잉크 피드 슬롯(1706) 사이에 배치되어 있다. 일 실시예에서, 1710e, 1714e, 1718e 및 1722e로 나타내어진 데이터 라인 그룹(D1, D3, D5, D7)에서의 액적 발생기(60)는 잉크 피드 슬롯(1706)의 하나의 측면(1706b)의 길이부를 따라 배치되어 있고, 1712e, 1716e, 1720e 및 1724e로 나타내어진 데이터 라인 그룹(D2, D4, D6, D8)에서의 액적 발생기(60)는 잉크 피드 슬롯(1706)의 대향하는 측면(1706a)을 따라 배치되어 있다. 1710e로 나타낸 데이터 라인 그룹(D1)에서의 액적 발생기(60)는 1712e로 나타낸 데이터 라인 그룹(D2)에서의 액적 발생기(60)와 대향하고 있다. 1714e로 나타낸 데이터 라인 그룹(D3)에서의 액적 발생기(60)는 1716e로 나타낸 데이터 라인 그룹(D4)에서의 액적 발생기(60)와 대향하고 있다. 1718e로 나타낸 데이터 라인 그룹(D5)에서의 액적 발생기(60)는 1720e로 나타낸 데이터 라인 그룹(D6)에서의 액적 발생기(60)와 대향하고 있고, 1722e로 나타낸 데이터 라인 그룹(D7)에서의 액적 발생기(60)는 1724e로 나타낸 데이터 라인 그룹(D8)에서의 액적 발생기(60)와 대향하고 있다.
점화 그룹 3(FG3)(1702c)은 잉크 피드 슬롯(1708)의 길이부의 하나의 절반을 따라 배치되어 있다. 잉크 피드 슬롯(1708)은 프린트 헤드 다이(1700)의 y-방향을 따라 배치되어 있는 대향하는 측면(1708a, 1708b)을 포함한다. FG3(1702c)에서의 액적 발생기(60)는 잉크 피드 슬롯(1708)의 대향하는 측면(1708a, 1708b) 각각을 따라 배치되어 있다. FG3(1702c)에서의 액적 발생기(60)는 잉크 피드 슬롯(1708)으로부터 잉크를 받기 위해 잉크 피드 슬롯(1708)에 유체 연결되어 있다.
1710c, 1714c, 1718c 및 1722c로 나타내어진 데이터 라인 그룹(D1, D3, D5, D7)에서의 액적 발생기(60)는 잉크 피드 슬롯(1708)의 하나의 측면(1708a)을 따라 배치되어 있고, 1712c, 1716c, 1720c 및 1724c로 나타내어진 데이터 라인 그룹(D2, D4, D6, D8)에서의 액적 발생기(60)는 잉크 피드 슬롯(1708)의 대향하는 측면(1708b)을 따라 배치되어 있다. 1710c, 1714c, 1718c 및 1722c로 나타내어진 데이터 라인 그룹(D1, D3, D5, D7)에서의 액적 발생기(60)는 내부 채널을 따라 잉크 피드 슬롯(1706)과 잉크 피드 슬롯(1708) 사이에 배치되어 있고, 1712c, 1716c, 1720c 및 1724c로 나타내어진 데이터 라인 그룹(D2, D4, D6, D8)에서의 액적 발생기(60)는 프린트 헤드 다이(1700)의 하나의 측면(1700b)과 잉크 피드 슬롯(1708) 사이에 배치되어 있다. 일 실시예에서, 1710c, 1714c, 1718c 및 1722c로 나타내어진 데이터 라인 그룹(D1, D3, D5, D7)에서의 액적 발생기(60)는 잉크 피드 슬롯(1708)의 하나의 측면(1708a)의 길이부를 따라 배치되어 있고, 1712c, 1716c, 1720c 및 1724c로 나타내어진 데이터 라인 그룹(D2, D4, D6, D8)에 대한 액적 발생기(60)는 잉크 피드 슬롯(1708)의 대향하는 측면(1708b)을 따라 배치되어 있다. 1710c에서의 데이터 라인 그룹(D1)에서의 액적 발생기(60)는 1712c에서의 데이터 라인 그룹(D2)에서의 액적 발생기(60)와 대향하고 있다. 1714c에서의 데이터 라인 그룹(D3)에서의 액적 발생기(60)는 1716c에서의 데이터 라인 그룹(D4)에서의 액적 발생기(60)와 대향하고 있다. 1718c에서의 데이터 라인 그룹(D5)에서의 액적 발생기(60)는 1720c에서의 데이터 라인 그룹(D6)에서의 액적 발생기(60)와 대향하고 있고, 1722c에서의 데이터 라인 그룹(D7)에서의 액적 발생기(60)는 1724c에서의 데이터 라인 그룹(D8)에서의 액적 발생기(60)와 대향하고 있다.
점화 그룹 6(FG6)(1702f)는 잉크 피드 슬롯(1708)의 길이부의 다른 하나의 절반을 따라 배치되어 있다. FG6(1702f)에서의 액적 발생기(60)는 잉크 피드 슬롯(1708)의 대향하는 측면(1708a, 1708b)을 따라 배치되어 있고 잉크 피드 슬롯(1708)으로부터 잉크를 받기 위해 잉크 피드 슬롯(1708)에 유체 연결되어 있다. 1710f, 1714f, 1718f 및 1722f로 나타내어진 데이터 라인 그룹(D1, D3, D5, D7)에서의 액적 발생기(60)는 잉크 피드 슬롯(1708)의 하나의 측면(1708a)을 따라 배치되어 있고, 1712f, 1716f, 1720f 및 1724f로 나타내어진 데이터 라인 그룹(D2, D4, D6, D8)에서의 액적 발생기(60)는 잉크 피드 슬롯(1708)의 대향하는 측면(1708b)을 따라 배치되어 있다. 1710f, 1714f, 1718f 및 1722f로 나타내어진 데이터 라인 그룹(D1, D3, D5, D7)에서의 액적 발생기(60)는 내부 채널을 따라 잉크 피드 슬롯(1706)과 잉크 피드 슬롯(1708) 사이에 배치되어 있고, 1712f, 1716f, 1720f 및 1724f로 나타내어진 데이터 라인 그룹(D2, D4, D6, D8)에서의 액적 발생기(60)는 프린트 헤드 다이(1700)의 하나의 측면(1700b)과 잉크 피드 슬롯(1708) 사이에 배치되어 있다. 일 실시예에서, 1710f, 1714f, 1718f 및 1722f로 나타내어진 데이터 라인 그룹(D1, D3, D5, D7)에서의 액적 발생기(60)는 잉크 피드 슬롯(1708)의 하나의 측면(1708a)의 길이부를 따라 배치되어 있고, 1712f, 1716f, 1720f 및 1724f로 나타내어진 데이터 라인 그룹(D2, D4, D6, D8)에 대한 액적 발생기(60)는 잉크 피드 슬롯(1708)의 대향하는 측면(1708b)을 따라 배치되어 있다. 1710f로 나타낸 데이터 라인 그룹(D1)에서의 액적 발생기(60)는 1712f로 나타낸 데이터 라인 그룹(D2)에서의 액적 발생기(60)와 대향하고 있다. 1714f로 나타낸 데이터 라인 그룹(D3)에서의 액적 발생기(60)는 1716f로 나타낸 데이터 라인 그룹(D4)에서의 액적 발생기(60)와 대향하고 있다. 1718f로 나타낸 데이터 라인 그룹(D5)에서의 액적 발생기(60)는 1720f로 나타낸 데이터 라인 그룹(D6)에서의 액적 발생기(60)와 대향하고 있고, 1722f로 나타낸 데이터 라인 그룹(D7)에서의 액적 발생기(60)는 1724f로 나타낸 데이터 라인 그룹(D8)에서의 액적 발생기(60)와 대향하고 있다.
잉크 피드 슬롯(1704)과 프린트 헤드 다이(1700)의 하나의 측면(1700a) 사이의 액적 발생기(60)는 1710a 및 1710d에서의 데이터 라인 그룹(D1), 1714a 및 1714d에서의 데이터 라인 그룹(D3), 1718a 및 1718d에서의 데이터 라인 그룹(D5), 및 1722a 및 1722d에서의 데이터 라인 그룹(D7) 내에 있다. 잉크 피드 슬롯(1708)과 프린트 헤드 다이(1700)의 다른 하나의 측면(1700b) 사이의 액적 발생기(60)는 1712c 및 1712f에서의 데이터 라인 그룹(D2), 1716c 및 1716f에서의 데이터 라인 그룹(D4), 1720c 및 1720f에서의 데이터 라인 그룹(D6), 및 1724c 및 1724f에서의 데이터 라인 그룹(D8) 내에 있다. 따라서, 8개의 데이터 라인(208a-208h) 모두를 배치하는 것과 달리, 4개의 데이터 라인(208a, 208c, 208e, 208g)은 잉크 피드 슬롯(1704)과 프린트 헤드 다이(1700)의 하나의 측면(1700a) 사이에 배치되어 있다.
게다가, 잉크 피드 슬롯(1704, 1706) 사이의 액적 발생기(60)는 1712a, 1712b, 1712d 및 1712e에서의 데이터 라인 그룹(D2), 1716a, 1716b, 1716d 및 1716e에서의 데이터 라인 그룹(D4), 1720a, 1720b, 1720d 및 1720e에서의 데이터 라인 그룹(D6) 및 1724a, 1724b, 1724d 및 1724e에서의 데이터 라인 그룹(D6) 내에 있다. 또한, 잉크 피드 슬롯(1706, 1708) 사이의 액적 발생기(60)는 1710b, 1710c, 1710e 및 1710f에서의 데이터 라인 그룹(D1), 1714b, 1714c, 1714e 및 1714f에서의 데이터 라인 그룹(D3), 1718b, 1718c, 1718e 및 1718f에서의 데이터 라인 그룹(D5), 및 1722b, 1722c, 1722e 및 1722f에서의 데이터 라인 그룹(D7) 내에 있다. 따라서, 8개의 데이터 라인(208a-208h) 전부를 잉크 피드 슬롯(1704, 1706) 사이에 또한 잉크 피드 슬롯(1706, 1708) 사이에 배치하는 것과는 달리, 4개의 데이터 라인(208b, 208d, 208f, 208h)은 잉크 피드 슬롯(1704, 1706) 사이에 배치되어 있고, 4개의 데이터 라인(208a, 208c, 208e, 208g)은 잉크 피드 슬롯(1706, 1708) 사이에 배치되어 있다. 8개의 데이터 라인(208a-208h) 대신에 4개의 데이터 라인을 배치함으로써 프린트 헤드 다이(1700)의 크기가 감소된다.
일 실시예에서, 프린트 헤드 다이(1700)는 600개의 액적 발생기(60)를 포함한다. 6개의 점화 그룹(1702a-1702f) 각각은 100개의 액적 발생기(60)를 포함한다. 점화 그룹(1702a-1702f) 각각 내의 6개의 데이터 라인 그룹은 13개의 액적 발생기(60)를 포함하며, 점화 그룹(1702a-1702f) 각각 내의 데이터 라인 그룹 중 2개는 11개의 액적 발생기(60)를 포함한다. 다른 실시예들에서, 프린트 헤드 다이(1700)는 400개의 액적 발생기(60) 또는 600개 이상의 액적 발생기(60) 등의 임의의 적당한 수의 액적 발생기(60)를 포함할 수 있다. 게다가, 프린트 헤드 다이(1700)는 임의의 적당한 수의 점화 그룹, 데이터 라인 그룹, 및 각각의 점화 그룹 및 데이터 라인 그룹 내의 액적 발생기(60)를 포함할 수 있다. 게다가, 프린트 헤드 다이는 더 적은 또는 더 많은 수의 유체 피드 소스를 포함할 수 있다.
도 22는 프린트 헤드 다이(1700)의 일 실시예의 예시적인 레이아웃의 다른 태양을 나타낸 도면이다. 프린트 헤드 다이(1700)는 데이터 라인(208a-208h), 점화 라인(214a-214f), 잉크 피드 소스, 예를 들어 잉크 피드 슬롯(1704, 1706, 1708), 및 6개의 점화 그룹(1702a-1702f)을 포함한다. 게다가, 프린트 헤드 다이(1700)는 주소 발생기(1800a, 1800b) 및 2 세트의 주소 라인(1806a-1806g, 1808a-1808g)을 포함한다. 주소 발생기(1800a)는 주소 라인(1806a-1806g)에 전기적으로 연결되어 있고, 주소 발생기(1800b)는 주소 라인(1808a-1808g)에 전기적으로 연결되어 있다. 주소 라인(1806a-1806g)은 점화 그룹(1702a-1702c) 내의 행 서브그룹에서의 프리차지된 점화 셀(120)에 전기적으로 연결되어 있고, 주소 라인(1808a-1808g)은 점화 그룹(1702d-1702f) 내의 행 서브그룹에서의 프리차지된 점화 셀(120)에 전기적으로 연결되어 있다. 주소 라인(1806a-1806g 및 1808a-1808g)은 각각 주소 라인(206a-206g)에 대해 상기한 바와 같이 행 서브그룹에서의 프리차지된 점화 셀(120)에 전기적으로 연결되어 있다.
주소 발생기(1800a, 1800b)는 도 13에 나타낸 주소 발생기(1000, 1002)와 유사하다. 따라서, 주소 발생기(1800a, 1800b)의 적당한 실시예는 도 9 내지 도 12에 나타낸 바와 같이 구현될 수 있다.
주소 발생기(1800a, 1800b)는 주소 라인(1806a-1806g 및 1808a-1808g)을 통해 주소 신호(~A1, ~A2,..., ~A7 및 ~B1, ~B2,..., ~B7)를 점화 그룹(1702a-1702f)에 공급한다. 주소 발생기(1800a)는 주소 라인(1806a-1806g)을 통해 주소 신호(~A1, ~A2,..., ~A7)를 점화 그룹(1702a-1702c)에 제공한다. 주소 발생기(1800b)는 주소 라인(1808a-1808g)을 통해 주소 신호(~B1, ~B2,..., ~B7)를 점화 그룹(1702d-1702f)에 공급한다. 선택 신호(SEL1, SEL2, SEL3)가 선택 라인(212a-212c)을 통해 제공될 때 주소 신호(~A1, ~A2,..., ~A7)는 주소 발생기(1800a)에 의해 점화 그룹(1702a-1702c)에 공급된다. 선택 신호(SEL4, SEL5, SEL6)가 선택 라인(212d-212f)을 통해 제공될 때 주소 신호(~B1, ~B2,..., ~B7)는 주소 발생기(1800b)에 의해 점화 그룹(1702d-1702f)에 공급된다. 점화 그룹(1702a-1702f)을 통한 한 사이클 동안에, 주소 발생기(1800a)는 주소 신호(~A1, ~A2,..., ~A7)를 절반의 점화 그룹(1702a-1702c)에 공급하고, 주소 발생기(1800b)는 주소 신호(~B1, ~B2,..., ~B7)를 나머지 절반의 점화 그룹(1702d-1702f)에 공급한다. 일 실시예에서, 주소 발생기(1800a, 1800b)는 점화 그룹(1702a-1702f)을 통한 한 사이클 동안에 주소 라인(1806a-1806g 및 1808a-1808g)을 통해 동일한 주소를 제공하기 위해 동기화되어 있다. 점화 그룹(1702a-1702f)을 통한 각각의 사이클 이후에, 주소 발생기(1800a, 1800b)는 13개 행 서브그룹의 시퀀스에서 그 다음 순차적인 행 서브그룹을 어드레싱하기 위해 주소 신호(~A1, ~A2,..., ~A7 및 ~B1, ~B2,..., ~B7)를 변경한다.
주소 발생기(1800a, 1800b)는 프린트 헤드 다이(1700)의 대향하는 코너에 위치하고 있다. 주소 발생기(1800a)는 프린트 헤드 다이 측면(1700b, 1700c)과 접해 있는 코너에 위치하고 있다. 주소 발생기(1800b)는 프린트 헤드 다이 측면(1700a, 1700d)과 접해 있는 코너에 위치하고 있다.
7개의 주소 라인(1806a-1806g)은 잉크 피드 슬롯(1708)과 프린트 헤드 다이 측면(1700b) 사이와, 프린트 헤드 다이 측면(1700c)을 따라 잉크 피드 슬롯(1704)과 프린트 헤드 다이 측면(1700a) 사이로 뻗어 있다. 게다가, 주소 라인(1806a-1806g)은 잉크 피드 슬롯(1704, 1706) 사이 및 잉크 피드 슬롯(1706, 1708) 사이에 뻗어 있다. 주소 라인(1806a-1806g)은 점화 그룹(1702a-1702c)에서의 프리차지된 점화 셀(120)과 전기적으로 연결되도록 잉크 피드 슬롯(1704, 1706, 1708)의 길이부의 하나의 절반을 따라 뻗어 있다. 주소 발생기(1800a, 1800b)의 레이아웃은 변할 수 있으며, 프리차지된 점화 셀(120)로의 신호 경로의 길이를 감소시킴으로서 동작의 주파수를 증가시키는 데 이용될 수 있다.
7개의 주소 라인(1808a-1808g)은 잉크 피드 슬롯(1704)과 프린트 헤드 다이 측면(1700a) 사이와, 프린트 헤드 측면(1700d)을 따라 잉크 피드 슬롯(1708)과 프린트 헤드 다이 측면(170b) 사이로 뻗어 있다. 게다가, 주소 라인(1808a-1808g)은 잉크 피드 슬롯(1704, 1706) 사이 및 잉크 피드 슬롯(1706, 1708) 사이에 뻗어 있다. 주소 라인(1808a-1808g)은 점화 그룹(1702d-1702f)에서의 프리차지된 점화 셀(120)과 전기적으로 연결되도록 잉크 피드 슬롯(1704, 1706, 1708)의 길이부의 다른 하나의 절반을 따라 뻗어 있다.
데이터 라인(208a, 208c, 208e, 208g)은 프린트 헤드 다이 측면(1700a)과 잉크 피드 슬롯(1704) 사이와 잉크 피드 슬롯(1706, 1708) 사이에 뻗어 있다. 프린트 헤드 다이 측면(1700a)과 잉크 피드 슬롯(1704) 사이에 뻗어 있는 데이터 라인(208a, 208c, 208e, 208g) 각각은 2개의 점화 그룹(1702a, 1702d)에서의 프리차지된 점화 셀(120)에 전기적으로 연결되어 있다. 잉크 피드 슬롯(1706, 1708) 사이에 뻗어 있는 데이터 라인(208a, 208c, 208e, 208g) 각각은 4개의 점화 그룹(1702b, 1702c, 1702e, 1702f)에서의 프리차지된 점화 셀(120)에 전기적으로 연결되어 있다. 데이터 라인(208a)은 데이터 신호(~D1)를 제공하기 위해 1710에서의 데이터 라인 그룹(D1)에서의 프리차지된 점화 셀(120)에 전기적으로 연결되어 있다. 데이터 라인(208c)은 데이터 신호(~D3)를 제공하기 위해 1714에서의 데이터 라인 그룹(D3)에서의 프리차지된 점화 셀(120)에 전기적으로 연결되어 있다. 데이터 라인(208e)은 데이터 신호(~D5)를 제공하기 위해 1718에서의 데이터 라인 그룹(D5)에서의 프리차지된 점화 셀(120)에 전기적으로 연결되어 있고, 데이터 라인(208g)은 데이터 신호(~D7)를 제공하기 위해 1722에서의 데이터 라인 그룹(D7)에서의 프리차지된 점화 셀(120)에 전기적으로 연결되어 있다. 데이터 라인(208a, 208c, 208e, 208g)은 데이터 신호(~D1, ~D3, ~D5, ~D7)를 수신하고 점화 그룹(1702a-1702f) 각각에서의 프리차지된 점화 셀(120)에 데이터 신호(~D1, ~D3, ~D5, ~D7)를 제공한다. 일 실시예에서, 데이터 라인(208a, 208c, 208e, 208g)은 잉크 피드 슬롯(1704, 1706, 1708)의 전체 길이부에 걸쳐 뻗어 있지 않다. 그 대신에, 데이터 라인(208a, 208c, 208e, 208g) 각각은 점화 그룹(1702a-1702f)에서 데이터 라인 그룹에 가장 가까운 프린트 헤드 다이(1700)의 측면을 따라 위치한 접합 패드로부터 그의 각자의 데이터 라인 그룹으로 뻗어 있다. 데이터 라인(208a, 208c)은 프린트 헤드 다이(1700)의 측면(1700c)을 따라 접합 패드에 전기적으로 연결되어 있고, 데이터 라인(208e, 208f)은 프린트 헤드 다이(1700)의 측면(1700d)을 따라 접합 패드에 전기적으로 연결되어 있다.
데이터 라인(208b, 208d, 208f, 208h)은 잉크 피드 슬롯(1704, 1706) 사이와 잉크 피드 슬롯(1708)과 프린트 헤드 다이 측면(1700b) 사이에 뻗어 있다. 잉크 피드 슬롯(1704, 1706) 사이에 뻗어 있는 데이터 라인(208b, 208d, 208f, 208h) 각각은 4개의 점화 그룹(1702a, 1702b, 1702d, 1702e)에서의 프리차지된 점화 셀(120)에 전기적으로 연결되어 있다. 잉크 피드 슬롯(1708)과 프린트 헤드 다이 측면(1700b) 사이에 뻗어 있는 데이터 라인(208b, 208d, 208f, 208h) 각각은 2개의 점화 그룹(1702c, 1702f)에서의 프리차지된 점화 셀(120)에 전기적으로 연결되어 있다. 데이터 라인(208b)은 데이터 신호(~D2)를 제공하기 위해 1712에 나타낸 데이터 라인 그룹(D2)에서의 프리차지된 점화 셀(120)에 전기적으로 연결되어 있다. 데이터 라인(208d)은 데이터 신호(~D4)를 제공하기 위해 1716에 나타낸 데이터 라인 그룹(D4)에서의 프리차지된 점화 셀(120)에 전기적으로 연결되어 있다. 데이터 라인(208f)은 데이터 신호(~D6)를 제공하기 위해 1720에 나타낸 데이터 라인 그룹(D6)에서의 프리차지된 점화 셀(120)에 전기적으로 연결되어 있고, 데이터 라인(208h)은 데이터 신호(~D8)를 제공하기 위해 1724에 나타낸 데이터 라인 그룹(D8)에서의 프리차지된 점화 셀(120)에 전기적으로 연결되어 있다. 데이터 라인(208b, 208d, 208f, 208h)은 데이터 신호(~D2, ~D4, ~D6, ~D8)를 수신하고 이 데이터 신호(~D2, ~D4, ~D6, ~D8)를 점화 그룹(1702a-1702f) 각각에서의 프리차지된 점화 셀(120)에 제공한다. 일 실시예에서, 데이터 라인(208b, 208d, 208f, 208h)은 잉크 피드 슬롯(1704, 1706, 1708)의 전체 길이에 걸쳐 뻗어 있지 않다. 그 대신에, 데이터 라인(208b, 208d, 208f, 208h) 각각은 점화 그룹(1702a-1702f)에서 데이터 라인 그룹에 가장 가까운 프린트 헤드 다이(1700)의 측면을 따라 위치한 접합 패드로부터 그의 각자의 데이터 라인 그룹으로 뻗어 있다. 데이터 라인(208b, 208d)은 프린트 헤드 다이(1700)의 측면(1700c)을 따라 접합 패드에 전기적으로 연결되어 있으며, 데이터 라인(208f, 208h)은 프린트 헤드 다이(1700)의 측면(1700d)을 따라 접합 패드에 전기적으로 연결되어 있다.
전도성 점화 라인(214a-214f)은 점화 그룹(1702a-1702f)에 각각 에너지 신호(FIRE1, FIRE2,..., FIRE6)를 공급하기 위해 잉크 피드 슬롯(1704, 1706, 1708)을 따라 위치되어 있다. 점화 라인(214a-214f)은 잉크를 가열하여 액적 발생기(60)로부터 분사시키기 위해 프리차지된 점화 셀(120)을 도통시킬 시에 점화 저항기(52)에 에너지를 공급한다. 점화 그룹(1702a-1702f)에서의 각각의 액적 발생기(60)로부터 잉크를 균일하게 분사시키기 위해, 대응하는 점화 라인(214a-214f)은 점화 그룹(1702a-1702f)에서의 각각의 점화 저항기(52)에 에너지를 균일하게 공급하도록 구성되어 있다.
에너지 변동은 점화 그룹(1702a-1702f) 중 하나에서의 임의의 2개의 점화 저항기(52)를 통해 소모되는 전력의 최대 퍼센트 차이이다. 최대 전력량은 단지 하나의 점화 저항기에만 전원이 공급될 때 에너지 신호(FIRE1, FIRE2,..., FIRE6)를 수신하는 접합 패드에 가장 가까운 점화 저항기(52)인, 점화 그룹(1702a-1702f)의 제1 점화 저항기(52)에서 발견된다. 최저 전력량은 행 서브그룹 내의 모든 점화 저항기(52)에 전원이 공급될 때 점화 그룹(1702a-1702f)의 마지막 점화 저항기(52)에서 발견된다. 에너지 변동에의 레이아웃 기여 요인으로는 점화 라인 폭, 접지 라인 폭, 금속 두께 및 점화 라인(214a-214f)의 길이가 있다. 접지 라인 레이아웃 및 크기의 일 실시예는 본 출원과 동일자로 출원되고 본 출원의 양수인에게 양도된 동시 계류 중인 발명의 명칭이 "유체 분사 장치(Fluid Ejection Device)"인 미국 특허 출원 제11/849,748호에 도시되고 기술되어 있으며, 이는 여기에 인용함으로써 그 전체 내용이 본 명세서에 포함된다. 10 내지 15 퍼센트의 에너지 변동이 선호되며, 최대 20 퍼센트의 에너지 변동이 적합한 에너지 변동인 것으로 밝혀졌다.
점화 그룹(1702a-1702f) 및 점화 라인(214a-214f)은 적당한 에너지 변동을 달성하기 위해 잉크 피드 슬롯(1704, 1706, 1708)을 따라 배치된다. 점화 그룹(1702a-1702f)에서의 프리차지된 점화 셀(120)은 잉크 피드 슬롯(1704, 1706, 1708)의 대향하는 측면을 따라 위치되어 있다. 점화 그룹(1702a-1702f)에서의 모든 프리차지된 점화 셀(120)이 잉크 피드 슬롯(1704, 1706, 1708)의 하나의 측면의 전체 길이부를 따라 있는 것이 아니라, 점화 그룹(1702a-1702f)에서의 프리차지된 점화 셀(120)은 잉크 피드 슬롯(1704, 1706, 1708)의 대향하는 측면 각각의 길이부의 절반을 따라 위치되어 있다. 대응하는 점화 라인(214a-214f)의 길이는 잉크 피드 슬롯(1704, 1706, 1708)의 전체 길이와 비교하여 잉크 피드 슬롯(1704, 1706, 1708)의 일 단부로부터의 잉크 피드 슬롯(1704, 1706, 1708)의 길이의 절반으로 감소된다. 점화 라인(214a-214f) 각각은 거의 U자형의 점화 라인(214a-214f)을 형성하기 위해 잉크 피드 슬롯(1704, 1706, 1708)의 양측면 상에 배치되고 잉크 피드 슬롯(1704, 1706, 1708)의 일 단부에 전기적으로 연결되어 있다. 거의 U자형의 점화 라인(214a-214f)은 대체로 잉크 피드 슬롯(1704, 1706, 1708)의 전체 길이에 걸쳐 뻗어 있는 점화 라인의 길이의 절반이다. 이하의 표는 거의 U자형의 점화 라인(214a-214f)에 대한 에너지 변동을 선형 점화 라인, 즉 잉크 피드 슬롯(1704, 1706, 1708)의 하나의 측면의 전체 길이에 걸쳐 뻗어 있는 점화 라인의 에너지 변동과 비교한 것이다.
행 점화 그룹
형상		 점화 라인
폭		 접지 라인
폭		 다이 폭 금속
두께		 % evar
A 거의 U자형 250㎛ 115㎛ 4200㎛ 360nm 11%
B 선형 250㎛ 115㎛ 4200㎛ 360nm 52%
C 선형 250㎛ 115㎛ 4200㎛ 1440nm
(4배 두께)		 36%
D 선형 750㎛ 615㎛ ~7200㎛ 360nm 11%
E 선형 515㎛ 380㎛ ~5790㎛ 1140nm
(4배 두께)		 11%
상기 표에 나타낸 바와 같이, 동일한 점화 라인을 갖는 선형 점화 그룹을 사용할 때, 접지 라인 및 다이 폭은 더 크고 부적절한 에너지 변동을 가져온다(11 퍼센트 대 52 퍼센트). 에너지 변동 차이는 점화 라인 저항을 감소시키기 위해 금속 두께를 4배 증가시킴으로써 약간 개선된다. 그렇지만, 에너지 변동은 여전히 부적절하다(11 퍼센트 대 36 퍼센트). 다른 대안으로서, 선형 점화 그룹 구성에서 에너지 변동을 11 퍼센트로 감소시키기 위해, 다이 폭이 증가된다.
거의 U자형의 점화 라인(214a-214f)은 잉크 피드 슬롯(1704, 1706, 1708)의 대향하는 측면 각각을 따라 위치한 프리차지된 점화 셀(120)에 전기적으로 연결되어 있다. 점화 라인(214a)은 1702a에 나타낸 FG1에서의 프리차지된 점화 셀(120) 각각에 전기적으로 연결되어 있다. 점화 라인(214a)은 잉크 피드 슬롯(1704)의 대향하는 측면 각각을 따라 배치되어 있으며 잉크 피드 슬롯(1704)의 일 단부로부터 y-방향으로 잉크 피드 슬롯(1704)의 길이의 절반까지 뻗어 있다. 점화 라인(214a)은 에너지 신호(FIRE1) 및 에너지 펄스를 1702a에 나타낸 FG1에 공급한다.
점화 라인(214b)은 1702b에 나타낸 FG2에서의 프리차지된 점화 셀(120) 각각에 전기적으로 연결되어 있다. 점화 라인(214b)은 잉크 피드 슬롯(1706)의 대향하는 측면 각각을 따라 배치되어 있으며 잉크 피드 슬롯(1706)의 일 단부로부터 y-방향으로 잉크 피드 슬롯(1706)의 길이의 절반까지 뻗어 있다. 점화 라인(214b)은 에너지 신호(FIRE2) 및 에너지 펄스를 1702b에 나타낸 FG2에 공급한다.
점화 라인(214c)은 1702c에 나타낸 FG3에서의 프리차지된 점화 셀(120) 각각에 전기적으로 연결되어 있다. 점화 라인(214c)은 잉크 피드 슬롯(1708)의 대향하는 측면 각각을 따라 배치되어 있으며 잉크 피드 슬롯(1708)의 일 단부로부터 y-방향으로 잉크 피드 슬롯(1708)의 길이의 절반까지 뻗어 있다. 점화 라인(214c)은 에너지 신호(FIRE3) 및 에너지 펄스를 1702c에 나타낸 FG3에 공급한다.
점화 라인(214d)은 1702d에 나타낸 FG4에서의 프리차지된 점화 셀(120) 각각에 전기적으로 연결되어 있다. 점화 라인(214d)은 잉크 피드 슬롯(1704)의 대향하는 측면 각각을 따라 배치되어 있으며 잉크 피드 슬롯(1704)의 일 단부로부터 y-방향으로 잉크 피드 슬롯(1704)의 길이의 절반까지 뻗어 있다. 점화 라인(214d)은 에너지 신호(FIRE4) 및 에너지 펄스를 1702d에 나타낸 FG4에 공급한다.
점화 라인(214e)은 1702e에 나타낸 FG5에서의 프리차지된 점화 셀(120) 각각에 전기적으로 연결되어 있다. 점화 라인(214e)은 잉크 피드 슬롯(1706)의 대향하는 측면 각각을 따라 배치되어 있으며 잉크 피드 슬롯(1706)의 일 단부로부터 y-방향으로 잉크 피드 슬롯(1706)의 길이의 절반까지 뻗어 있다. 점화 라인(214e)은 에너지 신호(FIRE5) 및 에너지 펄스를 1702e에 나타낸 FG5에 공급한다.
점화 라인(214f)은 1702f에 나타낸 FG6에서의 프리차지된 점화 셀(120) 각각에 전기적으로 연결되어 있다. 점화 라인(214f)은 잉크 피드 슬롯(1708)의 대향하는 측면 각각을 따라 배치되어 있으며 잉크 피드 슬롯(1708)의 일 단부로부터 y-방향으로 잉크 피드 슬롯(1708)의 길이의 절반까지 뻗어 있다. 점화 라인(214f)은 에너지 신호(FIRE6) 및 에너지 펄스를 1702f에 나타낸 FG6에 공급한다.
도 23은 프린트 헤드 다이(1700)의 일 실시예의 섹션(1820)의 평면도를 나타낸 도면이다. 섹션(1820)은 잉크 피드 슬롯(1704, 1706) 사이의 채널에서 1720a 및 1720b에 나타낸 데이터 라인 그룹(D6)에 인접하여 위치되어 있다. 섹션(1820)은 주소 라인(1806a-1806g), 점화 라인(214a, 214b) 및 데이터 라인(208b, 208d, 208f, 208h)를 포함한다. 게다가, 섹션(1820)은 교차 연결 라인(1822a-1822c)을 포함한다. 주소 라인(1806a-1806g), 데이터 라인(208b, 208d, 208f, 208h), 및 점화 라인(214a, 214b)은 서로에 평행하게 또 잉크 피드 슬롯(1704, 1706)의 길이에 평행하게 배치되어 있다. 교차 연결 라인(1822a-1822c)은 잉크 피드 슬롯(1704, 1706)에 직교하여 배치되어 있다.
주소 라인(1806a-1806g) 및 데이터 라인(208b, 208d, 208f, 208h)은 제1층 금속의 일부로서 형성된 전도성 라인이다. 점화 라인(214a, 214b)은 제2층 금속의 일부로서 형성된 전도성 라인이고, 교차 연결 라인(1822a-1822c)은 폴리실리콘의 일부로서 형성되어 있다. 폴리실리콘층은 제1 절연층에 의해 제1층 금속으로부터 절연되어 있다. 제1층 금속은 제2 절연층에 의해 제2층 금속과 분리되고 절연되어 있다.
주소 라인(1806a-1806g)은 점화 라인(214a, 214b) 사이에 배치되어 있고, 그에 따라 주소 라인(1806a-1806g) 및 점화 라인(214a, 214b)은 중첩하지 않는다. 잉크 피드 슬롯(1704, 1706)의 길이를 따라 주소 라인(1806a-1806g) 및 점화 라인(214a, 214b) 거의 전부를 중첩시키는 일이 최소화되어, 중첩하는 점화 라인(214a, 214b)과 주소 라인(1806a-1806g) 간의 크로스토크와 비교하여 점화 라인(214a, 214b)과 주소 라인(1806a-1806g) 간의 크로스토크를 감소시킨다. 데이터 라인(208b, 208d, 208f, 208h) 및 점화 라인(214a, 214b)은 잉크 피드 슬롯(1704, 1706)의 길이를 따라 중첩한다.
주소 라인(1806a-1806g)은 온보드 주소 발생기(1800a)로부터 주소 신호(~A1, ~A2,..., ~A7)를 수신하고 데이터 라인(208b, 208d, 208f, 208h)은 외부 회로로부터 데이터 신호(~D2, ~D4, ~D6, ~D8)를 수신한다. 교차 연결 라인(1822a-1822c)은 폴리실리콘층과 제1층 금속 간의 비아를 통해 선택된 데이터 라인(208b, 208d, 208f, 208h) 또는 선택된 주소 라인(1806a-1806g)에 전기적으로 연결되어 있다. 교차 연결 라인(1822a-1822c)은 잉크 피드 슬롯(1704, 1706) 간의 채널을 통해 신호를 수신하고 개개의 프리차지된 점화 셀(120)에 공급한다. 점화 라인(214a 및 214b)은 외부회로로부터 점화 신호들 FIRE1 및 FIRE2를 수신한다.
섹션(1820)에서의 배선 방식이 잉크 피드 슬롯(1704, 1706) 사이에서, 잉크 피드 슬롯(1706, 1708) 사이에서, 잉크 피드 슬롯(1704)과 프린트 헤드 다이(1700)의 하나의 측면(1700a) 사이에서, 또 잉크 피드 슬롯(1708)과 프린트 헤드 다이(1700)의 다른 하나의 측면(1700b) 사이에서 사용된다.
도 24는 프린트 헤드 다이(1900)의 일 실시예의 예시적인 레이아웃을 나타낸 도면이다. 프린트 헤드 다이(1900)는 프린트 헤드 다이(1700)에서의 구성요소와 유사한 구성요소를 포함하며, 유사한 구성요소에 대해 유사한 참조 번호가 사용된다. 프린트 헤드 다이(1900)는 데이터 라인(208a-208h), 점화 라인(214a-214f), 잉크 피드 슬롯(1704, 1706, 1708), 및 1702a-1702f에 나타낸 6개의 점화 그룹을 포함한다. 게다가, 프린트 헤드 다이(1900)는 주소 발생기(1902), 주소 래치(1904), 주소 라인(1908a-1908g) 및 래치 주소 라인(1910a-1910g)을 포함한다. 주소 발생기(1902)는 주소 라인(1908a-1908g)에 전기적으로 연결되어 있고, 주소 래치(1904)는 래치 주소 라인(1910a-1910g)에 전기적으로 연결되어 있다. 게다가, 주소 발생기(1902)는 상호 연결 라인(1906a-1906g)을 통해 주소 래치(1904)에 전기적으로 연결되어 있다.
주소 발생기(1902)의 일 실시예는 도 15에 도시한 주소 발생기(1200)와 유사하다. 따라서, 주소 발생기(1902)의 적당한 실시예는 도 9 내지 도 12에 나타낸 바와 같이 구현될 수 있다.
주소 래치(1904)는 주소 발생기의 일 실시예이며, 프린트 헤드 다이(1900) 상의 제2 주소 발생기 대신에 이용될 수 있다. 주소 발생기(1902)가 모든 외부 신호(예를 들어, CSYNC 및 타이밍 신호(T1-T6))에 기초하여 주소를 발생하는 동안, 주소 래치(1904)는 주소 발생기(1902)에 의해 제공되는 수신된 내부 주소 및 외부 타이밍 신호에 기초하여 주소를 발생한다. 주소 래치(1904)의 적절한 실시예는 도 16 및 도 17에 나타낸 래치 레지스터(1220) 등의 7개의 래치 레지스터를 포함하는 도 15에 나타낸 래치 회로(1202)와 유사하다.
주소 라인(1908a-1908g)은 점화 그룹(1702a, 1702b) 및 점화 그룹(1702c)의 제1 부분에서의 프리차지된 점화 셀(120)에 전기적으로 연결되어 있다. 래치 주소 라인(1910a-1910g)은 점화 그룹(1702d-1702f) 및 점화 그룹(1702c)의 제2 부분에서의 프리차지된 점화 셀(120)에 전기적으로 연결되어 있다. 점화 그룹(1702c)의 제1 부분은 잉크 피드 슬롯(1706)과 잉크 피드 슬롯(1708) 사이에 배치되어 있고 1710c, 1714c, 1718c 및 1722c에 나타낸 데이터 라인 그룹(D1, D3, D5, D7)을 포함한다. 점화 그룹(1702c)의 제2 부분은 잉크 피드 슬롯(1708)과 프린트 헤드 다이 측면(1900b) 사이에 배치되어 있고 1712c, 1716c, 1720c 및 1724c에 나타낸 데이터 라인 그룹(D2, D4, D6, D8)을 포함한다. 점화 그룹(1702c)의 제1 부분은 점화 그룹(1702c)에서의 프리차지된 점화 셀(120)의 절반을 포함하고, 점화 그룹(1702c)의 제2 부분은 점화 그룹(1702c)에서의 프리차지된 점화 셀(120)의 다른 하나의 절반을 포함한다. 주소 라인(1908a-1908g) 및 래치 주소 라인(1910a-1910g)은 각각 주소 라인(206a-206g)에 대해 전술한 바와 같이 행 서브그룹에 전기적으로 연결되어 있다. 즉, 주소 라인(206a)가 행 서브그룹에 연결되는 것처럼 주소 라인(1908a/1910a)은 행 서브그룹에 전기적으로 연결되어 있고, 주소 라인(206b)가 행 서브그룹에 연결되는 것처럼 주소 라인(1908b/1910b)은 행 서브그룹에 전기적으로 연결되어 있고, 이하 마찬가지로 하여, 주소 라인(206g)가 행 서브그룹에 연결되는 것처럼 주소 라인(1908g/1910g)은 행 서브그룹에 전기적으로 연결되어 있다.
주소 발생기(1902)는 주소 신호(~A1, ~A2,..., ~A7)를 주소 래치(1904)에 또한 점화 그룹(1702a, 1702b) 및 점화 그룹(1702c)의 제1 부분에 공급한다. 주소 발생기(1902)는 주소 신호(~A1, ~A2,..., ~A7)를 상호 연결 라인(1906a-1906g)을 통해 주소 래치(1904)에 또한 주소 라인(1908a-1908g)을 통해 점화 그룹(1702a, 1702b) 및 점화 그룹(1702c)의 제1 부분에 공급한다. 주소 신호(~A1)는 상호 연결 라인(1906a) 및 주소 라인(1908a)을 통해 공급되고, 주소 신호(~A2)는 상호 연결 라인(1906b) 및 주소 라인(1908b)을 통해 공급되며, 이하 마찬가지로 하여, 주소 신호(~A7)는 상호 연결 라인(1906g) 및 주소 라인(1908g)을 통해 공급된다.
주소 래치(1904)는 주소 신호(~A1, ~A2,..., ~A7)를 수신하고 래치 주소 신호(~B1, ~B2,..., ~B7)를 점화 그룹(1702d-1702f) 및 점화 그룹(1702c)의 제2 부분에 공급한다. 주소 래치(1904)는 상호 연결 라인(1906a-1906g)을 통해 주소 신호(~A1, ~A2,..., ~A7)를 수신한다. 수신된 신호(~A1, ~A2,..., ~A7)는 주소 래치(1904)에 래치되고, 주소 래치(1904)는 대응하는 래치된 주소 신호(~B1, ~B2,..., ~B7)를 공급한다. 래치된 주소 신호(~B1, ~B2,..., ~B7)는 래치 주소 라인(1910a-1910g)을 통해 점화 그룹(1702d-1702f) 및 점화 그룹(1702c)의 제2 부분에 공급된다.
주소 래치(1904)는 상호 연결 라인(1906a)을 통해 주소 신호(~A1)를 수신하고 주소 신호(~A1)를 래치하여 래치된 주소 신호(~B1)를 래치 주소 라인(1910a)을 통해 공급한다. 주소 래치(1904)는 상호 연결 라인(1906b)을 통해 주소 신호(~A2)를 수신하고 주소 신호(~A2)를 래치하여 래치된 주소 신호(~B2)를 래치 주소 라인(1910b)을 통해 공급하며, 이하 마찬가지로 하여, 주소 래치(1904)는 상호 연결 라인(1906g)을 통해 주소 신호(~A7)를 수신하고 주소 신호(~A7)를 래치하여 래치된 주소 신호(~B7)를 래치 주소 라인(1910g)을 통해 공급한다.
주소 발생기(1902)는 3개의 기간 동안에 유효한 주소 신호(~A1, ~A2,..., ~A7)를 공급한다. 이들 3개의 기간 동안에, 선택 신호(SEL1, SEL2, SEL3)가 각각, 즉 기간마다 하나씩의 선택 신호(SEL1, SEL2, SEL3)가 점화 그룹(1702a-1702c)에 공급된다. 선택 신호(SEL1)가 점화 그룹(1702A)에 공급될 때 주소 래치(1904)는 유효한 주소 신호(~A1, ~A2,..., ~A7)를 래치한다. 선택 신호(SEL2)가 점화 그룹(1702b)에 공급될 때 주소 래치(1904)의 출력은 유효한 래치된 주소 신호(~B1, ~B2,..., ~B7)로 안정된다. 선택 신호(SEL3)가 점화 그룹(1702c)에 공급될 때 유효한 주소 신호(~A1, ~A2,..., ~A7) 및 유효한 래치된 주소 신호(~B1, ~B2,..., ~B7)는 점화 그룹(1702c)에 공급된다. 주소 래치(1904)는 4개의 기간 동안에 유효한 래치된 주소 신호(~B1, ~B2,..., ~B7)를 공급한다. 이들 4개의 기간 동안에, 선택 신호(SEL3, SEL4, SEL5, SEL6)가 각각, 즉 기간마다 하나씩의 선택 신호(SEL3, SEL4, SEL5, SEL6)가 점화 그룹(1702c-1702f)에 공급된다.
주소 발생기(1902)는 선택 신호(SEL3)를 포함하는 기간 후에 13개 행 서브그룹 중의 그다음 행 서브그룹을 어드레싱하기 위해 주소 신호(~A1, ~A2,..., ~A7)를 변경한다. 새로운 주소 신호(~A1, ~A2,..., ~A7)는 그 다음 사이클 및 선택 신호(SEL1)를 포함하는 기간의 시작 이전에 유효하다. 주소 래치(1904)는 선택 신호(SEL6)를 포함하는 기간 후에 새로운 주소 신호(~A1, ~A2,..., ~A7)를 래치한다. 래치된 주소 신호(~B1, ~B2,..., ~B7)는 선택 신호(SEL3)를 포함하는 기간 이전의 그 다음 사이클 동안 유효하다.
점화 그룹(1702a-1702f)을 통한 한 사이클에서, 선택 신호(SEL1, SEL2, SEL3)가 점화 그룹(1702a, 1702b, 1702c)에 공급될 때 주소 발생기(1902)는 주소 신호(~A1, ~A2,..., ~A7)를 점화 그룹(1702a, 1702b) 및 점화 그룹(1702c)의 제1 부분에 공급한다. 또한, 선택 신호(SEL3, SEL4, SEL5, SEL6)가 점화 그룹(1702c-1702f)에 공급될 때 래치된 주소 신호(~B1, ~B2,..., ~B7)가 점화 그룹(1702c)의 제2 부분 및 점화 그룹(1702d-1702f)에 공급된다. 주소 발생기(1902) 및 주소 래치(1904)는 점화 그룹(1702a-1702f)을 통한 한 사이클 동안에 주소 라인(1908a-1908g) 및 래치 주소 라인(1910a-1910g)을 통해 동일한 주소를 공급한다.
주소 발생기(1902)는 프린트 헤드 다이 측면(1900b) 및 프린트 헤드 다이 측면(1900c)과 접하고 있는 프린트 헤드 다이(1900)의 하나의 코너에서 주소 래치(1904)에 인접하여 배치되어 있다. 주소 발생기(1902) 및 주소 래치(1904)가 서로 인접해 있는 경우, 주소 발생기(1902)로부터 주소 래치(1904)로 주소 신호(~A1, ~A2,..., ~A7)를 전달하는 신뢰성이 보다 긴 상호 연결 라인(1906a-1906g)을 통해 주소 신호(~A1, ~A2,..., ~A7)를 전달하는 것에 비해 향상된다.
다른 실시예들에서, 주소 발생기(1902) 및 주소 래치(1904)는 프린트 헤드 다이(1900) 상의 다른 위치에 배치될 수 있다. 일 실시예에서, 주소 발생기(1902)는 프린트 헤드 다이 측면(1900b) 및 프린트 헤드 다이 측면(1900c)과 접하고 있는 프린트 헤드 다이(1900)의 코너에 배치될 수 있고, 주소 래치(1904)는 프린트 헤드 다이 측면(1900b)을 따라 점화 그룹(1702c, 1702f) 사이에 배치될 수 있다. 이 실시예에서, 상호 연결 라인(1906a-1906g)은 잉크 피드 슬롯(1708)과 프린트 헤드 다이 측면(1900b) 사이의 점화 그룹(1702c)의 제2 부분으로 주소 신호(~A1, ~A2,..., ~A7)를 공급하는 데 사용된다. 주소 발생기(1902)는 주소 신호(~A1, ~A2,..., ~A7)를 3개의 점화 그룹(1702a-1702c)에 공급하고, 주소 래치(1904)는 래치된 주소 신호(~B1, ~B2,..., ~B7)를 3개의 점화 그룹(1702d-1702f)에 공급한다.
예시적인 실시예에서, 7개의 주소 라인(1908a-1908g)은 프린트 헤드 다이 측면(1900c)을 따라 잉크 피드 슬롯(1704)과 프린트 헤드 다이 측면(1900a) 사이로 뻗어 있다. 게다가, 주소 라인(1908a-1908g)은 잉크 피드 슬롯(1704, 1706) 사이 및 잉크 피드 슬롯(1706, 1708) 사이에 뻗어 있다. 주소 라인(1908a-1908g)은 점화 그룹(1702a, 1702b) 및 점화 그룹(1702c)의 제1 부분에서의 프리차지된 점화 셀(120)과 전기적으로 연결하기 위해 잉크 피드 슬롯(1704, 1706, 1708)의 길이의 하나의 절반을 따라 배치되어 있다.
7개의 래치 주소 라인(1910a-1910g)은 잉크 피드 슬롯(1708)의 전체 길이를 따라 잉크 피드 슬롯(1708)과 프린트 헤드 다이 측면(1900b) 사이에 배치되어 있다. 래치 주소 라인(1910a-1910g)은 또한 프린트 헤드 다이 측면(1900d)을 따라 잉크 피드 슬롯(1704)과 프린트 헤드 다이 측면(1900a) 사이로 뻗어 있다. 게다가, 주소 라인(1910a-1910g)은 잉크 피드 슬롯(1704, 1706) 사이 및 잉크 피드 슬롯(1706, 1708) 사이에 뻗어 있다. 주소 라인(1910a-1910g)은 점화 그룹(1702c)의 제2 부분 및 점화 그룹(1702d, 1702e, 1702f)에서의 프리차지된 점화 셀(120)과 전기적으로 연결되도록 잉크 피드 슬롯(1708)과 프린트 헤드 다이 측면(1900b) 사이에서 잉크 피드 슬롯(1708)의 전체 길이를 따라서 또한 잉크 피드 슬롯(1704, 1706, 1708)의 길이의 다른 하나의 절반을 따라서 뻗어 있다.
데이터 라인(208a, 208c, 208e, 208g)은 프린트 헤드 다이 측면(1900a)과 잉크 피드 슬롯(1704) 사이와 잉크 피드 슬롯(1706, 1708) 사이에 뻗어 있다. 프린트 헤드 다이 측면(1900a)과 잉크 피드 슬롯(1704) 사이에 뻗어 있는 데이터 라인(208a, 208c, 208e, 208g) 각각은 2개의 점화 그룹(1702a, 1702d)에서의 프리차지된 점화 셀(120)에 전기적으로 연결되어 있다. 잉크 피드 슬롯(1706, 1708) 사이에 뻗어 있는 데이터 라인(208a, 208c, 208e, 208g) 각각은 4개의 점화 그룹(1702b, 1702c, 1702e, 1702f)에서의 프리차지된 점화 셀(120)에 전기적으로 연결되어 있다. 데이터 라인(208a)은 데이터 신호(~D1)를 제공하기 위해 1710에 나타낸 데이터 라인 그룹(D1)에서의 프리차지된 점화 셀(120)에 전기적으로 연결되어 있다. 데이터 라인(208c)은 데이터 신호(~D3)를 제공하기 위해 1714에 나타낸 데이터 라인 그룹(D3)에서의 프리차지된 점화 셀(120)에 전기적으로 연결되어 있다. 데이터 라인(208e)은 데이터 신호(~D5)를 제공하기 위해 1718에 나타낸 데이터 라인 그룹(D5)에서의 프리차지된 점화 셀(120)에 전기적으로 연결되어 있고, 데이터 라인(208g)은 데이터 신호(~D7)를 제공하기 위해 1722에 나타낸 데이터 라인 그룹(D7)에서의 프리차지된 점화 셀(120)에 전기적으로 연결되어 있다. 데이터 라인(208a, 208c, 208e, 208g)은 데이터 신호(~D1, ~D3, ~D5, ~D7)를 수신하고 점화 그룹(1702a-1702f) 각각에서의 프리차지된 점화 셀(120)에 데이터 신호(~D1, ~D3, ~D5, ~D7)를 제공한다. 일 실시예에서, 데이터 라인(208a, 208c, 208e, 208g)은 잉크 피드 슬롯(1704, 1706, 1708)의 전체 길이부에 걸쳐 뻗어 있지 않다. 그 대신에, 데이터 라인(208a, 208c, 208e, 208g) 각각은 점화 그룹(1702a-1702f)에서 데이터 라인 그룹에 가장 가까운 프린트 헤드 다이(1900)의 측면을 따라 위치한 접합 패드로부터 그의 각자의 데이터 라인 그룹으로 뻗어 있다. 데이터 라인(208a, 208c)은 프린트 헤드 다이(1900)의 측면(1900c)을 따라 접합 패드에 전기적으로 연결되어 있고, 데이터 라인(208e, 208f)은 프린트 헤드 다이(1900)의 측면(1900d)을 따라 접합 패드에 전기적으로 연결되어 있다.
데이터 라인(208b, 208d, 208f, 208h)은 잉크 피드 슬롯(1704, 1706) 사이와 잉크 피드 슬롯(1708)과 프린트 헤드 다이 측면(1900b) 사이에 뻗어 있다. 잉크 피드 슬롯(1704, 1706) 사이에 뻗어 있는 데이터 라인(208b, 208d, 208f, 208h) 각각은 4개의 점화 그룹(1702a, 1702b, 1702d, 1702e)에서의 프리차지된 점화 셀(120)에 전기적으로 연결되어 있다. 잉크 피드 슬롯(1708)과 프린트 헤드 다이 측면(1900b) 사이에 뻗어 있는 데이터 라인(208b, 208d, 208f, 208h) 각각은 2개의 점화 그룹(1702c, 1702f)에서의 프리차지된 점화 셀(120)에 전기적으로 연결되어 있다. 데이터 라인(208b)은 데이터 신호(~D2)를 제공하기 위해 1712에 나타낸 데이터 라인 그룹(D2)에서의 프리차지된 점화 셀(120)에 전기적으로 연결되어 있다. 데이터 라인(208d)은 데이터 신호(~D4)를 제공하기 위해 1716에 나타낸 데이터 라인 그룹(D4)에서의 프리차지된 점화 셀(120)에 전기적으로 연결되어 있다. 데이터 라인(208f)은 데이터 신호(~D6)를 제공하기 위해 1720에 나타낸 데이터 라인 그룹(D6)에서의 프리차지된 점화 셀(120)에 전기적으로 연결되어 있고, 데이터 라인(208h)은 데이터 신호(~D8)를 제공하기 위해 1724에 나타낸 데이터 라인 그룹(D8)에서의 프리차지된 점화 셀(120)에 전기적으로 연결되어 있다. 데이터 라인(208b, 208d, 208f, 208h)은 데이터 신호(~D2, ~D4, ~D6, ~D8)를 수신하고 이 데이터 신호(~D2, ~D4, ~D6, ~D8)를 점화 그룹(1702a-1702f) 각각에서의 프리차지된 점화 셀(120)에 제공한다. 일 실시예에서, 데이터 라인(208b, 208d, 208f, 208h)은 잉크 피드 슬롯(1704, 1706, 1708)의 전체 길이에 걸쳐 뻗어 있지 않다. 그 대신에, 데이터 라인(208b, 208d, 208f, 208h) 각각은 점화 그룹(1702a-1702f)에서 데이터 라인 그룹에 가장 가까운 프린트 헤드 다이(1900)의 측면을 따라 위치한 접합 패드로부터 그의 각자의 데이터 라인 그룹으로 뻗어 있다. 데이터 라인(208b, 208d)은 프린트 헤드 다이(1900)의 측면(1900c)을 따라 접합 패드에 전기적으로 연결되어 있으며, 데이터 라인(208f, 208h)은 프린트 헤드 다이(1900)의 측면(1900d)을 따라 접합 패드에 전기적으로 연결되어 있다.
전도성 점화 라인(214a-214f)은 점화 그룹(1702a-1702f)에 각각 에너지 신호(FIRE1, FIRE2,..., FIRE6)를 공급하기 위해 잉크 피드 슬롯(1704, 1706, 1708)을 따라 위치되어 있다. 점화 라인(214a-214f)은 잉크를 가열하여 액적 발생기(60)로부터 분사시키기 위해 프리차지된 점화 셀(120)을 도통시킬 시에 점화 저항기(52)에 에너지를 공급한다. 점화 그룹(1702a-1702f)에서의 각각의 액적 발생기(60)로부터 잉크를 균일하게 분사시키기 위해, 대응하는 점화 라인(214a-214f)은 점화 그룹(1702a-1702f)에서의 각각의 점화 저항기(52)에 에너지를 균일하게 공급하도록 구성되어 있다.
에너지 변동은 점화 그룹(1702a-1702f) 중 하나에서의 임의의 2개의 점화 저항기(52)를 통해 소모되는 전력의 최대 퍼센트 차이이다. 최대 전력량은 단지 하나의 점화 저항기에만 전원이 공급될 때 에너지 신호(FIRE1, FIRE2,..., FIRE6)를 수신하는 접합 패드에 가장 가까운 점화 저항기(52)인, 점화 그룹(1702a-1702f)의 제1 점화 저항기(52)에서 발견된다. 최저 전력량은 행 서브그룹 내의 모든 점화 저항기(52)에 전원이 공급될 때 점화 그룹(1702a-1702f)의 마지막 점화 저항기(52)에서 발견된다. 에너지 변동에의 레이아웃 기여 요인으로는 점화 라인 폭, 접지 라인 폭, 금속 두께 및 점화 라인(214a-214f)의 길이가 있다. 10 내지 15 퍼센트의 에너지 변동이 선호되며, 최대 20 퍼센트의 에너지 변동이 적합한 에너지 변동인 것으로 밝혀졌다.
점화 그룹(1702a-1702f) 및 점화 라인(214a-214f)은 적당한 에너지 변동을 달성하기 위해 잉크 피드 슬롯(1704, 1706, 1708)을 따라 배치된다. 점화 그룹(1702a-1702f)에서의 프리차지된 점화 셀(120)은 잉크 피드 슬롯(1704, 1706, 1708)의 대향하는 측면을 따라 위치되어 있다. 점화 그룹(1702a-1702f)에서의 모든 프리차지된 점화 셀(120)이 잉크 피드 슬롯(1704, 1706, 1708)의 하나의 측면의 전체 길이부를 따라 있는 것이 아니라, 점화 그룹(1702a-1702f)에서의 프리차지된 점화 셀(120)은 잉크 피드 슬롯(1704, 1706, 1708)의 대향하는 측면 각각의 길이부의 절반을 따라 위치되어 있다. 대응하는 점화 라인(214a-214f)의 길이는 잉크 피드 슬롯(1704, 1706, 1708)의 전체 길이와 비교하여 잉크 피드 슬롯(1704, 1706, 1708)의 일 단부로부터의 잉크 피드 슬롯(1704, 1706, 1708)의 길이의 절반으로 감소된다. 점화 라인(214a-214f) 각각은 거의 U자형의 점화 라인(214a-214f)을 형성하기 위해 잉크 피드 슬롯(1704, 1706, 1708)의 양측면 상에 배치되고 잉크 피드 슬롯(1704, 1706, 1708)의 일 단부에 전기적으로 연결되어 있다. 거의 U자형의 점화 라인(214a-214f)은 대체로 잉크 피드 슬롯(1704, 1706, 1708)의 전체 길이에 걸쳐 뻗어 있는 점화 라인의 길이의 절반이다. 이하의 표는 거의 U자형의 점화 라인(214a-214f)에 대한 에너지 변동을 선형 점화 라인, 즉 잉크 피드 슬롯(1704, 1706, 1708)의 하나의 측면의 전체 길이에 걸쳐 뻗어 있는 점화 라인의 에너지 변동과 비교한 것이다.
행 점화 그룹
형상		 점화 라인
폭		 접지 라인
폭		 다이 폭 금속
두께		 % evar
A 거의 U자형 250㎛ 115㎛ 4200㎛ 360nm 11%
B 선형 250㎛ 115㎛ 4200㎛ 360nm 52%
C 선형 250㎛ 115㎛ 4200㎛ 1440nm
(4배 두께)		 36%
D 선형 750㎛ 615㎛ ~7200㎛ 360nm 11%
E 선형 515㎛ 380㎛ ~5790㎛ 1140nm
(4배 두께)		 11%
상기 표에 나타낸 바와 같이, 동일한 점화 라인을 갖는 선형 점화 그룹을 사용할 때, 접지 라인 및 다이 폭은 더 크고 부적절한 에너지 변동을 가져온다(11 퍼센트 대 52 퍼센트). 에너지 변동 차이는 점화 라인 저항을 감소시키기 위해 금속 두께를 4배 증가시킴으로써 약간 개선된다. 그렇지만, 에너지 변동은 여전히 부적절하다(11 퍼센트 대 36 퍼센트). 다른 대안으로서, 선형 점화 그룹 구성에서 에너지 변동을 11 퍼센트로 감소시키기 위해, 다이 폭이 증가된다.
거의 U자형의 점화 라인(214a-214f)은 잉크 피드 슬롯(1704, 1706, 1708)의 대향하는 측면 각각을 따라 위치한 프리차지된 점화 셀(120)에 전기적으로 연결되어 있다. 점화 라인(214a)은 1702a에 나타낸 FG1에서의 프리차지된 점화 셀(120) 각각에 전기적으로 연결되어 있다. 점화 라인(214a)은 잉크 피드 슬롯(1704)의 대향하는 측면 각각을 따라 배치되어 있으며 잉크 피드 슬롯(1704)의 일 단부로부터 y-방향으로 잉크 피드 슬롯(1704)의 길이의 절반까지 뻗어 있다. 점화 라인(214a)은 에너지 신호(FIRE1) 및 에너지 펄스를 1702a에 나타낸 FG1에 공급한다.
점화 라인(214b)은 1702b에 나타낸 FG2에서의 프리차지된 점화 셀(120) 각각에 전기적으로 연결되어 있다. 점화 라인(214b)은 잉크 피드 슬롯(1706)의 대향하는 측면 각각을 따라 배치되어 있으며 잉크 피드 슬롯(1706)의 일 단부로부터 y-방향으로 잉크 피드 슬롯(1706)의 길이의 절반까지 뻗어 있다. 점화 라인(214b)은 에너지 신호(FIRE2) 및 에너지 펄스를 1702b에 나타낸 FG2에 공급한다.
점화 라인(214c)은 1702c에 나타낸 FG3에서의 프리차지된 점화 셀(120) 각각에 전기적으로 연결되어 있다. 점화 라인(214c)은 잉크 피드 슬롯(1708)의 대향하는 측면 각각을 따라 배치되어 있으며 잉크 피드 슬롯(1708)의 일 단부로부터 y-방향으로 잉크 피드 슬롯(1708)의 길이의 절반까지 뻗어 있다. 점화 라인(214c)은 에너지 신호(FIRE3) 및 에너지 펄스를 1702c에 나타낸 FG3에 공급한다.
점화 라인(214d)은 1702d에 나타낸 FG4에서의 프리차지된 점화 셀(120) 각각에 전기적으로 연결되어 있다. 점화 라인(214d)은 잉크 피드 슬롯(1704)의 대향하는 측면 각각을 따라 배치되어 있으며 잉크 피드 슬롯(1704)의 일 단부로부터 y-방향으로 잉크 피드 슬롯(1704)의 길이의 절반까지 뻗어 있다. 점화 라인(214d)은 에너지 신호(FIRE4) 및 에너지 펄스를 1702d에 나타낸 FG4에 공급한다.
점화 라인(214e)은 1702e에 나타낸 FG5에서의 프리차지된 점화 셀(120) 각각에 전기적으로 연결되어 있다. 점화 라인(214e)은 잉크 피드 슬롯(1706)의 대향하는 측면 각각을 따라 배치되어 있으며 잉크 피드 슬롯(1706)의 일 단부로부터 y-방향으로 잉크 피드 슬롯(1706)의 길이의 절반까지 뻗어 있다. 점화 라인(214e)은 에너지 신호(FIRE5) 및 에너지 펄스를 1702e에 나타낸 FG5에 공급한다.
점화 라인(214f)은 1702f에 나타낸 FG6에서의 프리차지된 점화 셀(120) 각각에 전기적으로 연결되어 있다. 점화 라인(214f)은 잉크 피드 슬롯(1708)의 대향하는 측면 각각을 따라 배치되어 있으며 잉크 피드 슬롯(1708)의 일 단부로부터 y-방향으로 잉크 피드 슬롯(1708)의 길이의 절반까지 뻗어 있다. 점화 라인(214f)은 에너지 신호(FIRE6) 및 에너지 펄스를 1702f에 나타낸 FG6에 공급한다.
도 21 내지 도 24는 프린트 헤드 다이 상의 주소 발생기 및/또는 주소 래치를 나타낸 레이아웃을 나타내고 있지만, 주소 신호는 또한 외부 소스로부터 제공될 수 있다. 주소 신호가 외부 소스로부터 제공되는 경우, 주소 발생기 및/또는 주소 래치는 프린트 헤드 다이 상에 제공될 필요가 없다. 이러한 경우에, 도 21 내지 도 24에 기술한 레이아웃은 정확하게 동일할 수 있다.
도 25A 및 도 25B를 참조하면, 외부 회로를 프린트 헤드 다이(40)에 연결하는 데 이용될 수 있는 플렉스 회로(2002)의 접점 영역(2000)을 나타낸 도면이다. 접점 영역(2000)은 도전성 경로(2004)를 통해 프린트 헤드 다이에의 연결을 제공하는 접점(2006)에 전기적으로 연결되어 있다.
인에이블 라인 접점 영역(E0-E6)은 외부 소스로부터 인에이블 신호를 수신하고 이 인에이블 신호, 예를 들어 선택 신호(SEL1-SEL6), 프리차지 신호(PRE1-PRE6) 및 LATCH 신호를 제공한다. 그렇지만, 도 4 내지 도 8 및 도 11 내지 도 24와 관련하여 기술된 라인들과 접점 영역(E0-E6) 간의 관계가 일대일일 필요가 없다는 것에, 예를 들어 신호(PRE1)가 접점 영역(E0)에서 제공될 필요가 없다는 것에 유의해야 한다. 적절한 선택 라인 및 프리차지 라인이 적절한 인에이블 접점 영역에 연결되어 있기만 하면 된다.
데이터 라인 접점 영역(D1-D8)은 인쇄될 이미지를 나타내는 인쇄 데이터를 제공하는 신호를 수신하고 데이터 신호(D1-D8)를 각각 개개의 데이터 라인 그룹, 예를 들어 데이터 라인 그룹(D1-D8)에 제공하도록 구성되어 있다. 점화 라인 접점 영역(F1-F6)은 에너지 펄스를 수신하고 에너지 신호를 점화 라인(Fire1-Fire6)을 따라 적절한 점화 그룹, 예를 들어 점화 그룹(202a-202f 및 1702a-1702f)에 제공하도록 구성되어 있다. 접지 라인 접점 영역(GD1-GD6)은 점화 그룹(202a-202f) 또는 점화 그룹(1702a-1702f)으로부터 점화 저항기에 의해 전도되는 신호에 대한 복귀 경로를 제공하도록 구성되어 있다. 제어 신호 접점 영역(C)은 프린트 헤드 다이의 내부 동작을 제어하기 위한 신호, 예를 들어 CSYNC 신호를 수신하도록 구성되어 있다.
온도 감지 저항기 접점 영역(TSR)은 잉크젯 카트리지에 연결된 프린터가 저항기의 측정에 기초하여 프린트 헤드 다이의 온도를 결정할 수 있게 해준다. 온도 감지 저항기 복귀 접점 영역(TSR-RT)은 온도 감지 저항기 접점 영역(TSR)에서 제공된 신호에 대한 복귀 경로를 제공한다. 온도 감지 저항기를 이용하는 한가지 방법은 공동 소유된 미국 특허 출원 제 호에 기술되어 있다.
식별 비트 접점 영역(ID)은 프린터가 프린트 헤드 다이 및 프린트 카트리지의 동작 파라미터를 결정할 수 있게 해주는 프린트 헤드 다이 상의 식별 회로에 연결되어 있다.
일 실시예에서, 접점 영역(2000)과 프리차지된 점화 셀(120) 상의 전기 경로는 도전성 경로(2004), 접점(2006), 및 적절한 신호 라인, 예를 들어 데이터 라인(208a-208h), 프리차지 라인(210a-210f), 선택 라인(212a-212f) 또는 접지 라인을 포함한다. 유의할 점은 프리차지 라인(210a-210f) 및 선택 라인(212a-212f)이 인에이블 라인 접점 영역(E0-E6)에 연결될 수 있다는 것이다.
유의할 점은 어떤 실시예들에서 본 명세서에 기술된 하이 전압 레벨이 대략 4.0 볼트 이상인 반면 본 명세서에 기술된 로우 전압 레벨이 대략 1.0 볼트 이하라는 것이다. 다른 실시예들은 상기한 레벨과 다른 전압 레벨을 사용할 수 있다.
본 명세서에서 특정의 실시예들이 도시되고 기술되어 있지만, 당업자라면 본 발명의 범위를 벗어나지 않고 도시되고 기술된 특정의 실시예가 다양한 대안적인 및/또는 등가의 구현으로 치환될 수 있음을 잘 알 것이다. 본 출원은 본 명세서에 기술된 특정의 실시예들의 임의의 수정 또는 변경을 포함하는 것으로 보아야 한다. 따라서, 본 발명은 청구항 및 그의 등가물에 의해서만 제한되는 것으로 보아야 한다.

Claims (23)

  1. 유체 분사 장치로서,
    에너지 펄스들을 포함하는 제1 에너지 신호를 전도하도록 구성된 제1 점화 라인,
    에너지 펄스들을 포함하는 제2 에너지 신호를 전도하도록 구성된 제2 점화 라인,
    제1 주소 신호들을 제공하도록 구성된 제1 주소 발생기,
    제2 주소 신호들을 제공하도록 구성된 제2 주소 발생기,
    상기 제1 점화 라인에 전기적으로 연결되어 있고, 상기 제1 에너지 신호에 응답하여 상기 제1 주소 신호들에 기초하여 유체를 분사하도록 구성되어 있는 제1 액적 발생기들, 및
    상기 제2 점화 라인에 전기적으로 연결되어 있고, 상기 제2 에너지 신호에 응답하여 상기 제2 주소 신호들에 기초하여 유체를 분사하도록 구성되어 있는 제2 액적 발생기들
    을 포함하는 유체 분사 장치.
  2. 제1항에 있어서, 상기 제1 주소 신호들은 상기 제2 주소 신호들이 무효인 동안에 유효하고, 상기 제2 주소 신호들은 상기 제1 주소 신호들이 무효인 동안에 유효한 유체 분사 장치.
  3. 제1항에 있어서, 상기 제1 주소 발생기는 상기 유체 분사 장치의 제1 절반부 상에 배치되어 있고, 상기 제2 주소 발생기는 상기 유체 분사 장치의 제2 절반부 상에 배치되어 있으며, 상기 제1 액적 발생기들은 상기 제1 절반부 상에 배치되어 있고, 상기 제2 액적 발생기들은 상기 제2 절반부 상에 배치되어 있는 유체 분사 장치.
  4. 제1항에 있어서, 상기 제1 주소 발생기는 상기 유체 분사 장치의 일 단부에 배치되어 있고, 상기 제2 주소 발생기는 상기 유체 분사 장치의 타 단부에 배치되어 있는 유체 분사 장치.
  5. 제1항에 있어서, 상기 제1 주소 발생기는 상기 유체 분사 장치의 하나의 코너에 배치되어 있고, 상기 제2 주소 발생기는 상기 유체 분사 장치의 다른 하나의 코너에 배치되어 있는 유체 분사 장치.
  6. 제1항에 있어서,
    에너지 펄스들을 포함하는 제3 에너지 신호를 전도하도록 구성된 제3 점화 라인,
    에너지 펄스들을 포함하는 제4 에너지 신호를 전도하도록 구성된 제4 점화 라인,
    상기 제3 점화 라인에 전기적으로 연결되어 있고, 상기 제3 에너지 신호에 응답하여 상기 제1 주소 신호들에 기초하여 유체를 분사하도록 구성되어 있는 제3 액적 발생기들, 및
    상기 제4 점화 라인에 전기적으로 연결되어 있고, 상기 제4 에너지 신호에 응답하여 상기 제2 주소 신호들에 기초하여 유체를 분사하도록 구성되어 있는 제4 액적 발생기들
    을 포함하는 유체 분사 장치.
  7. 제6항에 있어서, 상기 제1 및 제3 액적 발생기들은 제1 절반부 상에 배치되어 있고, 상기 제2 및 제4 액적 발생기들은 제2 절반부 상에 배치되어 있는 유체 분사 장치.
  8. 제1항에 있어서,
    길이부(length)를 갖는 유체 피드 소스 - 상기 제1 액적 발생기들 각각은 상기 유체 피드 소스에 유체 연결되어 있음 -, 및
    상기 제1 주소 신호들을 전도하도록 구성되어 있는 주소 라인들을 포함하며,
    상기 제1 액적 발생기들은 상기 제1 주소 라인들에 의해 제공되는 상기 제1 주소 신호들에 기초하여 응답하도록 구성되어 있고,
    상기 제1 점화 라인 및 상기 주소 라인들은 상기 유체 피드 소스의 상기 길이부의 부분을 따라 비중첩하는 금속 라인들로서 배치되어 있는 유체 분사 장치.
  9. 제1항에 있어서, 유체 피드 소스를 포함하며, 상기 제1 액적 발생기들 각각 및 상기 제2 액적 발생기들 각각은 상기 유체 피드 소스에 유체 연결되어 있는 유체 분사 장치.
  10. 제1항에 있어서, 유체 피드 소스를 포함하며, 상기 제1 액적 발생기들은 상기 유체 피드 소스의 대향하는 측면들 상에 배치되어 있고, 상기 제1 액적 발생기들 각각은 상기 유체 피드 소스에 유체 연결되어 있으며, 상기 제2 액적 발생기들은 상기 유체 피드 소스의 대향하는 측면들 상에 배치되어 있고, 상기 제2 액적 발생기들 각각은 상기 유체 피드 소스에 유체 연결되어 있는 유체 분사 장치.
  11. 제1항에 있어서, 제1 유체 피드 소스 및 제2 유체 피드 소스를 포함하며, 상기 제1 액적 발생기들 각각은 상기 제1 유체 피드 소스에 유체 연결되어 있고, 상기 제2 액적 발생기들 각각은 상기 제2 유체 피드 소스에 유체 연결되어 있는 유체 분사 장치.
  12. 제1항에 있어서,
    제1 유체 피드 소스,
    제2 유체 피드 소스,
    에너지 펄스들을 포함하는 제3 에너지 신호를 전도하도록 구성된 제3 점화 라인,
    에너지 펄스들을 포함하는 제4 에너지 신호를 전도하도록 구성된 제4 점화 라인,
    상기 제3 점화 라인에 전기적으로 연결되어 있고, 상기 제3 에너지 신호에 응답하여 상기 제1 주소 신호들에 기초하여 유체를 분사하도록 구성되어 있는 제3 액적 발생기들, 및
    상기 제4 점화 라인에 전기적으로 연결되어 있고, 상기 제4 에너지 신호에 응답하여 상기 제2 주소 신호들에 기초하여 유체를 분사하도록 구성되어 있는 제4 액적 발생기들을 포함하며,
    상기 제1 및 제2 액적 발생기들 각각은 상기 제1 유체 피드 소스에 유체 연결되어 있고, 상기 제3 및 제4 액적 발생기들 각각은 상기 제2 유체 피드 소스에 유체 연결되어 있는 유체 분사 장치.
  13. 유체 분사 장치를 동작시키는 방법으로서,
    상기 유체 분사 장치에서 제1 주소 신호들을 발생하는 단계,
    상기 유체 분사 장치에서 제2 주소 신호들을 발생하는 단계,
    제1 점화 라인을 통해 에너지 펄스들을 포함하는 제1 에너지 신호를 수신하는 단계,
    제2 점화 라인을 통해 에너지 펄스들을 포함하는 제2 에너지 신호를 수신하는 단계,
    상기 제1 에너지 신호에 응답하여 상기 제1 주소 신호들에 기초하여 유체를 분사하는 단계, 및
    상기 제2 에너지 신호에 응답하여 상기 제2 주소 신호들에 기초하여 유체를 분사하는 단계
    를 포함하는 방법.
  14. 제13항에 있어서,
    제1 액적 발생기들 각각에서 상기 제1 에너지 신호를 수신하는 단계,
    제2 액적 발생기들 각각에서 상기 제2 에너지 신호를 수신하는 단계,
    상기 제1 주소 신호들에 기초하여 상기 제1 액적 발생기들을 활성화시키는 단계, 및
    상기 제2 주소 신호들에 기초하여 상기 제2 액적 발생기들을 활성화시키는 단계
    를 포함하는 방법.
  15. 제13항에 있어서,
    상기 제2 주소 신호들이 무효인 동안에 유효인 제1 주소 신호들을 공급하는 단계, 및
    상기 제1 주소 신호들이 무효인 동안에 유효인 제2 주소 신호들을 공급하는 단계
    를 포함하는 방법.
  16. 제13항에 있어서,
    데이터 라인들을 통해 이미지를 나타내는 데이터 신호들을 수신하는 단계,
    상기 제1 에너지 신호에 응답하여 상기 데이터 신호들에 기초하여 유체를 분사하는 단계, 및
    상기 제2 에너지 신호에 응답하여 상기 데이터 신호들에 기초하여 유체를 분사하는 단계
    를 포함하는 방법.
  17. 제16항에 있어서,
    액적 발생기에서 상기 데이터 신호들을 수신하는 단계, 및
    상기 데이터 신호들에 기초하여 상기 액적 발생기를 활성화시키는 단계
    를 포함하는 방법.
  18. 제14항에 있어서, 상기 제1 액적 발생기들 중 임의의 2개 간의 에너지 변동이 20% 미만이 되도록, 상기 제1 액적 발생기들에 상기 제1 에너지 신호를 분배하는 단계를 포함하는 방법.
  19. 제14항에 있어서, 상기 제1 액적 발생기들 중 임의의 2개 간의 에너지 변동의 최대치가 10% 내지 15%가 되도록, 상기 제1 액적 발생기들에 상기 제1 에너지 신호를 분배하는 단계를 포함하는 방법.
  20. 유체 분사 장치로서,
    제1 주소 신호들을 제공하도록 구성된 제1 주소 발생기,
    제2 주소 신호들을 제공하도록 구성된 제2 주소 발생기,
    상기 제1 주소 신호들을 전도하도록 구성된 제1 주소 라인들,
    상기 제2 주소 신호들을 전도하도록 구성된 제2 주소 라인들,
    에너지 펄스들을 포함하는 제1 에너지 신호를 전도하도록 구성된 제1 점화 라인,
    에너지 펄스들을 포함하는 제2 에너지 신호를 전도하도록 구성된 제2 점화 라인,
    상기 제1 점화 라인 및 상기 제1 주소 라인들에 전기적으로 연결되어 있고, 상기 제1 에너지 신호에 응답하여 상기 제1 주소 신호들에 기초하여 유체를 분사하도록 구성되어 있는 제1 저항기들, 및
    상기 제2 점화 라인 및 상기 제2 주소 라인들에 전기적으로 연결되어 있고, 상기 제2 에너지 신호에 응답하여 상기 제2 주소 신호들에 기초하여 유체를 분사하도록 구성되어 있는 제2 저항기들을 포함하며,
    상기 제1 주소 발생기 및 상기 제1 저항기들은 상기 유체 분사 장치의 제1 부분 상에 위치되어 있고, 상기 제2 주소 발생기 및 상기 제2 저항기들은 상기 유체 분사 장치의 제2 부분 상에 위치되어 있는 유체 분사 장치.
  21. 제20항에 있어서, 상기 제1 주소 라인들은 상기 제1 부분에만 배치되어 있고, 상기 제2 주소 라인들은 상기 제2 부분에만 배치되어 있는 유체 분사 장치.
  22. 제21항에 있어서, 상기 제1 주소 라인들 및 상기 제1 점화 라인은 상기 제1 부분에만 배치되어 있고, 상기 제2 주소 라인들 및 상기 제2 점화 라인은 상기 제2 부분에만 배치되어 있는 유체 분사 장치.
  23. 제21항에 있어서, 길이부를 갖는 유체 피드 소스를 포함하며, 상기 제1 점화 라인 및 상기 제1 주소 라인들은 상기 유체 피드 소스의 상기 길이부의 부분을 따라 비중첩하는 금속 라인들로서 배치되어 있는 유체 분사 장치.
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