KR101149111B1 - 기판상에 다공성 반도체막을 제조하는 방법 - Google Patents

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Abstract

본 발명은 다공성 반도체막을 제조하는 방법 및 상기 제조로부터 발생하는 막에 관한 것이다. 또한, 본 발명은 상기 막을 통합한 전자 장치 및 상기 막의 잠재적 이용에 관한 것이다.
다공성, 반도체, 전자 장치, 기판, 태양 전지

Description

기판상에 다공성 반도체막을 제조하는 방법{A METHOD OF PRODUCING A POROUS SEMICONDUCTOR FILM ON A SUBSTRATE}
본 발명은 다공성 반도체막을 제조하는 방법 및 상기 제조로부터 얻어지는 막에 관한 것이다. 또한, 본 발명은 상기 막을 내장한 전자 장치 및 상기 막의 잠재적 이용에 관한 것이다.
단결정 태양 전지는 ~ 25% 정도의 높은 에너지 변환 효율을 보인다. Si-기반 결정이 더 이상 단결정이 아니라 다결정인 경우, 최고 효율은 ~ 18%의 범위 내에 있고, 비정질 Si의 경우, 효율은 ~ 12%이다. 그러나, Si에 기초한 태양 전지는, 비정질 Si 버전이라도, 제조 비용이 상당히 비싸다. 따라서, 유기 화합물 및/또는 유기와 무기 화합물의 혼합에 기초한 다른 방법이 개발되고 있고, 후자 타입의 태양 전지는 종종 하이브리드 태양 전지로 지칭된다. 유기 및 하이브리드 태양 전지는 제조 비용이 더 싸다는 것이 증명되었지만, 비정질 Si 전지와 비교하더라도, 아직 상당히 낮은 효율을 갖는 것으로 생각된다. 경량, 대면적의 저비용 제조, 환경 친화 재료, 또는 가요성 기판 상의 제조와 같은 그 잠재적 고유 이점 때문에, 효율적인 유기 장치는 기술 및 상업상 유용한 "플라스틱 태양 전지"인 것으로 증명될 것으로 보인다. 염료감응 나노 결정 이산화 티타늄(다공성 TiO2) 반도체와 액체 산화환원 전해질에 기초한 태양 전지에서의 최근 진보는 유기 재료에서의 높은 에너지 변환 효율의 가능성을 나타낸다(B.O-Regan 및 M. Gratzel, Nature 353(1991, 737)).
분자 염료에 의한 나노결정 TiO2의 감응에 기초한 광전기화학 전지(dye sensitised solar cells, DSSC)는 그 처음 공표 이후 효율적인 광기전 장치로서 상당한 주의를 끌고 있다(B. O'Regan 및 M. Gratzel, 상기 참조; WO 91/16719). 진행 중인 연구의 일부분은 가요성 태양 전지를 제조하는 가능성과 함께 가요성 기판상에서의 상기 전지의 잠재적 적용 가능성을 개발하는 것이다. 상기 가요성 DSSC의 성공적 도입 전에 해결해야 할 주요 과제 중 하나는 플라스틱 기판에 적용 가능한 온도 범위가 제한된다는 것이다. 대부분은, 450℃ 정도의 높은 온도의 인가에 의해, 이용되는 TiO2 나노입자가 양호한 전기적 접촉을 이루게 된다. 상기 공정은, 지금까지 이들 기판으로 이루어진 전지의 효율을 제한한 가요성 플라스틱 기판에는 적용 가능하지 않다. 다른 소결 방법에 관하여, 지금까지, 가요성 DSSC를 제조하기 위한 가장 가능성 있는 방법은, 고압을 TiO2층에 인가하는 것이었다[H. Lindstroem, 등, 플라스틱 기판상에 나노구조 전극을 제조하는 새로운 방법, Nano Lett. 1, 97(2001); H. Lindstroem, 등, 나노구조 박막 전극을 제조하는 방법. WO 00/72373; H. Lindstroem, 등, 실온에서 염료감응 나노결정 태양 전지를 만드는 새로운 방법, J. Photochem. Photobiol. A 145, 107(2001); G. Boschloo, 등, 압축 방법에 의해 준비된 염료감응 태양 전지의 최적화, J. Photochem. Photobiol. A 148, 11(2002).]. 또한, 화학적 소결은 작은 성공을 이루면서 적용되어 왔다[D. Zhang, 등, 고체/기체 계면에서 열수(hydrothermal) 결정화에 의한 효율적인 다공성 티테이니아 광전극의 저온 제조, Adv. Mater. 15, 814(2003); D. Zhang, 등, 열수 결정화에 의한 염료 감응 태양 전지를 위한 다공성 나노결정 TiO2 후막의 저온 합성, Chem. Lett. 9, 874(2002).]. 또한, 양쪽 방법의 조합, 즉, 열 소결과 화학적 소결은 작은 진보에 이를 뿐이었다[S. A. Hague, 등, 가요성 연료 감응 나노결정 반도체 태양 전지, Chem. Comm. 24, 3008(2003)].
가요성 태양 전지를 제조하는 최신 기술의 결점은 다음과 같이 요약할 수 있다.
고온 소결은 반도체 입자 간에 양호한 전기적 접촉을 제공하기 위해 이용된다. 그러나, 나노입자 간의 양호한 전기적 접촉에 필요한 온도는, 예를 들어, "플라스틱 태양 전지"의 구성 요소가 그 상층에 적용되어야 하는 가요성, 즉 중합체의 대부분의 기판에 허용될 수 있는 것보다 훨씬 더 높다. 따라서, 재료 고유의 제한 때문에, 공정 파라미터를 절충할 필요가 있으므로, 상기와 같이 제조된 태양 전지의 성능을 처음부터 상당히 제한하게 된다.
한편, 소결에 저온(약, 200℃)을 이용하거나, 소결이 고압의 인가에 의해 추가적이거나 선택적으로 발생하는 경우에는, 초기 재료에서 유기 결합제를 이용할 수 없다. 통상, 이들 유기 결합제는 반도체 입자를 포함한 층의 기공률을 제어하는데 이용된다. 다음으로, 고온 방법에서는, 유기 결합제가 단순히 타서 없어져 빈 공간을 남기게 된다. 그러나, 저온 소결 공정에서는, 결합제가 단순히 타서 없어지지 않기 때문에, 이들 결합제를 이용할 수 없다. 따라서, 기공률과, 이에 부수하여, 기공을 통한 이온 전사가 상당히 감소한다. 또한, 입자 간의 전기적 접촉은 고온 소결층과 비교하여 일정 품질에 도달하지 않는다. 저온 소결과 압력 인가의 조합은 전기적 접촉을 일정 범위까지 개선하지만, 낮은 기공률의 문제는 해결되지 않은 상태로 남아 있다.
화학적 소결 공정에서는, 산화층으로 되는 저온 활성 또는 비활성 화학 반응을 이용하여, 다공성층에서 나노입자를 피복한다. 이들은 전도성 외부층을 형성하여, 다공성막의 전기 전도성을 개선한다. 그러나, 이들 막은 높은 결점 농도를 가질 것이다. 또한, 전사가 얇은 피복층에서만 발생하는지는 명확하지 않다. 양쪽 경우에 있어서, 이는, [Hague 등., 상기 참조]에 보고된 바와 같이, 높은 빛 강도로 보다 낮은 성능을 초래한다. 이는 이들 전지의 적용 가능성을 상당히 제한한다.
따라서, 본 발명의 목적은, 그 자체로 고온 소결 공정을 견디지 못하는 가요성 기판과 함께 고온 소결 공정의 이점을 이용할 수 있는 제조 방법을 제공하는 것이다. 또한, 본 발명의 목적은, 값싼 방법으로 제조될 수 있는 플라스틱 태양 전지를 제공하는 것이다. 또한, 본 발명의 목적은, 보고서에서 보고된 것과 적어도 같은 효율을 갖는 플라스틱 태양 전지를 제공하는 것이다.
이들 모든 목적은,
a) 제1 기판상에 접착층을 준비하는 단계 - 이 접착층은 접착층에 부착된 다공성 반도체층과 제1 기판 간에 전기 및 기계적 접촉을 제공할 수 있음 -,
b) 제2 기판상에 다공성 반도체층을 준비하는 단계,
c) 상기 다공성 반도체층을 상기 접착층 상에 전사하는 단계, 및
단계 b) 또는 단계 c) 후, 선택적으로,
제3, 제4, 제5 ... 제n, 제(n+1) 기판상에 제2, 제3, 제4, 제5 ... 제n 다공성 반도체층을 준비하는 단계와, 상기 제1, 제2, 제3, 제4, ... 제(n-1) 다공성 반도체층에 상기 제2, 제3, 제4, 제5, ... 제n 다공성 반도체층을 각각 전사하는 단계(n은 2 내지 100의 정수이고, 바람직하게는, 2 내지 20의 정수이고, 더 바람직하게는, 2 내지 10의 정수이다)와, 또한, 선택적으로, 제2, 제3, 제4, 제5 ... 제n 다공성 반도체층 중 하나, 일부 또는 각각의 위에, 각각의 다음 반도체층이 전사되는 추가 접착층(들)을 준비하는 단계를 포함한, 기판상에 다공성 반도체막을 제조하는 방법에 의해 해결된다.
일 예로서, 제2 다공성 반도체층이 제3 기판상에 준비되면, 이는, 그 자체로 상기 접착층에 전사된 상기 제1 다공성 반도체층에 전사되게 된다. 또한, 상기 제1 및 상기 제2 다공성 반도체층 간에 추가 접착층이 존재할 수도 있다. 바람직한 실시예에서, 기판상의 다공성 반도체막은, 상술한 단계 a) 내지 c)와, 가능하게는, 하위단계 ba), bb), bc), ca), cb) 및 cc) (이들 하위단계에 대해서는 아래 참조)에 의해 준비되고 서로의 상부에 적층되는, 교번하는 일련의 접착층과 다공성 반도체층을 포함한다.
일 실시예에서, 상기 접착층은 투명, 반투명 또는 불투명하다. 상기 접착층이 투명한 것이 바람직하다. 다른 실시예에서는, 상기 접착층이 불투명하므로, 더 많은 빛을 산란시킨다.
일 실시예에서, 상기 다공성 반도체층은 투명, 반투명 또는 불투명하다.
일 실시예에서, 상기 제2, 제3, 제4 등의 반도체층은 투명, 반투명 또는 불투명하다. 일 실시예에서는, 다음 반도체층이 더욱더 불투명하므로, 더 큰 산란을 일으킨다. 일 실시예에서는, 각각의 개별 층 두께에 따라, 개개의 다공성 반도체층의 불투명도가 변하고, 바람직하게는 증가한다. 이는, 하나의 다공성 반도체층만을 포함한 막, 또는 여러 다공성 반도체층을 포함한 막에 적용할 수도 있다.
일 실시예에서, 단계 c)는,
ca) 상기 제2 기판으로부터 상기 다공성 반도체층을 분리하는 단계,
cb) 바람직하게는, 염료감응 태양 전지에 유용한 염료를 이용하여, 선택적으로, 상기 다공성 반도체층을 염색하는 단계,
cc) 상기 제2 기판 없이 상기 접착층 상에 상기 다공성 반도체층을 전사하는 단계를 포함한다.
바람직하게는, 단계 b)는,
ba) 프린팅, 특히, 스크린 프린팅, 닥터 블레이딩(doctor blading), 드롭 캐스팅(drop casting), 스핀 코팅(spin coating), 잉크젯 프린팅 및 스프레잉에서 선택된 방법에 의해 상기 제2 기판상에 상기 다공성 반도체층을 준비하는 단계,
bb) 상기 다공성 반도체층을 소결하는 단계, 및 선택적으로,
bc) 바람직하게는, 염료 감응 태양 전지에 유용한 염료를 이용하여, 상기 다공성 반도체층을 염색하는 단계를 포함한다.
일 실시예의 단계 a)에서, 상기 접착층은, 프린팅, 특히, 스크린 프린팅 및/또는 잉크젯 프린팅, 닥터 블레이딩, 드롭 캐스팅, 스핀 코팅, 스퍼터링, 졸 겔 방법, 및 스프레잉에서 선택된 방법에 의해 상기 제1 기판상에 준비된다.
또한, 다른 실시예에서, 상기 접착층은 상기 제1 기판과 나중에 적용된 전해질 간의 차단층의 기능을 가져, 이 둘 간의 직접 접촉을 금지한다. 상기 기능을 달성하기 위해, 상기 접착층은 2개의 하위층으로 이루어질 수도 있고, 하위층 중 하나, 바람직하게는, 하부 하위층은 차단층이고 다른 하위층은 접착층이다. 하부(차단층)는, 다른 방법 중에서, 바람직하게는, 플라스틱 기판에 적합한, 스퍼터링 방법, 또는 졸 겔 방법에 의해, 준비될 수도 있다.
바람직하게는, 단계 ca)는 상기 제2 기판으로부터 상기 다공성 반도체층을 리프트-오프(lift-off)하는 단계를 포함하고, 바람직하게는, 리프트-오프하는 단계는 상기 다공성 반도체층으로부터 상기 제2 기판 또는 그 일부를 제거하여 이루어지고, 더 바람직하게는, 상기 제거는, 예를 들어, 필링(peeling) 등의, 물리적 방법, 및/또는 예를 들어, 에칭 및/또는 산화 등의, 화학적 방법에 의해 수행된다.
일 실시예에서, 상기 단계 c)의 전사는, 상기 다공성 반도체층이 젖거나 마른 상태에 있는 동안에 수행되고, 바람직하게는, 상기 전사는 롤-투-롤(roll-to-roll) 기술에 의해 달성된다.
일 실시예에서, 본 발명에 따른 방법은,
d) 상기 제1 기판, 상기 접착층 및 상기 다공성 반도체층을 그 순서대로 서로의 상부에 포함하는 합성물을 소결 및/또는 가압하는 단계를 더 포함한다.
일 실시예에서, 상기 단계 bb)의 소결은 300℃ 내지 500℃의 범위, 바람직하게는, 350℃보다 높은 범위, 더 바람직하게는 380℃보다 높은 범위, 가장 바람직하게는, 400℃보다 높은 범위의 온도에서 이루어진다.
일 실시예에서, 상기 단계 d)에서 소결은, 50℃ 로부터 200℃ 이하의 범위의 온도에서 이루어지고, 및/또는 상기 가압은 0 내지 12 × 104N/㎠의 범위의 압력으로 이루어진다.
바람직하게는, 상기 접착층은 반도체 입자, 바람직하게는, 산화물 입자, 더 바람직하게는, TiO2 입자, 특히, 아나타스(anatase)-TiO2 입자의 층이다.
당해 기술분야의 당업자는, 본 발명을 실시하는데 여러 다양한 반도체 입자를 이용할 수 있음을 명확히 알 수 있다. 이들 입자의 예로는, TiO2, SnO2, ZnO, Nb2O5, ZrO2, CeO2, WO3, SiO2, Al2O3, CuAlO2, SrTiO3 및 SrCu2O2, 또는 이들 여러 산화물을 포함한 합성 산화물이 있으나, 이에 한정되지는 않는다.
일 실시예에서, 상기 다공성 반도체층은, 반도체 입자, 바람직하게는, 산화물 입자, 더 바람직하게는, TiO2 입자, 특히, 아나타스-TiO2 입자의 층이고, 바람직하게는, 상기 다공성 반도체층은, 약 10㎚ 내지 1000㎚의 범위, 바람직하게는, 약 10㎚ 내지 500㎚의 범위의 크기를 갖는 반도체 입자를 포함한다.
일 실시예에서, 상기 다공성 반도체층은, 질소 흡착 기술로 측정되는 30% 내지 80%의 범위의 기공률을 갖는다. 본 문맥에서, 여기서 이용된 바와 같이, x% 기공률을 갖는 막은, 그 막이 차지하는 전체 부피의 x%가 빈 공간임을 의미한다.
일 실시예에서, 상기 다공성 반도체층은 제1 하위층 및 상기 제1 하위층에 인접한 제2 하위층을 포함한 합성층이고, 상기 제1 하위층은 구형 나노입자를 포함하고, 상기 제2 하위층은 연장된 막대형 나노입자를 포함한다. 바람직하게는, 상기 나노입자는 반도체 나노입자이다. 바람직하게는, 상기 구형 나노입자는 약 10 ㎚ 내지 약 500 ㎚, 더 바람직하게는, 약 10 ㎚ 내지 약 250 ㎚의 범위의 크기를 갖고, 상기 연장된 막대형 입자는 그 최장 치수를 따라 10 ㎚ 내지 약 500 ㎚, 바람직하게는, 약 50 ㎚ 내지 약 200 ㎚의 평균 길이를 갖는다. 일 실시예에서, 연장된 막대형 입자의 최장축과 최단축 간의 비율은 2 이상이다. 바람직한 실시예에서, 최장축과 최단축 간의 비율은 2 내지 10이다.
다른 실시예에서, 상기 막대형 나노입자는, 최장축과 최단축 간의 비율이 20 내지 1000인, 섬유이다.
일 실시예에서, 구형 나노입자를 갖는 상기 제1 하위층은 막대형 나노입자도 포함하고, 막대형 나노입자를 갖는 상기 제2 하위층은 구형 나노입자도 포함하지만, 제1 층에서의 막대형 입자의 함유량은 제2 층에서의 막대형 입자의 함유량보다 작고, 제2 층에서의 구형 입자의 함유량은 제1 층에서의 구형 입자의 함유량보다 작다. 본 명세서에서, 하위층을 "구형 나노입자를 포함한 하위층" 또는 "연장된 막대형 입자를 포함한 하위층"으로서 지칭할 때는 언제나, 이들 용어는, 상술한 각각의 하위층이 "다른" 유형의 나노입자도 포함할 가능성도 포함한다.
그러나, 일 실시예에서, 상기 구형 나노입자의 제1 하위층은 오로지 구형 나노입자만을 포함하고, 상기 연장된 막대형 나노입자의 제2 하위층은 오로지 연장된 막대형 나노입자만을 포함한다.
일 실시예에서, 상기 다공성 반도체층은 구형 및 연장된 막대형 나노입자의 혼합물로 이루어지고, 막대형 나노입자의 함유량은 그 층의 하부에서 층의 상부 쪽으로 점차 증가하거나, 그 층의 상부에서 하부 쪽으로 점차 증가한다.
일 실시예에서, 막대형 나노입자는 나노튜브이다.
일 실시예에서, 상기 기판상의 다공성 반도체막에 있어서, 상기 제1 하위층은 상기 접착층에 대향되고, 또한, 상기 제2 하위층은 상기 접착층으로부터 제거된다. 다른 실시예에서, 상기 기판 상의 다공성 반도체막에 있어서, 상기 제2 하위층은 상기 접착층에 대향되고, 또한, 상기 제1 하위층은 상기 접착층으로부터 제거된다.
바람직하게는, 상기 제1 및 제2 하위층은 각각 1㎛ 내지 20 ㎛의 범위의 두께를 갖는다.
바람직하게는, 상기 제2 기판은 350℃ 이상의 온도, 바람직하게는, 400℃ 이상의 온도를 견딜 수 있는 기판이고, 바람직하게는, 상기 제2 기판은 유리나 금속, 바람직하게는, 강철, 또는, 상부에 하나 또는 여러 추가층, 예를 들어, 금속층을 갖는 유리로 이루어진다.
일 실시예에서, 상기 제2 기판은, 그 위에 상기 다공성 반도체층이 준비되는 스페이서층을 더 포함하고, 바람직하게는, 상기 스페이서층을 화학적 및/또는 물리적 방법으로 제거함으로써, 상기 다공성 반도체층의 리프트-오프가 가능하게 된다.
일 실시예에서, 상기 스페이서층은 유기, 무기, 금속, 바람직하게는, 금, 또는 이들의 조합이고, 바람직하게는, 상기 스페이서층은 금으로 이루어지고, 그 제거는, 예를 들어, 강산 등의 산화제, 또는 예를 들어, 요오드/요오드화물 등의 산화환원 쌍의 처리에 의한 산화로 이루어진다.
바람직하게는, 상기 다공성 반도체층은 약 1 ㎛ 내지 약 50 ㎛의 범위의 두께를 갖는다.
일 실시예에서, 상기 접착층은 약 10 ㎚ 내지 약 100 ㎚, 바람직하게는, 10 ㎚ 내지 50 ㎚, 더 바람직하게는, 10 ㎚ 내지 20 ㎚의 범위의 크기를 갖는 반도체 입자의 층이다.
바람직하게는, 상기 접착층은 10 ㎚ 내지 1 ㎛, 바람직하게는, 500 ㎚ 미만의 두께, 더 바람직하게는, 100 ㎚ 이하의 범위의 두께를 갖는다.
일 실시예에서, 상기 제1 기판은 가요성 재료로 이루어지고, 바람직하게는, 상기 재료는 250℃보다 높은 온도에서 소결 공정을 견딜 수 없다.
또한, 본 발명의 목적은, 본 발명에 따른 방법에 의해 제조된, 다공성 반도체막에 의해 달성된다.
또한, 본 발명의 목적은,
기판상에, 서로의 상부에 교번하는 일련의 접착층과 다공성 반도체층을 포함하고, 상기 층들은 앞서 정의된 바와 같고, 바람직하게는, 상기 다공성 반도체층은 하나 또는 여러 염료로 염색되거나 염료감응되고, 다음 다공성 반도체층은, 각 염료가 존재함으로 인해, 이전 다공성 반도체층보다 긴 파장으로 시프트된 흡수의 질량 중심을 갖고, 상기 이전 다공성 반도체층은 기판에 더 가까운, 바람직하게는, 본 발명에 따른 방법에 의해 제조된, 다공성 반도체막에 의해 달성된다. 용어 "염색된"과 "염료 감응된"은, 본 명세서에서 이용되는 바와 같이, 서로 호환가능하게 이용된다.
일 실시예에서, 다공성층은 대응하는 접착층 상에 전사되기 전에 염색된다. 염색된 다공성층의 흡수 범위는 변할 수도 있다. 바람직하게는, 제1 다공성층은 더 짧은 파장 범위에서 흡수되고, 다음 층의 흡수의 질량 중심은 더 긴 파장으로 계속해서 시프트된다.
또한, 본 발명의 목적은,
바람직하게는, 가요성 기판이고, 더 바람직하게는, 250℃보다 높은 소결 온도를 견딜 수 없는, 제1 기판,
상기 제1 기판과, 접착층에 부착된 다공성 반도체층 간에 전기 및 기계적 접촉을 제공할 수 있고, 바람직하게는, 10 ㎚ 내지 100 ㎚, 더 바람직하게는, 10 ㎚ 내지 50 ㎚, 가장 바람직하게는, 10 ㎚ 내지 20 ㎚의 범위의 반도체 입자의 층이고, 30% 내지 80%의 기공률을 갖고, 평균 기공 크기는 1 ㎚ 내지 약 100 ㎚ 범위의 상기 접착층,
약 10 ㎚ 내지 약 1000 ㎚의 크기를 갖는 반도체 입자를 포함하고, 약 3 ㎚ 내지 약 500 ㎚의 범위의 기공 크기를 갖고, 약 1 ㎛ 내지 약 50 ㎛의 범위의 두께와, 질소 흡착 기술로 측정되는 30% 내지 약 80% 범위의 기공률을 갖는 다공성 반도체층을 그 순서로 포함한, 바람직하게는, 본 발명에 따른 방법에 의해 제조된, 다공성 반도체막에 의해 달성된다.
또한, 본 발명의 목적은 본 발명에 따른 다공성 반도체막을 포함한 전자 장치에 의해 달성되고, 바람직하게는, 상기 전자 장치는 태양 전지이고, 더 바람직하게는, 상기 태양 전지는 5%보다 높은 전력 변환 효율을 갖는다. 일 실시예에서, 상기 태양 전지는, 6 × 104N/㎠까지의 압력, 바람직하게는, 10 × 104N/㎠까지의 압력이 상기 다공성 반도체막에 인가된 후, 75% 이상, 바람직하게는, 80% 이상의 상대 기공률을 갖고, 상기 상대 기공률은 가압되지 않은 막에 관하여 정의된다. 다른 실시예에서, 상기 전자 장치는 센서 장치이다.
또한, 본 발명의 목적은, 전자 장치, 특히, 태양 전지를 제조하기 위한 본 발명에 따른 방법을 이용하여 달성된다.
또한, 본 발명의 목적은, 전자 장치, 바람직하게는, 태양 전지에 있어서, 본 발명에 따른 다공성 반도체막을 이용하여 달성된다.
또한, 본 발명의 목적은, 구형 나노입자의 제1 하위층 및 상기 제1 하위층에 인접한 연장된 막대형 나노입자의 제2 하위층을 포함한 다공성 반도체층에 의해 달성된다. 바람직하게는, 상기 나노입자는 반도체 나노입자이다. 또한, 이하, 구형 나노입자의 제1 하위층 및 상기 제1 하위층에 인접한 연장된 막대형 나노입자의 제2 하위층을 포함한 상기 반도체층을 "합성층"으로 종종 지칭한다.
바람직하게는, 상기 구형 및 막대형 나노입자의 합성층은 두 개의 상이한 하위층 간의 열 팽창 계수에 있어서 차이를 나타낸다.
또한, 이하, 상기 합성층을 "구형-막대 합성층" 또는"SRCL(sphere-rod composite layer)"로 종종 지칭한다. 여기서 이용되는 바와 같이, "구형-막대 합성층"이라는 용어는 구형 나노입자의 하위층 및 이에 인접한, 연장된 막대형 입자의 다른 하위층을 포함한 임의의 층을 나타내기 위한 것이다. 당해 기술분야의 당업자는, "구형" 및 "연장된 막대형"이 근사한 용어일 뿐이고, 엄격한 기하학적인 의미에서 완전히 "구형" 또는 완전히 "막대형"은 아니지만, 그럼에도, 그 외관이 이들 용어에 의해 적절히 설명되는 입자를 설명하기 위해서 사용되었음을 명확하게 알 수 있다.
"인접한"이란 용어는, 서로 이웃한 두 개의 실체의 공간 배열을 나타내기 위한 것이다. 일 실시예에서는, 서로 인접한 두 개의 하위층이 서로 직접 접촉한다. 다른 실시예에서는, 서로 인접한 두 개의 하위층이 중간 스페이서층에 의해 분리되고, 그 치수는 각 하위층의 두께와 비교하여 매우 작을 수도 있다. 그러나, 바람직한 실시예에서, 서로 인접한 두 개의 하위층은 서로 직접 접촉한다.
일 실시예에서, 상기 구형 나노입자는 약 10 ㎚ 내지 약 500 ㎚, 더 바람직하게는, 10 ㎚ 내지 약 250 ㎚ 범위의 크기를 갖고, 상기 연장된 막대형 입자는 그 최장 치수를 따라 10 ㎚ 내지 500 ㎚, 바람직하게는, 약 50 ㎚ 내지 200 ㎚의 평균 길이를 갖는다. 바람직한 실시예에서, 연장된 막대형 입자의 최장축과 최단축 간의 비율은 2 이상이다. 더 바람직한 실시예에서, 최장축과 최단축 간의 비율은 2 내지 10이다.
일 실시예에서, 상기 구형 및 막대형 입자의 합성층은 2 ㎛ 내지 50 ㎛, 바람직하게는, 2 ㎛ 내지 40 ㎛ 범위의 두께를 갖는다.
바람직하게는, 상기 반도체 입자는 산화물 입자이다. 이들 입자의 예로는, TiO2, SnO2, ZnO, Nb2O5, ZrO2, CeO2, WO3, SiO2, Al2O3, CuAlO2, SrTiO3 및 SrCu2O2이 있으나, 이에 한정되지는 않는다.
더 바람직하게는, 상기 반도체 입자는 TiO2 입자, 특히, 아나타스-TiO2 입자이다.
일 실시예에서, 상기 구형-막대 합성층은, 질소 흡착 기술로 측정되는 30% 내지 80% 범위의 기공률을 갖는다. 본 문맥에서, 여기서 이용되는 바와 같이, x% 기공률을 갖는 막이나 층은, 그 막이나 층이 차지하는 전체 부피의 x%가 빈 공간임을 의미한다.
놀랍게도, 본 발명의 발명자는, 상기 SRCL이 비합성층과 비교하여 더 쉽게 기판에서 리프트-오프될 수 있음을 발견하였다. 따라서, 상기 SRCL은 층의 리프트-오프, 바람직하게는, 기판에서 반도체층을 리프트-오프하는 것과 관련된 임의의 방법에 이용되고 적용될 수 있다.
또한, 놀랍게도, 본 발명의 발명자는, 가요성 DSSC를 제조함에 있어서의 상술한 불이익을 다공성 TiO2층에 대한 전사 방법을 적용하여 일반적으로 해결할 수 있음을 발견하였다. 상기 방법은 활성 다공성층의 고온 소결의 이점(양호한 전기적 접촉, 양호한 기공률, 양호한 기계적 안정성)과 가요성 플라스틱 기판상에 상기 다공성층을 적용할 수 있고 이들이 양호한 전기적 접촉을 이루도록 할 수 있는 가능성을 함께 가진다. 이는, 상기 층의 최적 전기 및 광학 특성과 함께 전사되는 다공성층의 파라미터의 선택에 있어서 완전한 자유를 보장하기 위한 것이다. 그 원리는, 층 준비와 기판에의 접촉의 분리에 기초하고 있다. 이는, 활성 다공성층이, 고온을 견딜 수 있는 기판(스페어 기판)상에 준비되는 것을 의미한다. 상기 층의 성공적인 준비 후, 이는 스페어 기판으로부터 제거되어 다른(예를 들어, 고온 소결 공정을 견딜 수 없는) 기판에 전사된다. 상기 다른 기판(첨부된 청구항의 용어에 따른 "제1" 기판)과 양호한 기계 및 전기적 접촉을 이루도록 하기 위해서는, 가요성 기판과 전사된 다공성층 간에 스페이서 또는 접착층이 존재하고, 스페이서 또는 접착층은 가요성 기판과 전사된 다공성층 간에 전기 및 기계적 접촉을 제공할 수 있다. 본 명세서에 사용되는 바와 같이, "접착층"이란 용어는, (예를 들어, 그 자체로 TCO층에 의해 피복될 수도 있는)기판과, 상기 기판에 부착되는 다른 층, 바람직하게는, 다공성 반도체층 간에 접착을 제공하는 임의의 층을 나타내기 위한 것이고, 또는, 이는 두 개의 인접한 층, 바람직하게는, 두 개의 다음 다공성 반도체층 간에 접착을 제공한다는 의미이다. 상기 스페이서층 또는 접착층이 나노다공성 반도체 입자, 바람직하게는, TiO2 입자의 매우 얇은 층으로 이루어진 경우, 좋은 결과를 얻을 수 있음을 발견하였다. 전사된 다공성층(이하, "전사층"으로도 지칭됨), 나노다공성 접착층 및 기판이 양호한 전기적 접촉을 이루도록 하기 위해서는, 예를 들어, 단지 200℃까지 가열, 가압, 및/또는 화학적 소결과 같은, 상이한 저온 소결 공정이 충분하고 적용될 수도 있다. 접착층이 DSSC에서 채용된 표준 다공성층보다 훨씬 얇기 때문에, 상기 방법의 상술한 불이익은, 활성 다공성층에 적용되는 경우보다 훨씬 덜 중요하게 된다. 예를 들어, 가압은 전사층의 좋은 특성에 영향을 주지 않으나, 접착층의 나노입자 간의 전기적 접촉과, 전극, 접착층, 및 전사층 간의 접촉을 향상시킨다. 지금까지, 가열과 가압을 조합한 경우에 최선의 결과를 발견하였다.
당해 기술분야의 당업자는, SRCL의 경우에서와 같이 명시적으로 지정되지 않는 한, 다공성 반도체층(이하, "전사층"으로도 지칭됨) 및/또는 접착층에서 이용된 반도체 입자가 임의의 형상을 가질 수도 있음을 명확하게 알 수 있다. 이들은 예를 들어, 구형, 막대 또는 튜브일 수도 있다. 이들은 임의의 종횡비를 가질 수도 있고, 상이한 직경과 형상을 혼합할 수도 있다. 또한, 혼합된 다층구조를 적용할 수도 있다. 일 실시예에서, 다음 층, 즉 접착층과 다음 반도체층은 더욱더 산란될 수도 있고, 즉, 바로 이전 이웃한 층보다 덜 투명할 수도 있다. 상기 증가하는 산란 효과는 다음 층이 상이한 크기 및/또는 형상의 입자를 갖는 각 층의 상이한 조성 및 한 층에서 다른 층으로 증가하는 입자의 평균 크기에 기인할 수 있다. 바람직하게는, 각 층의 표면 거칠기는 더 작은 입자의 크기(들), 바람직하게는, 각 층의 더 작은 입자의 크기(들)보다 대체로 크지 않아야 한다. 이는, 두 개층 간의 양호한 접촉 및 평탄한 표면 전이를 보장하기 위한 것이다. 또한, 상기 층의 더 나은 안정성을 위해 다공성 반도체층 내에 섬유를 추가하는 것도 가능하다. 다공성 반도체층의 바람직한 두께는 약 1 ㎛ 내지 약 50 ㎛이다. 우선, 다공성 반도체층은, 바람직하게는, 평탄하고 온도 내성이 있는 임의 종류의 기판상에 준비될 수도 있고, 즉, 이는, 반도체층을 소결하는데 이용되는 것과 같은, 고온(예를 들어, 350℃ 내지 500℃의 온도 범위) 소결 공정을 견딜 수 있다. 다른 방법으로는, 상기 기판은, 단순히, 접착층이 위에 준비되는 기판과 동일한 형상을 갖거나 그 형상을 닮을 수도 있다. 바람직한 기판 재료는 유리나 강철이지만, 다른 재료를 이용할 수 있다. 다공성 반도체층은, 프린팅, 특히, 잉크젯 프린팅, 스크린 프린팅, 닥터 블레이딩, 드롭 캐스팅, 스핀 코팅 및 스프레잉을 포함한 임의의 적당한 수단에 의해 제조될 수도 있지만, 이에 한정되지는 않는다. 다공성 반도체층을 준비하는 하나의 바람직한 방법은 잉크젯 프린팅인데, 상기 방법에서는, 적용된 층의 두께에 대하여 정밀하게 제어를 실행할 수 있고, 소망에 따라, 단일 입자의 두께에 대응하는 하나의 단층으로, 약 1 내지 5 단층에 대응하는 아주 얇은 층을 생성할 수 있기 때문이다. 그러나, 잉크젯 프린팅은, 예를 들어, 2 ㎛ 내지 50 ㎛와 같은, ㎛-범위의 더 두꺼운 층을 준비하는데도 완전히 적합하다. 다공성 반도체층을 준비하는 다른 더 바람직한 방법은 스크린 프린팅이다. 다공성 반도체층을 제조된 기판으로부터 접착층에 전사하는 하나의 방법은, 반도체층이 제조된 기판상에 스페이서층을 제공하는 것이다. 상기 스페이스층은, 다공성 반도체층이 소결된 후, 제조된 기판으로부터 다공성 반도체층의 제거를 쉽게 할 수도 있다. 상기 스페이서층은 유기 또는 무기 재료를 포함할 수도 있고, 이는, 금속, 특히, 금을 포함할 수도 있다. 스페이서층은, 당해 기술분야의 당업자에게 명확한, 화학적, 물리적 또는 다른 방법에 의해 제거될 수도 있다. 예를 들어, 금은, 예를 들어, 강산 등의 산화제, 및/또는 예를 들어, 요오드/요오드화물 등의 산화환원 쌍으로 처리되어 산화될 수도 있다. 상기 제거의 결과, 다공성 반도체층은, 제조된 기판에서 리프트 오프되어 접착층에 전사될 수도 있다. 다공성 반도체층은 전자 장치의 주요 "활성"층인 층으로서, 빛 흡수, 전하 분리 및 전사 공정이 주로 발생하는 위치를 의미한다.
바람직한 실시예에서, 반도체층은, 각각, 구형 및 막대형 반도체 나노입자의 두 개의 상이한 하위층으로 이루어진 합성층이다. 상기 SRCL(sphere-rod composite layer)을 기판에서 더 쉽게 리프트-오프할 수 있으므로, 기판으로부터 반도체막의 리프트-오프를 필요로 하는 어떤 공정도 쉽게 된다.
본 발명의 발명자는, 상술한 리프트-오프 공정이 도 6에 도시된 것과 같은 SRCL(sphere-rod composite layers)의 적용에 의해 상당히 쉽게 됨을 발견하였다. 어떤 이론에도 구속됨 없이, 본 발명의 효과는 다음과 같이 설명할 수 있다.
우선, 본 발명의 발명자는, 다음과 같은 경우, 중력 이외에는 어떤 추가적인 기계적인 힘도 없이 요오드/요오드화물 전해질에서 스페어 기판으로부터 다공성층을 제거하는데 필요한 시간을 측정하였다: SRCL, 동종 다공성층, 및 두 개의 하위층으로 이루어진 다공성층 - 후자는 양쪽 하위층에서 동일한 기하학적 형상의 작은 입자(10 내지 20 ㎚의 직경)나 하부 하위층에서 작은 입자와, 상부 하위층에서 같은 기하학적 형상의 더 큰 입자(300 ㎚의 직경)로 이루어진다. 모든 참조 층에 대한 평균 시간은 SRCL에 대한 평균 시간을 적어도 일 차수 정도의 크기만큼 초과한다. 도 8에는 SRCL과 두 개의 나노구형 하위층으로 이루어진 이중층에 대한 데이터의 비교가 도시되어 있다. 본 발명의 발명자는, 어떤 이론에 의해서도 구속받음 없이, 이들 관찰에 대한 가장 적당한 설명은, SRCL에서 내부 응력이, 고온 소결 공정에서 층의 형성 동안 및 다음 냉각 동안 상이한 팽창/수축으로 인하여, 스페어 기판으로부터 보다 용이한 제거를 일으킬 수도 있다는 것임을 제안한다. 그러나, 예시에 이용된 특정 실시예에서 구형과 막대 모두가, X선 회절에 의해 확인된 바와 같이 아나타스 TiO2 단결정이기 때문에, 그 효과는 순전히 두 개 층에서 상이한 결정학적 특성 때문일 리 없지만, 대신 막의 나노-형태학에 상관되어야 한다. 또한, 무작위로 배열된 벌크 다결정 재료, 단결정 막대, 또는 단결정 구형으로 이루어진 최밀 충진(closed-packed) 구조는 같은 평균 열 팽창 계수를 나타낼 것으로 예상되지만, 나노다공성 구조는 다음에서 설명되는 바와 같이 나노스케일 빌딩 블록의 형상에 따른 일탈을 허용한다. TiO2 나노막대는 템플릿 방법에 의해 성장된다. 이는, 선택된 결정학적 배향의 표면상의 일부 계면활성제의 선택적인 흡수에 기초하고 있다. 디에틸렌트리아민의 경우, 여기서, 나노막대 합성에 이용되는 바와 같이, 흡수는 아나타스 격자의 c-축 또는 [001] 방향과 평행한 면에서 우선적으로 발생한다(또한, 축과 방향의 명명법에 관해서는 도 7 참조). 계면활성제가 그 면에 수직한 방향을 따른 결정 성장을 느리게 하기 때문에, 모든 나노막대의 더 긴 축은 [001] 방향과 (일정 일탈 내에서)일치할 것으로 예상되고, 또한, 이는 투과형 전자 현미경법에 의해 확인되었다. 한편, 아나타스 TiO2 경우, 열 팽창 계수, α는, a-방향, 즉, [001]에 수직한 음의 팽창(negative expansion)의 경우에도, 결정학적 배향에 상당히 의존하는 것으로 공지되어 있다(모두 실온에서, αa = -2.88 × 10-6, αc = 6.6424 × 10-6). 모든 세 방향으로 무작위로 배향된 구형 또는 막대형 입자의 c-축을 갖는 도 7의 일차원 모델(상기 모델이 나노입자의 연쇄를 따라 상이한 팽창 계수를 설명할 뿐이라는 점에서 일차원 모델임)에서는, 막대의 장축이 단축보다 (도 7에 도시된 바와 같이)나노입자의 연쇄의 전체 길이에 더 기여하기 때문에, 거시적인 열 팽창 계수에 있어서 차이가 존재한다. 상기 모델은 나노다공성 네트워크에서의 상황을 너무 단순화하지만, 이들 고려에 기초하여, 구형이나 막대로 이루어진 다공성층에 대하여, 거시적인 열 팽창 계수에 있어서 차이가 예상된다. 또한, 층 구조는 450℃에서의 소결 주기 동안 형성되기 때문에, α에서의 작은 차이도 실온에서 관찰된 내부 응력을 설명하기에 충분하다. 또한, 본 발명의 발명자가 광간섭계에 의해 실온과 300℃ 간에 다공성층의 두께를 측정했을 때, 표준 층과 SRCL의 상이한 행동을 발견하였다. 표준 층의 경우, 온도가 증가함에 따라, 두께가 감소하는 것이 관찰되었다. 이는, 막 자체와 비교할 때, 유리 기판의 더 강한 측면 팽창으로 인한, 층의 수축 때문이다. 그러나, 나노막대층의 경우에는, 나노막대층의 더 많은 양(positive)의 팽창 계수에 의하여 해석될 수 있는 수축을 관찰하지 않았다. 결국, 나노미터 스케일 상에서 TiO2의 형상은, 그 층에서 입자의 나노다공성 배열과 함께, 그 층의 기계적 특성에서의 거시적 차이와 상관되어, 리프트-오프 공정의 최적화에 이르게 된다.
다공성 반도체막이 이용되는 전자 장치의 활성 공정에 그 자체로는 기여할 필요가 없는, 접착층에 관한 한, 상기 접착층은, 얇은, 투명층으로 형성될 수도 있고 다공성 반도체층과 기판(예를 들어, 전극) 간에 양호한 전기 및 기계적 접촉을 제공할 수 있는 임의의 재료로 이루어질 수도 있다. 접착층의 재료는 나노다공성일 수도 있고, 이는, 접착층 내의 평균 기공 크기가 1 ㎚ 내지 100 ㎚의 범위인 것을 의미한다. 바람직한 실시예에서, 접착층의 나노다공성 입자는, 반도체 입자, 바람직하게는, 산화물 입자, 더 바람직하게는, TiO2 입자이다. 또한, 당해 기술분야의 당업자는, 이들 입자가 임의의 형상을 취할 수도 있고, 예를 들어, 구형, 막대 또는 튜브일 수도 있음을 명확하게 알 수 있다. 그 바람직한 크기는, 약 10 ㎚ 내지 약 100 ㎚의 범위에 있지만, 바람직하게는, 각 층의 표면 거칠기는 더 작은 입자의 크기(들), 바람직하게는, 각 층의 더 작은 입자들의 크기(들)보다 대체로 크지 않아야 한다는 것을 주의해야 한다. 또한, 접착층과 다공성 반도체층 간의 계면에서, 접착층의 입자는 두 개 층 간의 양호한 접촉과 평탄한 표면을 보장하기 위해 비교적 작다. 바람직한 접착층의 두께는 약 10 ㎚ 내지 약 1 ㎛이지만, 500 ㎚ 미만의 두께를 갖는 실시예도 바람직하다. 100 ㎚ 이하의 두께를 갖는 실시예는 훨씬 더 바람직하다. 접착층은, 프린팅, 특히, 잉크젯 프린팅, 스크린 프린팅, 닥터 블레이딩, 드롭 캐스팅, 스핀 코팅 및 스프레잉을 포함한 임의의 수단에 의해 적용될 수도 있지만, 이에 한정되지는 않는다. 접착층을 적용하는 하나의 바람직한 방법은, 잉크젯 프린팅인데, 상기 방법에서는, 적용된 층의 두께에 대하여 정밀하게 제어를 실행할 수 있고, 단일 입자의 두께에 대응하는 하나의 단층으로, 약 1 내지 5 단층에 대응하는 아주 얇은 층을 생성할 수 있기 때문이다. 원칙적으로, 접착층을 위해서는 어떤 기판도 가능하지만, "플라스틱 태양 전지"를 제조하기 위해서는, 물론, 비교적 가요성이 있는 기판이 바람직하다. 당해 기술분야의 당업자는, 중합체 재료를 포함한, 많은 재료를 상기 가요성 기판에 이용할 수 있지만, 이에 한정되지 않음을 명확하게 알 수 있다. 또한, 기판은 평탄하거나 임의의 다른 형상을 가질 수도 있다. 바람직한 실시예에서, 기판이 가요성 중합체 기판인 경우에는, 일정 한도, 예를 들어, 200℃까지의 온도를 견딜 수 있을 뿐이다.
다공성 반도체층이 제조된 제1 기판으로부터, 전자 장치에도 이용되는 기판으로의 다공성 반도체층의 전사에 있어서, 상기 목적에 적합한 임의의 기술을 적용할 수 있다. 상기 기술은 당해 기술분야의 당업자에게 공지되어 있고, 롤-투-롤 기술을 포함하지만, 이에 한정되지는 않는다. 전사 동안, 다공성 반도체층은 젖거나 마른 상태에 있을 수도 있다. 다공성 반도체층을 접착층에 전사한 후, 저온 소결 및/또는 압력 인가가 계속하여 일어날 수도 있다. 저온 소결을 위한 바람직한 온도는 200℃ 이하이다. 바람직한 압력은 2 × 104N/㎠ 내지 12 × 104N/㎠의 범위에 있다. 당해 기술분야의 당업자는, 본 발명이 단일 접착층과 단일 다공성 반도체층에 한정되지 않음을 명확하게 알 수 있다. 또한, 본 발명은 하나 이상의 반도체층 및/또는 하나 이상의 접착층을 갖는 다른 합성물을 구현한다.
일단 적어도 기판, 투명 접착층 및 다공성 반도체층을 포함한 합성물을 제조하면, 이는, 예를 들어, 태양 전지의 제조에 이용될 수도 있다. 태양 전지와 그 다른 구성 요소는 당해 기술분야의 당업자에게 공지되어 있고, 즉, 이는 전해질을 포함하게 되고, 다공성 반도체층을 염료로 처리하여 염료감응 하게 된다. 전극 재료로서, 온도 저항성이 없는 이들 재료를 이용할 수도 있는데, 이는 고온 소결 공정을 받을 필요가 없기 때문이다. 전극을 구성하기 위한 상기 재료는 당해 기술분야의 당업자에게 공지되어 있고, 금속, 유기 재료, 예를 들어, 다량 도핑된 폴리(3,4-에틸렌 디옥사이드 티오펜)(PEDOT 또는 PEDT)와, 유도체 및 TCO-층(투명 전도성 산화물)을 포함하지만, 이에 한정되지는 않는다. 이는, 유기 재료, TCO-재료, 및/또는 금속, 예를 들어, 백금일 수도 있는 카운터 전극에도 적용된다. 예시적인 TCO-재료는, FTO, ITO, ZnO, SnO2 및 그 조합이지만, 이에 한정되지는 않는다.
또한, 당해 기술분야의 당업자는, 여러 다양한 가요성 기판이 존재함을 명확하게 알 수 있다. 예를 들어, 가요성이 있는, (강철을 제외하고)주로 중합체 기판은 다음과 같이 이용될 수도 있지만, 이에 한정되지는 않는다: 폴리에틸렌 테레프탈레이트(PET), 폴리에틸렌 나프탈레이트(PEN), 폴리에테르술폰(PES), 폴리이미드(Kapton), 폴리에테르에테르케톤(PEEK), 폴리에테르이미드(PEI), 스테인리스강, OHP(overhead transparencies).
이하, 다음과 같은 도면을 참조한다.
도 1은 본 발명에 따라 설명된 전사 기술/리프트-오프 기술에 의해 이루어진 전지의 개략도를 나타낸다.
도 2는 본 발명에 따라 제조된, 즉, 리프트-오프 제조된 DSSC의 I-V 특성을 나타낸다. 접착층의 소결을 위해 인가된 온도는 200℃이었고, 인가된 압력은 60 kN/㎠이었고, 100 mW/㎠, AM 1.5에서 모의 실험된 일광(sunlight)으로 측정하였다.
도 3은 본 발명에 따른 DSSC의 효율과 단락 회로 전류 밀도 JSC를 인가된 압력의 함수로서 나타낸다. 가압 온도는 실온이었고, 100 mW/㎠에서, 백색광을 갖는 유황 램프를 이용하여 측정되었다.
도 4는 본 발명에 따른 DSSC의 효율과 상대 기공률을 인가된 압력의 함수로서 나타낸다. 압축 온도는 실온이었다. 100% 상대 기공률은, 어떤 외부 압력도 인가되기 전의 전지의 기공률을 의미한다.
도 5는 본 발명에 따른 리프트-오프-셀의 효율을 접착층 두께의 함수로서 나타낸다. 전지는 단지 200℃에서 소결되었고, 어떤 압력도 인가되지 않았다.
도 6은 본 발명에 따른 SRCL의 개략도 및 주사 전자 현미경사진을 나타낸다.
도 7은 TiO2-나노구형의 연쇄 및 TiO2 나노막대의 연쇄의 개략도를 나타낸다. [001] 방향은 나노막대의 경우 더 기여한다.
도 8a)는, 주로, 나노구형 하위층과 비교하여 나노막대 하위층에서의 상이한 열 팽창으로 인한, 개선된 리프트-오프의 개략도를 나타낸다.
도 8b)는 본 발명에 따른 (상이한 크기지만 유사한 형상의 입자를 갖는)표준 이중층과 구형-막대 합성층을 리프트 오프하는데 필요한 시간의 비교를 나타낸다.
이하, 설명하기 위해 제공되지만, 본 발명을 한정하지 않는 다음 예를 참조하여 본 발명을 더 설명한다.
예 1
도 1에는 상술한 리프트-오프 기술에 의해 이루어진 DSSC의 개략도가 도시되어 있다. 본 발명의 방법에 따라 제조된 통상의 셀에 있어서, 기판은 투명 전도성 산화층(TCO, 약 100㎚)으로 피복된다. TCO상에서, 직경이 약 14 ㎚인 TiO2 나노입자로 이루어진 약 100㎚ 두께의 얇은 접착층은, 다른 기판상에서 소결한 후 기판상에 전사된 활성 다공성층(다공성 반도체층 또는 전사층)과 TCO 간의 접촉을 보장한다. 활성 다공성층은 약 20 ㎚ 입자로 이루어진 약 8 ㎛ 두께의 하위층(도 1에서 부분 Ⅰ)과 20 ㎚ 및 300 ㎚ 입자의 혼합물로 이루어진 2 ㎛ 두께의 하위층(도 1에서 부분 Ⅱ)을 갖는 이중 구조로 이루어진다. 스페어 기판으로부터 활성층을 제거할 수 있는 하나의 가능성은 이를 얇은 금층상에서 소결하는 것이다. 소결 후, 금은, 예를 들어, 요오드/요오드화물 혼합물로 용해되고, 활성층은 스페어 기판으로부터 실제 기판으로 용매에서 전사된다. 전사 및 접착층을 85℃에서 건조하고, 접착층을 200℃ 및 60kN/㎠에서 저온 소결한 후, 적색 염료 분자(=(cis-bis(이소티오시안아토)bis(2,2'-바이피리딜-4-4'-디카르복실산)루테늄(Ⅱ))를 에탄올(0.3mM) 내의 용매에서 셀프-에셈블링(self-assembling)을 통하여 TiO2에 단층으로서 부착한다. 염료 감응된 다공성층은 산화환원 쌍으로서 기능을 하는 요오드/요오드화물(0.015M)을 갖는 중합체 전해질(PC/EC 내의 PEO)로 채워진다. 같은 중합체 전해질의 6㎛ 두께의 벌크층은 임의 종류의 기판상에 적용된 편평하고 평탄한 백금막(50㎚)과 다공성층 간의 간격을 메운다. TiO2층과 백금 카운터 전극 간의 직접 접촉을 회피하기 위하여, 예를 들어, 유리로 이루어진 볼 등의 비활성 스페이서나 스페이서박을 두 개의 전극 간에 삽입한다.
도 2에는 100mW/㎠의 모의 실험된 일광(AM 1.5)에 의한 조명의 경우, 상기 태양 전지의 전류-전압 특성을 도시하고 있다. 데이터로부터 7%의 최대 전력 변화 효율을 얻을 수 있다. 도 3은 인가된 압력의 함수로서 효율과 단락 회로 전류 밀도를 나타낸다. 리프트-오프 기술에 의해 준비되지 않았던 가압된 막에 관한 이전에 보고된 결과와 달리[Lindstrom 등, 2001, 상기 참조], 효율과 Jsc는 모두 50kN/㎠보다 낮은 압력에서 포화한다. 리프트-오프 층이 아닌 경우, 최상의 값은 훨씬 더 낮은 압력, 약 5kN/㎠에서 보고되었다. 상기 차이에 대한 하나의 이유를, 도 4에 도시된 바와 같이, 전-소결(450℃)되나 전사되지 않은 층의 기공률과 효율의 압력 의존에서 발견할 수도 있다. 효율도 기공률도 인가된 압력에 대한 강한 의존을 나타내지 않고, 가압 동안 그 양호한 특성을 유지하지 않는다. 그러나, 전-소결되지 않은 막의 경우, 기공률은 압력에 따라 상당히 감소하고, 이는, 더 두꺼운 두께의 소결되지 않으나 가압된 막의 압력이 높아짐에 따라 효율의 더 나쁜 성능 및 조기 포화에 대한 하나의 이유일 수도 있다[Lindstrom 등, 2001, 상기 참조]. 도 5에는, 접착층의 얇은 두께의 중요성이 설명되어 있고, 리프트-오프 전지의 효율은, 잉크젯 프린팅시, 각각 약 100 ㎚의 층 두께와 등가인, 프린팅 주기의 수의 함수로서 도시되어 있다. 프린팅 주기의 수가 더 높아지는 경우, 상당한 효율의 감소를 발견할 수 있다.
예 2
또한, 제1 기판으로부터 전사층을 리프트-오프하기 전에 염료 감응된 다공성 전사층에 대한 실험도 수행하였다. 그 준비는 제1 예에서 설명된 것과 유사한 방법을 따르지만, 이번에는, 서로의 상부에 교번하는 방식으로 두 개의 접착층과 두 개의 전사층을 갖도록 셀을 제조하고, 전사층을 염료 감응시킨다. 층의 순서는 다음과 같다: 기판 - 접착층 1 - 다공성 반도체층 1(염색됨) - 접착층 2 - 다공성 반도체층 2(염색됨). 전사층은 직경이 약 20 ㎚의 입자만으로 이루어진 약 5 ㎛ 두께의 다공성 TiO2층만으로 이루어진다. 전사층을 얇은(약 20 ㎚) 금층상에서 소결하였고, 소결 후, 적색 염료 분자를 에탄올(0.3mM) 내의 용매에서 셀프-어셈블링을 통하여 TiO2에 단층으로서 부착하였다. 그 다음에, 요오드/요오드화물 혼합물에 의해 금층을 용해하였다. 제1 다공성층(다공성 반도체층 1)은, 직경이 약 14 ㎚인 TiO2 나노입자로 이루어진 100 ㎚ 두께의 박층(접착층 1)과 TCO(100㎚)로 피복된 기판상에 전사되었다. 접착층 1은 잉크젯 프린팅 기술에 의해 적용되었다. 제1 접착층과 전사층을 실온에서 건조한 후, 제2 얇은 접착층(접착층 2)은 잉크젯 프린팅에 의해 적용되었고, 제2 염료 감응된 다공성층(다공성 반도체층 2)은 상기 제2 접착층 상에 전사되었다. 실온에서 제2 건조 후, 모든 층을 실온에서 60 kN/㎠을 인가하여 함께 소결하였다. 상기 전-염색된 다공성층의 전사에 의해 제조된 전지의 경우, (100mW/㎠의 방사에서)약 4%까지의 전력 변환 효율을 측정하였다. 다른 실험에서, 기판에 전사된 제2 다공성층의 염료 분자는 적색 염료 분자가 아니라, 더 긴 파장으로 시프트된 흡수 최대값을 갖는, 트리(이소티오시안아토)(2,2':6',2"-터피리딜-4,4',4"-트리카르복실산)루테늄(Ⅱ) 분자, 흑색 염료이었다.
예 3
또한, 상부는 막대형 입자 및 하부는 구형의 이중층으로 이루어진 다공성 전사층에 대한 실험을 수행하였다. 이들 합성층은 다음과 같이 제조되었다: 우선, 유리 기판상의 얇은 금층에는, 20 ㎚ 구형으로 이루어진 약 5 ㎛ 두께의 다공성층을 스크린 프린팅에 의해 적용하였다. 80℃에서 건조 후, 길이가 약 100 ㎚이고 직경이 약 20㎚(최장축과 최단축의 비율 = 5)인 막대로 이루어진 약 5 ㎛ 두께의 다공성층을 구형의 층의 상부에 적용하였다. 그 다음에, 전체 층을 450℃에서 소결하였다. 이들 SRCL은, 예를 들어, 금-용해 전해질에서 함침에 의해 금층을 제거하는 것과 같은, 상술한 리프트-오프 기술에 따라 제조된 DSSC에서 추후 이용을 위해 리프트-오프될 수 있다. 또한, 이들은 도 8(b)에 도시된 실험에 이용되었다. 이들 실험에서, 구형-막대 합성층의 리프트-오프는 상부 및 하부 하위층 모두에서 구형으로 이루어진 표준 이중층과 비교되었다. 여러 스페어 기판으로부터 제거된 상대 막 영역은 금-용해 전해질에서 층의 함침 기간의 함수로서 도시되어 있다; 구형-막대 합성층의 제거는, SRCL("합성층")의 경우 1분에서 급격한 층 제거 개시에 의해 나타낸 바와 같이, 표준 층의 제거보다 훨씬 더 쉽지만, 실험의 시간 스케일 내에서 표준 이중층의 경우 추가적인 힘없이는 제거가 발생하지 않는다.
명세서, 청구항 및/또는 첨부된 도면에서 개시된 본 발명의 특징은, 개별적으로, 및 그 임의의 조합으로, 그 여러 형태로 본 발명을 실현하는 재료일 수도 있다.

Claims (44)

  1. 기판상에 다공성 반도체막을 제조하는 방법으로서,
    a) 가요성 재료로 이루어지는 제1 기판상에 접착층을 준비하는 단계 - 상기 접착층은 접착층에 부착된 다공성 반도체층과 상기 제1 기판 간에 전기 및 기계적 접촉을 제공할 수 있음 -,
    b) 제2 기판상에 다공성 반도체층을 준비하는 단계,
    c) 상기 다공성 반도체층을 상기 접착층 상에 전사하는 단계, 및
    단계 b) 또는 단계 c) 후, 선택적으로,
    제3, 제4, 제5 ... 제n, 제(n+1) 기판상에 제2, 제3, 제4, 제5 ... 제n 다공성 반도체층을 준비하는 단계와, 상기 제1, 제2, 제3, 제4, ... 제(n-1) 다공성 반도체층에 상기 제2, 제3, 제4, 제5, ... 제n 다공성 반도체층을 각각 전사하는 단계(n은 2 내지 100의 정수)와, 또한, 선택적으로, 상기 제2, 제3, 제4, 제5 ... 제n 다공성 반도체층 중 하나, 일부 또는 각각의 위에, 각각의 다음 반도체층이 전사되는 추가 접착층(들)을 준비하는 단계를 포함하고,
    상기 단계 b)는
    ba) 프린팅, 닥터 블레이딩(doctor blading), 드롭 캐스팅, 스핀 코팅, 잉크젯 프린팅 및 스프레잉에서 선택된 방법에 의해 상기 제2 기판상에 상기 다공성 반도체층을 준비하는 단계,
    bb) 상기 다공성 반도체층을 소결하는 단계, 및 선택적으로,
    bc) 염료 감응 태양 전지에 유용한 염료를 이용하여, 상기 다공성 반도체층을 염색하는 단계를 포함하는, 다공성 반도체막 제조 방법.
  2. 제1항에 있어서,
    단계 c)는
    ca) 상기 제2 기판으로부터 상기 다공성 반도체층을 분리하는 단계,
    cb) 선택적으로, 염료 감응 태양 전지에 유용한 염료를 이용하여, 상기 다공성 반도체층을 염색하는 단계,
    cc) 상기 제2 기판 없이 상기 다공성 반도체층을 상기 접착층에 전사하는 단계를 포함하는, 다공성 반도체막 제조 방법.
  3. 삭제
  4. 제1항 또는 제2항에 있어서,
    단계 a)에서, 상기 접착층은 프린팅, 닥터 블레이딩, 드롭 캐스팅, 스핀 코팅, 및 스프레잉에서 선택된 방법에 의해 상기 제1 기판상에 준비되는, 다공성 반도체막 제조 방법.
  5. 제2항에 있어서,
    단계 ca)는 상기 제2 기판으로부터 상기 다공성 반도체층을 리프트-오프하는 단계를 포함하는, 다공성 반도체막 제조 방법.
  6. 제5항에 있어서,
    상기 리프트-오프하는 단계는 상기 다공성 반도체층으로부터 상기 제2 기판 또는 그 일부를 제거함으로써 이루어지는, 다공성 반도체막 제조 방법.
  7. 제6항에 있어서,
    상기 제거는, 물리적 방법 또는 화학적 방법에 의해 수행되는, 다공성 반도체막 제조 방법.
  8. 제7항에 있어서,
    상기 물리적 방법은 필링이고, 상기 화학적 방법은 에칭, 산화 또는 에칭 및 산화의 조합인, 다공성 반도체막 제조 방법.
  9. 제1항 또는 제2항에 있어서,
    상기 전사는 롤-투-롤(roll-to-roll) 기술에 의해 달성되는, 다공성 반도체막 제조 방법.
  10. 제1항 또는 제2항에 있어서,
    d) 상기 제1 기판, 상기 접착층 및 상기 다공성 반도체층을 이 순서로 서로의 상부에 포함하는 합성물을 소결 또는 가압하는 단계를 더 포함하는, 다공성 반도체막 제조 방법.
  11. 제1항 또는 제2항에 있어서,
    상기 단계 bb)의 소결은 300℃ 내지 500℃의 범위의 온도에서 이루어지는, 다공성 반도체막 제조 방법.
  12. 제10항에 있어서,
    상기 단계 d)의 소결은 50℃로부터 200℃ 이하의 범위의 온도에서 이루어지고, 또는 상기 가압은 0 내지 12 × 104N/㎠의 범위의 압력으로 이루어지는, 다공성 반도체막 제조 방법.
  13. 제1항 또는 제2항에 있어서,
    상기 접착층은 반도체 입자의 층인, 다공성 반도체막 제조 방법.
  14. 제1항 또는 제2항에 있어서,
    상기 다공성 반도체층은 반도체 입자의 층인, 다공성 반도체막 제조 방법.
  15. 제1항 또는 제2항에 있어서,
    상기 다공성 반도체층은, 10 ㎚ 내지 1000 ㎚의 범위의 크기를 갖는 반도체 입자를 포함하는, 다공성 반도체막 제조 방법.
  16. 제1항 또는 제2항에 있어서,
    상기 다공성 반도체층은 질소 흡착 기술로 측정되는 30% 내지 80% 범위의 기공률을 갖는, 다공성 반도체막 제조 방법.
  17. 제1항 또는 제2항에 있어서,
    상기 다공성 반도체층은 제1 하위층 및 상기 제1 하위층에 인접한 제2 하위층을 포함하는 합성층이고, 상기 제1 하위층은 구형 나노입자를 포함하고, 상기 제2 하위층은 연장된 막대형 나노입자를 포함하는, 다공성 반도체막 제조 방법.
  18. 제17항에 있어서,
    상기 구형 나노입자는 10 ㎚ 내지 500 ㎚의 범위의 크기를 갖고, 상기 연장된 막대형 입자는 그 최장 치수를 따라 10 ㎚ 내지 500 ㎚의 평균 길이를 갖고, 연장된 막대형 입자의 최장축과 최단축 간의 비율은 2 이상인, 다공성 반도체막 제조 방법.
  19. 제17항에 있어서,
    상기 기판상의 다공성 반도체막에 있어서, 상기 제1 하위층은 상기 접착층에 대향되고, 상기 제2 하위층은 상기 접착층으로부터 또한 제거되는, 다공성 반도체막 제조 방법.
  20. 제17항에 있어서,
    상기 제1 및 제2 하위층은 각각 1 ㎛ 내지 20 ㎛의 범위의 두께를 갖는, 다공성 반도체막 제조 방법.
  21. 제1항 또는 제2항에 있어서,
    상기 제2 기판은 350℃ 이상의 온도를 견딜 수 있는 기판인, 다공성 반도체막 제조 방법.
  22. 제21항에 있어서,
    상기 제2 기판은 유리 또는 금속으로 이루어지는, 다공성 반도체막 제조 방법.
  23. 제21항에 있어서,
    상기 제2 기판은, 스페이서층을 더 포함하고, 상기 스페이서층의 위에는 상기 다공성 반도체층이 준비되는, 다공성 반도체막 제조 방법.
  24. 제23항에 있어서,
    상기 스페이서층을 화학적 또는 물리적 방법에 의해 제거할 수 있게 됨으로써, 상기 다공성 반도체층의 리프트-오프가 가능하게 되는, 다공성 반도체막 제조 방법.
  25. 제23항에 있어서,
    상기 스페이서층은 유기, 무기, 금속, 또는 그 조합인, 다공성 반도체막 제조 방법.
  26. 제25항에 있어서,
    상기 스페이서층은 금속으로 이루어지고, 그 제거는 산화에 의해 이루어지는, 다공성 반도체막 제조 방법.
  27. 제1항 또는 제2항에 있어서,
    상기 다공성 반도체층은 1 ㎛ 내지 50 ㎛의 범위의 두께를 갖는, 다공성 반도체막 제조 방법.
  28. 제1항 또는 제2항에 있어서,
    상기 접착층은 10 ㎚ 내지 100 ㎚의 범위의 크기를 갖는 반도체 입자의 층인, 다공성 반도체막 제조 방법.
  29. 제1항 또는 제2항에 있어서,
    상기 접착층은 10 ㎚ 내지 1 ㎛의 범위의 두께를 갖는, 다공성 반도체막 제조 방법.
  30. 삭제
  31. 제1항 또는 제2항에 따른 방법에 의해 제조되는, 다공성 반도체막.
  32. 제31항에 있어서,
    기판상에, 서로의 상부에 교번하는 일련의 접착층과 다공성 반도체층을 포함하고, 상기 다공성 반도체층은 하나 또는 여러 염료로 염색되거나 염료 감응되고, 후속 다공성 반도체층은, 각 염료가 존재함으로 인해, 이전 다공성 반도체층보다 긴 파장으로 시프트된 흡수의 질량 중심을 갖고, 상기 이전 다공성 반도체층은 상기 후속 다공성 반도체층보다 기판에 더 가까운, 다공성 반도체막.
  33. 제31항에 있어서,
    가요성 기판인 제1 기판,
    상기 제1 기판과, 상기 접착층에 부착된 다공성 반도체층 간에 전기 및 기계적 접촉을 제공할 수 있고, 10 ㎚ 내지 100 ㎚의 범위의 반도체 입자의 층이고, 30% 내지 80%의 기공률을 갖고, 평균 기공 크기는 1 ㎚ 내지 100 ㎚의 범위의 접착층,
    3 ㎚ 내지 1000 ㎚의 크기를 갖는 반도체 입자를 포함하고, 10 ㎚ 내지 500 ㎚의 범위의 기공 크기를 갖고, 1 ㎛ 내지 50 ㎛의 범위의 두께와, 질소 흡착 기술로 측정되는 30% 내지 80% 범위의 기공률을 갖는 다공성 반도체층을 그 순서로 포함하는, 다공성 반도체막.
  34. 구형 나노입자의 제1 하위층 및 상기 제1 하위층에 인접한 연장된 막대형 나노입자의 제2 하위층을 포함하는 다공성 반도체층으로서,
    상기 나노입자는 반도체 나노입자인, 다공성 반도체층.
  35. 제34항에 있어서,
    상기 구형 나노입자는 10 ㎚ 내지 500 ㎚의 범위의 크기를 갖고, 상기 연장된 막대형 입자는 그 최장 치수를 따라 10 ㎚ 내지 500 ㎚의 평균 길이를 갖는, 다공성 반도체층.
  36. 제34항 또는 제35항에 있어서,
    상기 연장된 막대형 입자의 최장축과 최단축 간의 비율은 2 이상인, 다공성 반도체층.
  37. 제31항에 따른 다공성 반도체막을 포함하는 전자 장치.
  38. 제37항에 있어서,
    상기 전자 장치는 태양 전지 또는 센서 장치인, 전자 장치.
  39. 제38항에 있어서,
    상기 전자 장치는, 5%보다 높은 전력 변환 효율을 갖고 6 × 104N/㎠ 까지의 압력이 상기 다공성 반도체막에 인가된 후 75% 이상의 상대 기공률을 갖는 태양 전지이고,
    상기 상대 기공률은 가압되지 않은 상기 다공성 반도체막에 관하여 정의되는, 전자 장치.
  40. 제1항 또는 제2항에 따른 방법을 이용하여 제조되는 전자 장치.
  41. 삭제
  42. 제34항에 따른 다공성 반도체층을 포함하는, 전자 장치.
  43. 제26항에 있어서, 상기 산화는 산화제 또는 산화환원 쌍으로 처리되는 다공성 반도체막 제조 방법.
  44. 제43항에 있어서, 상기 산화제는 강산이고, 상기 산화환원 쌍은 요오드/요오드화물인, 다공성 반도체막 제조 방법.
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