KR101147257B1 - A positive direct current source stage inrush current reduction circuit - Google Patents

A positive direct current source stage inrush current reduction circuit Download PDF

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곽영환
김성근
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주식회사 빅솔론
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Abstract

PURPOSE: A positive direct current source stage inrush current reducing circuit controlling the instant inrush current is provided to reduce the excessive inrush current by reducing the current value of the inrush current from charging a load capacitor. CONSTITUTION: A positive direct current source stage inrush current reducing circuit comprises the following: an external power supplying device(105) supplying power; a first inrush current controller(101) controlling the inrush current; a second inrush current controller(102) limiting the inrush current; a feedback circuit(103) delaying the decrease of the gate source voltage value of a first transistor(Q1); and a loader(104) operated by an output signal from the feedback circuit.

Description

포지티브 직류 전원단 돌입전류 저감회로{A Positive Direct Current Source Stage Inrush Current Reduction Circuit}Positive DC power stage inrush current reduction circuit {A Positive Direct Current Source Stage Inrush Current Reduction Circuit}

본 발명은 포지티브 직류 전원단 돌입전류(Inrush Current) 저감회로에 관한 것으로, 특히 포지티브 직류 전원을 사용하는 시스템에서 부하부의 커패시터 충전에 의해 순간적으로 발생하는 돌입전류를 제어하는 포지티브 직류 전원단 돌입전류 저감회로에 관한 것이다.
The present invention relates to a positive DC power stage inrush current reduction circuit, and more particularly, to a positive DC power stage inrush current reduction for controlling an inrush current generated by a capacitor charge of a load part in a system using a positive DC power source. It is about a circuit.

일반적으로, 돌입전류는 입력단에 입력 전압을 인가하는 순간에 흐르는 전류의 최고치를 의미하는 것으로, DC 전원 공급시 발생하는 순간적으로 과도한 돌입전류에 의해 스위치나 전원 단자의 손상이나 활성화되어 있는 시스템 전원이 떨어져 정상 동작중인 다른 장치들의 동작에도 심각한 영향을 미치게 된다.In general, the inrush current means the maximum value of the current flowing at the moment of applying the input voltage to the input terminal. The momentary excessive inrush current generated during the DC power supply damages or activates the system power that is damaged or activated. This will seriously affect the operation of other devices in normal operation.

상술한 바와 같은 문제점으로 인하여 커패시터에 충전된 돌입전류를 안정된 전류값으로 낮추기 위한 돌입전류 제어회로가 필요하게 되었다.Due to the problems described above, the inrush current control circuit for reducing the inrush current charged in the capacitor to a stable current value is required.

통상적으로, 이러한 돌입전류에 의한 동작의 오류를 방지하기 위하여 단위 블록의 입력단에 돌입전류 방지회로를 삽입해서 돌입전류를 억제하고 있다.In general, in order to prevent an operation error caused by the inrush current, an inrush current prevention circuit is inserted into the input terminal of the unit block to suppress the inrush current.

시스템의 오동작, 재부팅 및 전원 단자나 스위치 단자의 손상을 일으킬 수 있는 돌입전류의 저감은 DC 전원을 사용하는 시스템에서는 필수적인 요소이다.Reduction of inrush current, which can cause system malfunctions, reboots and damage to the power terminals or switch terminals, is essential for systems using DC power.

그러나, 종래의 돌입전류를 차단하는 기술들은 입력 전원이 제거될 경우, 커패시터의 방전 시간이 오래 소요되어 다음 단계의 전원이 인가될 때, 돌입전류를 제한하기 어려운 문제점이 있다.
However, the conventional techniques for blocking the inrush current have a problem that it is difficult to limit the inrush current when the power of the next stage is applied due to a long discharge time of the capacitor when the input power is removed.

본 발명은 상기 문제점을 해소하기 위해 안출된 것으로, 전원 인가시 전기적인 스위칭 동작을 서서히 함으로써 과도한 돌입전류를 저감시킬 수 있는 포지티브 직류 전원단 돌입전류 저감회로를 제공함에 그 목적이 있다.The present invention has been made to solve the above problems, and an object of the present invention is to provide a positive DC power stage inrush current reduction circuit which can reduce excessive inrush current by gradual electric switching operation when power is applied.

또한, 본 발명은 전기적인 스위칭 동작을 서서히 하기 위해서 트랜지스터들(Q1, Q2)의 주변 저항들과 커패시터를 이용하여 트랜지스터의 게이트-소스 전압의 차이를 서서히 키움으로써 턴 온을 지연시키고, 트랜지스터의 포화 시점을 조절하는 포지티브 직류 전원단 돌입전류 저감회로를 제공함에 다른 목적이 있다.
In addition, the present invention uses the peripheral resistors and capacitors of the transistors Q1 and Q2 to gradually increase the difference in the gate-source voltage of the transistor in order to slow the electrical switching operation, thereby delaying the turn-on and saturation of the transistor. Another object is to provide a positive DC power supply inrush current reduction circuit that adjusts the timing.

상기 목적을 달성하기 위한 본 발명의 포지티브 직류 전원단 돌입전류 저감회로는 전원을 공급하는 외부전원 공급장치, 상기 외부전원 공급장치로부터 출력되는 신호에 근거하여 돌입전류를 제어하는 제1 돌입전류 제어부, 상기 제1 돌입전류 제어부로부터 출력되는 신호에 근거하여 제1 트랜지스터(Q1)의 게이트 전압을 강하시키며, 상기 돌입전류(Iload)를 제한하는 제2 돌입전류 제어부, 상기 제2 돌입전류 제어부로부터 출력되는 신호에 근거하여 제2 콘덴서(C2), 제3 저항(R3)의 값과 상기 제2 돌입전류 제어부의 제1 커패시터(C1)의 값에 의하여, 상기 제1 트랜지스터(Q1)의 게이트-소스 전압(VGS)값의 강하를 지연시키는 피드백 회로, 상기 제2 돌입전류 제어부, 상기 피드백 회로로부터 출력되는 신호에 근거하여 동작하는 부하부를 포함하며, 상기 제1 돌입전류 제어부의 턴 온(turn-on)시, 상기 제2 돌입전류 제어부의 상기 제1 저항(R1)과 상기 제2 저항(R2)에 의해 상기 제1 커패시터(C1)가 서서히 충전됨으로써,　상기 제1 트랜지스터(Q1)의 게이트 전압(VG)이 서서히 강하하며, 상기 제1 트랜지스터(Q1)가 서서히 턴 온(turn-on)되어 상기 부하부의 전압이 서서히 상승하게 됨으로써,　상기 돌입전류(Iload)가 제한되는 것을 특징으로 한다.Positive DC power inrush current reduction circuit of the present invention for achieving the above object is an external power supply for supplying power, a first inrush current control unit for controlling the inrush current based on the signal output from the external power supply, A second inrush current controller for reducing the gate voltage of the first transistor Q1 based on a signal output from the first inrush current controller and limiting the inrush current I load , and outputting from the second inrush current controller The gate-source of the first transistor Q1 is based on the value of the second capacitor C2, the third resistor R3 and the value of the first capacitor C1 of the second inrush current controller based on the signal. A feedback circuit for delaying the drop of the voltage VGS value, the second inrush current controller, and a load unit operating based on a signal output from the feedback circuit, wherein the first inrush When the current control unit is turned on, the first capacitor C1 is gradually charged by the first resistor R1 and the second resistor R2 of the second inrush current controller, so that the first The gate voltage V G of the first transistor Q1 gradually drops, and the first transistor Q1 is gradually turned on, so that the voltage of the load part gradually rises, so that the inrush current I load ) Is limited.

또한, 상기 제1 돌입전류 제어부는 제4, 제5 저항(R4, R5)과 제3 커패시터(C 3), 제2 트랜지스터(Q2)로 구성되며, 상기 제2 돌입전류 제어부는 제1, 제2 저항(R1, R2)과 제1 커패시터(C1)로 구성되고, 상기 피드백 회로는 제3 저항(R3)과 제2 커패시터(C2)로 구성되며, 상기 제1 트랜지스터(Q1)는 입력 전원을 받아 상기 부하부로 전원의 공급 및 차단 역할을 한다.In addition, the first inrush current controller includes fourth and fifth resistors R4 and R5, a third capacitor C 3, and a second transistor Q2. 2 resistors (R1, R2) and the first capacitor (C1), the feedback circuit is composed of a third resistor (R3) and a second capacitor (C2), the first transistor (Q1) is the input power source. It serves to supply and cut off power to the load unit.

또한, 상기 제2 트랜지스터(Q2)는 상기 제1 트랜지스터(Q1)의 온/오프(ON/OF F)를 제어한다.
In addition, the second transistor Q2 controls ON / OFF (ON / OF F) of the first transistor Q1.

본 발명은 포지티브 직류 전원을 사용하여 전원 공급시 부하 커패시터의 충전에 의해 급격한 돌입전류를 안정된 전류값으로 낮추어 돌입전류를 제한할 수 있으며, 빠른 방전을 통해 전원 공급/차단 시간 간격이 짧더라도 돌입전류를 제한할 수 있는 효과가 있다.The present invention can limit the inrush current by reducing the rapid inrush current to a stable current value by charging the load capacitor when supplying power using a positive DC power supply, and the inrush current even though the power supply / interruption time interval is short through fast discharge. There is an effect that can limit.

또한, 본 발명은 음온도 계수 써미스터(NTC)를 이용하지 않고 FET와 주변 저항, 콘덴서만을 이용하여 공급전압 상승시간을 제어하고 돌입전류의 세기를 조절하는 원리에 의해 기존의 회로에 비교하여 제조 원가를 절감하고 설계 공간을 절약하며 회로도 간소화할 수 있는 효과가 있다.
In addition, the present invention compared to the conventional circuit by the principle of controlling the supply voltage rise time and adjusting the intensity of the inrush current using only the FET, the peripheral resistor, and the capacitor without using the negative temperature coefficient thermistor (NTC). To reduce the cost, design space and simplify the circuit.

도 1은 본 발명의 포지티브 직류 전원단 돌입전류(Inrush Current) 저감회로의 구성을 도시한 블록도.
도 2는 본 발명에 따른 전류 및 전압 파형을 도시한 그래프.1 is a block diagram showing the configuration of a positive DC power stage inrush current reduction circuit of the present invention.
2 is a graph illustrating current and voltage waveforms in accordance with the present invention.

이하, 본 발명의 바람직한 실시예를 첨부도면들을 참조하여 상세히 설명한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 포지티브 직류 전원단 돌입전류(Inrush Current) 저감회로의 구성을 도시한 블록도이다. 1 is a block diagram showing the configuration of a positive DC power stage inrush current reduction circuit of the present invention.

도 1에 도시된 바와 같이, 본 발명의 포지티브 직류 전원단 돌입전류(Inrush Current) 저감회로는 전원을 공급하는 외부전원 공급장치(105), 상기 외부전원 공급장치(105)로부터 출력되는 신호에 근거하여 돌입전류를 제어하는 제1 돌입전류 제어부(101), 상기 제1 돌입전류 제어부(101)로부터 출력되는 신호에 근거하여 제1 트랜지스터(Q1)의 게이트 전압(VG)을 강하시키며, 상기 돌입전류(Iload)를 제한하는 제2 돌입전류 제어부(102), 상기 제2 돌입전류 제어부(102)로부터 출력되는 신호에 근거하여 제2 콘덴서(C2), 제3 저항(R3)의 값과 상기 제2 돌입전류 제어부(102)의 제1 커패시터(C1)의 값에 의하여, 상기 제1 트랜지스터(Q1)의 게이트-소스 전압 (VGS)값의 강하를 지연시키는 피드백 회로(103), 상기 제2 돌입전류 제어부(102), 상기 피드백 회로(103)로부터 출력되는 신호에 근거하여 동작하는 부하부(104)를 포함하며, 상기 제1 돌입전류 제어부의 턴 온(turn-on)시, 상기 제2 돌입전류 제어부의 상기 제1 저항(R1)과 상기 제2 저항(R2)에 의해 상기 제1 커패시터(C1)가 서서히 충전됨으로써,　상기 제1 트랜지스터(Q1)의 게이트 전압(VG)이 서서히 강하하며, 상기 제1 트랜지스터(Q1)가 서서히 턴 온(turn-on)되어 상기 부하부의 전압이 서서히 상승하게 됨으로써,　상기 돌입전류(Iload)가 제한되는 것을 특징으로 한다.As shown in FIG. 1, the positive DC power stage inrush current reduction circuit of the present invention is based on an external power supply 105 for supplying power and a signal output from the external power supply 105. The gate voltage V G of the first transistor Q1 is lowered based on a signal output from the first inrush current controller 101 and the first inrush current controller 101 to control the inrush current. The value of the second capacitor C2 and the third resistor R3 based on the signal output from the second inrush current controller 102 and the second inrush current controller 102 to limit the current I load , and A feedback circuit 103 for delaying the drop of the gate-source voltage V GS value of the first transistor Q1 by the value of the first capacitor C1 of the second inrush current controller 102, the first 2 inrush current control unit 102, the signal output from the feedback circuit 103 And a load unit 104 operating based on the first inrush current controller, wherein the first resistor R1 and the second resistor R2 of the second inrush current controller are turned on. As the first capacitor C1 is gradually charged, the gate voltage V G of the first transistor Q1 gradually drops, and the first transistor Q1 gradually turns on. As the voltage of the load is gradually increased, the inrush current I load is limited.

도 2는 본 발명에 따른 전류 파형 및 전압 파형을 도시한 그래프이며, 도 2에 관해 설명하자면 다음과 같다.2 is a graph illustrating a current waveform and a voltage waveform according to the present invention, which will be described with reference to FIG. 2.

①번 그래프는 외부전원 공급장치(EPS(SMPS))(105) 또는 밧데리(Battery)의　출력전압(회로에 공급되는 전압) 파형이며, ②번 그래프는　제2 트랜지스터(Q2)의　게이트와 소스간 전압 파형이고, ③번 그래프는 제1 트랜지스터(Q1)의　게이트 전압 파형이며, ④번 그래프는　부하부(104)의 출력전압(+Vout)의 파형이고, ⑤번 그래프는 부하부(104)의 출력전압(+Vout)의　전류 파형(Iload)이다.No. ① is a waveform of the output voltage (voltage supplied to the circuit) of the external power supply (EPS (SMPS)) 105 or battery (Battery), No. ② is a graph between the gate and the source of the second transistor (Q2). Voltage waveform, graph ③ is a gate voltage waveform of the first transistor Q1, graph ④ is a waveform of the output voltage (+ Vout) of the load unit 104, graph ⑤ is a waveform of the load unit 104; The current waveform I load of the output voltage (+ Vout).

도 1 및 도 2를 참조하여 부연 설명하자면 다음과 같다.A description with reference to FIGS. 1 and 2 is as follows.

EPS(SMPS)는 외부전원 공급장치(External Power Supply)이며, 교환 방식 전원 공급장치(Switching Mode Power Supply, SMPS)를 의미하고, 즉, 시스템 외부의 전원 공급장치를 의미하며, 본 발명에서는 포지티브 직류 전원장치에 한정된다.EPS (SMPS) is an external power supply (External Power Supply), means a Switching Mode Power Supply (SMPS), that is, means a power supply outside the system, in the present invention is a positive direct current It is limited to the power supply.

전원이 공급되면, 상기 제1 돌입전류 제어부(101)의 제4 저항(R4)과 제3 커패시터(C3)에 의해 제2 트랜지스터(Q2)가 서서히 턴 온(turn-on)하게 되고, 이에 의해, 상기 제2 돌입전류 제어부(102)의 노드　③ 지점의 전압도 서서히　강하하게 된다.When the power is supplied, the second transistor Q2 is gradually turned on by the fourth resistor R4 and the third capacitor C3 of the first inrush current controller 101, whereby In addition, the voltage at the node ③ of the second inrush current controller 102 also gradually decreases.

그리고, 도 2의 t4 시점에서 전원 공급이 차단되면, 제5 저항(R5)을 통해 방전되고, 제5 저항(R5)과 제3 커패시터(C3)의 시간 지연이 발생한다.When the power supply is cut off at time t4 of FIG. 2, the power is discharged through the fifth resistor R5, and a time delay occurs between the fifth resistor R5 and the third capacitor C3.

상기 제1 돌입전류 제어부(101)의 턴 온(turn-on)시, 상기 제2 돌입전류 제어부(102)의 제1 저항(R1)과 제2 저항(R2)에 의해 제1 커패시터(C1)가 서서히 충전되고, 이로 인해,　노드　③ 지점의 전압이 서서히 강하하며, 도 2의 t2 시점에서 제1 트랜지스터(Q1)가 서서히 턴 온(turn-on)되어 상기 부하부(104)의 전압이 서서히 상승하게 됨으로써,　돌입전류(Iload)가 제한되게 된다.When the first inrush current controller 101 is turned on, the first capacitor C1 is formed by the first resistor R1 and the second resistor R2 of the second inrush current controller 102. Is gradually charged, and as a result, the voltage at the node ③ gradually drops, and at the time t2 in FIG. 2, the first transistor Q1 is gradually turned on, so that the voltage of the load part 104 gradually decreases. By rising, the inrush current I load is limited.

또한, 도 2의 t4 시점에서 전원 공급이 차단되면, 상기 제1 돌입전류 제어부(101)가 차단됨으로써, 제1 트랜지스터(Q1)의 게이트-소스간의 전위차가 줄어들게 되고, 이에 의해, 제1 트랜지스터(Q1)가 턴 오프(turn-off)되어 상기 부하부(10 4)로의 전원 공급이 차단되게 된다.In addition, when the power supply is interrupted at the time t4 of FIG. 2, the first inrush current control unit 101 is blocked, thereby reducing the potential difference between the gate and the source of the first transistor Q1, whereby the first transistor ( Q1) is turned off so that the power supply to the load unit 104 is cut off.

상기한 바와 같이 구성된 본 발명의 동작을 상세히 설명하면 다음과 같다.Referring to the operation of the present invention configured as described above in detail.

입력 전원을 받아 상기 부하부(104)로의 전원의 공급 및 차단 역할을 하는 제1 트랜지스터(Q1)와 시간 지연을 담당하는 상기 제2 돌입전류 제어부(102)의 제1, 제2 저항(R1, R2)과 제1 커패시터(C1)로 구성되고, 피드백 회로(103)인 제3 저항(R3)과 제2 커패시터(C2)로 구성되며, 제1 트랜지스터(Q1)의 온/오프(ON/OFF)를 제어하는 제2 트랜지스터(Q2)와 시간 지연을 담당하는 상기 제1 돌입전류 제어부(1 01)의 제4, 제5 저항(R4, R5)과 제3 커패시터(C3), 제2 트랜지스터(Q2)로 구성되어 있다.The first and second resistors R1, R1, of the first inrush current controller 102, which are responsible for the time delay and the first transistor Q1 that serves to supply and cut off power to the load unit 104 by receiving input power. And a third resistor R3 and a second capacitor C2 which are feedback circuits 103 and ON / OFF of the first transistor Q1. ), The fourth and fifth resistors R4 and R5 and the third capacitor C3 and the second transistor (Q2) of the second transistor Q2 for controlling the time and the first inrush current control unit 01 for time delay. It consists of Q2).

상기 부하부(104)에 전원 공급을 해주는 제1 트랜지스터(Q1)의 소스(Source)단과 제1 커패시터(C1), 제1, 제4 저항(R1, R4)이 입력 전원(+Vin)단에 연결되어 있고, 출력(+Vout)단과 제1 트랜지스터(Q1)의 드레인(Drain)단, 제3 저항(R3)이 함께 연결되어 있으며, 제1 트랜지스터(Q1)의 게이트(Gate)단에는 상기 제1 저항(R 1), 제1 커패시터(C1)의 반대 단자와 제2 커패시터(C2), 제2 저항(R2)이 연결되어 있고, 상기 제3 저항(R3)의 반대 단자와 상기 제2 커패시터(C2)의 반대 단자로 피드백 회로를 구성한다.A source terminal of the first transistor Q1, which supplies power to the load unit 104, a first capacitor C1, and first and fourth resistors R1 and R4 are connected to an input power source (+ Vin). Is connected, an output (+ Vout) terminal, a drain terminal of the first transistor Q1, and a third resistor R3 are connected together, and the gate terminal of the first transistor Q1 is connected to the first terminal. A first resistor R 1, an opposite terminal of the first capacitor C1, a second capacitor C2, and a second resistor R2 are connected, and an opposite terminal of the third resistor R3 and the second capacitor are connected to each other. A feedback circuit is formed by the opposite terminal of (C2).

또한, 제2 트랜지스터(Q2)의 드레인단과 상기 제2 저항(R2)의 반대 단자가 연결되고, 제2 트랜지스터(Q2)의 게이트단과 제3 커패시터(C3), 상기 제4 저항(R4)의 반대 단자, 제5 저항(R5)이 함께 연결되며, 공통 단자(-Vin, -Vout)에 상기 제5 저항(R5), 제3 커패시터(C3)의 반대 단자와 제2 트랜지스터(Q2)의 소스 단자가 연결되어 있다.In addition, the drain terminal of the second transistor Q2 and the opposite terminal of the second resistor R2 are connected, and the gate terminal of the second transistor Q2, the third capacitor C3, and the fourth resistor R4 are opposite to each other. The terminal and the fifth resistor R5 are connected together, and opposite terminals of the fifth resistor R5 and the third capacitor C3 and the source terminal of the second transistor Q2 are connected to the common terminals -Vin and -Vout. Is connected.

상기 구성에 의하면, 외부 전원장치(EPS)(105)에서 공급된 전원이 시스템의 t1 시점에서 인가되면, +Vin을 통해 제4 저항(R4)과 제3 커패시터(C3)에 의해 제2 트랜지스터(Q2)의 게이트-소스간 전압이 서서히 상승하게 되고, 이 상승한 전압이 트랜지스터의 임계전압(Vth)에 도달하면, 제2 트랜지스터(Q2)는 턴 온하게 되고, 제2 트랜지스터(Q2)의 드레인-소스 전압은 공통접지 레벨과 비슷하게 된다.According to the above configuration, when the power supplied from the external power supply device (EPS) 105 is applied at the time t1 of the system, the second transistor (by the fourth resistor R4 and the third capacitor C3 through + Vin) is applied. When the gate-source voltage of Q2 rises gradually, and this raised voltage reaches the threshold voltage Vth of the transistor, the second transistor Q2 is turned on and the drain- of the second transistor Q2 is turned on. The source voltage will be similar to the common ground level.

이로 인해, 제1 트랜지스터(Q1)의 게이트 전압은 강하하게 되는데, 이때, 제2 저항(R2), 제1 커패시터(C1)에 의해 상기 제1 트랜지스터(Q1)의 게이트 전압이 서서히 낮아져 t2 시점에서 트랜지스터의 임계전압(Vth)에 도달하면, 제1 트랜지스터(Q1)는 서서히 턴 온하게 되며, 이때, 출력전압(+Vout)은 서서히 상승하게 되어 전류(Iload)가 급격하게 흐르는 것을 제어하게 된다.As a result, the gate voltage of the first transistor Q1 is lowered. At this time, the gate voltage of the first transistor Q1 is gradually lowered by the second resistor R2 and the first capacitor C1, and thus, at time t2. When the threshold voltage Vth of the transistor is reached, the first transistor Q1 is gradually turned on, and at this time, the output voltage + Vout gradually rises to control the rapid flow of the current I load . .

이후, 전압과 전류가 안정을 찾아 정상 상태로 진입하게 되며, 전원 공급을 차단한 다음 재개하게 되면 상기 기술한 과정으로 다시 동작하게 된다.
After that, the voltage and current are found in a stable state and enter a normal state. When the power supply is interrupted and resumed, the above process is performed again.

101 : 제1 돌입전류 제어부 102 : 제2 돌입전류 제어부
103 : 피드백 회로 104 : 부하부
105 : 외부전원 공급장치101: first inrush current control unit 102: second inrush current control unit
103: feedback circuit 104: load portion
105: external power supply

Claims (8)

전원을 공급하는 외부전원 공급장치,
상기 외부전원 공급장치로부터 출력되는 신호에 근거하여 돌입전류를 제어하는 제1 돌입전류 제어부,
상기 제1 돌입전류 제어부로부터 출력되는 신호에 근거하여 제1 트랜지스터(Q1)의 게이트 전압을 강하시키며, 상기 돌입전류(Iload)를 제한하는 제2 돌입전류 제어부,
상기 제2 돌입전류 제어부로부터 출력되는 신호에 근거하여 제2 콘덴서(C2), 제3 저항(R3)의 값과 상기 제2 돌입전류 제어부의 제1 커패시터(C1)의 값에 의하여, 상기 제1 트랜지스터(Q1)의 게이트-소스 전압(VGS)값의 강하를 지연시키는 피드백 회로,
상기 제2 돌입전류 제어부, 상기 피드백 회로로부터 출력되는 신호에 근거하여 동작하는 부하부를 포함하며,
상기 제1 돌입전류 제어부의 턴 온(turn-on)시, 상기 제2 돌입전류 제어부의 상기 제1 저항(R1)과 상기 제2 저항(R2)에 의해 상기 제1 커패시터(C1)가 서서히 충전됨으로써,　상기 제1 트랜지스터(Q1)의 게이트 전압(VG)이 서서히 강하하며, 상기 제1 트랜지스터(Q1)가 서서히 턴 온(turn-on)되어 상기 부하부의 전압이 서서히 상승하게 됨으로써,　상기 돌입전류(Iload)가 제한되는 것을 특징으로 하는 포지티브 직류 전원단 돌입전류 저감회로.
External power supply to supply power,
A first inrush current controller to control the inrush current based on a signal output from the external power supply;
A second inrush current controller to drop the gate voltage of the first transistor Q1 based on the signal output from the first inrush current controller and to limit the inrush current I load ;
The first capacitor by the value of the second capacitor C2, the third resistor R3 and the value of the first capacitor C1 of the second inrush current controller based on the signal output from the second inrush current controller. A feedback circuit for delaying the drop of the gate-source voltage V GS value of the transistor Q1,
A load unit configured to operate based on the second inrush current controller and a signal output from the feedback circuit;
When the first inrush current controller is turned on, the first capacitor C1 is gradually charged by the first resistor R1 and the second resistor R2 of the second inrush current controller. As a result, the gate voltage V G of the first transistor Q1 gradually decreases, and the first transistor Q1 gradually turns on, so that the voltage of the load part gradually rises, thereby causing the inrush. Positive DC power supply inrush current reduction circuit, characterized in that the current (I load ) is limited.
제1항에 있어서,
상기 제1 돌입전류 제어부는 제4, 제5 저항(R4, R5)과 제3 커패시터(C3), 제2 트랜지스터(Q2)로 구성되는 포지티브 직류 전원단 돌입전류 저감회로.
The method of claim 1,
The first inrush current control unit is a positive DC power supply inrush current reduction circuit consisting of the fourth and fifth resistors (R4, R5), the third capacitor (C3), the second transistor (Q2).
제1항에 있어서,
상기 제2 돌입전류 제어부는 제1, 제2 저항(R1, R2)과 제1 커패시터(C1)로 구성되는 포지티브 직류 전원단 돌입전류 저감회로.
The method of claim 1,
The second inrush current control unit is a positive DC power supply inrush current reduction circuit consisting of the first, second resistors (R1, R2) and the first capacitor (C1).
제1항에 있어서,
상기 피드백 회로는 제3 저항(R3)과 제2 커패시터(C2)로 구성되는 포지티브 직류 전원단 돌입전류 저감회로.
The method of claim 1,
The feedback circuit is a positive DC power supply inrush current reduction circuit consisting of a third resistor (R3) and a second capacitor (C2).
제1항에 있어서,
상기 제1 트랜지스터(Q1)는 입력 전원을 받아 상기 부하부로의 전원의 공급 및 차단 역할을 하는 포지티브 직류 전원단 돌입전류 저감회로.
The method of claim 1,
The first transistor Q1 receives an input power supply and serves to supply and cut off power to the load unit.
제1항 또는 제2항에 있어서,
상기 제2 트랜지스터(Q2)는 상기 제1 트랜지스터(Q1)의 온/오프(ON/OFF)를 제어하는 포지티브 직류 전원단 돌입전류 저감회로.
The method according to claim 1 or 2,
The second transistor (Q2) is a positive DC power supply inrush current reduction circuit for controlling the on / off (ON / OFF) of the first transistor (Q1).
삭제delete 제1항에 있어서,
전원 공급이 차단되면, 상기 제1 돌입전류 제어부가 차단됨으로써, 상기 제1 트랜지스터(Q1)의 게이트-소스간의 전위차가 줄어들게 되고, 이에 의해, 상기 제1 트랜지스터(Q1)가 턴 오프(turn-off)되어 상기 부하부로의 전원 공급을 차단하는 포지티브 직류 전원단 돌입전류 저감회로.
The method of claim 1,
When the power supply is cut off, the first inrush current controller is cut off, so that the potential difference between the gate and the source of the first transistor Q1 is reduced, whereby the first transistor Q1 is turned off. Positive DC power stage inrush current reduction circuit for blocking the power supply to the load unit.
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