KR102598770B1 - Pre-charge Circuit - Google Patents
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Abstract
본 발명은 프리 차지 회로에 관한 것으로, 본 발명에 따른 프리 차지 회로는 전원 입력단에 연결되는 제1 스위치, 상기 제1 스위치를 통해 상기 전원 입력단에 연결되는 제1 래칭 전류 리미터부, 일단은 상기 제1 래칭 전류 리미터부와 직렬 연결되고, 타단은 출력단에 연결되는 프리 차지(pre-charge) 저항, 상기 제1 스위치를 통해 상기 전원 입력단에 연결되고, 상기 프리 차지 저항과 상기 제1 래칭 전류 리미터부에 병렬 연결되는 제2 래칭 전류 리미터부, 및 제1 모드에서 상기 제1 스위치와 상기 제1 래칭 전류 리미터부를 온(ON)하고 상기 제2 래칭 전류 리미터부를 오프(OFF)하며, 제2 모드에서 상기 제1 스위치, 상기 제1 래칭 전류 리미터부 및 상기 제2 래칭 전류 리미터부를 모두 온하는 제어부를 포함한다.The present invention relates to a pre-charge circuit. The pre-charge circuit according to the present invention includes a first switch connected to a power input terminal, a first latching current limiter unit connected to the power input terminal through the first switch, and one end of the first switch connected to the power input terminal. 1 A pre-charge resistor connected in series with the latching current limiter unit and the other end connected to the output terminal, connected to the power input terminal through the first switch, the pre-charge resistor and the first latching current limiter unit A second latching current limiter unit connected in parallel, and turning on the first switch and the first latching current limiter unit in a first mode and turning the second latching current limiter unit OFF in a second mode. It includes a control unit that turns on all the first switch, the first latching current limiter unit, and the second latching current limiter unit.
Description
본 발명은 프리 차지 회로에 관한 것으로, 보다 자세하게는 돌입전류 저감 및 2중 단락 전류 차단을 하는 프리 차지 회로에 관한 것이다.The present invention relates to a pre-charge circuit, and more specifically, to a pre-charge circuit that reduces inrush current and blocks double short-circuit current.
일반적인 방식에서는 큰 입력 필터 커패시턴스를 가지는 부하의 돌입전류 저감을 위하여 프리 차지 저항(Pre-charge Resistor)을 사용한다. In a general method, a pre-charge resistor is used to reduce the inrush current of a load with a large input filter capacitance.
도 1은 종래 프리 차지 회로를 예시한 도면이다.Figure 1 is a diagram illustrating a conventional precharge circuit.
도 1을 참조하면, 종래 일반적인 방식의 돌입전류 저감을 위한 프리 차지 회로는 온/오프(ON/OFF)를 위한 스위치로 릴레이(Relay)를 사용하여 부피와 무게, 가격적인 측면에서 단점을 가지고 있다. 그리고 릴레이 온/오프 시 발생하는 채터링(Chattering) 문제로 인해서 릴레이의 파손, 부하의 과도응답 시 비이상 동작을 발생시킬 수 있다. 또한 인공위성에서 사용 시, 부하의 단락에 대한 버스 전원의 보호가 불가능하기 때문에 추가적인 단락전류 제한 회로가 필요하다는 단점을 가진다.Referring to Figure 1, the conventional pre-charge circuit for reducing inrush current uses a relay as an ON/OFF switch, which has disadvantages in terms of size, weight, and price. . Additionally, chattering problems that occur when relays are turned on/off can cause damage to the relay or abnormal operation in case of transient response to the load. Additionally, when used in a satellite, it has the disadvantage of requiring an additional short-circuit current limiting circuit because it is impossible to protect the bus power against short-circuiting of the load.
도 2는 종래 프리 차지 회로에 단락 보호용 퓨즈가 설치된 예를 나타낸 것이다.Figure 2 shows an example in which a fuse for short-circuit protection is installed in a conventional pre-charge circuit.
도 2를 참조하면, 부하의 단락에 대한 버스 보호를 위하여 퓨즈(Fuse)를 장착하는 경우, 퓨즈가 블로 아웃(Blow-out)되면서 부하 단락에 대해 버스 전원을 보호할 수 있지만, 인공위성의 경우 궤도 운영 중 퓨즈를 교체할 수 없기 때문에 해당 채널을 다시 쓰지 못하고 버리게 되는 경제성이 떨어지고 설계적인 취약점이 존재하게 된다.Referring to FIG. 2, when a fuse is installed to protect the bus against short-circuiting of the load, the fuse can be blown out to protect the bus power against short-circuiting of the load, but in the case of satellites, the orbital Since the fuse cannot be replaced during operation, it is not economically feasible to discard the channel without being able to reuse it, and a design vulnerability exists.
본 발명이 해결하고자 하는 기술적 과제는 돌입전류 저감 및 2중 단락 전류 차단을 하는 프리 차지 회로를 제공하는 것이다.The technical problem to be solved by the present invention is to provide a pre-charge circuit that reduces inrush current and blocks double short-circuit current.
상기한 기술적 과제를 해결하기 위한 본 발명에 따른 프리 차지 회로는 전원 입력단에 연결되는 제1 스위치, 상기 제1 스위치를 통해 상기 전원 입력단에 연결되는 제1 래칭 전류 리미터부, 일단은 상기 제1 래칭 전류 리미터부와 직렬 연결되고, 타단은 출력단에 연결되는 프리 차지(pre-charge) 저항, 상기 제1 스위치를 통해 상기 전원 입력단에 연결되고, 상기 프리 차지 저항과 상기 제1 래칭 전류 리미터부에 병렬 연결되는 제2 래칭 전류 리미터부, 및 제1 모드에서 상기 제1 스위치와 상기 제1 래칭 전류 리미터부를 온(ON)하고 상기 제2 래칭 전류 리미터부를 오프(OFF)하며, 제2 모드에서 상기 제1 스위치, 상기 제1 래칭 전류 리미터부 및 상기 제2 래칭 전류 리미터부를 모두 온하는 제어부를 포함한다.A pre-charge circuit according to the present invention for solving the above technical problem includes a first switch connected to a power input terminal, a first latching current limiter unit connected to the power input terminal through the first switch, and one end of the first latching terminal. A pre-charge resistor connected in series with the current limiter unit and the other end connected to the output terminal, connected to the power input terminal through the first switch, and parallel to the pre-charge resistor and the first latching current limiter unit. A second latching current limiter unit is connected, and in a first mode, the first switch and the first latching current limiter unit are turned on and the second latching current limiter unit is turned off, and in the second mode, the first switch and the first latching current limiter unit are turned on. It includes a switch, a control unit that turns on both the first latching current limiter unit and the second latching current limiter unit.
상기 제1 래칭 전류 리미터부는, 상기 제1 스위치와 일단이 연결되는 제1 저항, 상기 제1 저항과 상기 프리 차지 저항 사이에 연결되는 제2 스위치, 상기 제1 저항에 흐르는 전류가 미리 정해진 세기 이상이면 상기 제2 스위치를 오프시키는 제1 전류 제한 회로부, 및 상기 제어부의 제어 신호에 따라 상기 제1 래칭 전류 리미터부를 온오프시키는 제3 스위치를 포함할 수 있다.The first latching current limiter unit includes a first resistor whose end is connected to the first switch, a second switch connected between the first resistor and the precharge resistor, and a current flowing through the first resistor of a predetermined intensity or more. It may include a first current limiting circuit unit that turns off the second switch, and a third switch that turns the first latching current limiter unit on and off according to a control signal from the control unit.
상기 제2 래칭 전류 리미터부는, 상기 제1 스위치와 일단이 연결되는 제2 저항, 상기 제2 저항과 상기 출력단 사이에 연결되는 제4 스위치, 상기 제2 저항에 흐르는 전류가 미리 정해진 세기 이상이면 상기 제4 스위치를 오프시키는 제2 전류 제한 회로부, 및 상기 제어부의 제어 신호에 따라 상기 제2 래칭 전류 리미터부를 온오프시키는 제5 스위치를 포함할 수 있다.The second latching current limiter unit includes a second resistor whose end is connected to the first switch, a fourth switch connected between the second resistor and the output terminal, and a current flowing through the second resistor if the intensity is greater than or equal to a predetermined intensity. It may include a second current limiting circuit unit that turns off the fourth switch, and a fifth switch that turns the second latching current limiter unit on and off according to a control signal from the controller.
상기 제어부는, 상기 제1 래칭 전류 리미터부로부터 상기 제1 저항에 흐르는 전류가 미리 정해진 세기 이상에 대응하는 피드백 신호를 입력받거나, 상기 제2 래칭 전류 리미터부로부터 상기 제2 저항에 흐르는 전류가 미리 정해진 세기 이상에 대응하는 피드백 신호를 입력받으면, 상기 제1 스위치를 오프시킬 수 있다.The control unit receives a feedback signal from the first latching current limiter unit corresponding to a predetermined intensity or higher of the current flowing through the first resistor, or receives a feedback signal from the second latching current limiter unit where the current flowing through the second resistor is predetermined. When a feedback signal corresponding to a predetermined intensity or more is input, the first switch can be turned off.
상기 제2 모드는 상기 제1 모드 이후 미리 정해진 시간 이후에 수행될 수 있다.The second mode may be performed a predetermined time after the first mode.
상기 제1 스위치, 상기 제2 스위치 및 상기 제4 스위치는 FET(field effect transistor)이고, 상기 제3 스위치 및 상기 제5 스위치는 BJT(Bipolar Junction Transistor)일 수 있다.The first switch, the second switch, and the fourth switch may be field effect transistors (FETs), and the third switch and the fifth switch may be bipolar junction transistors (BJTs).
본 발명에 의하면 부하의 비이상적인 단락 상태에 대해서 각 분기(Branch)점에 단락전류 차단을 위한 래칭전류제한기(Latching Current Limiter)를 사용하여 버스 전원의 보호가 가능하다. 또한 상단의 LCL 스위치만 ON 하여 초기 충전을 하는 경우, 부하가 단락되어도 LCL에 의해서 해당 회로가 차단되고, 하단의 LCL 스위치를 ON 하여 부하의 정상 동작(Normal Operation)시에 발생하는 단락/과전류 상황에서도 해당 LCL에 의한 회로의 차단이 가능하기 때문에 버스 전원의 2중 보호가 가능하다는 장점을 가진다. 또한 릴레이를 사용하지 않고 FET를 사용하기 때문에 소자의 크기와 무게 저감이 가능하고, 퓨즈를 사용하지 않기 때문에 다시 회로를 킬 수 있다는(Resettable) 장점을 가진다.According to the present invention, it is possible to protect the bus power by using a latching current limiter to block the short-circuit current at each branch point in case of an abnormal short-circuit condition of the load. In addition, when initial charging is performed with only the upper LCL switch turned on, even if the load is short-circuited, the corresponding circuit is blocked by the LCL, and a short-circuit/overcurrent situation occurs during normal operation of the load by turning on the lower LCL switch. Since the circuit can be blocked by the corresponding LCL, it has the advantage of enabling double protection of the bus power. In addition, because it uses FETs instead of relays, it is possible to reduce the size and weight of the device, and because it does not use fuses, it has the advantage of being resettable.
도 1은 종래 프리 차지 회로를 예시한 도면이다.
도 2는 종래 프리 차지 회로에 단락 보호용 퓨즈가 설치된 예를 나타낸 것이다.
도 3은 본 발명의 일 실시예에 따른 프리 차지 회로의 구성을 간단하게 나타낸 도면이다.
도 4는 본 발명의 일 실시예에 따른 프리 차지 회로의 구성을 보다 자세하게 나타낸 회로도이다.
도 5는 본 발명의 일 실시예에 따른 프리 차지 회로의 정상 동작 시 신호 파형을 나타낸 도면이다.
도 6은 본 발명의 일 실시예에 따른 프리 차지 회로의 과전류 상황에서 신호 파형을 나타낸 도면이다.
도 7은 본 발명의 일 실시예에 따른 프리 차지 회로의 또 다른 과전류 상황에서 신호 파형을 나타낸 도면이다.Figure 1 is a diagram illustrating a conventional precharge circuit.
Figure 2 shows an example in which a fuse for short-circuit protection is installed in a conventional pre-charge circuit.
Figure 3 is a diagram simply showing the configuration of a precharge circuit according to an embodiment of the present invention.
Figure 4 is a circuit diagram showing the configuration of a precharge circuit according to an embodiment of the present invention in more detail.
Figure 5 is a diagram showing a signal waveform during normal operation of a precharge circuit according to an embodiment of the present invention.
Figure 6 is a diagram showing a signal waveform in an overcurrent situation of a precharge circuit according to an embodiment of the present invention.
Figure 7 is a diagram showing a signal waveform in another overcurrent situation of a precharge circuit according to an embodiment of the present invention.
이하 첨부된 도면을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있는 바람직한 실시 예를 상세히 설명한다. 그러나 이들 실시 예는 본 발명을 보다 구체적으로 설명하기 위한 것으로, 본 발명의 범위가 이에 의하여 제한되지 않는다는 것은 당업계의 통상의 지식을 가진 자에게 자명할 것이다.Hereinafter, with reference to the attached drawings, preferred embodiments through which the present invention can be easily implemented by those skilled in the art will be described in detail. However, these examples are for illustrating the present invention in more detail, and it will be apparent to those skilled in the art that the scope of the present invention is not limited thereto.
본 발명이 해결하고자 하는 과제의 해결 방안을 명확하게 하기 위한 발명의 구성을 본 발명의 바람직한 실시 예에 근거하여 첨부 도면을 참조하여 상세히 설명하되, 도면의 구성요소들에 참조번호를 부여함에 있어서 동일 구성요소에 대해서는 비록 다른 도면상에 있더라도 동일 참조번호를 부여하였으며 당해 도면에 대한 설명시 필요한 경우 다른 도면의 구성요소를 인용할 수 있음을 미리 밝혀둔다. 아울러 본 발명의 바람직한 실시 예에 대한 동작 원리를 상세하게 설명함에 있어 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명 그리고 그 이외의 제반 사항이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.The configuration of the invention to clarify the solution to the problem to be solved by the present invention will be described in detail with reference to the accompanying drawings based on preferred embodiments of the present invention, and the reference numbers to the components in the drawings will be the same. Components are given the same reference numbers even if they are in different drawings, and it is stated in advance that components of other drawings can be cited when necessary when explaining the relevant drawings. In addition, when explaining in detail the operating principle of a preferred embodiment of the present invention, if it is judged that specific descriptions of known functions or configurations related to the present invention and other matters may unnecessarily obscure the gist of the present invention, The detailed description is omitted.
덧붙여, 명세서 전체에서, 어떤 부분이 다른 부분과 '연결'되어 있다고 할때, 이는 '직접적으로 연결'되어 있는 경우뿐만 아니라, 그 중간에 다른 소자를 사이에 두고 '간접적으로 연결'되어 있는 경우도 포함한다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작, 또는 소자 외에 하나 이상의 다른 구성요소, 단계, 동작, 또는 소자의 존재 또는 추가를 배제하지 않는다.Additionally, throughout the specification, when a part is said to be 'connected' to another part, this does not only mean 'directly connected', but also 'indirectly connected' with another element in between. Includes. As used herein, singular forms also include plural forms, unless specifically stated otherwise in the context. As used in the specification, “comprises” or “comprising” excludes the presence or addition of one or more other components, steps, operations, or elements other than the mentioned components, steps, operations, or elements. I never do that.
도 3은 본 발명의 일 실시예에 따른 프리 차지 회로의 구성을 간단하게 나타낸 도면이다.Figure 3 is a diagram simply showing the configuration of a precharge circuit according to an embodiment of the present invention.
도 3을 참조하면, 본 발명에 따른 프리 차지(pre-charge) 회로(100)는 전원 공급부(10)와 부하(20) 사이에 배치된다. 본 발명에 따른 프리 차지 회로는 제1 스위치(SW1), 제1 래칭 전류 리미터부(LCL1), 프리 차지 저항(R) 및 제2 래칭 전류 리미터부(LCL2)를 포함하고, 전원 공급부(10)에서 입력되는 전원을 부하(20)에 공급할 수 있다. Referring to FIG. 3, a pre-charge circuit 100 according to the present invention is disposed between the
본 발명에 따른 프리 차지 회로(100)는 돌입전류 저감을 위해서 프리 차지 저항(R)을 분기하여 사용하는 면에서 종래 방식과 동일하지만, 부하의 비이상적인 단락 상태에 대해서 각 분기(Branch)점에 단락 전류 차단을 위한 제1 래칭 전류 리미터부(LCL1) 및 제2 래칭 전류 리미터부(LCL2)를 사용하여 버스 전원의 보호가 가능하다.The pre-charge circuit 100 according to the present invention is the same as the conventional method in that it branches and uses the pre-charge resistance (R) to reduce inrush current, but is connected to each branch point in response to an abnormal short-circuit condition of the load. The bus power can be protected by using the first latching current limiter unit (LCL1) and the second latching current limiter unit (LCL2) for blocking short-circuit current.
본 발명에 따른 프리 차지 회로(100)는 상단의 제1 래칭 전류 리미터부(LCL1)만 온(ON) 하여 초기 충전을 하는 경우, 부하가 단락되어도 제1 래칭 전류 리미터부(LCL1)에 의해서 해당 회로가 차단된다. 그리고 하단의 제2 래칭 전류 리미터부(LCL2)를 온 하여 부하의 정상 동작(Normal Operation)시에 발생하는 단락/과전류 상황에서도 제2 래칭 전류 리미터부(LCL2)에 의한 회로의 차단이 가능하기 때문에 버스 전원의 2중 보호가 가능하다는 장점을 가진다.In the pre-charge circuit 100 according to the present invention, when initial charging is performed by turning on only the first latching current limiter unit (LCL1) at the top, even if the load is short-circuited, the first latching current limiter unit (LCL1) The circuit is broken. In addition, by turning on the second latching current limiter (LCL2) at the bottom, it is possible to block the circuit by the second latching current limiter (LCL2) even in a short circuit/overcurrent situation that occurs during normal operation of the load. It has the advantage of enabling double protection of bus power.
도 4는 본 발명의 일 실시예에 따른 프리 차지 회로의 구성을 보다 자세하게 나타낸 회로도이다.Figure 4 is a circuit diagram showing the configuration of a precharge circuit according to an embodiment of the present invention in more detail.
도 4를 참조하면, 제1 스위치(SW1)는 전원 공급부(10)로부터 전원이 입력되는 전원 입력단(11)에 연결되고, 제어부(FPGA)로부터 제어 신호에 따라 온오프될 수 있다.Referring to FIG. 4, the first switch SW1 is connected to the power input terminal 11 where power is input from the
제1 스위치(SW1)는 FET(field effect transistor)와 같은 스위칭 소자로 구현할 수 있다. 실시예에 따라 BJT(Bipolar Junction Transistor) 등의 다른 트랜지스터로 구현하는 것도 가능하다.The first switch SW1 may be implemented as a switching element such as a field effect transistor (FET). Depending on the embodiment, it is also possible to implement it with other transistors such as BJT (Bipolar Junction Transistor).
제1 래칭 전류 리미터부(LCL1)는 제1 스위치(SW1)를 통해 전원 입력단(11)에 연결되고, 프리 차지 저항(R)을 통해 출력단(21)에 연결된다.The first latching current limiter unit (LCL1) is connected to the power input terminal 11 through the first switch (SW1) and to the output terminal 21 through the pre-charge resistor (R).
프리 차지 저항(R)은 일단이 제1 래칭 전류 리미터부(LCL1)와 직렬 연결되고, 타단은 출력단(21)을 통해 부하(20)에 연결된다.One end of the precharge resistor R is connected in series with the first latching current limiter unit LCL1, and the other end is connected to the
제1 래칭 전류 리미터부(LCL1)는 제1 스위치(SW1)와 일단이 연결되는 제1 저항(R1), 제1 저항(R1)과 프리 차지 저항(R) 사이에 연결되는 제2 스위치(SW2), 제1 저항(R1)에 흐르는 전류가 미리 정해진 세기 이상이면 제2 스위치(SW2)를 오프시키는 제1 전류 제한 회로부(CL1), 및 제어부(FPGA)의 제어 신호에 따라 제1 래칭 전류 리미터부(LCL1)를 온오프시키는 제3 스위치(SW3)를 포함할 수 있다.The first latching current limiter unit (LCL1) includes a first resistor (R1) whose end is connected to the first switch (SW1), and a second switch (SW2) connected between the first resistor (R1) and the precharge resistor (R). ), a first current limiting circuit unit (CL1) that turns off the second switch (SW2) when the current flowing through the first resistor (R1) is more than a predetermined intensity, and a first latching current limiter according to a control signal from the control unit (FPGA) It may include a third switch (SW3) that turns on and off the unit (LCL1).
도 4에서 도면을 간략하게 표현하기 위해 제1 전류 제한 회로부(CL1)를 블록으로 표현하였다. 제1 전류 제한 회로부(CL1)는, 제1 저항(R1)에 흐르는 전류가 미리 정해진 세기 이상이면, 제2 스위치(SW2)를 오프시키는 신호를 제2 스위치(SW2)로 출력되게 하고, 아울러 그에 대응하는 피드백 신호를 제어부(FPGA)에 출력하도록 아날로그 회로 소자들로 구현될 수 있다. 실시예에 따라서 제1 전류 제한 회로부(CL1)가 위와 같이 동작하도록 PLD(Programmable Logic Device)로 구현하는 것도 가능하다.In FIG. 4 , the first current limiting circuit unit CL1 is expressed as a block to simplify the drawing. The first current limiting circuit unit (CL1) outputs a signal to turn off the second switch (SW2) to the second switch (SW2) when the current flowing through the first resistor (R1) is more than a predetermined intensity, and also outputs a signal to turn off the second switch (SW2). It can be implemented with analog circuit elements to output a corresponding feedback signal to the control unit (FPGA). Depending on the embodiment, it is also possible to implement the first current limiting circuit unit CL1 as a PLD (Programmable Logic Device) to operate as above.
제2 스위치(SW2)는 FET와 같은 스위칭 소자로 구현할 수 있다. 실시예에 따라 BJT 등의 다른 트랜지스터로 구현하는 것도 가능하다.The second switch (SW2) can be implemented with a switching element such as a FET. Depending on the embodiment, it is also possible to implement it with other transistors such as BJT.
제3 스위치(SW3)는 BJT로 구현된 것으로 예시하였으나 마찬가지로 다른 타입의 스위칭 소자로 구현하는 것도 가능하다. The third switch (SW3) is illustrated as being implemented with a BJT, but it is also possible to implement it with another type of switching element.
제2 래칭 전류 리미터부(LCL2)는 제1 스위치(SW1)를 통해 전원 입력단에 연결되고, 프리 차지 저항(R)과 제1 래칭 전류 리미터부(LCL1)에 병렬 연결된다.The second latching current limiter unit (LCL2) is connected to the power input terminal through the first switch (SW1), and is connected in parallel to the pre-charge resistor (R) and the first latching current limiter unit (LCL1).
제2 래칭 전류 리미터부(LCL2)는 제1 스위치(SW1)와 일단이 연결되는 제2 저항(R2), 제2 저항(R2)과 출력단(21) 사이에 연결되는 제4 스위치(SW4), 제2 저항(R2)에 흐르는 전류가 미리 정해진 세기 이상이면 제4 스위치(SW4)를 오프시키는 제2 전류 제한 회로부(CL2), 및 제어부(FPGA)의 제어 신호에 따라 제2 래칭 전류 리미터부(LCL2)를 온오프시키는 제5 스위치(SW5)를 포함할 수 있다.The second latching current limiter unit (LCL2) includes a second resistor (R2) whose end is connected to the first switch (SW1), a fourth switch (SW4) connected between the second resistor (R2) and the output terminal 21, A second current limiting circuit unit (CL2) that turns off the fourth switch (SW4) when the current flowing through the second resistor (R2) is more than a predetermined intensity, and a second latching current limiter unit ( It may include a fifth switch (SW5) that turns on and off LCL2).
도 4에서 도면을 간략하게 표현하기 위해 제2 전류 제한 회로부(CL2)를 블록으로 표현하였다. 제2 전류 제한 회로부(CL2)는, 제2 저항(R2)에 흐르는 전류가 미리 정해진 세기 이상이면, 제4 스위치(SW4)를 오프시키는 신호를 제4 스위치(SW4)로 출력되게 하고, 아울러 그에 대응하는 피드백 신호를 제어부(FPGA)에 출력하도록 아날로그 회로 소자들로 구현될 수 있다. 실시예에 따라서 제2 전류 제한 회로부(CL2)가 위와 같이 동작하도록 PLD로 구현하는 것도 가능하다.In FIG. 4 , the second current limiting circuit unit CL2 is expressed as a block to simplify the drawing. The second current limiting circuit unit (CL2) outputs a signal to turn off the fourth switch (SW4) to the fourth switch (SW4) when the current flowing through the second resistor (R2) is more than a predetermined intensity, and also outputs a signal to turn off the fourth switch (SW4). It can be implemented with analog circuit elements to output a corresponding feedback signal to the control unit (FPGA). Depending on the embodiment, it is also possible to implement the second current limiting circuit unit CL2 as a PLD to operate as above.
제4 스위치(SW4)는 FET와 같은 스위칭 소자로 구현할 수 있다. 실시예에 따라 BJT 등의 다른 트랜지스터로 구현하는 것도 가능하다.The fourth switch (SW4) can be implemented with a switching element such as a FET. Depending on the embodiment, it is also possible to implement it with other transistors such as BJT.
제5 스위치(SW5)는 BJT로 구현된 것으로 예시하였으나 마찬가지로 다른 타입의 스위칭 소자로 구현하는 것도 가능하다. The fifth switch (SW5) is illustrated as being implemented with a BJT, but it can also be implemented with other types of switching elements.
제어부(FPGA)는 FPGA(Field Programmable Gate Array)와 같은 전자회로 소자로 구현할 수 있으며, 제1 모드에서 제1 스위치(SW1)와 제1 래칭 전류 리미터부(LCL1)를 온 시킬 수 있다. 제1 모드에서 제어부(FPGA)는 제2 래칭 전류 리미터부(LCL2)를 오프한다. 제1 모드는 초기 충전 동작 시 돌입 전류 저감 동작이 이루어지는 모드이다.The control unit (FPGA) can be implemented with an electronic circuit device such as an FPGA (Field Programmable Gate Array), and can turn on the first switch (SW1) and the first latching current limiter unit (LCL1) in the first mode. In the first mode, the control unit (FPGA) turns off the second latching current limiter unit (LCL2). The first mode is a mode in which an inrush current reduction operation is performed during the initial charging operation.
한편 제어부(FPGA)는 제2 모드에서 제1 스위치(SW1), 제1 래칭 전류 리미터부(LCL1) 및 제2 래칭 전류 리미터부(LCL2)를 모두 온 시킬 수 있다. 제2 모드는 제1 스위치(SW1)와 제1 래칭 전류 리미터부(LCL1)만 온 된 상태에서 돌입 전류 저감 동작이 이루어지고 부하의 전원이 안정화된 후의 동작 모드이다.Meanwhile, the control unit (FPGA) can turn on all the first switch (SW1), the first latching current limiter unit (LCL1), and the second latching current limiter unit (LCL2) in the second mode. The second mode is an operation mode after the inrush current reduction operation is performed with only the first switch (SW1) and the first latching current limiter unit (LCL1) turned on and the power of the load is stabilized.
제1 모드 이후 미리 정해진 시간이 경과하면 제2 모드가 자동으로 수행되게 구현하거나, 또는 사용자가 돌입 전류 저감 동작이 이루어지고 부하 전원이 안정화된 것을 확인한 후 사용자의 제어에 따라 수행되게 구현하는 것도 가능하다.It is also possible to implement the second mode to be performed automatically when a predetermined time has elapsed after the first mode, or to be performed under user control after the user confirms that the inrush current reduction operation is performed and the load power is stabilized. do.
도 5는 본 발명의 일 실시예에 따른 프리 차지 회로의 정상 동작 시 신호 파형을 나타낸 도면이다.Figure 5 is a diagram showing a signal waveform during normal operation of a precharge circuit according to an embodiment of the present invention.
도 5를 참조하면, 제어부(FPGA)가 200.00ms에 vgPSU_En/Dis 신호를 제6 스위치(SW6)에 인가하여 제1 스위치(SW1)와 제1 래칭 전류 리미터부(LCL1)를 온 시킨 것을 나타낸다.Referring to FIG. 5, the controller (FPGA) applies the vgPSU_En/Dis signal to the sixth switch (SW6) at 200.00 ms to turn on the first switch (SW1) and the first latching current limiter unit (LCL1).
제1 스위치(SW1)와 제1 래칭 전류 리미터부(LCL1)가 온 되고, 프리 차지 저항(R)에서의 전류(Precharge_I) 및 전력(Precharge_P)의 신호 파형을 보면 돌입 전류 저감 동작이 이루어지는 것을 확인할 수 있다.The first switch (SW1) and the first latching current limiter unit (LCL1) are turned on, and by looking at the signal waveforms of the current (Precharge_I) and power (Precharge_P) in the precharge resistor (R), it can be confirmed that the inrush current reduction operation is performed. You can.
그리고 부하 전원이 안정화되고, 제어부(FPGA)가 400.00ms에 vgPSU_On/Off 신호를 제5 스위치(SW5)에 인가하여 제2 래칭 전류 리미터부(LCL2)를 온 시킨 다음, 부하 전류(Load Current) 및 부하 전압(Load Volatage)의 신호 파형을 확인하면 돌입 전류 없이 정상적으로 부하에 전원이 공급되는 것을 확인할 수 있다. Then, the load power is stabilized, and the control unit (FPGA) applies the vgPSU_On/Off signal to the fifth switch (SW5) at 400.00 ms to turn on the second latching current limiter unit (LCL2), and then the load current (Load Current) and If you check the signal waveform of the load voltage, you can confirm that power is supplied to the load normally without inrush current.
도 6은 본 발명의 일 실시예에 따른 프리 차지 회로의 과전류 상황에서 신호 파형을 나타낸 도면이다.Figure 6 is a diagram showing a signal waveform in an overcurrent situation of a precharge circuit according to an embodiment of the present invention.
도 6을 참조하면, 제어부(FPGA)가 200.00ms에 vgPSU_En/Dis 신호를 제6 스위치(SW6)에 인가하여 제1 스위치(SW1)와 제1 래칭 전류 리미터부(LCL1)를 온 시킨 것을 나타낸다.Referring to FIG. 6, the control unit (FPGA) applies the vgPSU_En/Dis signal to the sixth switch (SW6) at 200.00 ms to turn on the first switch (SW1) and the first latching current limiter unit (LCL1).
이때 부하가 단락 상태이면, 제1 저항(R1)에 흐르는 전류가 미리 정해진 세기 이상이 되어, 제1 래칭 전류 리미터부(LCL1)는 제2 스위치(SW2)를 오프시킴으로써 부하(20)와 회로 연결을 차단한다. 따라서 도 6에 예시한 것과 같이 부하 전류(Load Current) 및 부하 전압(Load Volatage)이 '0' 이 된다.At this time, if the load is in a short-circuit state, the current flowing through the first resistor (R1) becomes more than a predetermined intensity, and the first latching current limiter unit (LCL1) turns off the second switch (SW2) to connect the circuit to the
그리고 제1 래칭 전류 리미터부(LCL1)는 제1 저항(R1)에 흐르는 전류가 미리 정해진 세기 이상이 된 것에 대응하는 피드백 신호를 제어부(FPGA)에 전달하여, 제어부(FPGA)에서 vgPSU_En/Dis 신호를 0V로 조정하여 제1 스위치(SW1)와 제1 래칭 전류 리미터부(LCL1)를 오프되게 할 수 있다. 따라서 제2 래칭 전류 리미터부(LCL2)를 오조작하여 온 시키더라도 부하(20)에 전원이 공급되지 않게 차단할 수 있다.And the first latching current limiter unit (LCL1) transmits a feedback signal corresponding to the fact that the current flowing through the first resistor (R1) exceeds a predetermined intensity to the control unit (FPGA), and the control unit (FPGA) sends a vgPSU_En/Dis signal can be adjusted to 0V to turn off the first switch (SW1) and the first latching current limiter unit (LCL1). Therefore, even if the second latching current limiter unit (LCL2) is turned on by misoperation, power can be blocked from being supplied to the
400.00ms에 vgPSU_On/Off 신호를 제5 스위치(SW5)에 인가하여 제2 래칭 전류 리미터부(LCL2)를 온 시키더라도, 프리 차지 저항(R)에서의 전류(Precharge_I) 및 전력(Precharge_P)과 부하 전류(Load Current) 및 부하 전압(Load Volatage)이 모두 '0' 인 것을 확인할 수 있다. Even if the vgPSU_On/Off signal is applied to the fifth switch (SW5) at 400.00ms to turn on the second latching current limiter unit (LCL2), the current (Precharge_I) and power (Precharge_P) in the precharge resistor (R) and the load You can see that both Load Current and Load Volatage are '0'.
도 7은 본 발명의 일 실시예에 따른 프리 차지 회로의 또 다른 과전류 상황에서 신호 파형을 나타낸 도면이다.Figure 7 is a diagram showing a signal waveform in another overcurrent situation of a precharge circuit according to an embodiment of the present invention.
도 7은 도 5에 예시한 것과 같이 초기 충전 동작 시에는 돌입 전류 저감 동작이 정상적으로 이루어지고 나서 제2 래칭 전류 리미터부(LCL2)를 온 시킨 다음 부하가 단락 상태가 되었을 경우에 동작을 나타낸다.FIG. 7 shows the operation when the inrush current reduction operation is normally performed during the initial charging operation as illustrated in FIG. 5, and then the second latching current limiter unit (LCL2) is turned on and the load is short-circuited.
400.00ms에 vgPSU_On/Off 신호를 제5 스위치(SW5)에 인가하여 제2 래칭 전류 리미터부(LCL2)를 온 시킨 다음 부하가 단락 상태이면, 제2 래칭 전류 리미터부(LCL2)는 제5 스위치(SW5)를 오프시킨다. 그리고 제1 저항(R2)에 흐르는 전류가 미리 정해진 세기 이상이 된 것에 대응하는 피드백 신호를 제어부(FPGA)에 전달하여, 제어부(FPGA)에서 vgPSU_En/Dis 신호를 0V로 조정하여 제1 스위치(SW1)와 제1 래칭 전류 리미터부(LCL1)를 오프되게 할 수 있다.At 400.00 ms, the vgPSU_On/Off signal is applied to the fifth switch (SW5) to turn on the second latching current limiter unit (LCL2). If the load is in a short-circuit state, the second latching current limiter unit (LCL2) turns on the fifth switch (LCL2). Turn off SW5). Then, a feedback signal corresponding to the fact that the current flowing through the first resistor (R2) exceeds a predetermined intensity is transmitted to the control unit (FPGA), and the control unit (FPGA) adjusts the vgPSU_En/Dis signal to 0V to turn the first switch (SW1) ) and the first latching current limiter unit (LCL1) can be turned off.
도 7에서는 정상 동작 중 부하가 단락되는 경우, 제1 스위치(SW1), 제1 래칭 전류 리미터부(LCL1) 및 제2 래칭 전류 리미터부(LCL2)가 모두 오프되어 부하(20)와 전원 공급부(10) 연결이 차단되는 것을 확인할 수 있다.In Figure 7, when the load is short-circuited during normal operation, the first switch (SW1), the first latching current limiter unit (LCL1), and the second latching current limiter unit (LCL2) are all turned off, thereby causing the
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.Although the preferred embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements made by those skilled in the art using the basic concept of the present invention defined in the following claims are also possible. falls within the scope of rights.
Claims (6)
상기 제1 스위치를 통해 상기 전원 입력단에 연결되는 제1 래칭 전류 리미터부,
일단은 상기 제1 래칭 전류 리미터부와 직렬 연결되고, 타단은 출력단에 연결되는 프리 차지(pre-charge) 저항,
상기 제1 스위치를 통해 상기 전원 입력단에 연결되고, 상기 프리 차지 저항과 상기 제1 래칭 전류 리미터부에 병렬 연결되는 제2 래칭 전류 리미터부, 및
제1 모드에서 상기 제1 스위치와 상기 제1 래칭 전류 리미터부를 온(ON)하고 상기 제2 래칭 전류 리미터부를 오프(OFF)하며, 제2 모드에서 상기 제1 스위치, 상기 제1 래칭 전류 리미터부 및 상기 제2 래칭 전류 리미터부를 모두 온하는 제어부를 포함하고,
상기 제1 래칭 전류 리미터부는,
상기 제1 스위치와 일단이 연결되는 제1 저항,
상기 제1 저항과 상기 프리 차지 저항 사이에 연결되는 제2 스위치,
상기 제1 저항에 흐르는 전류가 미리 정해진 세기 이상이면 상기 제2 스위치를 오프시키는 제1 전류 제한 회로부, 및
상기 제어부의 제어 신호에 따라 상기 제1 래칭 전류 리미터부를 온오프시키는 제3 스위치를 포함하는 프리 차지 회로.
A first switch connected to the power input terminal,
A first latching current limiter unit connected to the power input terminal through the first switch,
A pre-charge resistor, one end of which is connected in series with the first latching current limiter unit, and the other end of which is connected to the output terminal,
A second latching current limiter unit connected to the power input terminal through the first switch and connected in parallel to the pre-charge resistor and the first latching current limiter unit, and
In the first mode, the first switch and the first latching current limiter unit are turned on and the second latching current limiter unit is turned off, and in the second mode, the first switch and the first latching current limiter unit are turned on. And a control unit that turns on both the second latching current limiter units,
The first latching current limiter unit,
A first resistor whose end is connected to the first switch,
a second switch connected between the first resistor and the precharge resistor,
A first current limiting circuit unit that turns off the second switch when the current flowing through the first resistor is greater than a predetermined intensity, and
A pre-charge circuit including a third switch that turns on and off the first latching current limiter unit according to a control signal from the control unit.
상기 제2 래칭 전류 리미터부는,
상기 제1 스위치와 일단이 연결되는 제2 저항,
상기 제2 저항과 상기 출력단 사이에 연결되는 제4 스위치,
상기 제2 저항에 흐르는 전류가 미리 정해진 세기 이상이면 상기 제4 스위치를 오프시키는 제2 전류 제한 회로부, 및
상기 제어부의 제어 신호에 따라 상기 제2 래칭 전류 리미터부를 온오프시키는 제5 스위치
를 포함하는 프리 차지 회로.
In paragraph 2,
The second latching current limiter unit,
a second resistor whose end is connected to the first switch,
A fourth switch connected between the second resistor and the output terminal,
a second current limiting circuit that turns off the fourth switch when the current flowing through the second resistor is greater than a predetermined intensity, and
A fifth switch that turns on and off the second latching current limiter unit according to the control signal from the control unit.
A precharge circuit comprising:
상기 제어부는,
상기 제1 래칭 전류 리미터부로부터 상기 제1 저항에 흐르는 전류가 미리 정해진 세기 이상에 대응하는 피드백 신호를 입력받거나, 상기 제2 래칭 전류 리미터부로부터 상기 제2 저항에 흐르는 전류가 미리 정해진 세기 이상에 대응하는 피드백 신호를 입력받으면, 상기 제1 스위치를 오프시키는 프리 차지 회로.
In paragraph 3,
The control unit,
A feedback signal corresponding to a current flowing through the first resistor from the first latching current limiter unit is received at a predetermined intensity or higher, or a feedback signal corresponding to a current flowing through the second resistor from the second latching current limiter unit is received at a predetermined intensity or higher. A precharge circuit that turns off the first switch when receiving a corresponding feedback signal.
상기 제2 모드는 상기 제1 모드 이후 미리 정해진 시간 이후에 수행되는 프리 차지 회로.
In paragraph 3,
A pre-charge circuit in which the second mode is performed a predetermined time after the first mode.
상기 제1 스위치, 상기 제2 스위치 및 상기 제4 스위치는 FET(field effect transistor)이고, 상기 제3 스위치 및 상기 제5 스위치는 BJT(Bipolar Junction Transistor)인 프리 차지 회로.In paragraph 3,
The first switch, the second switch, and the fourth switch are field effect transistors (FETs), and the third switch and the fifth switch are bipolar junction transistors (BJTs).
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