KR101143633B1 - Test pattern of semiconductor device - Google Patents

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Abstract

마주보게 대향되게 위치하는 두 프로브 패드(probe pad)들 사이를 연결하는 하는 테스트 라인(test line), 및 테스트 라인의 측부에 이격 배치되고 프로브 패드들에 단부가 연결되고 중간에 단절된 단절부를 가져 마주보는 머리빗(comb)의 빗살 형상을 이루는 다수의 더미 라인(dummy line)들을 포함하는 반도체 소자의 테스트 패턴을 제시한다. A test line connecting between two oppositely positioned probe pads facing each other, and a disconnection which is spaced apart on the side of the test line and whose ends are connected to the probe pads and which are interrupted in the middle A test pattern of a semiconductor device including a plurality of dummy lines forming a comb tooth of a comb is shown.

Description

반도체 소자의 테스트 패턴{Test pattern of semiconductor device}Test pattern of semiconductor device

본 발명은 반도체 기술에 관한 것으로, 특히, 반도체 소자의 테스트 패턴(test pattern)에 관한 것이다. TECHNICAL FIELD The present invention relates to semiconductor technology, and more particularly, to a test pattern of a semiconductor device.

반도체 소자를 이루는 회로 패턴을 형성한 후, 회로 패턴의 전기적 특성을 확인하기 위해서, 테스트 패턴(test pattern)을 통한 전기적 특성 측정이 이루어지고 있다. 테스트 패턴은 회로 패턴을 이루는 도전 라인(conductive line), 예컨대, 워드 라인(word line)이나 비트 라인(bit line)과 같은 도전 라인과 실질적으로 동일한 선폭(CD: Critical dimension)을 가지는 테스트 라인(test line)을 단일 라인(single line)으로 형성하고, 단일 테스트 라인의 양쪽에 접하는 프로브 패드(probe pad)들을 포함하여 구성되고 있다. After forming the circuit pattern constituting the semiconductor device, in order to confirm the electrical characteristics of the circuit pattern, electrical characteristics measurement through a test pattern (test pattern) is performed. The test pattern includes a test line having a critical dimension (CD) that is substantially the same as a conductive line constituting a circuit pattern, for example, a conductive line such as a word line or a bit line. The line is formed as a single line, and includes probe pads that contact both sides of a single test line.

이러한 테스트 패턴을 사진 노광 및 식각하는 패터닝 과정에서 테스트 라인과 프로브 패턴과의 접점 부위의 선폭이, 국부적 해상력 감소, 국부적 패턴 충돌(pattern collapse) 혹은 국부적 식각 로딩(etch loading) 현상에 의해 감소하는 선폭 변동 현상이 유발될 수 있다. 테스트 라인의 선폭이 균일하게 유지되지 못하고 국부적으로 변동할 경우, 전기적 저항값과 같은 측정하고자 하는 전기적 특성치가 정확하게 측정되기 어렵다. 테스트 라인과 프로브 패턴이 접하는 부분은 선폭이 좁은 구간으로 상당히 좁은 영역이므로, 광근접 효과 보정(proximity correction)이 어렵고 패턴 형성 마진(margin)을 확보하기도 어렵다. In the patterning process of photo exposing and etching the test pattern, the line width of the contact area between the test line and the probe pattern decreases due to local resolution reduction, local pattern collapse or local etch loading phenomenon. Fluctuations can be caused. If the line width of the test line does not remain uniform and changes locally, the electrical characteristics to be measured, such as electrical resistance, are difficult to measure accurately. The area where the test line and the probe pattern are in contact with each other is a narrow line, which is a very narrow area. Therefore, it is difficult to correct the proximity proximity and secure the pattern formation margin.

더욱이, 반도체 소자의 디자인 룰(desing rule)이 감소하여 보다 미세한 선폭 크기로 회로 패턴들이 형성됨에 따라, 테스트 라인의 선폭 또한 그 크기가 미세하되고 있어, 테스트 패턴을 다마신 공정(damascene process)를 이용하여 형성하고 있다. 그런데, 테스트 라인과 프로브 패턴과의 접점 연결 부위에서, 국부적 해상력 감소, 국부적 패턴 충돌(pattern collapse) 혹은 국부적 식각 로딩(etch loading) 현상에 의해 영향을 받아 다마신 홈 패턴에 경사(slope)가 유발되거나 선폭이 변하여, 다마신 홈 패턴에 채워져 패터닝되는 테스트 라인의 선폭이 변동되는 현상이 유발될 수 있다. Furthermore, as the design rules of semiconductor devices are reduced to form circuit patterns with finer line width sizes, the line widths of the test lines are also getting smaller, so that the process of damaging the test patterns is reduced. It is formed by using. However, at the contact point between the test line and the probe pattern, a slope is caused in the damascene groove pattern affected by local resolution reduction, local pattern collapse or local etch loading phenomenon. The line width of the test line, which is filled in the damascene groove pattern and is patterned, may be changed.

따라서, 보다 정확한 전기적 특성의 측정을 위해서, 테스트 라인과 프로브 패턴의 접접 연결 부위에서 식각 로딩 현상을 보상하거나 억제할 수 있는 방법의 개발이 요구되고 있다. Therefore, in order to measure electrical properties more accurately, there is a demand for development of a method capable of compensating or suppressing an etch loading phenomenon at a junction between a test line and a probe pattern.

본 발명은 테스트 라인과 프로브 패드의 접점 연결 부위에서 테스트 라인의 선폭 변동을 억제할 수 있는 반도체 소자의 테스트 패턴을 제시하고자 한다. An object of the present invention is to provide a test pattern of a semiconductor device capable of suppressing fluctuations in line width of a test line at a contact connection portion between a test line and a probe pad.

본 발명의 일 관점은, 마주보게 대향되게 위치하는 두 프로브 패드(probe pad)들; 상기 프로브 패드들에 연결되는 테스트 라인(test line); 및 상기 테스트 라인의 측부에 이격 배치되고 상기 프로브 패드들에 단부가 연결되고 중간에 단절된 단절부를 가져 마주보는 머리빗(comb)의 빗살 형상을 이루는 다수의 더미 라인(dummy line)들을 포함하는 반도체 소자의 테스트 패턴을 제시한다. One aspect of the invention, the two probe pad (probe pad) located facing each other facing; A test line connected to the probe pads; And a plurality of dummy lines disposed spaced apart from the side of the test line and having comb-shaped comb-shaped combs facing end portions connected to the probe pads and interrupted in the middle. Present the test pattern.

상기 더미 라인의 단절부는 이웃하는 상기 다른 더미 라인의 단절부와 상기 더미 라인이 연장되는 방향에 대해 사선 방향에 위치할 수 있다. The disconnection portion of the dummy line may be disposed in an oblique direction with respect to the direction in which the disconnection portion of the other dummy line and the dummy line extend.

상기 테스트 라인 및 상기 더미 라인들은 대등한 선폭 및 이격 간격으로 배치될 수 있다. The test lines and the dummy lines may be arranged at equal line widths and spaced intervals.

본 발명의 다른 일 관점은, 마주보게 대향되게 위치하는 두 프로브 패드(probe pad)들; 상기 프로브 패드 각각으로부터 분지된 다수의 연결 도입부; 상기 연결 도입부의 단부로부터 분지되고 연장되어 마주보게 대향된 상기 연결 도입부들을 상호 연결시키는 테스트 라인(test line); 및 상기 테스트 라인 측부에 이격 배치되게 상기 연결 도입부들 각각의 단부로부터 분지되고 연장되며 중간에 단절된 단절부를 가져 마주보는 머리빗(comb)의 빗살 형상을 이루는 다수의 제1더미 라인(dummy line)들을 포함하는 반도체 소자의 테스트 패턴을 제시한다. Another aspect of the invention, the two probe pad (probe pad) located facing each other facing; A plurality of connection inlets branched from each of said probe pads; A test line which interconnects the connection introduction portions which are opposite from each other and extend from the end of the connection introduction portion to face each other; And a plurality of first dummy lines forming a comb-tooth shape of a comb facing each other, which are branched and extended from an end of each of the connection introduction portions so as to be spaced apart from the test line side. A test pattern of a semiconductor device is provided.

상기 연결 도입부는 상기 테스트 라인 및 상기 제1더미 라인이 상기 단부로부터 나란히 분지되거나 또는 상기 제1더미 라인들이 둘 이상 나란히 분지되게, 상기 테스트 라인보다 넓은 선폭을 가질 수 있다. The connection introduction part may have a wider line width than the test line such that the test line and the first dummy line are branched side by side from the end, or the first dummy lines are branched two or more side by side.

상기 연결 도입부는 상기 테스트 라인의 선폭에 비해 1.5배 내지 2배 넓은 선폭을 가질 수 있다. The connection introduction part may have a line width that is 1.5 to 2 times wider than the line width of the test line.

상기 연결 도입부는 상기 프로브 패드(probe pad)로부터 상호 간에 측방향으로 이격되게 다수 개 분지될 수 있다.The connection introduction parts may be branched from the probe pad in a plural number so as to be laterally spaced apart from each other.

상기 제1더미 라인들 외측에 이격 배치되고 단부가 상기 연결 도입부의 단부에 나란하게 위치하는 제2더미 라인들을 더 포함하는 반도체 소자의 테스트 패턴을 제시할 수 있다. The test pattern of the semiconductor device may further include second dummy lines that are spaced apart from the first dummy lines and whose end portions are parallel to the ends of the connection introduction portions.

상기 테스트 라인 및 상기 제1 및 제2더미 라인들은 대등한 선폭 및 이격 간격으로 배치될 수 있다. The test line and the first and second dummy lines may be disposed at equal line widths and spaced intervals.

본 발명의 실시예에 따르면, 테스트 라인과 프로브 패드의 접점 연결 부위에서 테스트 라인의 선폭 변동을 억제할 수 있는 반도체 소자의 테스트 패턴을 제시할 수 있다. According to the exemplary embodiment of the present invention, a test pattern of a semiconductor device capable of suppressing fluctuations in the line width of the test line at the contact connection portion between the test line and the probe pad may be provided.

도 1 및 도 2는 본 발명의 제1실시예에 따른 반도체 소자의 테스트 패턴을 보여주는 도면들이다.
도 3 내지 도 5는 본 발명의 제2실시예에 따른 반도체 소자의 테스트 패턴을 보여주는 도면들이다. 1 and 2 illustrate a test pattern of a semiconductor device according to a first exemplary embodiment of the present invention.
3 to 5 are diagrams illustrating a test pattern of a semiconductor device according to a second exemplary embodiment of the present invention.

도 1은 본 발명의 제1실시예에 따른 반도체 소자의 테스트 패턴(100)의 형상을 보여준다. 테스트 패턴(100)은 반도체 기판 상에 도전층의 패턴으로 이루어지며, 디램(DRAM) 소자 또는 플래시(FLASH) 소자와 같은 메모리(memory) 소자의 경우, 게이트 라인(gate line) 또는 워드 라인(word line), 비트 라인(bit line) 또는 금속 배선 라인과 같은 도전층 패턴의 저항값과 같은 전기적 특성을 평가 확인하는 데 사용되기 위해, 측정 프로브(probe)가 접촉하는 프로브 패드(probe pad: 110)들이 마주보게 대향되게 위치하도록 배치한다. 프로브 패드(110)는 측정 프로브가 접촉되게 반도체 소자를 이루는 회로 패턴에 비해 상대적으로 넓은 선폭을 가지게 설정된다. 이러한 프로브 패드(110)는 도 1에 제시된 레이아웃(layout)과 같이 장방형 형상의 레이아웃으로 설정되어 패터닝될 수 있다. 1 shows the shape of a test pattern 100 of a semiconductor device according to a first embodiment of the present invention. The test pattern 100 is formed of a conductive layer pattern on a semiconductor substrate. In the case of a memory device such as a DRAM device or a FLASH device, the test pattern 100 includes a gate line or a word line. Probe pads 110 with which the measuring probe contacts, for use in evaluating and verifying electrical properties such as resistance values of conductive layer patterns such as lines, bit lines or metal wiring lines. Position them so that they face each other. The probe pad 110 is set to have a relatively wide line width compared to the circuit pattern forming the semiconductor device to be in contact with the measurement probe. The probe pad 110 may be set and patterned in a rectangular shape layout as shown in FIG. 1.

프로브 패드(110)들 사이에 프로브 패드(110)들을 상호 연결시키는 테스트 라인(test line: 120)이 배치된다. 테스트 라인(120)은 측정하고 하는 회로 패턴과 동일한 선폭 크기를 가져 회로 패턴에 대한 저항값과 같은 전기적 특성을 측정하는 측정 대상으로 배치된다. 테스트 라인(120)의 단부는 각각의 프로브 패턴(110)들에 연결되게 설계된다. A test line 120 is disposed between the probe pads 110 to interconnect the probe pads 110. The test line 120 has the same line width as the circuit pattern to be measured and is arranged as a measurement target for measuring electrical characteristics such as resistance values for the circuit pattern. An end of the test line 120 is designed to be connected to the respective probe patterns 110.

이와 같이 프로브 패드(110)와 테스트 라인(120)의 레이아웃을 반도체 기판 상에 패턴 전사하여 실제 테스트 패턴을 형성할 때, 사진 노광 과정에서의 광근접 효과나 또는 식각 과정에서의 식각 로딩(loading) 효과에 의해서 테스트 라인(120)과 프로브 패드(110)의 연결 부분에 패턴 변형이 유발될 수 있다. 예컨대, 포토레지스트 패턴(photoresist pattern)으로 노광 전사하고, 포토레지스트 패턴을 식각 마스크로 도전층을 반응성이온식각(RIE)로 식각하거나, 또는 포토레지스트 패턴을 식각 마스크로 절연 물질의 다마신 몰드(damascen mold)층을 선택적으로 식각하여 다마신 홈을 형성한 후 다마신 홈을 채우는 도전층을 증착 및 평탄화하는 다마신 과정을 수행하여, 실제 테스트 패턴을 형성할 때, 테스트 라인(120)과 프로브 패드(110)의 연결 부분에 패턴 변형이 유발될 수 있다. 이는 프로브 패드(110)와 테스트 라인(120)의 선폭이 상이하고, 테스트 라인(120)이 단일 라인으로 패터닝됨에 따라, 해상력의 국부적 감소나 국부적 식각 로딩 효과의 발생에 의해 테스트 라인(120)의 연결 부분의 선폭이 국부적으로 감소되는 불량이 유발될 수 있다. As such, when the layout of the probe pad 110 and the test line 120 is pattern-transferred on the semiconductor substrate to form an actual test pattern, the optical proximity effect or the etching loading in the etching process may be performed. An effect may cause a pattern deformation in the connection portion between the test line 120 and the probe pad 110. For example, the photoresist pattern may be exposed and transferred, the photoresist pattern may be etched using an etching mask, the conductive layer may be etched by reactive ion etching (RIE), or the photoresist pattern may be etched by a damascene mold of an insulating material. Selectively etching the mold layer to form damascene grooves, and then performing a damascene process of depositing and planarizing a conductive layer filling the damascene grooves to form an actual test pattern. Pattern deformation may be induced in the connection portion of the 110. This is because the line widths of the probe pad 110 and the test line 120 are different, and as the test line 120 is patterned into a single line, the test line 120 may be formed by a local reduction in resolution or generation of a local etch loading effect. A defect may be caused in which the line width of the connecting portion is locally reduced.

이러한 국부적 패턴 변형을 억제하기 위해서, 테스트 라인(120)의 측부에 더미 라인(dummy line: 130)들을 배치한다. 패턴 변형이 사진 노광 과정에서의 광근접 효과에 의해 유발될 수 있을 뿐만 아니라 국부적 식각 로딩 효과에 의해서도 야기될 수 있으므로, 이러한 광근접 효과 및 국부적 식각 로딩 효과를 보상하게 반도체 기판 상에 더미 라인(130)이 패턴 전사되게 한다. 더미 라인(130)은 테스트 라인(120)에 이격 간격(spacing distance)을 가지게 이격 배치되고, 프로브 패드(110)들에 단부가 연결되고, 중간에 단절된 단절부(cutting portion: 131)를 가지는 레이아웃 형상으로 설계된다. 단절부(131)는 더미 라인(130)이 반도체 기판 상에 실제 패턴으로 형성될 때, 프로브 패턴(110)들에 측정 프로브가 접촉할 대 더미 라인(130)의 저항값의 측정되는 것을 방지하기 위해 더미 라인(130)을 단락시키기 위해서 도입된다. 이러한 단절부(131)에 의해 더미 라인(130)의 중간 부분이 단락되므로 더미 라인(130)은 머리빗(comb)의 빗살 형상을 가지게 배열된다. In order to suppress such local pattern deformation, dummy lines 130 are disposed on the side of the test line 120. Since the pattern deformation can be caused not only by the optical proximity effect in the photoexposure process but also by the local etching loading effect, the dummy line 130 on the semiconductor substrate to compensate for such optical proximity and local etching loading effect. ) Is transferred to the pattern. The dummy line 130 is disposed to be spaced apart from each other at a spacing distance to the test line 120, an end portion is connected to the probe pads 110, and a layout having a cutting portion 131 cut in the middle. It is designed in shape. The cutout 131 prevents the measurement of the resistance value of the dummy line 130 when the measuring probe contacts the probe patterns 110 when the dummy line 130 is formed in the actual pattern on the semiconductor substrate. In order to short the dummy line 130. Since the middle part of the dummy line 130 is short-circuited by the cutout 131, the dummy line 130 is arranged to have a comb-tooth shape of a comb.

단절부(131)가 동일한 선 상에 나란하게 배치되어 단절부(131)의 인근에 다른 단절부(131)가 위치할 경우, 이러한 단절부(131)들의 배열에 의해 테스트 라인(120)의 중간에 국부적 선폭 변동이 노광 과정 및 식각 패터닝 과정에서 유발될 수 있다. 이를 억제하기 위해서 단절부(131)들이 프로브 패드(110)들 사이 영역에 보다 균일하게 분포되게 한다. 예컨대, 단절부(131)가 더미 라인(130)이 연장되는 방향에 대해 이웃하는 다른 단절부(131)와 사선 방향에 위치하게 한다. 이에 따라, 단절부(131)의 도입에 따른 국부적 패턴 변형을 유효하게 억제할 수 있다. When the cutouts 131 are arranged side by side on the same line and another cutout 131 is located in the vicinity of the cutout 131, the middle of the test line 120 is arranged by the arrangement of the cutouts 131. Local line width variations can be caused during the exposure process and the etching patterning process. In order to suppress this, the cutouts 131 are more uniformly distributed in the region between the probe pads 110. For example, the cutout 131 may be positioned in an oblique direction with another cutout 131 that is adjacent to the direction in which the dummy line 130 extends. As a result, local pattern deformation caused by the introduction of the cutout portion 131 can be effectively suppressed.

더미 라인(130)은 테스트 라인(120)과 대등한 선폭을 가지게 도입되고, 또한, 테스트 라인(120)의 선폭과 대등한 이격 간격을 가지게 배치될 수 있다. 더미 라인(130)은 라인 및 스페이스(line & space)가 반복된 배열로 다수 개 도입됨으로써, 테스트 라인(120)의 노광 전사 및 식각 시 국부적 패턴 감소 변형이 유발되는 것을 억제한다. 특히, 테스트 라인(120)과 프로브 패턴(110)의 연결 부분의 측부에 더미 라인(130)이 프로브 패턴(110)에 연결되는 부분이 위치하므로, 테스트 라인(120)과 프로브 패턴(110)의 연결 부분의 주위 환경을 마치 라인 및 스페이스 패턴 배열이 반복된 배열을 가지는 환경으로 제공하여, 국부적 광근접 효과에 의한 테스트 라인(120)의 연결 부분의 패턴 선폭 감소 및 국부적 로딩 효과의 발생에 의한 패터닝 시의 패턴 선폭 감소와 같은 국부적 패턴 선폭 변동을 억제한다. The dummy line 130 may be introduced to have a line width equal to that of the test line 120, and may be arranged to have a spaced interval equal to the line width of the test line 120. By introducing a plurality of dummy lines 130 in a repeating arrangement of lines and spaces, it is possible to suppress local pattern reduction deformation during exposure transfer and etching of the test line 120. In particular, since the portion where the dummy line 130 is connected to the probe pattern 110 is located at the side of the connection portion of the test line 120 and the probe pattern 110, the test line 120 and the probe pattern 110 Providing the surrounding environment of the connecting portion as if the line and the space pattern arrangement is an arrangement having a repeated arrangement, patterning by reducing the pattern line width of the connecting portion of the test line 120 by the local optical proximity effect and the occurrence of the local loading effect Suppress local pattern linewidth variations, such as reducing the pattern linewidth of the city.

이에 대조적으로, 더미 라인(130)이 프로브 패턴(110)에 연결되지 않을 경우에는, 테스트 라인(120)과 프로브 패턴(110)의 연결 부분의 주위 환경은 마치 라인 및 스페이스 패턴 배열이 반복된 배열을 가지는 환경으로 제공되지 못하므로, 테스트 라인(120)과 프로브 패턴(110)의 연결 부분의 주위 환경은 테스트 라인(120)의 연결 부분이 고립된 환경으로 제공되므로, 더미 라인(130)이 도입되지 않은 경우와 마찬가지로 국부적 광근접 효과에 의한 테스트 라인(120)의 연결 부분의 패턴 선폭 감소 및 국부적 로딩 효과의 발생에 의한 패터닝 시의 패턴 선폭 감소와 같은 국부적 패턴 선폭 변동이 유발될 수 있다. 더미 라인(130)이 프로브 패턴(110)에 연결된 형태로 도입되므로, 이러한 국부적 패턴 선폭 변동을 유효하게 억제할 수 있다. In contrast, when the dummy line 130 is not connected to the probe pattern 110, the surrounding environment of the connection portion between the test line 120 and the probe pattern 110 is as if the line and space pattern arrangement is repeated. Since it is not provided to the environment having a, the surrounding environment of the connection portion of the test line 120 and the probe pattern 110 is provided in an environment in which the connection portion of the test line 120 is isolated, the dummy line 130 is introduced Similarly, the local pattern line width fluctuations such as the pattern line width reduction of the connection portion of the test line 120 due to the local optical proximity effect and the pattern line width reduction during patterning due to the local loading effect may be caused. Since the dummy line 130 is introduced in a form connected to the probe pattern 110, this local pattern line width variation can be effectively suppressed.

이와 같은 테스트 패턴(100)의 레이아웃은 포토마스크(photomask) 상에 마스크 패턴으로 구현되고, 포토마스크를 이용한 노광 과정으로 반도체 기판 상의 포토레지스트층에 패턴 전사되고, 포토레지스트층의 현상 및 이를 이용한 식각 과정에 의해 실제 테스트 패턴으로 반도체 기판 상에 구현될 수 있다. 이때, 테스트 패턴의 패터닝을 위한 식각 과정은 RIE 식각과 같이 테스트 패턴(100)의 레이아웃이 도전층에 직접적으로 식각되는 방법과, 테스트 패턴의 레이아웃을 따르는 다마신 홈이 형성되고, 다마신 홈을 채우는 도전층의 증착 및 평탄화를 통한 다마신 과정으로 패터닝되는 방법이 적용될 수 있다. The layout of the test pattern 100 is implemented as a mask pattern on a photomask, a pattern is transferred to a photoresist layer on a semiconductor substrate by an exposure process using a photomask, the development of the photoresist layer and etching using the same. By the process can be implemented on the semiconductor substrate in the actual test pattern. At this time, the etching process for patterning the test pattern is a method in which the layout of the test pattern 100 is directly etched into the conductive layer, such as RIE etching, and a damascene groove is formed along the layout of the test pattern, and the damascene groove is formed. A method of patterning the damascene process through deposition and planarization of the filling conductive layer may be applied.

도 2는 다마신 과정을 이용하여 도 1의 테스트 패턴(100)을 반도체 기판(100) 상에 구현하는 과정을 보여준다. 도 2는 도 1의 A-A' 절단선을 따르는 테스트 라인(120)의 연결 부분의 단면도이다. 도 2를 참조하면, 반도체 기판(210) 상에 식각 대상층으로 다마신 몰드층(220)을 실리콘 산화물(SiO2)과 같은 절연 물질을 포함하여 형성하고, 다마신 몰드층(220) 상에 포토레지스트층을 도포한 후, 도 1의 테스트 패턴(100)의 레이아웃이 마스크 패턴으로 구현된 포토마스크를 이용한 노광 과정 및 현상 과정을 수행하여 포토레지스트 패턴(230)을 형성한다. 2 illustrates a process of implementing the test pattern 100 of FIG. 1 on the semiconductor substrate 100 using a damascene process. FIG. 2 is a cross-sectional view of the connecting portion of the test line 120 along the AA ′ cutting line of FIG. 1. Referring to FIG. 2, the damascene mold layer 220 is formed on the semiconductor substrate 210 as an etching target layer, including an insulating material such as silicon oxide (SiO 2 ), and the photo is formed on the damascene mold layer 220. After applying the resist layer, the photoresist pattern 230 is formed by performing an exposure process and a development process using a photomask in which the layout of the test pattern 100 of FIG. 1 is implemented as a mask pattern.

포토레지스트 패턴(230)은 테스트 라인(120), 프로브 패턴(110) 및 더미 라인(130)들이 스페이스 부분 또는 오프닝(opening)부로 가지게 패터닝되고, 포토레지스트 패턴(230)을 식각 마스크로 이용하는 선택적 식각 과정으로 오프닝부에 노출된 다마신 몰드층(220) 부분을 식각하여 다마신 홈(221)을 형성할 수 있다. 다마신 홈(221)은 테스트 라인(120)의 형상을 따르는 제1홈(222)과 주위의 더미 라인(130)의 형상을 따르는 제2홈(223)들로 형성된다. 포토레지스트 패턴(230)의 제거 후 이들 다마신 홈(221)을 채우는 도전층을 증착한 후 평탄화 하여 테스트 라인(120) 및 더미 라인(130)을 포함하는 테스트 패턴(100)을 반도체 기판(210) 상에 실제 패턴으로 구현할 수 있다. 도 2에서 다마신 과정을 통한 테스트 패턴(100)을 구현하는 과정을 예시하였지만, 도전층 상에 포토레지스트 패턴을 형성한 후 선택적 식각을 수행하는 직접 식각 방식으로 도전층을 패터닝하여 테스트 패턴을 구현할 수도 있다. The photoresist pattern 230 is patterned such that the test line 120, the probe pattern 110, and the dummy line 130 have a space portion or an opening portion, and selectively etch the photoresist pattern 230 as an etching mask. The damascene groove 221 may be formed by etching the portion of the damascene mold layer 220 exposed to the opening. The damascene groove 221 is formed of a first groove 222 along the shape of the test line 120 and second grooves 223 along the shape of the surrounding dummy line 130. After removal of the photoresist pattern 230, a conductive layer filling the damascene grooves 221 is deposited, and then planarized to form the test pattern 100 including the test line 120 and the dummy line 130. Can be implemented in a real pattern. Although the process of implementing the test pattern 100 through the damascene process is illustrated in FIG. 2, a test pattern may be implemented by patterning the conductive layer by a direct etching method after forming a photoresist pattern on the conductive layer and performing selective etching. It may be.

도 1에 제시된 테스트 패턴(100)의 레이아웃은 국부적 패턴 변형을 보다 유효하게 억제하기 위해서, 도 3에 제시된 본 발명의 제2실시예에 따른 테스트 패턴(300)의 레이아웃 형상으로 변형될 수 있다. 도 3을 참조하면, 본 발명의 제2실시예에 따른 테스트 패턴(300)은, 마주보게 대향되게 위치하는 두 프로브 패드(310)들, 프로브 패드 각각으로부터 분지된 다수의 연결 도입부(350)들, 연결 도입부(350)의 단부로부터 분지되고 연장되어 마주보게 대향된 연결 도입부(350)들을 상호 연결시키는 테스트 라인(320), 테스트 라인(320) 측부에 이격 배치되게 연결 도입부(350)들 각각의 단부로부터 분지되고 연장되며 중간에 단절된 단절부(331)를 가져 마주보는 머리빗(comb)의 빗살 형상을 이루는 다수의 제1더미 라인(130)들, 및 제1더미 라인(330)들 외측에 이격 배치되고 단부가 연결 도입부의 단부에 나란하게 위치하는 제2더미 라인(340)을 포함할 수 있다. The layout of the test pattern 100 shown in FIG. 1 may be modified into a layout shape of the test pattern 300 according to the second embodiment of the present invention shown in FIG. 3 in order to more effectively suppress local pattern deformation. Referring to FIG. 3, the test pattern 300 according to the second embodiment of the present invention may include two probe pads 310 facing each other and a plurality of connection introduction portions 350 branched from each probe pad. A test line 320, which is branched from the end of the connection introduction portion 350 and extends to interconnect the opposite connection introduction portions 350, and is spaced apart from each other at the side of the test line 320. A plurality of first pile lines 130 and comb-shaped comb-shaped combs facing each other having branch portions extending from the ends and interrupted in the middle, and outside the first pile lines 330. It may include a second pile line 340 disposed spaced apart and positioned side by side at the end of the connection inlet.

프로브 패드(310)와 테스트 라인(320)의 선폭 차이가 상당히 크므로, 이러한 선폭 차이에 의해 테스트 라인(320)의 연결 부분에 국부적 선폭 변형이 유발될 수 있다. 이를 억제하기 위해서, 프로브 패드(310)와 테스트 라인(320) 사이에 테스트 라인(320) 보다 큰 선폭을 가지는 연결 도입부(350)들을 다수 도입한다. 이에 따라, 선폭 차이를 완화 또는 버퍼(buffer)할 수 있어, 테스트 라인(320)의 선폭 변동, 특히, 테스트 라인(320)의 연결 부분에서의 국부적 선폭 감소를 유효하게 억제할 수 있다. 연결 도입부(350)는 테스트 라인(320)의 선폭에 비해 큰 선폭을 가지게, 예컨대, 1.5배 내지 2배 넓은 선폭을 가지게 설계되고, 라인 및 스페이스 배열을 가지게 다수 개가 배치된다. Since the line width difference between the probe pad 310 and the test line 320 is considerably large, local line width deformation may be induced in the connection portion of the test line 320 by the line width difference. To suppress this, a plurality of connection introduction parts 350 having a line width larger than the test line 320 are introduced between the probe pad 310 and the test line 320. As a result, the line width difference can be alleviated or buffered to effectively suppress the line width variation of the test line 320, in particular, the local line width reduction in the connection portion of the test line 320. The connection introduction unit 350 is designed to have a large line width, for example, 1.5 to 2 times wider than the line width of the test line 320, and a plurality of connection introduction units 350 are arranged to have a line and space arrangement.

이와 같은 연결 도입부(350)는 특히 다마신 과정으로 테스트 패턴(300)을 반도체 기판 상에 구현할 때, 테스트 라인(320)의 연결 부분에서의 선폭 변동을 보다 유효하게 억제할 수 있다. 테스트 라인(320) 및 제1더미 라인(330)은 연결 도입부(340)의 단부로부터 나란히 분지되거나 또는 제1더미 라인(330)들이 둘 이상 나란히 연결 도입부(340)의 단부로부터 분지되는 데, 이러한 패턴 레이아웃 형상이 도 4에 제시된 바와 같이 반도체 기판 상의 다마신 몰드층(400)에 패턴 전사될 때, 다마신 몰드층(400)의 패턴 끝단(401) 부분의 형상을 레이아웃 형상에 보다 정확하게 부합되게 형성되게 유도한다. 다마신 몰드층(400)의 패턴 끝단(401) 부분의 형상이 보다 정확하게 패터닝되므로, 이에 의해 끝단(401) 부분들 사이의 이격 간격(421)이 보다 정확하게 레이아웃에 부합되게 확보될 수 있다. 따라서, 다마신 몰드층(400)에 형성되는 다마신 제1홈(420)의 선폭이 보다 균일하게 확보되어 이를 채워 패턴으로 형성되는 테스트 라인(330)에 국부적 선폭 변동이 유효하게 억제될 수 있다. 다마신 제1홈(420)의 주위에는 제1더미 라인(330)의 형상을 따르는 다마신 제2홈(430) 및 단절부(331)의 형상을 따르는 단절 패턴(431)이 형성되고, 제2더미 라인(340)의 형상을 따르는 다마신 제3홈(440), 및 연결 도입부(350)의 형상을 따르는 다마신 제4홈(450)이 형성된다. The connection introduction unit 350 may more effectively suppress the line width variation in the connection portion of the test line 320 when the test pattern 300 is implemented on the semiconductor substrate in a damascene process. The test line 320 and the first pile line 330 are branched side by side from the end of the connection inlet 340 or the first pile lines 330 are branched from the end of the connection inlet 340 at least two side by side. When the pattern layout shape is pattern transferred to the damascene mold layer 400 on the semiconductor substrate as shown in FIG. 4, the shape of the portion of the pattern end 401 of the damascene mold layer 400 may be more accurately matched to the layout shape. To form. Since the shape of the pattern end 401 portion of the damascene mold layer 400 is more accurately patterned, the spacing 421 between the end 401 portions can be ensured to more accurately match the layout. Therefore, the line width of the damascene first groove 420 formed in the damascene mold layer 400 may be more uniformly secured, and thus the local line width variation may be effectively suppressed in the test line 330 formed in the pattern. . Around the damascene first groove 420, a damascene second groove 430 along the shape of the first dummy line 330 and a disconnection pattern 431 along the shape of the disconnection part 331 are formed. The damascene third groove 440 along the shape of the second pile line 340 and the damascene fourth groove 450 along the shape of the connection introduction part 350 are formed.

연결 도입부(350)와 같이 선폭의 차이를 순차적으로 완화시키는 레이아웃 부분이 도입되지 않을 경우, 도 5에 제시된 바와 같이, 다마신 몰드층의 패턴(410)의 끝단(411) 부분에는 국부적 광근접 효과 및 국부적 식각 로딩 효과에 의해 선폭이 국부적으로 증가되고 패턴에 경사(slope)가 유발되어, 홈(435 또는 425)의 이격 간격이 상대적으로 감소된 부분(413)이 유발될 수 있다. 이러한 국부적 선폭 변형은 결국 테스트 라인(320)의 국부적 선폭 감소를 야기하므로, 도 3에 제시된 바와 같이 선폭 차이를 단계적으로 완화시키는 연결 도입부(350)를 도입함으로써, 국부적 선폭 감소를 도 4에 제시된 바와 같이 완화 및 억제시킬 수 있다. 이에 따라, 설계된 테스트 패턴(300)의 레이아웃 형상에 보다 정확하게 부합되는 테스트 패턴을 반도체 기판 상에 구현할 수 있어, 반도체 소자의 저항값 측정과 같은 전기적 특성 측정 시 측정 정확도를 보다 개선시킬 수 있다. If a layout portion for sequentially alleviating the difference in line width such as the connection introduction portion 350 is not introduced, as shown in FIG. 5, a local optical proximity effect is applied to the end portion 411 of the pattern 410 of the damascene mold layer. And the line width is locally increased by the local etching loading effect and a slope is caused in the pattern, thereby causing a portion 413 having a relatively reduced spacing between the grooves 435 or 425. This local linewidth deformation eventually leads to a reduction in the local linewidth of the test line 320, so that by introducing a connection inlet 350 which stepwise mitigates the linewidth difference, as shown in FIG. 3, the local linewidth reduction is shown in FIG. Can be alleviated and suppressed as well. Accordingly, a test pattern that more accurately matches the layout shape of the designed test pattern 300 may be implemented on the semiconductor substrate, thereby improving measurement accuracy when measuring electrical characteristics such as resistance value measurement of the semiconductor device.

이와 같이 연결 도입부(도 3의 350)를 프로브 패드(310)와 테스트 라인(320) 사이에 도입함으로써, 테스트 라인(320)의 끝단 부분에서의 국부적 선폭 감소와 같은 패턴 불량을 유효하게 억제할 수 있으므로, 제1더미 라인(330)의 외측에 배치되는 제2더미 라인(340)들은 중간에 단절부를 가지지 않은 라인 및 스페이스 배열로 도입될 수 있다. 제2더미 라인(340)은 프로브 패드(310)에 연결되지 않게 배치되며, 이때, 끝단의 단부는 연결 도입부(350)의 단부에 나란하게 위치하게 제2더미 라인(340)들이 배치될 수 있다. 중간에 단절부가 도입되는 것을 배제시킬 수 있으므로, 단절부의 도입에 따른 국부적 광근접 효과의 유발 및 국부적 식각 로딩 효과의 유발을 보다 유효하게 억제할 수 있어, 테스트 라인(330)의 레이아웃에 보다 정확하게 부합되게 실제 패턴을 구현할 수 있다. By introducing the connection introduction portion 350 of FIG. 3 between the probe pad 310 and the test line 320, pattern defects such as local line width reduction at the end of the test line 320 can be effectively suppressed. Therefore, the second dummy lines 340 disposed outside the first dummy line 330 may be introduced in a line and space arrangement having no cutout in the middle. The second dummy line 340 is disposed not to be connected to the probe pad 310, and at this time, the second dummy line 340 may be disposed such that an end portion of the end portion is parallel to an end portion of the connection introduction portion 350. . Since it is possible to exclude the introduction of the cut-off part in the middle, it is possible to more effectively suppress the induction of the local optical proximity effect and the induction of the local etch loading effect by the introduction of the cut-off part, thereby more accurately matching the layout of the test line 330. You can implement the actual pattern.

상술한 바와 같은 본 발명의 실시예들은 반도체 소자의 단일 라인의 전기적 특성 측정을 위한 테스트 패턴의 레이아웃을 제시하여, 테스트 패턴에 핀치(pinch)나 브리지(bridge)와 같은 패턴 선폭 변동에 의한 패턴 불량이 유발되는 것을 유효하게 억제할 수 있다. 또한, 테스트 패턴을 반도체 기판 상에 패턴 노광 전사 및 식각 과정으로 구현할 때, 국부적 광근접 효과 및 국부적 식각 로딩 효과에 의한 국부적 패턴 선폭 감소 또는 증가와 같은 패턴 변형을 유효하게 억제할 수 있다. 이에 따라 설계된 레이아웃에 보다 정확하게 부합되는 균일한 선폭을 가지는 테스트 라인의 반도체 기판 상에 구현할 수 있어, 전기적 특성의 측정 신뢰도의 개선을 구현할 수 있다. Embodiments of the present invention as described above propose a layout of a test pattern for measuring the electrical characteristics of a single line of a semiconductor device, pattern defects due to pattern line width variations such as pinch or bridge to the test pattern This can be effectively suppressed. In addition, when the test pattern is implemented as a pattern exposure transfer and etching process on the semiconductor substrate, pattern deformation such as local pattern line width reduction or increase due to the local optical proximity effect and the local etching loading effect can be effectively suppressed. Accordingly, it can be implemented on the semiconductor substrate of the test line having a uniform line width more accurately matching the designed layout, it is possible to implement an improvement in the measurement reliability of the electrical characteristics.

110, 310...프로브 패드 120, 320...테스트 라인
130, 330...제1더미 라인 340...제2더미 라인
350...연결 도이부.110, 310 ... probe pads 120, 320 ... test lines
130, 330 ... first pile line 340 ... second pile line
350.

Claims (10)

마주보게 대향되게 위치하는 두 프로브 패드(probe pad)들;
상기 프로브 패드들에 연결되는 테스트 라인(test line); 및
상기 테스트 라인의 측부에 이격 배치되고 상기 프로브 패드들에 단부가 연결되고 중간에 단절된 단절부를 가져 마주보는 머리빗(comb)의 빗살 형상을 이루는 다수의 더미 라인(dummy line)들을 포함하고
상기 더미 라인의 단절부는
이웃하는 상기 다른 더미 라인의 단절부와 상기 더미 라인이 연장되는 방향에 대해 사선 방향에 위치하는 반도체 소자의 테스트 패턴.
Two probe pads facing oppositely;
A test line connected to the probe pads; And
A plurality of dummy lines disposed spaced apart from the side of the test line and connected to the probe pads and having comb-shaped combs facing each other with cutouts interposed therebetween;
The disconnection portion of the dummy line
The test pattern of the semiconductor device positioned in an oblique direction with respect to the disconnection portion of the neighboring dummy line and the direction in which the dummy line extends.
삭제delete 청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 was abandoned when the setup registration fee was paid. 제1항에 있어서,
상기 테스트 라인 및 상기 더미 라인들은 대등한 선폭 및 이격 간격으로 배치된 반도체 소자의 테스트 패턴.
The method of claim 1,
And the test lines and the dummy lines are arranged at equal line widths and spaced intervals.
마주보게 대향되게 위치하는 두 프로브 패드(probe pad)들;
상기 프로브 패드 각각으로부터 분지된 다수의 연결 도입부;
상기 연결 도입부의 단부로부터 분지되고 연장되어 마주보게 대향된 상기 연결 도입부들을 상호 연결시키는 테스트 라인(test line); 및
상기 테스트 라인 측부에 이격 배치되게 상기 연결 도입부들 각각의 단부로부터 분지되고 연장되며 중간에 단절된 단절부를 가져 마주보는 머리빗(comb)의 빗살 형상을 이루는 다수의 제1더미 라인(dummy line)들을 포함하고
상기 더미 라인의 단절부는
이웃하는 상기 다른 더미 라인의 단절부와 상기 더미 라인이 연장되는 방향에 대해 사선 방향에 위치하는 반도체 소자의 테스트 패턴.
Two probe pads facing oppositely;
A plurality of connection inlets branched from each of said probe pads;
A test line which interconnects the connection introduction portions which are opposite from each other and extend from the end of the connection introduction portion to face each other; And
A plurality of first dummy lines that are comb-shaped with combs facing and branching and extending from the ends of each of the connection introductions spaced apart at the test line sides and
The disconnection portion of the dummy line
The test pattern of the semiconductor device positioned in an oblique direction with respect to the disconnection portion of the neighboring dummy line and the direction in which the dummy line extends.
청구항 5은(는) 설정등록료 납부시 포기되었습니다.Claim 5 was abandoned upon payment of a set-up fee. 제4항에 있어서,
상기 연결 도입부는
상기 테스트 라인 및 상기 제1더미 라인이 상기 단부로부터 나란히 분지되거나 또는 상기 제1더미 라인들이 둘 이상 나란히 분지되게
상기 테스트 라인보다 넓은 선폭을 가지는 반도체 소자의 테스트 패턴.
The method of claim 4, wherein
The connection introduction portion
The test line and the first pile line branched side by side from the end or the first pile lines branched two or more side by side
A test pattern of a semiconductor device having a line width wider than that of the test line.
청구항 6은(는) 설정등록료 납부시 포기되었습니다.Claim 6 was abandoned when the registration fee was paid. 제4항에 있어서,
상기 연결 도입부는
상기 테스트 라인의 선폭에 비해 1.5배 내지 2배 넓은 선폭을 가지는 반도체 소자의 테스트 패턴.
The method of claim 4, wherein
The connection introduction portion
A test pattern of a semiconductor device having a line width 1.5 to 2 times wider than the line width of the test line.
청구항 7은(는) 설정등록료 납부시 포기되었습니다.Claim 7 was abandoned upon payment of a set-up fee. 제4항에 있어서,
상기 연결 도입부는 상기 프로브 패드(probe pad)로부터 상호 간에 측방향으로 이격되게 다수 개 분지된 반도체 소자의 테스트 패턴.
The method of claim 4, wherein
The connection introduction part is a test pattern of a plurality of semiconductor devices branched apart from each other laterally from the probe pad (probe pad).
삭제delete 청구항 9은(는) 설정등록료 납부시 포기되었습니다.Claim 9 was abandoned upon payment of a set-up fee. 제4항에 있어서,
상기 제1더미 라인들 외측에 이격 배치되고 단부가 상기 연결 도입부의 단부에 나란하게 위치하는 제2더미 라인들을 더 포함하는 반도체 소자의 테스트 패턴.
The method of claim 4, wherein
And second dummy lines spaced apart from each other outside the first dummy lines and whose end portions are disposed side by side at an end portion of the connection introduction portion.
청구항 10은(는) 설정등록료 납부시 포기되었습니다.Claim 10 has been abandoned due to the setting registration fee. 제9항에 있어서,
상기 테스트 라인 및 상기 제1 및 제2더미 라인들은 대등한 선폭 및 이격 간격으로 배치된 반도체 소자의 테스트 패턴.
10. The method of claim 9,
And the test lines and the first and second dummy lines are disposed at equal line widths and spaced intervals.
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