KR100339414B1 - Forming method of pad using semiconductor power line analsis - Google Patents
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Abstract
본 발명은 반도체 파워 라인 분석용 패드의 형성 방법에 관한 것으로, 반도체 기판상에 폭이 다른 다수의 메탈 배선을 형성하는 공정, 상기 메탈 배선을 포함한 반도체 기판의 전면에 산화막을 형성하는 공정, 상기 산화막상에 감광막을 도포하고 노광 및 현상공정으로 패터닝하여 콘택 영역을 정의하는 공정, 상기 패터닝된 감광막을 마스크로 이용하여 상기 각 메탈 배선의 일정 표면이 노출되도록 상기 산화막을 선택적으로 제거하여 콘택홀을 형성하는 공정, 상기 감광막을 제거하고 상기 콘택홀을 포함한 반도체 기판의 전면에 메탈층을 형성하는 공정, 상기 메탈층을 선택적으로 패터닝하여 상기 콘택홀 및 그에 인접한 산화막상에 각 메탈 배선과 콘택되는 패드를 형성하는 공정을 포함하여 이루어진다.The present invention relates to a method for forming a pad for semiconductor power line analysis, comprising: forming a plurality of metal wires having different widths on a semiconductor substrate; forming an oxide film on the entire surface of the semiconductor substrate including the metal wires; Forming a contact region by applying a photoresist film on the film and patterning the photoresist film by exposure and development processes, and selectively removing the oxide film to expose a predetermined surface of each metal wiring by using the patterned photoresist film as a mask. Removing the photoresist layer and forming a metal layer on the entire surface of the semiconductor substrate including the contact hole; selectively patterning the metal layer to contact pads contacting the metal wires on the contact hole and an oxide layer adjacent thereto. It includes a step of forming.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 전원선 불량 분석을 위한 반도체 파워 라인 분석용 패드의 형성 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming a pad for semiconductor power line analysis for power line failure analysis.
일반적으로 반도체 기판상에 모든 소자의 제조를 완료한 후에 이들을 상호 연결하여 회로 기능을 갖도록 하는 기술을 금속화 공정(metallization)이라고 한다.In general, a technique in which all devices are manufactured on a semiconductor substrate and then interconnected to have a circuit function is called metallization.
그리고 반도체 제조 공정이 끝난 웨이퍼에 전기적 신호를 인가하여 정상 칩과 불량 칩을 구별하는 프로브 테스트(probe test)(이하 P-검)를 실시한다.In addition, an electrical signal is applied to the wafer where the semiconductor manufacturing process is completed, and a probe test (hereinafter referred to as P-test) is performed to distinguish between a normal chip and a bad chip.
이하 첨부 도면을 참조하여 종래 기술에 따른 반도체 파워 라인 분석용 패드의 형성 방법에 대해 설명하면 다음과 같다.Hereinafter, a method for forming a semiconductor power line analysis pad according to the prior art will be described with reference to the accompanying drawings.
도 1a 내지 도 1b는 종래 기술에 따른 반도체 파워 라인 분석용 패드의 형성 방법을 나타낸 도면이다.1A to 1B illustrate a method of forming a pad for semiconductor power line analysis according to the prior art.
도 1a에 도시된 바와 같이, 반도체 기판(1)상에 메탈을 증착한 후, 상기 메탈을 선택적으로 패터닝하여 회로부의 메탈 배선(2)과 프로빙 테스트용 패드 메탈(2a)을 동시에 형성한다.As shown in FIG. 1A, after depositing a metal on the semiconductor substrate 1, the metal is selectively patterned to simultaneously form the metal wiring 2 of the circuit portion and the pad metal 2a for probing test.
이어 상기 매탈 배선(2)과 패드 메탈(2a)을 포함한 전면에 산화막(3)을 증착하고 상기 산화막(3)상에 감광막을 도포한다.Subsequently, an oxide film 3 is deposited on the entire surface including the metallization wiring 2 and the pad metal 2a, and a photosensitive film is coated on the oxide film 3.
이어 상기 감광막을 노광 및 현상으로 패터닝하여 프로빙(probing) 영역(5)을 정의한 후, 상기 패터닝된 감광막(4)을 마스크로 하여 상기 패드 메탈(2a) 상부의 산화막(3)을 선택적으로 식각한다.Subsequently, the photosensitive layer is patterned by exposure and development to define a probing region 5, and then the oxide layer 3 on the pad metal 2a is selectively etched using the patterned photosensitive layer 4 as a mask. .
여기서 상기 프로빙 영역(5)은 상기 패드 메탈(2a)보다 일정 폭 작게 형성된다.In this case, the probing region 5 is formed to be smaller than the pad metal 2a by a predetermined width.
도 1b에 도시된 바와 같이, 상기 패터닝된 감광막(4)을 제거한 후, 프로빙 영역(5)에 대한 프로빙 테스트를 실시한다.As shown in FIG. 1B, after the patterned photoresist film 4 is removed, a probing test is performed on the probing region 5.
이와 같이 형성된 반도체 소자는 전원 회로부 불량 발생시 불량 부분을 정의하기 위하여 FIB(Focused Ion Beam)공정을 실시한 후, 회로부의 메탈 배선이 수십㎛정도로 클 경우에는 직접 피코(pico) 또는 나노(nano) 프로브 팁 (probe tip)을 이용하여 프로빙한다.The semiconductor device formed as described above is subjected to a focused ion beam (FIB) process to define a defective part when a defective power circuit part occurs, and then directly to a pico or nano probe tip when the metal part of the circuit part is about tens of micrometers or larger. Probe using (probe tip).
또한 P-검용(probe-test) 패드 또는 인터널 프로빙 패드(internal probing pad)를 이용한다.P-probe-test pads or internal probing pads are also used.
상기 P-검용 패드는 80 ×80㎛이상, 인터널 프로빙 패드는 20 ×20㎛를 이용하고, 인터널 프로빙 패드는 메탈 사진 및 식각시 P-검용 패드와 동일하게 형성되며 그 목적은 회로의 주요부분을 정의하여 추후 정의된 회로의 퍼포먼스를 측정하기 위함이다.The P-glove pad is 80 × 80 μm or more, the internal probing pad is 20 × 20 μm, and the internal probing pad is formed in the same way as the P-glove pad for metal photography and etching. To define the part to measure the performance of the circuit defined later.
그러나 상기와 같은 종래 기술에 따른 반도체 파워 라인 분석용 패드의 형성 방법은 다음과 같은 문제점이 있다.However, the method of forming the pad for semiconductor power line analysis according to the prior art as described above has the following problems.
첫째, P-검용 패드 및 인터널 프로빙 패드는 십수 ㎛ 이상의 크기를 가지며 메탈 사진 및 식각시 회로부와 동일하게 형성되므로, 회로부의 면적을 증가시키는 문제점이 있다.First, since the P-glove pad and the internal probing pad have a size of more than a dozen micrometers and are formed in the same manner as the circuit part during metal photography and etching, there is a problem of increasing the area of the circuit part.
둘째, 회로부 불량 발생시 효과적으로 회로부를 정의하지 못하므로, 불량분석의 효율을 저하시키는 문제점이 있다.Second, since the circuit part is not effectively defined when a circuit part defect occurs, there is a problem of lowering the efficiency of the defect analysis.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로, 특히 메탈 배선 상층부에 불량 분석을 위한 프로빙 패드를 형성하는데 적당한 반도체 파워 라인 분석용 패드의 형성 방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems, and an object of the present invention is to provide a method for forming a pad for semiconductor power line analysis, which is particularly suitable for forming a probing pad for defect analysis on a metal wiring upper layer.
도 1a 내지 도 1b는 종래 기술에 따른 반도체 파워 라인 분석용 패드의 형성 방법을 나타낸 도면1A to 1B illustrate a method of forming a pad for analyzing semiconductor power lines according to the related art.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 파워 라인 분석용 패드의 형성 방법을 나타낸 도면2A to 2D illustrate a method of forming a pad for semiconductor power line analysis according to an embodiment of the present invention.
도 3은 본 발명의 실시예에 따른 반도체 파워 라인 분석용 패드의 평면도3 is a plan view of a pad for semiconductor power line analysis according to an embodiment of the present invention;
도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings
21 : 반도체 기판 22 : 메탈 배선21: semiconductor substrate 22: metal wiring
23 : 산화막 24 : 감광막23: oxide film 24: photosensitive film
25 : 패드25: pad
상기의 목적을 달성하기 위한 본 발명에 따른 반도체 파워 라인 분석용 패드의 형성 방법은 반도체 기판상에 폭이 다른 다수의 메탈 배선을 형성하는 공정, 상기 메탈 배선을 포함한 반도체 기판의 전면에 산화막을 형성하는 공정, 상기 산화막상에 감광막을 도포하고 노광 및 현상공저으로 패터닝하여 콘택 영역을 정의하는 공정, 상기 패터닝된 감광막을 마스크로 이용하여 상기 각 메탈 배선의 일정 표면이 노출되도록 상기 산화막을 선택적으로 제거하여 콘택홀을 형성하는 공정, 상기 감광막을 제거하고 상기 콘택홀을 포함한 반도체 기판의 전면에 메탈층을 형성하는 공정, 상기 메탈층을 선택적으로 패터닝하여 상기 콘택홀 및 그에 인접한 산화막상에 각 메탈 배선과 콘택되는 패드를 형성하는 공정을 포함하여 이루어짐을 특징으로 한다.Method of forming a pad for semiconductor power line analysis according to the present invention for achieving the above object is a step of forming a plurality of metal wires having a different width on the semiconductor substrate, forming an oxide film on the entire surface of the semiconductor substrate including the metal wiring And forming a contact region by applying a photoresist film on the oxide film and patterning the photoresist layer using an exposure and development process. Forming a contact hole, removing the photoresist layer, and forming a metal layer on the entire surface of the semiconductor substrate including the contact hole; selectively patterning the metal layer to form a metal wiring on the contact hole and an oxide film adjacent thereto. And forming a pad contacted with the pad.
이하 본 발명의 실시예에 따른 반도체 파워 라인 분석용 패드의 형성 방법에 대해 첨부도면을 참조하여 설명하면 다음과 같다.Hereinafter, a method for forming a semiconductor power line analysis pad according to an embodiment of the present invention will be described with reference to the accompanying drawings.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 파워 라인 분석용 패드의 제조 공정 단면도이고, 도 3은 본 발명의 실시예에 따른 패드의 평면도이다.2A to 2D are cross-sectional views illustrating a process for manufacturing a semiconductor power line analysis pad according to an embodiment of the present invention, and FIG. 3 is a plan view of the pad according to the embodiment of the present invention.
도 2a에 도시된 바와 같이, 반도체 기판(21)상에 메탈을 증착하고 선택적으로 패터닝하여 다수의 메탈 배선(22)을 형성한다.As shown in FIG. 2A, a plurality of metal wires 22 are formed by depositing and selectively patterning metal on the semiconductor substrate 21.
이때 상기 메탈 배선(22)은 다양한 폭을 갖고 형성된다.In this case, the metal wire 22 is formed to have various widths.
이어 상기 메탈 배선(22)을 포함한 전면에 산화막(23)을 형성하고, 상기 산화막(23)상에 감광막을 도포하고 노광 및 현상으로 선택적으로 패터닝한다.Subsequently, an oxide film 23 is formed on the entire surface including the metal wire 22, a photosensitive film is coated on the oxide film 23, and selectively patterned by exposure and development.
여기서 상기 패터닝된 감광막(24)은 제 1 패드 마스크로 이용하며, 메탈 배선(22)의 폭에 비례한 콘택 형태의 마스크를 사용한다.Here, the patterned photoresist 24 is used as a first pad mask, and a mask having a contact shape proportional to the width of the metal wire 22 is used.
도 2b에 도시된 바와 같이, 상기 패터닝된 감광막(24)을 마스크로 하여 상기 산화막(23)을 식각한다.As shown in FIG. 2B, the oxide layer 23 is etched using the patterned photoresist 24 as a mask.
이 때, 상기 산화막(23)의 식각으로 상기 메탈 배선(22)의 일정 표면이 노출되는 콘택홀을 형성한다.In this case, a contact hole exposing a predetermined surface of the metal wire 22 is formed by etching the oxide layer 23.
즉 상기 산화막(23)의 식각은 상기 메탈 배선(22)의 양측에 일정 폭 오버랩되도록 진행된다.That is, the etching of the oxide film 23 proceeds to overlap a predetermined width on both sides of the metal wire 22.
도 2c에 도시된 바와 같이, 상기 패터닝된 감광막(24)을 제거한 후, 상기 식각된 산화막(23)을 포함한 전면에 패드용 메탈을 증착한다.As shown in FIG. 2C, after removing the patterned photoresist layer 24, a pad metal is deposited on the entire surface including the etched oxide layer 23.
여기서 상기 패드용 메탈은 상기 메탈 배선(22)과 콘택된다.The pad metal is in contact with the metal wire 22.
이어 상기 메탈상에 감광막을 도포하고 노광 및 현상으로 패터닝한 후, 상기 패터닝된 감광막을 마스크로 하여 상기 메탈을 선택적으로 패터닝한다.Subsequently, a photoresist film is coated on the metal and patterned by exposure and development, and then the metal is selectively patterned using the patterned photoresist as a mask.
이어 상기 메탈 패터닝으로 상기 콘택홀 및 그에 인접한 산화막(23)상에 패드(25)를 형성한다.Subsequently, the pad 25 is formed on the contact hole and the oxide layer 23 adjacent thereto by the metal patterning.
여기서 상기 패터닝된 감광막은 제 2 패드 마스크로 이용된다.Here, the patterned photoresist is used as a second pad mask.
도 2d에 도시된 바와 같이, 상기 패드(25)는 다수의 메탈 배선(22)의 상층부에 각각 형성할 수 있으며, 또한 형성되는 위치, 크기 및 형태를 조정할 수 있다.As illustrated in FIG. 2D, the pads 25 may be formed at upper layers of the plurality of metal wires 22, and the positions, sizes, and shapes of the pads 25 may be adjusted.
즉 이는 상기 감광막을 패터닝할 때, 그 위치, 크기, 형태를 다양하게 조정하므로써 가능하다.That is, this is possible by variously adjusting the position, size, and shape when patterning the photosensitive film.
이와 같은 패드(25)는 불량 분석을 위한 프로빙시 이용되며, 회로부의 메탈 배선(22)과 다르게 상기 메탈 배선(22)의 상층부에 패드(25) 부분만 별도로 형성된다.The pad 25 is used for probing for failure analysis, and unlike the metal wire 22 of the circuit part, only the pad 25 is formed on the upper layer of the metal wire 22.
도 3은 본 발명의 실시예에 따른 반도체 파워 라인 분석용 패드의 평면도로서, 기판(21)상에 각각 폭이 다른 회로부의 메탈 배선(22)이 형성되고, 상기 메탈 배선(22)의 폭에 따라 콘택의 크기가 다르다.3 is a plan view of a pad for semiconductor power line analysis according to an exemplary embodiment of the present invention, wherein metal wirings 22 having different widths are formed on a substrate 21, and the widths of the metal wirings 22 are formed. Depending on the size of the contact.
또한 상기 콘택과 연결되는 패드(25)가 형성되며, 상기 패드(25)는 메탈 배선(22)에 따라 그 크기, 위치, 모양이 각각 다르다.In addition, a pad 25 is formed to be connected to the contact, and the pad 25 is different in size, position, and shape according to the metal wire 22.
이와 같은 상기 패드(25)를 이용하여 P-검 프로빙이 진행되며, 회로부의 메탈 배선(22)의 상부에 패드(25)를 별도로 형성하므로 회로부를 충분히 요소요소로 정의할 수 있다.P-gum probing is performed using the pad 25 as described above, and since the pad 25 is separately formed on the metal wiring 22 of the circuit part, the circuit part can be sufficiently defined as an element element.
이와 같은 본 발명에 따른 반도체 파워 라인 분석용 패드의 형성 방법은 다음과 같은 효과가 있다.Such a method of forming a pad for semiconductor power line analysis according to the present invention has the following effects.
첫째, 회로부의 메탈 배선 상층에 프로빙용 패드 메탈을 형성하므로 회로부 불량발생시 회로부를 적절하게 정의할 수 있다.First, since the probing pad metal is formed on the upper portion of the metal wiring of the circuit part, the circuit part may be appropriately defined when a circuit part defect occurs.
둘째, 선택적으로 패드 메탈의 크기, 형태를 변화시킬 수 있으므로, 소자의 면적을 감소시킬 수 있다.Second, since the size and shape of the pad metal can be selectively changed, the area of the device can be reduced.
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| JPH11102913A (en) | Semiconductor device and its manufacture |
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| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| N231 | Notification of change of applicant | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110429 Year of fee payment: 10 |
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| LAPS | Lapse due to unpaid annual fee |