KR100224716B1 - Manufacturing method for semiconductor device - Google Patents
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Abstract
반도체장치의 제조방법을 개시한다. 이 반도체장치의 제조방법은 스크라이브 라인(scribe line)을 형성함에 있어서, 스크라이브 라인의 소잉영역(sawing area)에 적층되는 도전층들과 절연층들을 한번의 사진공정으로 식각하는 것에 특징이 있으며, 이는 도전층의 찌꺼기로 인한 소잉영역 박막의 계단화와 이에 따른 포토레지스트의 도포불량, 소잉영역이 확장되는 등의 문제를 해소할 수 있는 잇점을 갖는다.A manufacturing method of a semiconductor device is disclosed. This method of manufacturing a semiconductor device is characterized in that, in forming a scribe line, etching the conductive layers and the insulating layers stacked in the sawing area of the scribe line by a single photolithography process, It is possible to solve the problems such as the staircase of the thinning region thin film due to the debris of the conductive layer, the poor application of the photoresist, and the expansion of the sowing region.
Description
본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 반도체장치의 스크라이브 라인(scribe line)의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly to a method of manufacturing a scribe line of a semiconductor device.
모든 종류의 IC(Integrated Circuit)는, 예컨대 실리콘 웨이퍼 상에 제작된 다수의 동일한 칩(chip)들을 소잉(sawing)하여 개별의 다이(die)로 분리하고, 이를 다이본드(die bond)와 와이어 본딩(wire bonding) 등의 공정을 거쳐 최종적으로 패키지(package)화함으로써 완성된다. 이 때, 상기한 소잉을 수행하기 위해서는 실리콘웨이퍼상의 각 칩들 사이에는 절단을 위한 여유공간인 소잉영역(sawing area)이 만들어져 있어야 하며, 이를 전체적으로는 스크라이브 라인이라 한다. 통상적으로 반도체장치의 제조공정에 있어서 상기 소잉영역을 형성하기 위한 별도의 제조공정은 없으며, 다만 각 반도체공정을 수행함에 따라 소정의 박막이 상기 소잉영역에 적층되면, 후속의 식각공정에서 소잉영역에 적층된 박막을 함께 식각함으로써 소잉영역이 항상 베어 웨이퍼(bear wafer)상태를 유지하도록 한다.All kinds of integrated circuits (ICs) can be manufactured by, for example, sawing a plurality of identical chips fabricated on a silicon wafer, separating the chips into individual dies, attaching them to a die bond, (wire bonding) or the like, and finally, the package is completed. At this time, in order to perform the sawing, a sawing area, which is a free space for cutting, must be formed between chips on the silicon wafer, and this is called a scribe line as a whole. Generally, there is no separate manufacturing process for forming the sawing region in the manufacturing process of the semiconductor device. However, when a predetermined thin film is stacked on the sowing region by performing each semiconductor process, The laminated thin films are etched together so that the sowing region always maintains a state of a bear wafer.
도 1a 내지 도 1e는 종래 반도체장치의 제조방법에서 공정진행에 따른 소잉영역의 변화를 나타낸 도면으로, 도면을 참조하면서 종래의 제조방법을 설명한다.FIGS. 1A to 1E are diagrams showing variations of a sowing region according to a process progress in a conventional semiconductor device manufacturing method, and a conventional manufacturing method will be described with reference to the drawings.
도 1a는 필드산화막(10)의 형성공정을 도시한 것으로, 반도체기판(100)상에 통상적인 방법을 통하여 소자분리영역으로 사용되는 필드산화막(10)을 형성한다. 이때, 상기 필드산화막(10)간에 개재된 영역이 소잉영역이다.1A shows a process of forming a field oxide film 10. The field oxide film 10 is formed on a semiconductor substrate 100 by a conventional method. At this time, the region interposed between the field oxide films 10 is a sowing region.
도 1b는 제1도전층(20) 및 제1절연층(30)의 형성공정을 도시한 것으로, 상기 필드산화막(10)의 형성 후 결과물 전면에, 즉 도면에는 도시되지 않은 액티브 영역(active area)도 포함되는 반도체기판 예컨대 실리콘웨이퍼 전면에, 제1도전층(20) 및 제1절연층(30)이 각각 소정의 두께로 적층된다. 여기서, 상기 제1도전층(20) 및 제1절연층(30)은 상기 액티브 영역에 형성될 임의의 소자를 구성하는 일부 층(layer)들이다.1B shows a process of forming the first conductive layer 20 and the first insulating layer 30. After the formation of the field oxide film 10, an active area (not shown) The first conductive layer 20 and the first insulating layer 30 are stacked to a predetermined thickness on the entire surface of a semiconductor substrate, Here, the first conductive layer 20 and the first insulating layer 30 are some layers constituting any element to be formed in the active region.
도 1c는 상기 제1도전층(20) 및 제1절연층(30)의 식각공정을 도시한 것으로, 먼저 상기 제1절연층(30)상에 포토레지스트 도포, 마스크노광 및 현상 등의 공정을 거쳐 소정의 제1포토레지스트 패턴(PR1)을 형성한 후, 이 제1포토레지스트 패턴(PR1)을 식각마스크로 적용하여 소잉영역에 적층된 상기 제1절연층(30) 및 제1도전층(20)을 차례로 식각한다. 이 때, 상기 제1절연층(30) 및 제1도전층(20)의 식각공정은 상술한 바와 같이 소잉영역을 베어 웨이퍼 상태로 유지하기 위하여 실시하는 것이다.1C illustrates a process of etching the first conductive layer 20 and the first insulating layer 30. First, a process such as photoresist coating, mask exposure, and development is performed on the first insulating layer 30 The first photoresist pattern PR1 is formed on the first insulating layer 30 and the first conductive layer 30, which are stacked in the sowing region, by applying the first photoresist pattern PR1 as an etching mask, 20) are etched successively. At this time, the etching process of the first insulating layer 30 and the first conductive layer 20 is performed to maintain the sawing region in a bare wafer state as described above.
도 1d는 제2도전층(40)의 식각공정을 도시한 것으로, 먼저 상기 제1포토레지스트 패턴을 제거한 후, 결과물 전면에 제2도전층(40)을 소정두께 형성한다. 이어서, 상기 제2도전층(40) 전면에 대하여 포토레지스트 도포, 마스크노광 및 현상 등의 공정을 거쳐 소정의 제2포토레지스트 패턴(PR2)을 형성하고, 이 제2포토레지스트 패턴(PR2)을 식각마스크로 적용하여 소잉영역에 적층된 상기 제2도전층(60)을 식각한다. 여기에서, 미설명부호 20'는 상기 도 1c의 패터닝중에 남은 제1도전층(20)의 찌꺼기이다.FIG. 1D illustrates the etching process of the second conductive layer 40. First, the second conductive layer 40 is formed on the entire surface of the resultant structure after the first photoresist pattern is removed. Next, a predetermined second photoresist pattern PR2 is formed on the entire surface of the second conductive layer 40 through photoresist application, mask exposure and development, and the second photoresist pattern PR2 The second conductive layer 60 stacked on the shallowing region is etched by applying the etching mask. Here, the reference numeral 20 'is a residue of the first conductive layer 20 remaining in the patterning of FIG. 1C.
도 1e는 제2절연층(50) 및 제3도전층(60)의 형성공정을 도시한 것으로, 먼저 상기 제2포토레지스트 패턴을 제거한 후 결과물 전면에 제2절연층(50)을 소정두께 형성하고, 이 제2절연층(50)위에 소정의 식각마스크 패턴을 적용하여 상기 도 1d 공정의 경우와 마찬가지로 소잉영역에 증착된 제2절연층(50)을 식각한다. 계속해서, 상기 제2절연층의 식각공정에 사용된 식각마스크 패턴을 제거한 후 결과물 전면에 제3도전층(60)을 소정두께 형성한 후, 상기 도 1d 공정의 경우와 마찬가지로 소잉영역에 증착된 제3도전층(60)을 식각한다. 여기에서, 미설명부호 40'는 상기 제2도전층(40)의 식각후에 남은 바람직하지 않은 찌꺼기이다. 한편, 이러한 도전층 찌꺼기의 발생을 방지하기 위해 도전층의 패터닝시에 소잉영역에 대해서는 도전층을 식각하지 않는 방법을 사용할 수 있으나, 이는 소잉영역이 두꺼워질 뿐만 아니라 도전층이 연성의 금속인 경우에는 패키징 단계에서 소잉을 제대로 수행하기 어려운 문제가 있다.FIG. 1E shows a process of forming the second insulating layer 50 and the third conductive layer 60. First, after removing the second photoresist pattern, a second insulating layer 50 is formed on the entire surface of the resultant by a predetermined thickness And a predetermined etching mask pattern is applied to the second insulating layer 50 to etch the second insulating layer 50 deposited on the shallowing region as in the case of the step of FIG. 1D. Subsequently, after removing the etching mask pattern used in the etching process of the second insulating layer, a third conductive layer 60 is formed on the entire surface of the resultant structure to a predetermined thickness, and then, The third conductive layer 60 is etched. Here, the reference numeral 40 'is an undesirable residue left after the etching of the second conductive layer 40. On the other hand, in order to prevent the occurrence of such conductive layer debris, a method of not etching the conductive layer in the sowing region at the time of patterning the conductive layer can be used. However, in addition to thickening of the sowing region, There is a problem that it is difficult to perform the sowing properly at the packaging stage.
도 2는 상기 도 1e의 일부를 확대하여 나타낸 도면으로, 여기서는 상기 도 1e와 동일한 도면부호를 사용하였다. 상기 도 2를 참조하면, 절연층과는 달리 도전층을 식각한 후에 찌꺼기(20',40')가 남아 있음을 알 수 있다. 특히, 도전층 및 절연층을 순차적으로 적층함에 있어, 각 층들을 충분히 오버랩(overlap)시키기 위하여 하부의 패턴 보다 상부의 패턴을 크게 형성하는데, 이때 상기 도전층의 찌꺼기(20',40')들로 인해 후속의 박막패턴들이 소잉영역을 중심으로 복잡한 다단의 계단형으로 형성되어 버린다. 이렇게 되면, 다음의 사진공정시 포토레지스트를 도포하기 위해 예컨대 스피너(spinner)를 사용하는 경우, 상기 소잉영역에는 원심력으로 인해 포토레지스트가 제대로 투입되지 못하는 도포불량이 유발된다. 이러한 문제를 해소하기 위해 소잉영역의 폭을 넓히는 방안이 있으나 이는 집적도를 저하시키는 문제가 있다.FIG. 2 is an enlarged view of a part of FIG. 1E, and the same reference numerals as in FIG. 1E are used here. Referring to FIG. 2, after the conductive layer is etched, the residues 20 'and 40' remain unlike the insulating layer. Particularly, when the conductive layer and the insulating layer are sequentially stacked, a pattern above the lower pattern is formed to sufficiently overlap each layer. At this time, the residues 20 ', 40' The subsequent thin film patterns are formed into a complicated multi-stepped shape around the sawing region. If a spinner is used to apply a photoresist in the subsequent photolithography process, a defective coating is caused in the sowing region because the photoresist is not properly injected due to the centrifugal force. In order to solve this problem, there is a method of widening the width of the sowing region, but there is a problem of lowering the degree of integration.
본 발명이 이루고자 하는 기술적과제는, 소잉영역상에 적층되는 도전층들 및 절연층들을 한 번의 사진식각공정을 통하여 제거함으로써, 종래 도전층들의 식각 후에 잔존하는 찌꺼기로 인하여 상기 소잉영역이 복잡한 계단모양의 박막패턴으로 형성되는 문제점 및 이로 인한 포토레지스트의 도포불량을 해소할 수 있는 반도체장치의 제조방법을 제공하는 것이다.SUMMARY OF THE INVENTION It is an object of the present invention to provide a method and apparatus for removing conductive layers and insulating layers deposited on a sowing region through a single photolithography process, And a manufacturing method of a semiconductor device capable of solving the problem of poor application of the photoresist due to the thin film pattern.
도 1a 내지 도 1e는 종래 반도체장치의 제조방법에서 공정에 따른 소잉영역의 변화를 나타낸 도면이다.FIGS. 1A to 1E are diagrams showing variations of a sowing region according to a process in a conventional method of manufacturing a semiconductor device.
도 2는 상기 도 1e의 일부를 확대하여 나타낸 도면이다.Fig. 2 is an enlarged view of a part of Fig. 1e.
도 3a 내지 도 3e는 본 발명의 의한 반도체장치의 제조방법에서 공정에 따른 소잉영역의 변화를 나타낸 도면이다.FIGS. 3A to 3E are diagrams showing variations of a sowing region according to a process in a method of manufacturing a semiconductor device according to the present invention.
도 4는 상기 도 3e의 일부를 확대하여 나타낸 도면이다.Fig. 4 is an enlarged view of a part of Fig. 3E.
도면의 주요부분에 대한 부호의 설명DESCRIPTION OF THE REFERENCE NUMERALS
10...필드산화막 20...제1도전층10 ... field oxide film 20 ... first conductive layer
30...제1절연층 40...제2도전층30 ... first insulating layer 40 ... second conductive layer
50...제2절연층 60...제3절연층50 ... second insulating layer 60 ... third insulating layer
PR1,PR2...제1, 제2포토레지스트 패턴PR1, PR2 ... First and second photoresist patterns
PR...포토레지스트 패턴PR ... photoresist pattern
상기 과제를 이루기 위하여 본 발명에 의한 반도체장치의 제조방법은, 반도체 기판상에 소잉 영역을 한정하는 필드 산화막을 형성하는 단계; 상기 반도체 기판 전면에 금속 배선을 위한 제1 도전층 및 제1 절연층을 순차적으로 형성하는 단계; 상기 제1 절연층을 식각하여 상기 제1 도전층의 일부 영역을 노출시키는 컨택 홀을 형성하되, 상기 소잉 영역내의 제1 절연층은 식각하지 않는 단계; 상기 컨택 홀을 갖는 제1 절연층상에 제2 도전층 및 제2 절연층을 순차적으로 형성하는 단계; 상기 제2 절연층상의 소정의 마스크막 패턴을 사용하여 상기 소잉 영역이 노출되도록 상기 제2 절연층, 제2 도전층, 제1 절연층 및 제1 도전층을 순차적으로 식각하는 단계를 구비하는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a method of fabricating a semiconductor device, including: forming a field oxide film defining a sowing region on a semiconductor substrate; Sequentially forming a first conductive layer and a first insulating layer for metal wiring on the entire surface of the semiconductor substrate; Etching the first insulating layer to form a contact hole exposing a portion of the first conductive layer, wherein the first insulating layer in the sawing region is not etched; Sequentially forming a second conductive layer and a second insulating layer on the first insulating layer having the contact holes; And sequentially etching the second insulating layer, the second conductive layer, the first insulating layer, and the first conductive layer so that the sawing region is exposed using a predetermined mask pattern on the second insulating layer .
이하, 첨부한 도면을 참조하면서 본 발명을 설명하기로 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, the present invention will be described with reference to the accompanying drawings.
도 3a 내지 도 3e는 본 발명에 의한 반도체장치의 제조방법에서 공정진행에 따른 소잉영역의 변화를 나타낸 도면으로, 여기에서 상기 도 1a 내지 도 1e과 동일한 구성요소에 대해서는 동일한 도면부호를 부여하기로 한다.3A to 3E are diagrams illustrating variations of a sowing region according to the progress of the process in the method of manufacturing a semiconductor device according to the present invention. Here, the same reference numerals are given to the same components as those in Figs. 1A to 1E do.
도 3a는 필드산화막(10)의 형성공정을 도시한 것으로, 반도체기판(100)상에 통상적인 방법을 통하여 소자분리영역으로 사용되는 필드산화막(10)을 형성한다. 이때, 상기 필드산화막(10)간에 개재된 영역이 소잉영역이다.3A shows a process of forming the field oxide film 10. The field oxide film 10 is formed on the semiconductor substrate 100 by a conventional method as a device isolation region. At this time, the region interposed between the field oxide films 10 is a sowing region.
도 3b는 제1도전층(20) 및 제1절연층(30)의 형성공정을 도시한 것으로, 상기 필드산화막(10)의 형성 후 결과물 전면에, 즉 도면에는 도시되지 않은 액티브 영역(active area)도 포함되는 반도체기판 예컨대 실리콘웨이퍼 전면에, 제1도전층(20) 및 제1절연층(30)이 각각 소정의 두께로 적층된다. 여기서, 상기 제1도전층(20) 및 제1절연층(30)은 상기 액티브 영역에 형성될 임의의 소자를 구성하는 일부 층(layer)들이다. 한편, 종래에는 상기 제1도전층(20) 및 제1절연층(30)을 적층한 후 후속의 공정에서 곧바로 이들을 상기 소잉영역에서 식각하였으나 본 발명의 경우에는 식각하지 않고 후속의 공정을 수행한다.3B shows a process of forming the first conductive layer 20 and the first insulating layer 30. After formation of the field oxide film 10, an active area (not shown) The first conductive layer 20 and the first insulating layer 30 are stacked to a predetermined thickness on the entire surface of a semiconductor substrate, Here, the first conductive layer 20 and the first insulating layer 30 are some layers constituting any element to be formed in the active region. Conventionally, after the first conductive layer 20 and the first insulating layer 30 are laminated, they are immediately etched in the sowing region in a subsequent step. In the present invention, however, a subsequent process is performed without etching .
도 3c는 제2도전층(40) 및 제2절연층(50)의 형성공정을 도시한 것으로, 상기 제1절연층(30)상에 제2도전층(40) 및 제2절연층(50)을 각각 소정두께로 적층한다.3C shows a process of forming the second conductive layer 40 and the second insulating layer 50. The second conductive layer 40 and the second insulating layer 50 are formed on the first insulating layer 30, Are laminated to a predetermined thickness.
도 3d는 제2절연층(50), 제2도전층(40), 제1절연층(30) 및 제1도전층(20)의 식각공정을 도시한 것으로, 먼저 상기 제2절연층(50)상에 포토레지스트 도포, 마스크노광 및 현상 등의 공정을 거쳐 포토레지스트 패턴(PR)을 형성하고, 이 포토레지스트 패턴(PR)을 식각마스크로 적용하여 소잉영역내의 상기 층들을 차례로 식각한다. 이때, 상기 제1도전층 및 제2 도전층을 종래와는 달리 절연층들(제1 및 제2)과 함께 식각, 제거함으로써, 도전층의 찌꺼기가 공정의 진행에 따라 순차적으로 잔류하여 소잉영역이 계단형으로 형성되는 종래의 문제를 해소할 수 있다.3D shows an etching process of the second insulating layer 50, the second conductive layer 40, the first insulating layer 30 and the first conductive layer 20. First, the second insulating layer 50 ), A photoresist pattern PR is formed through processes such as photoresist application, mask exposure and development, and the photoresist pattern PR is applied as an etching mask to sequentially etch the layers in the sowing region. At this time, the first conductive layer and the second conductive layer are etched and removed together with the insulating layers (first and second) unlike the prior art, so that the debris of the conductive layer sequentially remains along the process, The conventional problem of forming this step-like shape can be solved.
도 3e는 제3도전층(60)의 형성공정을 도시한 것으로, 먼저 상기 포토레지스트 패턴을 제거한 후 결과물 전면에 제3도전층(60)을 소정두께 형성하고, 이 도 3도전층(60)위에 소정의 식각마스크 패턴을 적용하여 상기 도 3c 공정의 경우와 마찬가지로 소잉영역에 증착된 제3도전층(60)을 식각한다. 이때, 상기 도 3d의 식각공정에서 도전층의 찌꺼기가 잔존하지 않았으므로 종래와는 달리 복잡한 계단형으로는 되지 않는다.3E shows a process of forming the third conductive layer 60. After removing the photoresist pattern, a third conductive layer 60 is formed on the entire surface of the resultant structure to a predetermined thickness. The third conductive layer 60 deposited on the shallowing region is etched as in the case of the step of FIG. At this time, since the residue of the conductive layer does not remain in the etching process of FIG. 3D, unlike the conventional method, the step is not a complicated step.
도 4는 상기 도 3e의 일부를 확대하여 나타낸 도면으로, 상기 도 4를 참조하면 종래와는 달리 제1도전층 및 제2도전층(20,40)과, 제1절연층 및 제2절연층(30,50)을 동일한 포토레지스트 패턴(PR)을 적용하여 식각하였으므로 박막의 패턴이 단순한 계단형으로 되어 있음을 알 수 있다. 물론, 상기 도 4는 상기 제1도전층 및 제2도전층(20,40)의 식각시에 찌꺼기가 생기지 않은 경우를 도시하였으나, 찌꺼기가 발생하는 경우에도 종래와는 달리 한번에 그치므로 전체 박막패턴의 단순화에는 큰 영향을 미치지 않게 된다. 따라서, 스크라이브 라인을 위한 소잉영역에서의 포토레지스트의 도포불량의 문제가 해소된다.FIG. 4 is an enlarged view of a portion of FIG. 3E. Referring to FIG. 4, unlike the prior art, the first and second conductive layers 20 and 40, (30, 50) are etched using the same photoresist pattern (PR), it can be seen that the pattern of the thin film is a stepped shape. Of course, FIG. 4 shows a case where no residue is generated at the time of etching the first conductive layer 20 and the second conductive layer 40. However, unlike the prior art, when the residue is generated, It does not have a great influence on the simplification. Therefore, the problem of coating failure of the photoresist in the soaking region for the scribe line is solved.
이상에서 설명한 바와 같이, 본 발명에 의하면 종래와는 달리 소잉영역에 적층된 도전층들을 하나의 포토레지스트 패턴을 적용하여 동시에 식각함으로써, 소잉영역이 계단형의 박막으로 형성되어 후속공정시에 포토레지스트의 도포불량이 발생하는 문제를 해소할 수 있음은 물론 각 층들을 오버랩시키기 위한 칩상의 공간(즉, 소잉영역이 차지하는 공간)을 줄일 수 있으므로 집적도의 향상을 기할 수 있다.As described above, according to the present invention, unlike the prior art, the conductive layers stacked in the sowing region are simultaneously etched by applying a single photoresist pattern so that the sowing region is formed into a stepped thin film, The space on the chip for overlapping each layer (i.e., the space occupied by the sowing region) can be reduced, and the integration can be improved.
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| KR1019960047785A KR100224716B1 (en) | 1996-10-23 | 1996-10-23 | Manufacturing method for semiconductor device |
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- 1996-10-23 KR KR1019960047785A patent/KR100224716B1/en not_active IP Right Cessation
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| KR19980028647A (en) | 1998-07-15 |
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