KR100930378B1 - Manufacturing method of semiconductor device - Google Patents

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Abstract

반도체기판 상에 형성하고자하는 상호 다른 길이를 가지는 도전패턴들의 레이아웃을 설계하고, 도전패턴들을 포함하는 블록영역을 설정한 후, 블록영역 내의 도전패턴들의 끝단에 도전패턴들의 연장 방향으로 연장되는 길이연장용 제1 더미패턴들을 삽입한다. 도전패턴들 및 제1 더미패턴들 측부에 도전패턴들 및 제1 더미패턴들의 길이와 실질적으로 대등한 길이를 가지는 간격 개선용 제2 더미패턴들을 삽입하고, 블록영역의 가장자리 부분에 도전패턴들 및 제1 및 제2더미패턴들의 외곽에 위치하게 배치되어 도전패턴들의 연장 방향에 대해 수직한 방향으로 연장되는 외곽용 제3더미패턴들을 삽입한다. 도전패턴들 및 더미패턴들의 레이아웃을 가지는 포토마스크를 형성한 후, 포토마스크를 이용하여 반도체기판 상에 도전패턴들 및 더미패턴들의 레이아웃을 전사하고, 전사된 레이아웃 형상을 식각마스크로 이용하여 반도체기판 상에 도전패턴들 및 더미패턴들을 형성하는 반도체 소자의 제조방법을 제시한다. After designing the layout of the conductive patterns having different lengths to be formed on the semiconductor substrate, setting the block region including the conductive patterns, extending the length extending in the extending direction of the conductive patterns at the ends of the conductive patterns in the block region. Insert first dummy patterns. Inserting the second dummy patterns for gap improvement having a length substantially equal to the length of the conductive patterns and the first dummy patterns on the side of the conductive patterns and the first dummy patterns, and the conductive patterns and the edge portion of the block region; The outer third dummy patterns are disposed to be positioned outside the first and second dummy patterns and extend in a direction perpendicular to the extending direction of the conductive patterns. After the photomask having the layout of the conductive patterns and the dummy patterns is formed, the layout of the conductive patterns and the dummy patterns is transferred onto the semiconductor substrate using the photomask, and the semiconductor substrate is formed by using the transferred layout shape as an etching mask. A method of manufacturing a semiconductor device for forming conductive patterns and dummy patterns thereon is provided.

Description

반도체 소자의 제조방법 {method for fabricating in semicondutor device}Method for fabricating semiconductor device {method for fabricating in semicondutor device}

도 1은 반도체 소자의 패턴 밀도에 따른 공정영향도를 나타낸 그래프이다. 1 is a graph showing the process influence according to the pattern density of a semiconductor device.

도 2는 반도체 소자의 도전패턴 간격에 따른 식각바이어스를 나타낸 그래프이다. 2 is a graph illustrating an etching bias according to a gap between conductive patterns of a semiconductor device.

도 3은 본 발명에 따른 포토마스크 및 이를 이용한 반도체 소자의 제조방법을 설명하기 위한 공정 흐름도를 보여준다. 3 is a flowchart illustrating a photomask and a method of manufacturing a semiconductor device using the same according to the present invention.

도 4 내지 도 7은 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위해 제시한 포토마스크 레이아웃 도면들이다. 4 to 7 are photomask layout diagrams provided to explain a method of manufacturing a semiconductor device according to the present invention.

본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 반도체 소자의 제조 방법에 관한 것이다. The present invention relates to a semiconductor device, and more particularly to a method for manufacturing a semiconductor device.

포토리소그래피 공정에서 사용되는 포토마스크는, 표면에 다양한 형태의 마스크 패턴들을 배치해 노광 광이 선택적으로 투과할 수 있도록 제작되고 있다. 노광공정시 원하는 패턴이 웨이퍼의 포토레지스트막에 정확히 전사되도록 포토마스크가 제작되고 있다. 반도체 소자의 회로 선폭이 좁아짐에 따라, 회로 패턴 전사에 사용되는 노광용 광원의 파장이 짧아지고 있다. 이때, 포토마스크 상에 형성된 패턴들에 대한 광들이 상호 간섭을 하여, 실제 포토레지스트막 상에 전사된 패턴 형상이 정확하게 이루어지지 않을 수 있다. Photomasks used in the photolithography process are manufactured so that exposure light can be selectively transmitted by arranging various types of mask patterns on a surface thereof. A photomask is manufactured so that a desired pattern is accurately transferred to a photoresist film of a wafer during the exposure process. As the circuit line width of a semiconductor element is narrowed, the wavelength of the exposure light source used for circuit pattern transfer is shortening. In this case, the light on the patterns formed on the photomask may interfere with each other, and thus the pattern shape transferred on the actual photoresist film may not be accurately formed.

패턴의 선폭 및 길이가 보다 정확하게 전사되도록 하기 위해, 실제 패턴과 분리된 형태로 더미패턴들이 포토마스크 상에 배치하고 있다. 이러한 더미패턴은 패턴 전사 과정 중의 노광 과정 중에 광근접효과(Optical Proximity Effect)를 제어하는 역할을 하거나, 또는, 식각 과정에서 발생되는 식각 로딩(etch loading) 현상을 실질적으로 억제하기 위해 도입될 수 있다. 또한, 화학기계적연마(CMP: Chemical Mechanical Polishing) 시 연마 균일도를 구현하기 위한 연마 더미로서 도입될 수 있다.  In order to more accurately transfer the line width and length of the pattern, dummy patterns are disposed on the photomask in a form separated from the actual pattern. The dummy pattern may serve to control the optical proximity effect during the exposure process during the pattern transfer process, or may be introduced to substantially suppress the etch loading phenomenon generated during the etching process. . In addition, it may be introduced as a polishing pile for implementing polishing uniformity during chemical mechanical polishing (CMP).

더미패턴들은 설계된 반도체 기판 상으로 전사될 회로 구성을 위한 주패턴들의 상하관계를 분석하여 삽입될 위치가 설정된다. 예컨대 주패턴들은 트랜지스터의 도전패턴일 수 있다. 이때, 주패턴들은 서로 다른 길이를 가지게 배치될 수 있으며, 서로 다른 위치에 배치될 수 있다. 서로 다른 길이를 가진 주패턴들 사이에 삽입되는 더미패턴들은, 상대적으로 길이가 짧은 주패턴들을 기준으로 더미패턴들의 길이를 설정하고 있다. 이에 따라, 주패턴들 및 더미패턴들의 길이가 비대칭적으로 배치될 수 있고, 주패턴들 및 더미패턴들의 배치가 실질적으로 배제된 빈 공간이 유발될 수도 있다. The dummy patterns are set to be inserted by analyzing the vertical relationship between the main patterns for the circuit configuration to be transferred onto the designed semiconductor substrate. For example, the main patterns may be conductive patterns of transistors. In this case, the main patterns may be disposed to have different lengths, and may be disposed at different positions. The dummy patterns inserted between the main patterns having different lengths set the lengths of the dummy patterns based on the relatively short main patterns. Accordingly, the lengths of the main patterns and the dummy patterns may be asymmetrically arranged, and an empty space may be caused in which the arrangement of the main patterns and the dummy patterns is substantially excluded.

도 1은 반도체 소자의 패턴 밀도에 따른 공정영향도를 나타낸 그래프이다. 1 is a graph showing the process influence according to the pattern density of a semiconductor device.

도 1을 참조하면, 포토마스크 상에 배치된 더미패턴들은 주패턴들의 상하 패 턴 분석만으로 제작되므로, 더미패턴의 길이 및 위치에 따라 패턴 밀도 변화가 발생하게 될 수 있다. 패턴의 밀도가 큰 영역일수록 예컨대, 식각 로딩 효과와 같은 공정영향도가 증가할 수 있고, 패턴의 밀도가 작은 영역일수록 공정영향도가 감소하게 된다. Referring to FIG. 1, since the dummy patterns disposed on the photomask are manufactured only by vertical pattern analysis of the main patterns, pattern density changes may occur according to lengths and positions of the dummy patterns. The greater the density of the pattern, the greater the process impact, such as, for example, an etch loading effect. The smaller the density of the pattern, the lower the effect of the process.

도 2는 반도체 소자의 도전패턴 간격에 따른 식각바이어스를 나타낸 그래프이다.2 is a graph illustrating an etching bias according to a gap between conductive patterns of a semiconductor device.

도 2를 참조하면, 포토마스크 상에 배치된 주패턴들과 더미패턴들의 구성에 의해, 패턴 간의 간격(space) 차이가 발생하게 된다. 패턴간의 간격이 넓은 경우, 식각바이어스가 높아지는 측정 결과가 얻어지고, 패턴 간의 간격이 상대적으로 좁은 경우, 식각바이어스가 낮은 측정된 결과가 얻어질 수 있다. 패턴간의 간격이 넓을수록 식각 바이어스가 증가시켜 패턴 형성의 정확도가 저하될 수 있다. Referring to FIG. 2, a space difference between patterns occurs due to the configuration of the main patterns and the dummy patterns disposed on the photomask. When the spacing between the patterns is wide, a measurement result in which the etch bias is increased is obtained, and when the spacing between patterns is relatively narrow, a measured result with a low etching bias can be obtained. As the spacing between the patterns increases, the etching bias may increase, thereby reducing the accuracy of pattern formation.

본 발명이 이루고자 하는 기술적 과제는, 회로 패턴을 보다 정확하게 반도체 기판에 전사할 수 있는 반도체 소자의 제조방법을 제공하는 데 있다.An object of the present invention is to provide a method of manufacturing a semiconductor device capable of transferring a circuit pattern to a semiconductor substrate more accurately.

상기 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 반도체 소자의 제조방법은 반도체기판 상에 형성하고자하는 도전패턴들의 레이아웃을 설계하는 단계; 상기 도전패턴들의 레이아웃을 그룹화하여 블록영역을 설정하는 단계; 상기 블록영역의 레이아웃에 설계된 도전패턴들의 대칭성 및 상하관계를 분석하는 단계; 상기 분석된 레이아웃을 이용하여 상기 도전패턴들의 길이가 실질적으로 연 장되게 상대적으로 짧은 도전패턴들 끝단에 제1 더미패턴들을 삽입하는 단계; 상기 도전패턴들 및 제1 더미패턴들 사이에 상기 도전패턴들 및 제1 더미패턴들의 길이와 실질적으로 대등한 길이를 가지게 제2 더미패턴들을 삽입하는 단계; 상기 도전패턴들 및 더미패턴들의 레이아웃을 가지는 포토마스크를 형성하는 단계; 상기 포토마스크를 이용하여 반도체기판 상에 상기 도전패턴들 및 더미패턴들의 레이아웃을 전사하는 단계; 및 상기 전사된 레이아웃 형상을 식각마스크로 이용하여 상기 반도체기판 상에 도전패턴들 및 더미패턴들을 형성하는 단계를 포함한다.In order to achieve the above technical problem, a method of manufacturing a semiconductor device according to an embodiment of the present invention comprises the steps of designing the layout of the conductive patterns to be formed on the semiconductor substrate; Setting a block area by grouping the layout of the conductive patterns; Analyzing symmetry and vertical relationship of conductive patterns designed in the layout of the block area; Inserting first dummy patterns at ends of relatively short conductive patterns such that the lengths of the conductive patterns are substantially extended using the analyzed layout; Inserting second dummy patterns between the conductive patterns and the first dummy patterns to have a length substantially equal to the length of the conductive patterns and the first dummy patterns; Forming a photomask having a layout of the conductive patterns and the dummy patterns; Transferring the layout of the conductive patterns and the dummy patterns on the semiconductor substrate using the photomask; And forming conductive patterns and dummy patterns on the semiconductor substrate using the transferred layout shape as an etching mask.

상기 도전패턴들은 게이트 패턴 또는 비트라인 패턴으로 형성하는 것이 바람직하다.The conductive patterns may be formed as a gate pattern or a bit line pattern.

상기 블록영역은 반도체기판의 어느 하나의 웰영역을 기준으로 형성하는 것이 바람직하다.The block region is preferably formed based on any one well region of the semiconductor substrate.

상기 도전패턴들의 외곽에 제3 더미패턴들을 삽입하는 단계를 더 포함할 수 있다.The method may further include inserting third dummy patterns outside the conductive patterns.

본 발명에 따른 다른 실시예에 따른 반도체 소자의 제조방법은, 제1 도전패턴과 이격되게 배치되며 상기 제1 도전패턴 보다 긴 길이의 제2 도전패턴을 배치하는 단계; 상기 제1 도전패턴 끝단에 이격되어 상기 제2 게이트 패턴의 끝단에 상기 제1 도전패턴의 반대쪽 끝단이 실질적으로 정렬되게 연장된 제1 더미패턴을 삽입하는 단계; 상기 제2 도전패턴 및 제1 더미패턴 측부에 상기 제1 도전패턴과 대등한 길이로 제2 더미패턴을 삽입하는 단계; 상기 패턴들의 레이아웃을 가지는 포토마스크를 형성하는 단계; 및 상기 포토마스크를 이용하여 반도체 기판 상에 상기 패 턴들의 레이아웃을 전사하는 단계를 포함한다. In another embodiment, a method of manufacturing a semiconductor device includes: disposing a second conductive pattern having a length longer than the first conductive pattern and spaced apart from the first conductive pattern; Inserting a first dummy pattern spaced apart from an end of the first conductive pattern so that an opposite end of the first conductive pattern is substantially aligned with an end of the second gate pattern; Inserting a second dummy pattern on a side of the second conductive pattern and the first dummy pattern with a length equal to that of the first conductive pattern; Forming a photomask having a layout of the patterns; And transferring the layout of the patterns on the semiconductor substrate using the photomask.

상기 도전패턴들의 외곽에 배치된 제3 더미패턴을 삽입하는 단계를 더 포함할 수 있다. The method may further include inserting a third dummy pattern disposed outside the conductive patterns.

상기 제3 더미패턴은 도전패턴들의 연장 방향으로 연장되는 패턴으로 형성하는 것이 바람직하다.The third dummy pattern may be formed in a pattern extending in the extending direction of the conductive patterns.

상기 제3 더미패턴은 상기 제2 도전패턴의 끝단에 어긋나 배치된 상기 제1 도전패턴의 다른 끝단 외곽에 상기 제2 도전패턴의 끝단에 정렬되어 상기 제2 게이트의 연장 방향에 수직하게 연장되는 패턴으로 형성하는 것이 바람직하다.The third dummy pattern is aligned with the end of the second conductive pattern at the outer edge of the first conductive pattern disposed to be offset from the end of the second conductive pattern and extends perpendicular to the extension direction of the second gate. It is preferable to form.

상기 제3 더미패턴은 상기 도전패턴들 또는 상기 더미패턴들의 선폭과 대등하거나 또는 큰 선폭을 가지게 형성하는 것이 바람직하다.The third dummy pattern may be formed to have a line width that is equal to or larger than a line width of the conductive patterns or the dummy patterns.

상기 제1 더미패턴과 제2 도전패턴은 적어도 200nm 이격되게 형성하는 것이 바람직하다.The first dummy pattern and the second conductive pattern may be formed at least 200 nm apart.

도 3은 본 발명에 따른 포토마스크 및 이를 이용한 반도체 소자 제조 방법을 설명하기 위한 공정 흐름도를 보여준다. 도 4 내지 도 7은 본 발명에 따른 반도체 소자 제조 방법을 설명하기 위해 제시한 포토마스크 레이아웃 도면들이다. 3 is a flowchart illustrating a photomask and a method of manufacturing a semiconductor device using the same according to the present invention. 4 to 7 are photomask layout diagrams provided to explain a method of manufacturing a semiconductor device according to the present invention.

도 3 및 도 4를 참조하면, 반도체 기판에 형성하고자하는 도전패턴들(220)의 레이아웃(layout)(200)을 설계한다. 도전패턴들은 게이트패턴 또는 비트라인패턴으로 형성될 수 있다. 설계된 레이아웃을 하나의 그룹(group)으로 묶어 블록 영역(210)을 설정한다. 블록 영역(210)은 DRAM과 같은 메모리 소자의 반도체기판(200) 주변회로 영역 내의 어느 하나의 웰(well)영역을 기준으로 설정될 수 있다. 블록 영역(210)의 경계선을 기준으로 도전패턴들(220)의 위치 및 배치 등을 설정한다. 3 and 4, a layout 200 of conductive patterns 220 to be formed on a semiconductor substrate is designed. The conductive patterns may be formed as gate patterns or bit line patterns. The block area 210 is set by grouping the designed layout into one group. The block area 210 may be set based on any one well area in the peripheral circuit area of the semiconductor substrate 200 of the memory device such as DRAM. The position and arrangement of the conductive patterns 220 are set based on the boundary line of the block region 210.

도전패턴들(220)은 반도체기판의 활성영역을 가로지르게 배치될 수 있다. 도전패턴들(220)은 서로 다른 길이를 가지게 설계될 수 있다. 예컨대, 게이트 패턴들(220)들은 상대적으로 길이가 짧은 제1 도전패턴(221) 및 상대적으로 길이가 긴 제2 게이트 패턴(223)을 포함하여 설계될 수 있다. The conductive patterns 220 may be disposed to cross the active region of the semiconductor substrate. The conductive patterns 220 may be designed to have different lengths. For example, the gate patterns 220 may be designed to include a first conductive pattern 221 having a relatively short length and a second gate pattern 223 having a relatively long length.

제1 도전패턴(221)과 제2 도전패턴(223)의 어느 하나의 제1 끝단(227)은 하나의 수직선 상에 정렬될 수 있으나, 길이가 서로 다름에 따라 다른 제2 끝단(228)들은 다른 수직선 상에 정렬되지 않을 수 있다. 제1 끝단(227)은 도전패턴(220)들이 연결되는 연결패드의 형상으로 설계될 수 있다. 이에 따라, 길이가 상대적으로 짧은 제1 도전패턴(221)의 제2 끝단(228) 외측에 도전패턴들(220)의 배치가 실질적으로 배제된 상당히 넓은 열린 제1 공간(201)들이 유발될 수 있다. One first end 227 of the first conductive pattern 221 and the second conductive pattern 223 may be aligned on one vertical line, but the other second ends 228 may be different as the lengths are different from each other. It may not be aligned on another vertical line. The first end 227 may be designed in the shape of a connection pad to which the conductive patterns 220 are connected. As a result, considerably wide open first spaces 201 may be caused outside the second end 228 of the first conductive pattern 221 having a relatively short length and substantially eliminate the arrangement of the conductive patterns 220. have.

제1 도전패턴(221) 및 제2 도전패턴(223)들의 제1 끝단(227)들은 대등한 위치에 정렬될 수 있으나, 제1 끝단(227)과 어긋나는 위치에 제3 끝단(229)이 배치되는 제3 도전패턴(225)이 설계될 수 있다. 제3 도전패턴(225)의 제3 끝단(229)과 제1 도전패턴(221)의 제1 끝단(227)이 어긋나게 위치하므로, 제1 도전패턴(221)의 제1 끝단 외측에 열린 제2 공간(203)이 유발될 수 있다. The first ends 227 of the first conductive pattern 221 and the second conductive pattern 223 may be aligned at the same position, but the third end 229 is disposed at a position that is displaced from the first end 227. The third conductive pattern 225 may be designed. Since the third end 229 of the third conductive pattern 225 and the first end 227 of the first conductive pattern 221 are disposed to be offset, a second open outside the first end of the first conductive pattern 221. Space 203 may be caused.

또한, 최외곽 도전패턴(220)들 주변에 또 다른 열린 제3 공간(205)이 유발될 수 있다. 이러한 열린 공간들은 패턴 규칙성을 저하시키는 요소로 작용할 수 있다. 따라서, 더미패턴들의 삽입이 고려될 수 있다. 더미패턴들은 설계된 레이아웃(200) 에서 도전패턴들(220)의 길이, 상하관계 및 규칙성 등을 분석 한 후, 더미패턴들이 삽입될 위치를 설정한다. In addition, another open third space 205 may be generated around the outermost conductive patterns 220. These open spaces can act as a factor that degrades pattern regularity. Therefore, insertion of dummy patterns can be considered. After the dummy patterns are analyzed in the designed layout 200, the length, vertical relationship, and regularity of the conductive patterns 220 are set, and the dummy patterns are inserted.

도 3 및 도 5를 참조하면, 도전패턴들의 길이가 서로 다름에 따라 유발된 제1 빈공간(도 4의 201)에 길이연장용 제1 더미패턴들(230)을 삽입한다. 이때, 길이연장용 제1 더미패턴들(230)은 제1 도전패턴(221)들의 끝단 외측에 적어도 200nm 이격되게 설계되는 것이 바람직하다. 3 and 5, the first dummy patterns 230 for length extension are inserted into the first empty space 201 of FIG. 4 caused by the different lengths of the conductive patterns. In this case, the length-extending first dummy patterns 230 may be designed to be spaced apart at least 200 nm outside the ends of the first conductive patterns 221.

길이연장용 제1 더미패턴들(230)은 상대적으로 짧은 길이의 도전패턴들의 끝단 외측에 이격되어 배치되므로, 길이연장용 제1 더미패턴들(230)과 상대적으로 짤은 길이의 도전패턴들의 전체 길이가 상대적으로 긴 길이와 대등한 길이를 가지게 된다. 이에 따라, 도전패턴들(220) 및 길이연장용 제1 더미패턴(230)들은 전체적으로 보다 규칙적인 배열을 이루게 된다. Since the length-extending first dummy patterns 230 are spaced apart from the ends of the conductive patterns of relatively short lengths, the length of the length-length first dummy patterns 230 and the conductive patterns having a relatively short length are formed. The length will have a length comparable to the relatively long length. Accordingly, the conductive patterns 220 and the length-extending first dummy patterns 230 form a more regular arrangement as a whole.

예컨대, 제1 길이연장용 제1 더미패턴(231)은 제1 도전패턴(221)의 제2 끝단(228)에 이격된 끝단의 반대쪽인 제4 끝단(238)이 제2 도전패턴(223)의 제2 끝단(228)의 수직선 상에 정렬될 수 있다. For example, in the first length-extending first dummy pattern 231, the fourth end 238 opposite to the end spaced apart from the second end 228 of the first conductive pattern 221 is the second conductive pattern 223. It may be aligned on the vertical line of the second end 228 of the.

제1 도전패턴(221)보다 상대적으로 길이가 긴 제3 도전패턴(225)은 제1 도전패턴(221)의 제1 끝단(227)과 어긋나는 위치에 제3 도전패턴(225)의 제3 끝단(229)이 배치되어 설계될 수 있으므로, 제3 게이트 패턴(225)의 다른 끝단(228) 외측에 이격되어 제2 길이연장용 제1 더미패턴(233)이 삽입될 수 있다. 제2 길이연장용 제1 더미패턴(233)의 제4 끝단(228)은 제2 도전패턴의 제2 끝단 및 제1 길이연장용 제1 더미패턴(231)의 제4 끝단(238)의 수직선 상에 정렬될 수 있다. The third conductive pattern 225 having a relatively longer length than the first conductive pattern 221 has a third end of the third conductive pattern 225 at a position that deviates from the first end 227 of the first conductive pattern 221. Since the 229 may be disposed and designed, the first dummy pattern 233 for extending the second length may be inserted to be spaced apart from the other end 228 of the third gate pattern 225. The fourth end 228 of the second length extension first dummy pattern 233 is a vertical line between the second end of the second conductive pattern and the fourth end 238 of the first length extension first dummy pattern 231. May be aligned on the phase.

도 3 및 도 6을 참조하면, 도전패턴들 사이에 간격(space)을 고려하여 간격개선용 제2 더미패턴(240)들을 삽입한다. 간격개선용 제2 더미패턴들(240)은 도전패턴들(220) 사이에 이격되어 상대적으로 길이가 긴 도전패턴들과 길이가 대등하거나, 상대적으로 짤은 길이의 도전패턴들 및 길이연장용 제1 더미패턴들(230)의 길이와 대등하게 설계될 수 있다. 간격개선용 제2 더미패턴들(240)은 레이아웃에 설정된 활성영역과의 간격은 적어도 200nm 이격되게 설계되는 것이 바람직하다. 3 and 6, second dummy patterns 240 for improving spacing are inserted in consideration of a space between the conductive patterns. The second dummy patterns 240 for improving the spacing are spaced between the conductive patterns 220 so as to have a length that is substantially the same as the relatively long conductive patterns, or a relatively short length of the conductive patterns and the length extension agent. The first dummy patterns 230 may be designed to be equal to the length of the dummy patterns 230. The second dummy patterns 240 for improving the spacing may be designed to be at least 200 nm apart from the active region set in the layout.

상대적으로 짧은 제2 도전패턴(222)과 상대적으로 짧은 길이의 제4 도전패턴(222) 사이에 삽입되는 간격개선용 제2 더미패턴(240)의 제5 끝단(248)은 도전패턴들(220)의 제2 끝단(228) 또는 길이연장용 제1 더미패턴들(230)의 제4 끝단(238)의 수직선 상에 정렬될 수 있다.The fifth end 248 of the second dummy pattern 240 for improving the spacing inserted between the relatively short second conductive pattern 222 and the fourth conductive pattern 222 having a relatively short length is the conductive patterns 220. It may be aligned on a vertical line of the second end 228 of the second end 228 or the fourth end 238 of the first dummy patterns 230 for length extension.

간격개선용 제2 더미패턴들은 패턴들간의 간격(space)을 보다 좁은 간격으로 배치되는 셀(cell) 영역과 유사하게 유도하여, 도전패턴들( 220)이 설계된 모양 및 치수로 전사되도록 유도하는 역할을 할 수 있다. 예컨대, 노광 시 광근접효과를 보상하거나, 식각 시 국부적 식각 바이어스의 집중을 감소시키는 효과를 유도할 수 있다. 이에 따라, 주변 회로 영역에서의 회로 패턴으로서의 도전패턴들(220)은 반도체 기판 상에 보다 정확한 형상으로 전사될 수 있다. The second dummy patterns for improving gaps induce a space between the patterns to be similar to a cell area disposed at a narrower distance, thereby inducing the conductive patterns 220 to be transferred in a designed shape and dimension. can do. For example, an effect of compensating for the optical proximity effect during exposure or reducing the concentration of local etching bias during etching may be induced. Accordingly, the conductive patterns 220 as the circuit pattern in the peripheral circuit region may be transferred to a more accurate shape on the semiconductor substrate.

도 3 및 도 7을 참조하면, 최외곽 도전패턴들(240) 주변에 유발된 제2 공간(도 4의 202)과 제3 공간(도 4의 203)에 외곽용 제3 더미패턴들(250)을 삽입한다. 외곽용 제3더미패턴들(250)은 블록 영역(210)의 가장자리부분에 유발된 제2 공간(202) 및 제3 공간(203)에 의해 유발될 수 있는 패턴 불균일을 개선하기 위해 도 입될 수 있다. 이러한 외곽용 제3 더미패턴(250)의 도입에 의해 전체 레이아웃(200)은 보다 규칙성을 가지게 되고 보다 균일한 패턴 전사 과정이 구현될 수 있다. 3 and 7, the third dummy patterns 250 for the outer spaces are formed in the second space 202 of FIG. 4 and the third space 203 of FIG. 4 induced around the outermost conductive patterns 240. Insert). The outer third dummy patterns 250 may be introduced to improve pattern unevenness that may be caused by the second space 202 and the third space 203 caused by the edge of the block area 210. have. By introducing the outer third dummy pattern 250, the entire layout 200 may have more regularity, and a more uniform pattern transfer process may be implemented.

외곽용 더미패턴들(250)은 도전패턴들(220), 길이연장용 더미패턴들(230) 및 간격개선용 더미패턴들(240)의 선폭과 대등하거나, 또는 큰 선폭을 가지면서 설계될 수 있다. 외곽용 더미패턴들(250)과 레이아웃(200)에 설정된 활성영역과의 간격은 200nm 이격되게 설계되는 것이 바람직하다. The outer dummy patterns 250 may be designed to have a line width that is equal to or larger than the line width of the conductive patterns 220, the length extension dummy patterns 230, and the gap improvement dummy patterns 240. have. The distance between the outer dummy patterns 250 and the active region set in the layout 200 may be designed to be 200 nm apart.

예컨대, 제1 도전패턴(221)의 제1 끝단(227)과 제3 도전패턴(225)의 제 의 제3 끝단(229)이 어긋나는 위치에 설계될 수 있으므로, 제1 도전패턴(221)의 제1 끝단(227) 외곽에 제1 외곽용 제3 더미패턴(251)이 삽입될 수 있다. 제1 외곽용 제3 더미패턴(251)은 제3 도전패턴(225)의 제3 끝단(229)에 정렬되게 제3 도전패턴(221)이 연장된 방향에 수직하게 삽입될 수 있다. 제2 외곽용 제3 더미패턴(233)은 상대적으로 짧은 길이를 가진 도전패턴들 제2 끝단 외측에 삽입되는 길이연장용 제2 더미패턴들(230)의 제4 끝단(238)들이 연결되게 배치될 수 있다. For example, since the first end 227 of the first conductive pattern 221 and the third third end 229 of the third conductive pattern 225 may be misaligned with each other, the first conductive pattern 221 may be formed. The first dummy third dummy pattern 251 may be inserted outside the first end 227. The first outer third dummy pattern 251 may be inserted perpendicular to the direction in which the third conductive pattern 221 extends to be aligned with the third end 229 of the third conductive pattern 225. The second outer third dummy pattern 233 is disposed such that the fourth ends 238 of the second extension dummy patterns 230 for lengths inserted outside the second ends of the conductive patterns having a relatively short length are connected to each other. Can be.

외곽용 제3 더미패턴(250)들은 실질적으로 더미 패턴을 삽입하는 과정에서 우선적으로 수행될 수 있다. 외곽용 제3 더미패턴(250)들이 우선적으로 삽입됨에 따라, 길이연장용 제1 더미패턴 및 간격개선용 제2 더미패턴들을 삽입 설계할 때, 외곽용 제3 더미패턴들(250)은 위치 기준으로 이용될 수 있다. The outer third dummy patterns 250 may be first performed in the process of substantially inserting the dummy pattern. As the outer third dummy patterns 250 are preferentially inserted, when the first dummy patterns for length extension and the second dummy patterns for gap improvement are designed to be inserted, the outer third dummy patterns 250 are based on a position. It can be used as.

상술한 바와 같이, 설계된 레이아웃(200)을 이용해 레이아웃(200)과 동일한 마스크패턴을 가지는 포토마스크를 제작한다. 제작된 포토마스크를 이용한 노광공 정을 수행하여 반도체기판의 포토레지스트막 상에 마스크패턴의 형상 레이아웃을 전사시킨다. 전사된 패턴 레이아웃을 현상하여 포토레지스트막 패턴을 형성한다. 포토레지스트막 상에 전사된 마스크패턴을 식각마스크로 이용하여, 하부의 식각 대상층, 예컨대, 게이트 도전층을 선택적으로 식각하여, 반도체 소자를 위한 회로 패턴, 예컨대, 도전패턴 및 더미 패턴들을 형성한다.As described above, a photomask having the same mask pattern as the layout 200 is manufactured using the designed layout 200. An exposure process using the fabricated photomask is performed to transfer the shape layout of the mask pattern onto the photoresist film of the semiconductor substrate. The transferred pattern layout is developed to form a photoresist film pattern. By using a mask pattern transferred onto the photoresist film as an etching mask, a lower etching target layer, for example, a gate conductive layer, is selectively etched to form circuit patterns, for example, conductive patterns and dummy patterns for the semiconductor device.

이처럼, 더미패턴들은, 서로 다른 길이를 가진 도전패턴들이 배치됨에도 불구하고 전체적인 패턴 균일도 또는 규칙성을 개선하는 역할을 한다. 전체 패턴 레이아웃들이 보다 규칙적으로 배열되게 되므로, 노광 공정시 노광 해상력을 개선할 수 있다. 또한, 더미패턴들은 반도체기판 상에 도전층이 도전패턴들로 식각될 때, 식각바이어스 등을 개선하여 보다 균일한 식각 결과 및 보다 균일한 선폭 균일도를 얻을 수 있다. As such, the dummy patterns serve to improve overall pattern uniformity or regularity, although conductive patterns having different lengths are disposed. Since the entire pattern layouts are arranged more regularly, it is possible to improve the exposure resolution during the exposure process. In addition, when the conductive patterns are etched into the conductive patterns on the semiconductor substrate, the dummy patterns may improve the etching bias to obtain more uniform etching results and more uniform line width uniformity.

이상, 본 발명의 구체적인 실시예를 통하여 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의하여 그 변형이나 개량이 가능함이 명백하다.As described above in detail through specific embodiments of the present invention, the present invention is not limited thereto, and it is apparent that modifications and improvements can be made by those skilled in the art within the technical idea of the present invention.

지금까지 설명한 바와 같이, 본 발명에 따른 포토마스크 및 이를 이용한 반도체 소자 제조방법은 패턴 균일도 또는 규칙성을 개선하기 위해 더미패턴들을 삽입하여 포토마스크를 제작한다. 제작된 포토마스크를 이용하여 반도체기판 상에 레이아웃과 동일한 형상을 갖게 반도체 소자를 형성한다. As described above, the photomask and the method of manufacturing a semiconductor device using the same according to the present invention manufacture a photomask by inserting dummy patterns to improve pattern uniformity or regularity. The semiconductor device is formed on the semiconductor substrate using the fabricated photomask to have the same shape as the layout.

따라서, 반도체 소자를 위한 회로 패턴, 예컨대, 도전패턴 및 더미패턴들이 균일한 선폭을 갖도록 식각되어 반도체 소자의 제조 수율을 향상시킬 수 있다.Therefore, circuit patterns for the semiconductor device, for example, conductive patterns and dummy patterns may be etched to have a uniform line width, thereby improving the manufacturing yield of the semiconductor device.

Claims (10)

반도체기판 상에 형성하고자하는 상호 다른 길이를 가지는 도전패턴들의 레이아웃을 설계하는 단계;Designing a layout of conductive patterns having different lengths to be formed on a semiconductor substrate; 상기 도전패턴들을 포함하는 블록영역을 설정하는 단계;Setting a block area including the conductive patterns; 상기 블록영역 내의 상기 도전패턴들의 끝단에 상기 도전패턴들의 연장 방향으로 연장되는 길이연장용 제1 더미패턴들을 삽입하는 단계;Inserting first length dummy patterns extending in the extending direction of the conductive patterns at ends of the conductive patterns in the block region; 상기 도전패턴들 및 제1 더미패턴들 측부에 상기 도전패턴들 및 제1 더미패턴들의 길이와 실질적으로 대등한 길이를 가지는 간격 개선용 제2 더미패턴들을 삽입하는 단계;Inserting second dummy patterns for gap improvement having a length substantially equal to a length of the conductive patterns and the first dummy patterns on the conductive patterns and the first dummy patterns; 상기 블록영역의 가장자리 부분에 상기 도전패턴들 및 상기 제1 및 제2더미패턴들의 외곽에 위치하게 배치되어 상기 도전패턴들의 연장 방향에 대해 수직한 방향으로 연장되는 외곽용 제3더미패턴들을 삽입하는 단계; Inserting outer third dummy patterns disposed at the edges of the block region and positioned outside the first and second dummy patterns and extending in a direction perpendicular to the extending direction of the conductive patterns. step; 상기 도전패턴들 및 더미패턴들의 레이아웃을 가지는 포토마스크를 형성하는 단계;Forming a photomask having a layout of the conductive patterns and the dummy patterns; 상기 포토마스크를 이용하여 반도체기판 상에 상기 도전패턴들 및 더미패턴들의 레이아웃을 전사하는 단계; 및Transferring the layout of the conductive patterns and the dummy patterns on the semiconductor substrate using the photomask; And 상기 전사된 레이아웃 형상을 식각마스크로 이용하여 상기 반도체기판 상에 도전패턴들 및 더미패턴들을 형성하는 단계를 포함하는 반도체 소자의 제조방법.Forming conductive patterns and dummy patterns on the semiconductor substrate by using the transferred layout shape as an etching mask. 제1항에 있어서,The method of claim 1, 상기 도전패턴들은 게이트 패턴 또는 비트라인 패턴으로 형성하는 반도체 소자의 제조방법.The conductive pattern is a semiconductor device manufacturing method of forming a gate pattern or a bit line pattern. 제1항에 있어서,The method of claim 1, 상기 블록영역은 반도체기판의 어느 하나의 웰영역을 기준으로 형성하는 반도체 소자의 제조방법.And the block region is formed based on any one well region of the semiconductor substrate. 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete
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