KR101142987B1 - 플렉서블 전자 회로 및 이의 제조방법 - Google Patents

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Abstract

본원은 반도체 디바이스들이 설치된 아일랜드의 손상을 감소시킬 수 있는 플렉서블(flexible) 전자 회로 및 이의 제조 방법을 제공하고자 한다. 본원의 플렉서블 전자 회로는, 연질 기판 상에 경질 박막을 포함하는 아일랜드가 적층되어 있고, 상기 아일랜드에는 반도체 디바이스가 설치되어 있고, 상기 연질 기판 및 상기 아일랜드의 접촉 부위에 노치(Notch)가 형성되어 있다. 상기 플렉서블 전자 회로의 제조 방법은, 연질 기판 상에 경질 박막을 포함하는 아일랜드를 적층시키고, 상기 아일랜드에 반도체 디바이스를 설치하고, 연질 기판 및 아일랜드의 접촉 부위에 노치를 형성시키는 것을 포함한다.

Description

플렉서블 전자 회로 및 이의 제조방법{FLEXIBLE ELECTRONIC CIRCUITS AND PREPARATION METHOD THEREOF}
본원은 플렉서블 디스플레이 패널, 솔라 롤(solar roll) 패널, 바이오 센서 등에 사용 가능한 플렉서블 전자 회로 및 이의 제조 방법에 관한 것이다.
플렉서블 전자 회로(Flexible Electronic Circuits)는 외부의 대변형이 수용 가능한 전자 회로로써 플렉서블 디스플레이 분야, 솔라 롤 패널, 바이오 센서 등 그 적용 범위가 넓으며, 기존 반도체 공정을 통해 만들어진 전자 제품에 비해 설치 및 휴대가 간편하고, 부드러운 곡선의 표현이 가능해 보다 향상된 장치의 성능을 발휘할 수 있게 한다. 그러나, 일반적으로 유기 중합체 및 스테인리스 호일(Foil)과 같은 기판은 임의의 형상으로 쉽게 변형될 수 있으나, 비결정질 실리콘, 실리콘 질화물과 같은 무기 반도체 물질들은 변형에 취약하여 외부 응력이 가해지는 경우 쉽게 쪼개지거나 파손될 수 있다. 따라서, 변형이 가능한 전자 회로를 구현하기 위해, 변형에 취약한 반도체 디바이스들을 경질 아일랜드(Island)에 설치하고, 상기 아일랜드를 변형이 가능한 연성 기판 위에 증착시키는 방법이 행해지고 있으며, 이렇게 만들어진 수에서 수백 마이크로미터 크기의 아일랜드 패턴은 외부로부터 반도체 디바이스들의 변형을 감소시켜 회로의 성능을 유지시키는 역할을 하고 있다. 하지만 이러한 방식을 사용함에도 불구하고, 기본적으로 전자회로의 성능을 구현하는 층은 취성(brittle)에 약하기 때문에, 1-2% 정도의 매우 작은 변형에도 손상되어 일으키게 되어 기능성을 잃게 된다.
한편, 상기 아일랜드는 SiN 와 같은 경질 박막을 포토리소그라피(photo lithography) 공정에 의하여 패터닝(Patterning) 함으로써 형성될 수 있다. 상기 독립된 아일랜드와 그 위에 설치된 반도체 디바이스들은 아일랜드들 사이에 존재하는 인터 아일랜드 영역(Inter island zone)의 변형을 통하여 보호될 수 있다. 하지만 충분한 인터 아일랜드 영역이 확보되지 못하거나, 경질 박막과 연질 기판의 탄성계수의 차이가 충분하지 않은 경우 등에는 아일랜드 자체가 여러 파괴 기구에 의해 손상됨으로써 전기회로의 기능을 수행할 수 없게 된다.
이와 같은 아일랜드의 파괴 기구의 형태는 다양하게 나타난다. 예컨대, 도 1a 및 도 1b 는 각각 박리(Delamination)에 의한 파괴의 개념도 및 박리에 의해 파괴된 아일랜드 구조의 전자 주사 현미경(SEM) 사진이고[Rabin Bhattachary, Ashley Salomon, and Sigurd Wagner, "Fabricating Metal Interconnects for Circuits on a Spherical Dome" Journal of The Electrochemical Society , 153 3 G259-G265 (2006)], 도 2a 및 도 2b 는 각각 채널 크랙(Channel crack)에 의한 파괴의 개념도 및 채널 크랙에 의해 파괴된 아일랜드 구조의 광학 전자현미경 사진이며, 도 3a 및 도 3b 는 기판 파손(Substrate penetration)에 의한 파괴의 개념도 및 기판 파손에 의해 파괴된 아일랜드 구조의 전자 주사 현미경(SEM) 사진[RABIN BHATTACHARYA, SIGURD WAGNER, YEH-JIUN TUNG, JAMES R. ESLER, AND MIKE HACK, "Organic LED Pixel Array on a Dome" PROCEEDINGS OF THE IEEE, VOL. 93, NO. 7, JULY 2005.]이고, 도 4 는 아일랜드 슬립(Island slip) 에 의해 파괴된 아일랜드 구조의 전자 주사 현미경(SEM) 사진[Rabin Bhattachary, Ashley Salomon, and Sigurd Wagner, "Fabricating Metal Interconnects for Circuits on a Spherical Dome" Journal of The Electrochemical Society , 153 3 G259-G265 (2006)]이다.
따라서, 기판의 변형에도 불구하고 아일랜드의 파괴 또는 손상을 줄일 수 있는 전자 회로 구조에 대한 개발이 요구되고 있다.
이에, 본원은 기판의 변형에도 불구하고 반도체 디바이스들이 설치된 아일랜드의 손상을 감소시킬 수 있는 플렉서블 전자 회로 및 이의 제조 방법을 제공하고자 한다.
그러나, 본원이 해결하고자 하는 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기와 같은 목적을 달성하기 위하여, 본원의 일 측면은, 연질 기판 상에 경질 박막을 포함하는 아일랜드가 적층되어 있고, 상기 아일랜드에는 반도체 디바이스가 설치되어 있고, 상기 연질 기판 및 상기 아일랜드의 접촉 부위에 노치(Notch)가 형성되어 있는 플렉서블(flexible) 전자 회로를 제공한다.
본원의 다른 측면은, 연질 기판 상에 경질 박막을 포함하는 아일랜드를 적층시키고; 상기 아일랜드에 반도체 디바이스를 설치하고; 및 연질 기판 및 아일랜드의 접촉 부위에 노치를 형성시키는 것: 을 포함하는, 플렉서블 전자 회로의 제조 방법을 제공한다.
본원의 또 다른 측면은, 상기 플렉서블 전자 회로를 플렉서블 디스플레이 패널, 솔라 롤(solar roll) 패널, 바이오 센서, 카메라 렌즈, 박막 트랜지스터(TFTs), OLED, 전자 종이, 피부 센서 또는 전자 섬유(electrotextiles) 에 사용하는 방법을 제공한다.
본원에 따르면, 연질 기판 및 상기 아일랜드의 접촉 부위에 노치(Notch)가 형성되어 있는 플렉서블 전자 회로는 연질 기판이 휘어지는 경우에도 아일랜드의 손상을 줄일 수 있으며, 상기 플렉서블 전자회로를 포함하는 전자 제품은 기존 반도체 공정을 통해 만들어진 전자 제품에 비해 설치 및 휴대가 간편하고, 부드러운 곡선의 표현이 가능하기 때문에 손쉽게 고부가 가치의 상품으로 적용될 수 있다.
도 1a 및 도b 는 각각 박리(Delamination)에 의한 파괴의 개념도 및 박리에 의해 파괴된 아일랜드 구조의 전자 주사 현미경(SEM) 사진임.
도 2a 및 도 2b 는 각각 채널 크랙(Channel crack)에 의한 파괴의 개념도 및 채널 크랙에 의해 파괴된 아일랜드 구조의 광학 전자 현미경 사진임.
도 3a 및 도 3b 는 각각 기판 파손(Substrate penetration)에 의한 파괴의 개념도 및 기판 파손에 의해 파괴된 아일랜드 구조의 전자 주사 현미경(SEM) 사진임.
도 4 는 아일랜드 슬립(Island slip) 에 의해 파괴된 아일랜드 구조의 전자 주사 현미경(SEM) 사진임.
도 5 는 본원의 일 실시예에 따른 플렉서블 전자 회로를 도시한 도면임.
도 6 은 본원의 일 실시예에 따른 플렉서블 전자 회로가 외부 응력에 의해 변형된 경우의 도면임.
도 7 은 본원의 일 실시예에 따른 플렉서블 전자 회로를 형성하기 위한 순서도를 도시한 도면임.
도 8a 내지 도8e 는 본원의 일 실시예에 따른 플렉서블 전자회로의 형성 방법을 도시한 공정도임.
도 9 는 해석프로그램인 ABAQUS6.9 standard를 사용하여 측정한 본원의 일 실시예에 따른 플렉서블 전자 회로(실시예 1) 및 노치를 포함하지 않는 전자회로(비교예 1)의 기판 및 아일랜드 사이의 정규화된 초기 균열 크기에 따른 정규화된 응력 확대 계수(stress intensity factor, K)의 시뮬레이션 결과를 나타낸 그래프임.
이하, 첨부한 도면을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본원의 구현예 및 실시예를 상세히 설명한다.
그러나 본원은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 구현예 및 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
본원 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다.
본 명세서에서 사용되는 정도의 용어 "약", "실질적으로" 등은 언급된 의미에 고유한 제조 및 물질 허용오차가 제시될 때 그 수치에서 또는 그 수치에 근접한 의미로 사용되고, 본원의 이해를 돕기 위해 정확하거나 절대적인 수치가 언급된 개시 내용을 비양심적인 침해자가 부당하게 이용하는 것을 방지하기 위해 사용된다. 또한, 본원 명세서 전체에서, "~ 하는 단계" 또는 "~의 단계"는 "~위한 단계"를 의미하지 않는다.
본원의 일 측면은, 연질 기판 상에 경질 박막을 포함하는 아일랜드가 적층되어 있고, 상기 아일랜드에는 반도체 디바이스가 설치되어 있고, 상기 연질 기판 및 상기 아일랜드의 접촉 부위에 노치(Notch)가 형성되어 있는 플렉서블(flexible) 전자 회로를 제공한다.
본원의 일 구현예에 있어서, 상기 연질 기판은 상기 경질 박막보다 영률(Young's modulus)이 작은 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 다른 구현예에 있어서, 상기 연질 기판은 폴리이미드, 폴리에틸렌, 테레프탈레이트, 폴리디메틸실록산, 폴리에틸렌나프탈레이트 또는 이들의 조합을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 또 다른 구현예에 있어서, 상기 경질 박막은 실리콘, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 인듐-틴-산화물(ITO) 또는 이들의 조합을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 다른 측면은, 연질 기판 상에 경질 박막을 포함하는 아일랜드를 적층시키고; 상기 아일랜드에 반도체 디바이스를 설치하고; 및 연질 기판 및 아일랜드의 접촉 부위에 노치를 형성시키는 것: 을 포함하는, 플렉서블 전자 회로의 제조 방법을 제공한다.
본원의 일 구현예에 있어서, 상기 노치는 집속이온빔(FIB, focused ion beam)에 의해 형성된 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 다른 구현예에 있어서, 상기 노치는 전자빔(EB, electron beam)에 의해 형성된 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 다른 구현예에 있어서, 상기 연질 기판은 폴리이미드, 폴리에틸렌, 테레프탈레이트, 폴리디메틸실록산, 폴리에틸렌나프탈레이트 또는 이들의 조합을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 다른 구현예에 있어서, 상기 경질 박막은 실리콘, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 인듐-틴-산화물(ITO) 또는 이들의 조합을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 또 다른 측면은, 플렉서블 전자 회로를 플렉서블 디스플레이 패널, 솔라 롤(solar roll) 패널, 바이오 센서, 카메라 렌즈, 박막 트랜지스터(TFTs), OLED, 전자 종이, 피부 센서 또는 전자 섬유(electrotextiles) 에 사용하는 방법을 제공한다.
이하, 본원의 일 구현예에 따른 플렉서블 전자 회로를 도 5 를 참조하여 설명하나, 이에 제한되는 것은 아니다.
본원에 있어 아일랜드란, 전자 회로의 기판 상에 형성된, 기판과는 전기적으로 분리되어 있는 독립 단위를 의미한다. 상기 아일랜드는 경질 박막(2)을 포함할 수 있으며, 상기 경질 박막(2)은 포토리소그라피(photo lithography) 공정에 의해 패터닝(Patterning) 될 수 있다. 상기 경질 박막(2)는 전기 절연체이며, 상기 패터닝된 경질 박막(2) 상에 외력에 의해 파손되기 쉬운 반도체 디바이스 등을 설치하며, 상기 반도체 디바이스 등을 연성을 갖는 금속 박막(예컨대 구리)으로 연결해 준다. 상기 반도체 디바이스들은, 예컨대 실리콘 TFT(Thin-Film-Transister), 유연 촉각 센서 어레이(Tactile sensor array), 유기 발광 다이오드(Organic Light-Emitting Diode, OLED) 등일 수 있다..
상기 연질 기판(1) 및 상기 경질 박막(2)은 영률(Young's modulus)을 고려하여 선택될 수 있으며, 상기 연질 기판(1)은 상기 경질 박막(2)보다 영률이 작을 수 있다. 본원에 있어 상기 영률이란 물체를 양쪽에서 잡아 늘일 때, 물체의 늘어나는 정도와 변형되는 정도를 나타내는 탄성률을 의미한다. 구체적으로, 물체를 양쪽에서 힘을 주면,　물체의 길이는 L0 에서 Ln 으로 늘어나고 단면적 A 는 줄어든다.　 또한 잡아 늘였던 물체는 힘을 제거하면 다시 본래의 형태로 돌아온다.　 이 때, 물체가 늘어나는 길이의 정도를 변형률(S) 이라 하며, S=(Ln-L0 )/L0 로 나타내고, 또한 물체를 늘릴 경우 잡아늘인 힘을 단면적 A 로 나눈 것을　변형력(T) 이라 하며, T=F/A로 나타낸다. 영률은 변형률과 변형력 사이의 비례 관계를 의미하며, "영률 = T/S"로 나타낼 수 있다. 예를 들어, 상기 연질 기판(1) 의 영률은 0.1 GPa 내지 10 GPa 일 수 있으며, 상기 경질 박막(2)의 영률은 상기 연질 기판(1)의 영률의 1/10 내지 1/1000 일 수 있다.
상기 연질 기판(1)은 예를 들어 폴리이미드, 폴리에틸렌, 테레프탈레이트, 폴리디메틸실록산, 폴리에틸렌나프탈레이트 또는 이들의 조합일 수 있으며, 예를 들어 영률 및 아일랜드와의 적합성 등을 고려할 때 폴리이미드일 수 있다.
상기 경질 박막(2)은 예를 들어 실리콘 질화물(SiNx) 또는 실리콘 산화물(SiOx), 인듐-틴-산화물(ITO)일 수 있으며, 예를 들어 영률 및 전기 전도성 등을 고려할 때 SiNx 일 수 있다.
본원의 플렉서블 전자 회로에는, 상기 연질 기판(1) 및 경질 박막(2)의 접촉 부위에 노치(3)가 형성되어 있다. 상기 노치는 원형 모양일 수 있으나, 이에 제한되는 것은 아니다. 상기 연질 기판(1)이 변형될 때, 상기 노치(3)로 인해 상기 연질기판(1) 및 상기 경질 박막(2) 사이의 분리 및 크랙 등을 방지할 수 있다(도 6 참조). 구체적으로, 아일랜드와 기판의 접합부에서의 형상을 변화시킴으로써(즉 노치를 형성함으로써), 응력 확대 계수(stress intensity factor) K 를 감소시켜주며, 이는 상기 경질 박막(2)의 분리 및 크랙 등이 일어날 가능성이 줄어듬을 의미한다.
본원의 일 구현예에 따른 플렉서블 전자 회로의 제조 방법을 도 7 및 도 8a 내지 도 8e 를 참조하여 설명한다.
먼저, 연질 기판(1)과 금속 플레이트(4)를 양면 테이프(5)를 이용하여 부착하고, 이를 가압하여 결합시킨다(S10). 이이서, 상기 연질 기판(1) 상에 포지티브형 포토레지스트(positive photoresist)(6)를 코팅한다. 상기 코팅 방법은 제한되지 않으며, 예컨대 스핀(spin)-코팅, 스프레이(spray)-코팅, 나이프-오버-엣지(knife-over-edge) 코팅, 그라비아(Gravure) 코팅 방법 등이 사용될 수 있다. 상기 코팅에 이어, 상기 포토레지스트(6)를 상기 연질 기판(1) 상에 원하는 형상으로 현상한다(S20). 이어서, 상기 포토레지스트(6)가 현상된 연질 기판(1) 상에 경질 박막(2)을 증착시킨다(S30). 상기 증착 방법은 제한되지 않으며, 예컨대 고밀도플라스마화학기상증착법(HDPCVD), 감압화학기상증착법(SACVD) 또는 플라즈마화학증착법(PECVD)과 같은 화학기상증착법(CVD)에 의해 증착될 수 있다. 이어서, 남아있는 포토레지스트(6)를 스트리핑하여 제거함으로써 상기 경질 박막(2)을 패터닝하고, 상기 알루미늄 플레이트(4)를 분리한다(S40). 이어서, 상기 연질 기판(1) 및 경질 박막(2)의 결합 부위에 접속이온빔(FIB, focused ion beam) 또는 전자빔(EB, electron beam)을 주사하여 노치(3)를 형성한다(S50).
이하, 본원에 대하여 실시예를 이용하여 좀더 구체적으로 설명하지만, 본원이 이에 제한되는 것은 아니다.
[ 실시예 ]
[ 실시예 1] 노치를 포함하는 플렉서블 전자 회로의 제조
Upilex-S(UBE Industries 사(社), 도쿄, 일본)를 이용하여 25 ㎛ 두께의 폴리이미드(PI) 호일(foil) 기판을 제조하였다. 이를 메탄올 및 아세톤으로 세척하고, 양면테이프를 이용하여 3 ㎜ 두께의 알루미늄(Al) 플레이트에 부착함으로써 PI 기판 샘플을 제조하였다. 이어서, 상기 샘플을 진공하에서 24 시간 동안 가압하여 상기 PI 호일 및 상기 Al 플레이트 사이의 거품을 제거하였다. 이어서, 포지티브형 포토레지스트(S1818, Microposit Shipley 사(社), Marlborough, MA)를 상기 PI 호일 상에 3.2 ㎛ 두께로 스핀-코팅하였다. 상기 코팅된 샘플을 115℃ 에서 2분간 베이킹(baking)하고 이어서 MJB4 마스크 정렬제(aligner)(SUSS MicroTec 사(社), Garching, Germany)를 이용하여 크롬 마스크에 노출시켰다. 이어서, 상기 샘플을 MF-319 포토레지스트 현상기(Microposit 사(社))에서 현상하고, 1분간 탈이온수 중에서 헹구고, N2 가스로 건조시켰다. 이어서 샘플 상의 상기 PI기판을 7 ㎜ × 60 ㎜ 의 직사각형 모양으로 절삭하고, 상기 샘플 상에 500 ㎚ 두께의 SiNX 필름을 NEXX 시스템 내(기저 압력: 5×10-6 Torr, 작용 압력: 10 mTorr)에서 화학기상증착법(CVD)을 이용하여 증착시켰다. 이 때, 전자파 전력은 265 W 이었고, 기판 온도는 22℃ 로 유지하였으며, 가스 유속은 3% SiH4 (Ar 으로 조정), N2 및 Ar 을 각각 40, 5.8 및 20 sccm 으로 유지하였다. 이어서, 남아있는 포토레지스트를 아세톤에서 포토레지스트 상에 적층된 SiNX 와 함께 스트리핑하여 SiNX 를 패터닝하였다. 이와 함께, 상기 Al 플레이트를 제거하였다. 이어서, 접속이온빔(FIB)을 상기 PI 기판과 SiNX 의 접촉부분에 주사하여 노치를 형성함으로써 플렉서블 전자 회로를 제조하였다.
[ 비교예 1] 노치를 포함하지 않는 플렉서블 전자 회로의 제조
접속이온빔을 주사하는 과정을 제외한 상기 실시예 1 과 동일한 방법에 의해 노치를 포함하지 않는 플렉서블 전자 회로를 제조하였다.
[ 실험예 ] 정규화된 응력 확대 계수( stress intensity factor , K)의 측정
해석프로그램인 ABAQUS6.9 standard 를 사용하여, 상기 제조된 실시예 1 및 비교예 1 의 기판 및 아일랜드의 정규화된 초기 균열 크기에 따른 정규화된 응력 확대 계수(stress intensity factor, K)의 시뮬레이션 결과를 도 9 에 나타내었다. 상기 그래프에서, X 축 상의 a 는 기판과 아일랜드 사이에 발생하는 균열의 크기를 의미하고, h 는 아일랜드의 두께를 의미한다. 즉, a/h 는 균열의 크기와 아일랜드 두께의 비율을 의미한다. 상기 그래프 상에서 Y 축은 정규화된 응력 확대 계수를 의미하며, K 는 아일랜드 및 기판 사이에 발생하는 균열 선단에서의 응력 확대 계수, E 는 기판의 영률, ν는 기판의 프아종비(Poison ratio), ε 는 전자회로에 가해진 변형율(1%), 및 a 는 기판과 아일랜드 사이에 발생하는 균열의 크기를 의미한다. 도 9 에서 확인할 수 있는 바와 같이, 기판 및 아일랜드 사이의 균열의 크기가 증가함에 따라, 각 전자회로의 정규화된 응력확대 계수 또한 증가하며, 상기 정규화된 응력 확대 계수의 크기는 본원 실시예 1 의 전자회로가 비교예 1 의 전자회로에 비해 상대적으로 작다. 이는, 본원의 노치를 포함하는 아일랜드 구조가 일반적인 아일랜드 구조에 비해 안전함을 의미한다.
한편, 도 9 에 있는 그림은 해석프로그램인 ABAQUS6.9 standard를 사용하여 상기 실시예 1 및 비교예 1 에서 제조된 전자회로에 변형률(ε) 1% 를 가하였을 시의 각 기판 및 아일랜드에 가해지는 응력 상태의 시뮬레이션 결과이다.
1: 연질 기판
2: 경질 박막
3: 노치(Notch)
4: 알루미늄 플레이트
5: 양면 테이프
6: 포토레지스트

Claims (10)

  1. 연질 기판 상에 경질 박막을 포함하는 아일랜드가 적층되어 있고, 상기 아일랜드에는 반도체 디바이스가 설치되어 있고, 상기 연질 기판 및 상기 아일랜드의 접촉 부위에 노치(Notch)가 형성되어 있는, 플렉서블(flexible) 전자 회로.
  2. 제 1 항에 있어서,
    상기 연질 기판은 상기 경질 박막보다 영률(Young's modulus)이 작은 것인, 플렉서블 전자 회로.
  3. 제 1 항에 있어서,
    상기 연질 기판은 폴리이미드, 폴리에틸렌, 테레프탈레이트, 폴리디메틸실록산, 폴리에틸렌나프탈레이트 또는 이들의 조합을 포함하는 것인, 플렉서블 전자 회로.
  4. 제 1 항에 있어서,
    상기 경질 박막은 실리콘, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 인듐-틴-산화물(ITO) 또는 이들의 조합을 포함하는 것인, 플렉서블 전자 회로.
  5. 연질 기판 상에 경질 박막을 포함하는 아일랜드를 적층시키고;
    상기 아일랜드에 반도체 디바이스를 설치하고; 및
    상기 연질 기판 및 상기 아일랜드의 접촉 부위에 노치를 형성시키는 것:
    을 포함하는, 플렉서블 전자 회로의 제조 방법.
  6. 제 5 항에 있어서,
    상기 노치는 집속이온빔(FIB, focused ion beam)에 의해 형성된 것인, 플렉서블 전자 회로의 제조 방법.
  7. 제 5 항에 있어서,
    상기 노치는 전자빔(EB, electron beam)에 의해 형성된 것인, 플렉서블 전자 회로의 제조 방법.
  8. 제 5 항에 있어서,
    상기 연질 기판은 폴리이미드, 폴리에틸렌, 테레프탈레이트, 폴리디메틸실록산, 폴리에틸렌나프탈레이트 또는 이들의 조합을 포함하는 것인, 플렉서블 전자 회로의 제조 방법.
  9. 제 5 항에 있어서,
    상기 경질 박막은 실리콘, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 인듐-틴-산화물(ITO) 또는 이들의 조합을 포함하는 것인, 플렉서블 전자 회로의 제조 방법.
  10. 제 1 항 내지 제 4 항 중 어느 한 항에 따른 플렉서블 전자 회로를 플렉서블 디스플레이 패널, 솔라 롤(solar roll) 패널, 바이오 센서, 카메라 렌즈, 박막 트랜지스터(TFTs), OLED, 전자 종이, 피부 센서 또는 전자 섬유(electrotextiles) 에 사용하는 방법.
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