KR101134063B1 - 3족 질화물 반도체 발광소자 - Google Patents

3족 질화물 반도체 발광소자 Download PDF

Info

Publication number
KR101134063B1
KR101134063B1 KR1020090092912A KR20090092912A KR101134063B1 KR 101134063 B1 KR101134063 B1 KR 101134063B1 KR 1020090092912 A KR1020090092912 A KR 1020090092912A KR 20090092912 A KR20090092912 A KR 20090092912A KR 101134063 B1 KR101134063 B1 KR 101134063B1
Authority
KR
South Korea
Prior art keywords
nitride semiconductor
layer
group iii
iii nitride
emitting device
Prior art date
Application number
KR1020090092912A
Other languages
English (en)
Other versions
KR20110035273A (ko
Inventor
전수근
박은현
박준천
Original Assignee
주식회사 세미콘라이트
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 세미콘라이트 filed Critical 주식회사 세미콘라이트
Priority to KR1020090092912A priority Critical patent/KR101134063B1/ko
Priority to US12/748,540 priority patent/US8373174B2/en
Publication of KR20110035273A publication Critical patent/KR20110035273A/ko
Application granted granted Critical
Publication of KR101134063B1 publication Critical patent/KR101134063B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26—Materials of the light emitting region
    • H01L33/30—Materials of the light emitting region containing only elements of group III and group V of the periodic system
    • H01L33/32—Materials of the light emitting region containing only elements of group III and group V of the periodic system containing nitrogen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/04—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a quantum effect structure or superlattice, e.g. tunnel junction
    • H01L33/06—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a quantum effect structure or superlattice, e.g. tunnel junction within the light emitting region, e.g. quantum confinement structure or tunnel barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Abstract

본 개시는 제1 도전성을 가지는 제1 3족 질화물 반도체층; 제1 도전성과 다른 제2 도전성을 가지는 제2 3족 질화물 반도체층; 제1 3족 질화물 반도체층과 제2 3족 질화물 반도체층 사이에 위치하며, 전자와 정공의 재결합을 통해 빛을 생성하는 활성층; 그리고, 활성층에 접하며, 제1 도전성을 가지는 공핍 차단층;을 포함하는 것을 특징으로 하는 3족 질화물 반도체 발광소자에 관한 것이다.
반도체, 발광소자, 에피, ESD, 정전기, 커패시터, 커패시턴스, 공핍층

Description

3족 질화물 반도체 발광소자{III-NITRIDE SEMICONDUCTOR LIGHT EMITTING DEVICE}
본 개시(Disclosure)는 전체적으로 3족 질화물 반도체 발광소자에 관한 것으로, 특히 정전기(Electrostatic Discharge; ESD)로부터 발광소자를 보호하는 구조를 발광소자 내부에 구비한 3족 질화물 반도체 발광소자에 관한 것이다.
여기서, 3족 질화물 반도체 발광소자는 Al(x)Ga(y)In(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)로 된 화합물 반도체층을 포함하는 발광다이오드와 같은 발광소자를 의미하며, 추가적으로 SiC, SiN, SiCN, CN와 같은 다른 족(group)의 원소들로 이루어진 물질이나 이들 물질로 된 반도체층을 포함하는 것을 배제하는 것은 아니다.
여기서는, 본 개시에 관한 배경기술이 제공되며, 이들이 반드시 공지기술을 의미하는 것은 아니다(This section provides background information related to the present disclosure which is not necessarily prior art).
도 1은 종래의 3족 질화물 반도체 발광소자의 일 예를 나타내는 도면으로서, 3족 질화물 반도체 발광소자는 기판(100), 기판(100) 위에 성장되는 버퍼층(200), 버퍼층(200) 위에 성장되는 n형 3족 질화물 반도체층(300), n형 3족 질화물 반도체층(300) 위에 성장되는 활성층(400), 활성층(400) 위에 성장되는 p형 3족 질화물 반도체층(500), p형 3족 질화물 반도체층(500) 위에 형성되는 p측 전극(600), p측 전극(600) 위에 형성되는 p측 본딩 패드(700), p형 3족 질화물 반도체층(500)과 활성층(400)이 메사 식각되어 노출된 n형 3족 질화물 반도체층(300) 위에 형성되는 n측 전극(800), 그리고 보호막(900)을 포함한다.
기판(100)은 동종기판으로 GaN계 기판이 이용되며, 이종기판으로 사파이어 기판, SiC 기판 또는 Si 기판 등이 이용되지만, 3족 질화물 반도체층이 성장될 수 있는 기판이라면 어떠한 형태이어도 좋다. SiC 기판이 사용될 경우에 n측 전극(800)은 SiC 기판 측에 형성될 수 있다.
기판(100) 위에 성장되는 3족 질화물 반도체층들은 주로 MOCVD(유기금속기상성장법)에 의해 성장된다.
버퍼층(200)은 이종기판(100)과 3족 질화물 반도체 사이의 격자상수 및 열팽창계수의 차이를 극복하기 위한 것이며, 미국특허 제5,122,845호에는 사파이어 기판 위에 380℃에서 800℃의 온도에서 100Å에서 500Å의 두께를 가지는 AlN 버퍼층을 성장시키는 기술이 기재되어 있으며, 미국특허 제5,290,393호에는 사파이어 기판 위에 200℃에서 900℃의 온도에서 10Å에서 5000Å의 두께를 가지는 Al(x)Ga(1-x)N (0≤x<1) 버퍼층을 성장시키는 기술이 기재되어 있고, 미국공개특허공보 제2006/154454호에는 600℃에서 990℃의 온도에서 SiC 버퍼층(씨앗층)을 성장시킨 다음 그 위에 In(x)Ga(1-x)N (0<x≤1) 층을 성장시키는 기술이 기재되어 있다. 바람 직하게는 n형 3족 질화물 반도체층(300)의 성장에 앞서 도핑되지 않는 GaN층이 성장되며, 이는 버퍼층(200)의 일부로 보아도 좋고, n형 3족 질화물 반도체층(300)의 일부로 보아도 좋다.
n형 3족 질화물 반도체층(300)은 적어도 n측 전극(800)이 형성된 영역(n형 컨택층)이 불순물로 도핑되며, n형 컨택층은 바람직하게는 GaN로 이루어지고, Si으로 도핑된다. 미국특허 제5,733,796호에는 Si과 다른 소스 물질의 혼합비를 조절함으로써 원하는 도핑농도로 n형 컨택층을 도핑하는 기술이 기재되어 있다.
활성층(400)은 전자와 정공의 재결합을 통해 광자(빛)를 생성하는 층으로서, 주로 In(x)Ga(1-x)N (0<x≤1)로 이루어지고, 하나의 양자우물층(single quantum well)이나 복수개의 양자우물층들(multi quantum wells)로 구성된다.
p형 3족 질화물 반도체층(500)은 Mg과 같은 적절한 불순물을 이용해 도핑되며, 활성화(activation) 공정을 거쳐 p형 전도성을 가진다. 미국특허 제5,247,533호에는 전자빔 조사에 의해 p형 3족 질화물 반도체층을 활성화시키는 기술이 기재되어 있으며, 미국특허 제5,306,662호에는 400℃ 이상의 온도에서 열처리(annealing)함으로써 p형 3족 질화물 반도체층을 활성화시키는 기술이 기재되어 있고, 미국공개특허공보 제2006/157714호에는 p형 3족 질화물 반도체층 성장의 질소전구체로서 암모니아와 하이드라진계 소스 물질을 함께 사용함으로써 활성화 공정없이 p형 3족 질화물 반도체층이 p형 전도성을 가지게 하는 기술이 기재되어 있다.
p측 전극(600)은 p형 3족 질화물 반도체층(500) 전체로 전류가 잘 공급되도 록 하기 위해 구비되는 것이며, 미국특허 제5,563,422호에는 p형 3족 질화물 반도체층의 거의 전면에 걸쳐서 형성되며 p형 3족 질화물 반도체층(500)과 오믹접촉하고 Ni과 Au로 이루어진 투광성 전극(light-transmitting electrode)에 관한 기술이 기재되어 있으며, 미국특허 제6,515,306호에는 p형 3족 질화물 반도체층 위에 n형 초격자층을 형성한 다음 그 위에 ITO(Indium Tin Oxide)로 이루어진 투광성 전극을 형성한 기술이 기재되어 있다.
한편, p측 전극(600)이 빛을 투과시키지 못하도록, 즉 빛을 기판 측으로 반사하도록 두꺼운 두께를 가지게 형성할 수 있는데, 이러한 기술을 플립칩(flip chip) 기술이라 한다. 미국특허 제6,194,743호에는 20nm 이상의 두께를 가지는 Ag 층, Ag 층을 덮는 확산 방지층, 그리고 확산 방지층을 덮는 Au와 Al으로 이루어진 본딩 층을 포함하는 전극 구조에 관한 기술이 기재되어 있다.
p측 본딩 패드(700)와 n측 전극(800)은 전류의 공급과 외부로의 와이어 본딩을 위한 것이며, 미국특허 제5,563,422호에는 n측 전극을 Ti과 Al으로 구성한 기술이 기재되어 있다.
보호막(900)은 이산화규소와 같은 물질로 형성되며, 생략될 수도 있다.
한편, n형 3족 질화물 반도체층(300)이나 p형 3족 질화물 반도체층(500)은 단일의 층이나 복수개의 층으로 구성될 수 있으며, 최근에는 레이저 또는 습식 식각을 통해 기판(100)을 3족 질화물 반도체층들로부터 분리하여 수직형 발광소자를 제조하는 기술이 도입되고 있다.
도 2는 미국특허 제3,739,241호에 제시된 반도체 발광소자 패키지의 일 예를 나타내는 도면으로서, 반도체 발광소자(1000)를 ESD로부터 보호하기 위해 발광소자(1000)에 더하여 보호소자(2000)를 구비한 반도체 발광소자 패키지가 제시되어 있다.
이에 대하여 '발명의 실시를 위한 구체적인 내용'의 후단에 기술한다.
여기서는, 본 개시의 전체적인 요약(Summary)이 제공되며, 이것이 본 개시의 외연을 제한하는 것으로 이해되어서는 아니된다(This section provides a general summary of the disclosure and is not a comprehensive disclosure of its full scope or all of its features).
본 개시에 따른 일 태양에 의하면(According to one aspect of the present disclosure), 제1 도전성을 가지는 제1 3족 질화물 반도체층; 제1 도전성과 다른 제2 도전성을 가지는 제2 3족 질화물 반도체층; 제1 3족 질화물 반도체층과 제2 3족 질화물 반도체층 사이에 위치하며, 전자와 정공의 재결합을 통해 빛을 생성하는 활성층; 그리고, 활성층에 접하며, 제1 도전성을 가지는 공핍 차단층;을 포함하는 것을 특징으로 하는 3족 질화물 반도체 발광소자가 제공된다.
이에 대하여 '발명의 실시를 위한 구체적인 내용'의 후단에 기술한다.
이하, 본 개시를 첨부된 도면을 참고로 하여 자세하게 설명한다(The present disclosure will now be described in detail with reference to the accompanying drawing(s)).
도 3은 본 개시에 따라 발광소자의 내부에 ESD 보호 구조가 도입되는 원리를 설명하는 도면으로서, ESD 시뮬레이터(1)에 연결되어 있는 발광소자(2)를 등가회로로 나타내고 있다. 발광소자(2)는 이상적인 다이오드(3)와 내부 커패시턴스(Ci)를 가지는 내부 커패시터로 표현될 수 있다. 전체 커패시턴스(Ct)는 내부 커패시턴스(Ci)와 커패시턴스(Cd)의 합으로 표현될 수 있다. 여기서 커패시턴스(Cd)는 ESD 시뮬레이터(1)의 디스차지 커패시턴스이다. 발광소자(2) 내부에서 소실되는 에너지는 ESD 시뮬레이터(1)에 충전되는 전하량의 거듭제곱에 비례하며, 전체 커패시턴스(Ct)에 반비례한다. 그러므로, 발광소자(2)의 내부 커패시턴스(Ci)가 큰 경우에, ESD가 인가되었을 때 내부에서 소실되는 에너지는 작아지게 되므로, 발광소자(2)가 외부적 충격에 견딜 수 있게 된다. 발광소자(2) 내부에 내부 커패시턴스(Ci)를 키우기 위해, 활성층을 사이에 두고 p형 3족 질화물 반도체층과 n형 도펀트로 도핑된 n형 3족 질화물 반도체층을 도입하는 방안을 고려할 수 있다. 본 발명자들은 주어진 활성층과 p형 3족 질화물 반도체층 하에서 어느 정도로 도핑된 n형 3족 질화물 반도체층이 발광소자(2)를 ESD로부터 보호할 수 있는지를 검토하였다.
도 4는 본 개시에 따라 실험에 사용된 3족 질화물 반도체 발광소자를 나타내는 도면으로서, 3족 질화물 반도체 발광소자는 기판(10), 기판(10) 위에 성장되는 버퍼층(20), 버퍼층(20) 위에 성장되는 n형 3족 질화물 반도체층(30), n형 3족 질화물 반도체층(30) 위에 성장되는 활성층(40), 활성층(40) 위에 성장되는 p형 3족 질화물 반도체층(50), p형 3족 질화물 반도체층(50) 위에 형성되는 p측 전극(60), p측 전극(60) 위에 형성되는 p측 본딩 패드(70), 그리고 p형 3족 질화물 반도체층(50)과 활성층(40)이 메사 식각되어 노출된 n형 3족 질화물 반도체층(30) 위에 형성되는 n측 전극(80)을 포함한다. 기본적으로 도 1에 도시된 발광소자와 동일한 구조를 가지지만, 활성층(40)과 n형 3족 질화물 반도체층(30) 사이에 도핑되지 않은 GaN층(31)을 위치시킨 다음에, 실리콘(Si)으로 도핑된 GaN층(32a,32b)을 도입하였다. 첫 번째 시료로서, 대략 3x1018cm-3의 도핑 농도를 가지는 GaN층(32a)이 준비되었으며, 두 번째 시료로서, 대략 2x1019cm-3의 도핑 농도를 가지는 GaN층(32b)이 마련되었다. 구체적으로 0.2um의 두께를 가지는 GaN층(31)을 형성한 다음, 100A의 두께를 가지는 GaN층(32a,32b)을 형성하고, InGaN/GaN(well:20A,barrier:80A)으로 된 다중양자우물 구조의 활성층(40)을 형성하고, 2000A의 두께를 가지며 대략 4x1019cm-3의 도핑 농도를 가지는 GaN으로 된 p형 3족 질화물 반도체층(50)을 형성하였다.
여기서, GaN층(31)은 생략될 수 있으며, 도핑된 n형 3족 질화물 반도체층(30) 성장시 발생할 수 있는 결함(defect)과 스트레인(strain)을 줄여주기 위하여 GaN층(31)이 구비되는 것이 바람직하며, 이러한 기능을 위해 0.1um에서 0.3um 정도의 두께를 가지는 것이 바람직하다. 너무 얇은 경우에 기능이 하기 어려우며, 너무 두꺼운 경우에 동작전압의 상승을 가져올 수 있다. AlGaN층 또는 InGaN층으로 이루어질 수 있지만, 특히 도핑되지 않은 AlGaN이나 InGaN층이 사용될 경우에, 주 로 GaN으로 이루어지는 n형 3족 질화물 반도체층(30)과 접합 경계에서 에너지 밴드 이격이 발생하여 동작전압이 높아지는 단점이 있기 때문에 GaN이 바람직하다.
도 5는 본 개시에 따른 두 시료의 전기적 광학적 특성을 나타내는 도면으로서, GaN층(32a,32b)의 n형 불순물 농도의 차이에 따른 전기적 광학적 특성의 차이는 없는 것으로 판단된다. S1이 GaN층(32a)을 나타내고, S2가 GaN층(32b)을 나타낸다.
도 6은 본 개시에 따른 두 시료의 ESD 특성 결과를 나타내는 도면으로서, 두 시료에 역방향 바이어스 500V를 인가한 후의 수율을 나타내었다. 일반적으로 ESD 특성 평가는 역방향 정전압 인가 전후의 0.1uA 에서의 전압값에 의하여 파악할 수 있다. 예를 들어 600um x 250um 사이즈의 3족 질화물 반도체 발광 소자에서 역방향 정전압 인가 전 0.1uA의 전류를 흘려주면 약 2.25V이지만, 역방향 정전압이 인가된 후 0.1uA의 전류를 흘려주었을 때, 3족 질화물 반도체 발광 소자가 데미지를 받은 경우 약 2.1V 이하의 전압값을 가진다. GaN층(32b)의 경우에, 역방향 500V의 전압 인가 후 0.1uA의 전류를 흘려주었을 때 전압값의 변화는 거의 없었으며, 이를 수율로 계산하는 경우 평균 94%를 가진다. 하지만, GaN층(32a)의 경우에, 평균 27% 정도의 수율을 가지며 ESD 특성 산포가 크게 나타났다.
도 7은 본 개시에 따른 두 시료의 C-V(Capacitance-Voltage) 좌표 상에서의 특성을 나타내는 도면으로서, GaN층(32a)의 경우에, 역방향 바이어스 약 5V에서 7V 사이에서 갑작스럽게 커패시턴스가 작아지는 모습을 나타내지만, GaN층(32b)의 경우에 역방향 바이어스 약 30V 까지에서도 커패시턴스의 변화는 크지 않은 모습을 나타낸다. 이와 같은 커패시턴스의 변화는 공핍층의 두께(Depletion width)와 밀접한 관계를 가지며, 역방향 전압이 인가되는 경우에 p형 질화물 반도체층(50)의 활성화된 억셉터(Acceptor)의 농도(>1x1019cm-3)가 n형 질화물 반도체층(30)의 활성화된 도너(Donnor) 농도보다 훨씬 높기 때문에 공핍층의 진행 방향은 GaN층(32a,32b)으로부터 도핑되지 않은 GaN층(31)의 방향으로 진행된다. 이를 토대로 C-V 측정 결과를 분석하면, GaN층(32a)의 경우에, 역방향 바이어스 5V에서 7V 사이에서 공핍층이 GaN층(32a)을 지나 도핑되지 않은 GaN층(31)까지 형성되는 것으로 판단되며, GaN층(32b)의 경우에, 역방향 바이어스가 30V까지 인가되어도 공핍층이 도핑되지 않은 GaN층(32a)까지 진행되지 않고 GaN층(32b) 내에 국한되는 것으로 판단된다. 이런 의미에서 GaN층(32b)을 공핍 차단층이라 할 수 있다.
공핍 차단층은 내부 커패시턴스(Ci)가 클수록 ESD에 강한 특성을 가질 수 있는데, 이를 위해 1x1019cm-3에서 5x1020cm-3의 도핑 농도를 가지는 것이 바람직하다. 도핑 농도가 1x1019cm-3에 못미치는 경우에 ESD 특성 개선의 효과를 기대하기 어려우며, 도핑 농도가 5x1020cm-3초과하는 경우에 성장되는 공핍 차단층이 과다 도핑되어 성장 이상이 발생할 수 있다. 또한 공핍 차단층은 40A에서 500A의 두께를 가지는 것이 바람직하다. 두께가 40A에 못미치는 경우에는 공핍 차단층으로 기능하기 어려우며, 두께가 500A을 초과하는 경우에 발광소자의 신뢰성에 좋지 않은 영향을 줄 수 있다. 공핍 차단층에 사용되는 n형 불순물은 Si이 주로 사용되지만, Ge 등 다른 원소의 사용도 가능하다. 공핍 차단층은 높은 농도의 도핑시에도 결정성을 유지하기 쉬운 GaN층이 바람직하지만, InGaN층 또는 AlGaN층이 사용될 수도 있다.
한편, 내부 커패시턴스(Ci)는 공핍층의 두께에 반비례하므로, p형 3족 질화물 반도체층(50)과 공핍 차단층 사이의 거리는 50nm에서 300nm 정도가 바람직하다. 역방향 바이어스가 들어왔을 때, 공핍층은 활성층(40)의 두께와 거의 유사하게 되는데, 50nm에 못미치는 경우에는 고농도로 도핑된 공핍 차단층에 의해 발생할 수 있는 결함(defect)으로 인해 활성층(40)의 내부양자효율이 떨어지는 단점이 있으며, 300nm을 초과하는 경우에는 공핍차단층으로부터 발생할 수 있는 결함을 상쇄하고, 높은 내부양자효율을 가질 수 있지만, 절대적인 커패시턴스 값이 너무 작아서 ESD에 강한 소자를 구현하기가 쉽지 않다.
도 8은 본 개시에 따른 3족 질화물 반도체 발광소자의 바람직한 일 예를 나타내는 도면으로서, 3족 질화물 반도체 발광소자는 기본적으로 도 4에 도시된 발광소자와 동일할 구성을 가지지만, 활성층(40)의 최하단층으로서 InxGa1-xN층(41)을 포함하며, InxGa1-xN층(41)은 고농도로 도핑된 공핍 차단층(32b)으로부터 활성층(40)을 보다 확실하게 보호하는 역할을 한다. 예를 들어, InxGa1-xN층(41)은 500A 두께의 In0.02Ga0.98N으로 이루어질 수 있다. InxGa1-xN층(41)은 보다 확실한 활성층(40)의 보호를 위해 도핑되지 않은 것이 바람직하며, 300A에서 0.15um의 두께를 가지는 것이 바람직하고, 너무 얇은 경우에 기능이 미약하며, 너무 두꺼운 경우에 내부 커패시 턴스(Ci)가 작아지는 결과를 가져온다. In의 조성은 x값이 0.04이하인 것이 바람직한데, 0.04를 초과하는 경우에 인듐 플럭츄에이션(Indium fluctuation)이 발생하여 오히려 많은 결함을 생성할 수 염려가 있다. 한편 In은 횡적성장모드를 강화하여 결함을 제거하는 기능이 있으므로 x값은 0보다 큰 것이 더욱 바람직하다. 동일부호에 대한 설명은 생략한다.
이하 본 개시의 다양한 실시 형태에 대하여 설명한다.
(1) 공핍 차단층이 1x1019cm-3이상의 도핑 농도를 가지는 것을 특징으로 하는 3족 질화물 반도체 발광소자.
(2) 공핍 차단층이 1x1019cm-3에서 5x1020cm-3의 도핑 농도를 가지는 것을 특징으로 하는 3족 질화물 반도체 발광소자.
(3) 공핍 차단층이 40A에서 500A의 두께를 가지는 것을 특징으로 하는 3족 질화물 반도체 발광소자.
(4) 공핍 차단층과 제2 3족 질화물 반도체층 사이의 거리가 50nm에서 300nm인 것을 특징으로 하는 3족 질화물 반도체 발광소자.
(5) 공핍 차단층이 GaN으로 이루어지는 것을 특징으로 하는 3족 질화물 반도체 발광소자.
(6) 공핍 차단층과 제1 3족 질화물 반도체층 사이에 위치하며, 도핑되지 않은 제3 3족 질화물 반도체층;을 포함하는 것을 특징으로 하는 3족 질화물 반도체 발광소자.
(7) 제3 3족 질화물 반도체층이 GaN으로 이루어지는 것을 특징으로 하는 3족 질화물 반도체 발광소자.
(8) 활성층이 공핍 차단층과 접하는 측에서 InxGa1-xN층을 포함하는 것을 특징하는 3족 질화물 반도체 발광소자.
(9) x가 0.04이하의 값을 가지는 것을 특징으로 하는 3족 질화물 반도체 발광소자.
(10) x가 0보다 큰 값을 가지는 것을 특징으로 하는 3족 질화물 반도체 발광소자.
(11) InxGa1-xN층이 도핑되지 않는 것을 특징으로 하는 3족 질화물 반도체 발광소자.
(12) InxGa1-xN층이 300A에서 0.15um의 두께를 가지는 것을 특징으로 하는 3족 질화물 반도체 발광소자.
(13) 제3 질화물 반도체층이 0.1um에서 0.3um의 두께를 가지는 것을 특징으로 하는 3족 질화물 반도체 발광소자.
본 개시에 따른 하나의 3족 질화물 반도체 발광소자에 의하면, 발광소자를 외부의 전기적 충격(예: ESD)으로부터 보호할 수 있게 된다.
또한 본 개시에 따른 다른 하나의 3족 질화물 반도체 발광소자에 의하면, 외부적 충격으로부터 발광소자를 보호하는 구조를 발광소자 내부에 구현할 수 있게 된다.
또한 본 개시에 따른 또다른 하나의 3족 질화물 반도체 발광소자에 의하면, 활성층을 공핍층으로 하는 커패시터를 구현함으로써 ESD로부터 발광소자를 보호할 수 있게 된다.
또한 본 개시에 따른 또다른 하나의 3족 질화물 반도체 발광소자에 의하면, 활성층의 바로 아래에 고농도로 도핑된 3족 질화물 반도체층을 도입함으로써 발광소자를 외부적 충격으로부터 보할 수 있게 된다.
또한 본 개시에 따른 또다른 하나의 3족 질화물 반도체 발광소자에 의하면, 활성층의 바로 아래에 고농도로 도핑된 3족 질화물 반도체층을 도입함에도 불구하고 InxGa1-xN층을 구비함으로써 활성층의 전기적 특성을 유지할 수 있게 된다.
도 1은 종래의 3족 질화물 반도체 발광소자의 일 예를 나타내는 도면,
도 2는 미국특허 제3,739,241호에 제시된 반도체 발광소자 패키지의 일 예를 나타내는 도면,
도 3은 본 개시에 따라 발광소자의 내부에 ESD 보호 구조를 도입되는 원리를 설명하는 도면,
도 4는 본 개시에 따라 실험에 사용된 3족 질화물 반도체 발광소자를 나타내는 도면,
도 5는 본 개시에 따른 두 시료의 전기적 광학적 특성을 나타내는 도면,
도 6은 본 개시에 따른 두 시료의 ESD 특성 결과를 나타내는 도면,
도 7은 본 개시에 따른 두 시료의 C-V(Capacitance-Voltage) 좌표 상에서의 특성을 나타내는 도면,
도 8은 본 개시에 따른 3족 질화물 반도체 발광소자의 바람직한 일 예를 나타내는 도면.

Claims (18)

  1. 제1 도전성을 가지는 제1 3족 질화물 반도체층;
    제1 도전성과 다른 제2 도전성을 가지는 제2 3족 질화물 반도체층;
    제1 3족 질화물 반도체층과 제2 3족 질화물 반도체층 사이에 위치하며, 전자와 정공의 재결합을 통해 빛을 생성하는 활성층; 그리고,
    활성층에 접하며, 제1 도전성을 가지는 공핍 차단층;을 포함하며,
    공핍 차단층은 1x1019cm-3에서 5x1020cm-3의 도핑 농도를 가지는 것을 특징으로 하는 3족 질화물 반도체 발광소자.
  2. 삭제
  3. 삭제
  4. 청구항 1에 있어서,
    공핍 차단층은 40A에서 500A의 두께를 가지는 것을 특징으로 하는 3족 질화 물 반도체 발광소자.
  5. 청구항 1에 있어서,
    공핍 차단층과 제2 3족 질화물 반도체층 사이의 거리가 50nm에서 300nm인 것을 특징으로 하는 3족 질화물 반도체 발광소자.
  6. 청구항 1에 있어서,
    공핍 차단층은 GaN으로 이루어지는 것을 특징으로 하는 3족 질화물 반도체 발광소자.
  7. 청구항 1에 있어서,
    공핍 차단층과 제1 3족 질화물 반도체층 사이에 위치하며, 도핑되지 않은 제3 3족 질화물 반도체층;을 포함하는 것을 특징으로 하는 3족 질화물 반도체 발광소자.
  8. 청구항 7에 있어서,
    제3 3족 질화물 반도체층은 GaN으로 이루어지는 것을 특징으로 하는 3족 질화물 반도체 발광소자.
  9. 청구항 1에 있어서,
    활성층은 공핍 차단층과 접하는 측에서 InxGa1-xN층을 포함하는 것을 특징하는 3족 질화물 반도체 발광소자.
  10. 청구항 9에 있어서,
    x는 0.04이하의 값을 가지는 것을 특징으로 하는 3족 질화물 반도체 발광소자.
  11. 청구항 10에 있어서,
    x는 0보다 큰 값을 가지는 것을 특징으로 하는 3족 질화물 반도체 발광소자.
  12. 청구항 11에 있어서,
    InxGa1-xN층은 도핑되지 않는 것을 특징으로 하는 3족 질화물 반도체 발광소자.
  13. 청구항 12에 있어서,
    공핍 차단층은 1x1019cm-3에서 5x1020cm-3의 도핑 농도를 가지는 것을 특징으로 하는 3족 질화물 반도체 발광소자.
  14. 청구항 13에 있어서,
    InxGa1-xN층은 300A에서 0.15um의 두께를 가지는 것을 특징으로 하는 3족 질화물 반도체 발광소자.
  15. 청구항 14에 있어서,
    공핍 차단층은 40A에서 500A의 두께를 가지는 GaN으로 이루어지는 것을 특징으로 하는 3족 질화물 반도체 발광소자.
  16. 청구항 15에 있어서,
    공핍 차단층과 제2 3족 질화물 반도체층 사이의 거리가 50nm에서 300nm인 것을 특징으로 하는 3족 질화물 반도체 발광소자.
  17. 청구항 16에 있어서,
    공핍 차단층과 제1 3족 질화물 반도체층 사이에 위치하며, 도핑되지 않은 GaN층;을 포함하는 것을 특징으로 하는 3족 질화물 반도체 발광소자.
  18. 청구항 17에 있어서,
    도핑되지 않은 GaN층은 0.1um에서 0.3um의 두께를 가지는 것을 특징으로 하는 3족 질화물 반도체 발광소자.
KR1020090092912A 2009-09-30 2009-09-30 3족 질화물 반도체 발광소자 KR101134063B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020090092912A KR101134063B1 (ko) 2009-09-30 2009-09-30 3족 질화물 반도체 발광소자
US12/748,540 US8373174B2 (en) 2009-09-30 2010-03-29 III-nitride semiconductor light emitting device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090092912A KR101134063B1 (ko) 2009-09-30 2009-09-30 3족 질화물 반도체 발광소자

Publications (2)

Publication Number Publication Date
KR20110035273A KR20110035273A (ko) 2011-04-06
KR101134063B1 true KR101134063B1 (ko) 2012-04-13

Family

ID=43779303

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090092912A KR101134063B1 (ko) 2009-09-30 2009-09-30 3족 질화물 반도체 발광소자

Country Status (2)

Country Link
US (1) US8373174B2 (ko)
KR (1) KR101134063B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104134729B (zh) * 2013-05-03 2017-04-26 展晶科技(深圳)有限公司 发光芯片及其制造方法
JP6649693B2 (ja) * 2015-04-17 2020-02-19 学校法人 名城大学 窒化物半導体発光素子及びその製造方法
US10686091B2 (en) 2016-02-12 2020-06-16 Lg Innotek Co., Ltd. Semiconductor device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100448351B1 (ko) 2004-06-10 2004-09-14 에피밸리 주식회사 Ⅲ-질화물 반도체 발광소자
JP2007180495A (ja) 2005-12-02 2007-07-12 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物系化合物半導体発光素子
JP2009049395A (ja) 2007-07-24 2009-03-05 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物系化合物半導体発光素子
KR20090034169A (ko) * 2007-10-02 2009-04-07 주식회사 에피밸리 3족 질화물 반도체 발광소자

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2127239A5 (ko) * 1971-03-01 1972-10-13 Radiotechnique Compelec
JP3026087B2 (ja) * 1989-03-01 2000-03-27 豊田合成株式会社 窒化ガリウム系化合物半導体の気相成長方法
CA2037198C (en) * 1990-02-28 1996-04-23 Katsuhide Manabe Light-emitting semiconductor device using gallium nitride group compound
JP3160914B2 (ja) * 1990-12-26 2001-04-25 豊田合成株式会社 窒化ガリウム系化合物半導体レーザダイオード
US5290393A (en) * 1991-01-31 1994-03-01 Nichia Kagaku Kogyo K.K. Crystal growth method for gallium nitride-based compound semiconductor
US5306662A (en) * 1991-11-08 1994-04-26 Nichia Chemical Industries, Ltd. Method of manufacturing P-type compound semiconductor
DE69433926T2 (de) * 1993-04-28 2005-07-21 Nichia Corp., Anan Halbleitervorrichtung aus einer galliumnitridartigen III-V-Halbleiterverbindung
EP0926744B8 (en) * 1997-12-15 2008-05-21 Philips Lumileds Lighting Company, LLC. Light emitting device
TW488088B (en) * 2001-01-19 2002-05-21 South Epitaxy Corp Light emitting diode structure
WO2005008795A1 (en) * 2003-07-18 2005-01-27 Epivalley Co., Ltd. Nitride semiconductor light emitting device
KR100448352B1 (ko) * 2003-11-28 2004-09-10 삼성전기주식회사 ＧａＮ 기반 질화막의 형성방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100448351B1 (ko) 2004-06-10 2004-09-14 에피밸리 주식회사 Ⅲ-질화물 반도체 발광소자
JP2007180495A (ja) 2005-12-02 2007-07-12 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物系化合物半導体発光素子
JP2009049395A (ja) 2007-07-24 2009-03-05 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物系化合物半導体発光素子
KR20090034169A (ko) * 2007-10-02 2009-04-07 주식회사 에피밸리 3족 질화물 반도체 발광소자

Also Published As

Publication number Publication date
KR20110035273A (ko) 2011-04-06
US20110073870A1 (en) 2011-03-31
US8373174B2 (en) 2013-02-12

Similar Documents

Publication Publication Date Title
US10700237B2 (en) Ultraviolet light-emitting devices incorporating graded layers and compositional offsets
KR102299465B1 (ko) 다층 p형 접촉자를 갖는 III-V족 질화물계 발광 소자
US9530932B2 (en) Nitride semiconductor light-emitting device and method for producing the same
US7601985B2 (en) Semiconductor light-emitting device
US7964882B2 (en) Nitride semiconductor-based light emitting devices
KR20090034169A (ko) 3족 질화물 반도체 발광소자
KR20090034163A (ko) 3족 질화물 반도체 발광소자
US11817528B2 (en) Nitride-based light-emitting diode device
US9570657B2 (en) LED that has bounding silicon-doped regions on either side of a strain release layer
EP3776671B1 (en) Nitride based light-emitting device
KR20180112764A (ko) 축방향 구성의 3차원 반도체 구조를 포함하는 광전자 소자
KR20150082589A (ko) 광전자 반도체 칩 및 광전자 반도체 칩들의 제조 방법
KR101134063B1 (ko) 3족 질화물 반도체 발광소자
WO2005122292A1 (en) Iii-nitride semiconductor light emitting device
KR20110086096A (ko) 광전 반도체 소자
KR101117484B1 (ko) 반도체 발광소자
KR100803246B1 (ko) 질화물 반도체 소자
KR100661606B1 (ko) 질화물 반도체 소자
US9105763B2 (en) Light emitting diode chip and manufacturing method thereof
KR101350923B1 (ko) 반도체 발광 소자 및 그 제조 방법
KR101197686B1 (ko) 3족 질화물 반도체 발광소자
KR20110077363A (ko) 3족 질화물 반도체 발광소자

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20161223

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20171222

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20181228

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20191231

Year of fee payment: 9