KR101133783B1 - 아날로그 이산시간 신호처리를 사용하는 헤테로다인 수신기장치 및 그 방법 - Google Patents

아날로그 이산시간 신호처리를 사용하는 헤테로다인 수신기장치 및 그 방법 Download PDF

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Abstract

본 발명은 무선 통신을 위한 송수신기의 수신기에 관한 것으로, 더욱 상세하게는 중간 주파수(intermediate-frequency)를 처리할 시 아날로그 이산시간 신호처리(analog discrete-time signal processing)를 사용하는 헤테로다인(hetero-dyne) 수신기에 관한 것이다.
본 발명은 중간 주파수단에서 아날로그 이산시간 신호처리를 사용하는 헤테로다인 수신기를 이용하여, 디지털 신호처리부에서의 SRC(Sample Rate Conversion) 구현의 부담을 제거할 수 있는 수신기 장치 및 방법을 제공한다.
본 발명의 수신기 장치는, 헤테로다인(hetero-dyne) 구조를 사용하여 호모다인(homo-dyne) 구조 대비한 성능상의 이점을 얻되 중간 주파수 표면 탄성파(IF SAW - Surface Acoustic Wave) 필터의 역할을 아날로그 이산시간 신호처리부와 디지털 신호처리부에서 수행하도록 함으로써 헤테로다인 구조의 약점인 집적화(integration) 문제를 해결한다.
무선통신(wireless communication), 송수신기(transceiver), 헤테로다인 수신기(hetero-dyne receiver), 이산시간 신호처리 수신기

Description

아날로그 이산시간 신호처리를 사용하는 헤테로다인 수신기 장치 및 그 방법{HETERO-DYNE RECEIVER APPARATUS AND METHOD USING ANALOG DISCRETE-TIME PROCESSING}
본 발명은 무선 신호를 처리하기 위한 장치 및 방법에 관한 것으로, 더욱 상세하게는 헤테로다인 방식으로 무선 신호를 처리하기 위한 장치 및 방법에 관한 것이다.
종래에는 무선 통신 시스템에서 무선 신호를 수신하기 위한 수신기로 연속시간 신호처리 방식을 사용하는 헤테로다인 방식 또는 호모다인 방식의 수신기를 사용하였다. 우선, 헤테로다인 방식을 사용하는 전형적인 수신기 구조를 첨부된 도면을 참조하여 살펴보기로 한다.
도 1a는 연속시간 신호처리 방식을 사용하는 헤테로다인 수신기의 블록 구성도이다.
무선 신호를 수신하기 위한 안테나(ANT)를 통해 수신된 신호는 수신 대역을 선택하기 위한 대역통과 필터(Band Pass Filter, 이하 "BPF"라 함)(101)로 입력되 어 수신 대역의 신호만을 추출한다. 이와 같이 추출된 신호는 저잡음 증폭기(Low Noise Amplifier, 이하 "LNA"라 함)(102)에서 증폭되어 출력된다. 이와 같이 증폭된 신호는 이미지 신호 제거(image rejection)를 위한 BPF(103)로 입력되어 이미지 신호가 제거된 후 혼합기(104)로 입력된다. 혼합기(104)는 라디오 주파수(Radio Frequency)를 중간 주파수로 변환하기 위한 로컬 오실레이터(도 1a에 도시하지 않음)로부터 출력된 fLO,RF 신호를 이용하여 BPF(103)로부터 입력된 수신 대역의 라디오 주파수를 중간 주파수로 변환한다. 혼합기(104)에서 중간 주파수 대역으로 변환된 신호는 BPF(105)로 입력된다. BPF(105)는 중간 주파수 대역에서 선택된 채널의 신호만을 통과시키는 필터로 채널 선택(Channel Selection) 과정을 수행한다. 채널 선택된 신호는 자동 이득 제어기(Automatic Gain Controller, 이하 "AGC"라 함)(106)에서 결정된 이득만큼 신호가 증폭되어 출력된다.
AGC(106)에서 출력된 신호는 둘로 분기되어 각각 혼합기들(110, 114)로 입력된다. 각각의 혼합기들(110, 114)은 중간주파수를 기저대역 신호로 변환하기 위한 로컬 오실레이터(도 1a에 도시하지 않음)로부터 출력된 fLO,IF 신호를 이용하여 AGC(106)로부터 입력된 신호를 기저대역 신호로 변환한다. 이때, 로컬 오실레이터(도 1a에 도시하지하 않음)로부터 출력된 fLO,IF 신호 중 하나의 신호는 그대로 혼합기(110)로 입력되며, 다른 하나의 신호는 위상 변위기(113)에서
Figure 112012012591128-pat00001
만큼 위상 변환되어 다른 혼합기(114)로 입력된다. 이는 전송되는 신호의 특성에 따라 결정되는 것이므로 여기서는 상세히 설명하지 않기로 한다. 이와 같이 기저대역 신호로 변환된 각 신호들은 대응하는 각각의 저역 통과 필터(Low Pass Filter, 이하 "LPF"라 함)(111, 115)로 입력되어 기저대역 신호를 제외한 신호들이 제거되어 출력된다. 이후, 각각의 LPF(111, 115)에 대응하는 아날로그 디지털 변환기(Analog to Digital Converter, 이하 "ADC"라 함)들(112, 116)에서 아날로그 신호가 디지털 신호로 변환되어 출력된다. 이와 같이 디지털 변환된 신호는 디지털 신호 처리 프로세서(121)로 입력되어 원하는 데이터를 추출하게 된다.
이상에서 설명한 헤테로다인 수신기는 선택도(selectivity)와 같은 성능상의 이유로 주로 사용되었던 구조이지만, 크기와 구조상의 복잡도가 증가하여 집적화에 불리한 구조로 이동통신 단말기와 같이 집적화가 중요시되는 분야에서의 사용은 줄어들고 있는 상황이다.
호모다인 수신기는 성능상의 이유로 사용되지 않다가 이동통신 시장의 확대에 따라 그 집적화 가능성 및 경제성이 부각되고, 결국 그 성능적인 단점을 극복할 수 있는 기술을 개발함에 따라 현재 이동통신 단말기에 집적화된 칩으로 주로 사용되는 수신기 구조이다. 그러면, 호모다인 수신기에 대하여 도 1b를 참조하여 살펴보기로 한다.
도 1b는 연속시간 신호처리 방식을 사용하는 호모다인 수신기의 블록 구성도이다.
무선 신호를 수신하기 위한 안테나(ANT)를 통해 수신된 신호는 수신 대역을 선택하기 위한 BPF(131)로 입력되어 수신 대역의 신호만을 추출한다. 이와 같이 BPF(131)에서 추출된 신호는 LNA(132)로 입력되어 소정의 증폭도만큼 증폭되어 출력된다. LNA(132)에서 증폭된 신호는 둘로 분기되어 서로 다른 혼합기들(133, 139)로 입력된다. 각각의 혼합기들(133, 139)은 라디오 주파수(Radio Frequency)를 기저대역 주파수로 변환하기 위한 로컬 오실레이터(도 1b에 도시하지 않음)로부터 출력된 fLO,RF 신호를 이용하여 LNA(132)로부터 입력된 수신 대역의 라디오 주파수를 기저대역 주파수로 변환한다. 또한, 로컬 오실레이터에서 생성된 신호는 혼합기(133)로 직접 입력되는 신호와 위상 변환기(138)에서
Figure 112012012591128-pat00002
만큼 위상 변환되어 입력되는 신호로 구분된다. 이와 같이 위상 변환된 신호 또는 직접 입력된 신호를 이용하여 혼합기들(133, 139)에서 기저대역 신호로 변환된 신호들은 각 혼합기들(133, 139)에 대응하는 LPF들(134, 140)로 입력된다. 이하에서 각각의 혼합기들(133, 139) 이후의 신호 처리 과정은 두 경로가 모두 동일하므로 이후의 동작은 하나의 경로만을 이용하여 살펴보기로 한다.
혼합기(133)에서 출력된 신호는 LPF(134)로 입력되어 1차 채널 선택이 이루어진다. 이는 일단의 대역에 대한 채널 선택을 의미하는 것이다. 이와 같이 채널 선택된 신호는 AGC(135)에서 소정의 이득 값만큼 이득 보상되어 LPF(136)로 입력된다. 그러면, LPF(136)는 2차 채널 선택이 이루어져 실제로 원하는 채널을 선택한다. 이러한 과정을 통해 채널 선택된 신호는 ADC(137)로 입력되어 디지털 신호로 변환되어 출력된다. 이와 같이 디지털 변환된 신호는 디지털 신호 처리 프로세서(151)로 입력되어 원하는 데이터를 추출하게 된다.
도 1b에서 설명한 것과 유사한 방식의 로우-IF(Low-IF) 수신기 구조가 있다. 로우-IF 수신기 구조는 디시-옵셋(DC-offset) 문제를 완화시킨 호모다인 구조의 일종으로 볼 수 있으며, 여기서는 더 살피지 않기로 한다.
이상에서는 연속시간 신호처리 방식의 수신기에 대하여만 살펴보았다. 그러면, 이하에서 이산시간 신호처리 방식의 수신기에 대하여 살펴보기로 한다.
이산시간 신호처리 방식의 수신기는 비교적 최근 들어 고려되는 구조이다. 이러한 구조가 수신기 구조로 등장한 이유는 우선 1990년대 들어 대두된 SDR(Software Defined Radio) 개념과 관련지어 볼 수 있다. SDR은 가능한 안테나와 가까운 곳에서 A/D(Analog-to-Digital) 변환하고 그 이후에 디지털 신호처리를 적용하려는 시도이다. 그런데, SDR은 서브 샘플링(subsampling) 개념을 사용한다고 하더라도 ADC 입력 대역폭과 ADC 및 디지털 신호처리부의 소모 전력이 구현의 걸림돌이 될 수 있다. 따라서 이러한 문제를 해결하기 위한 방법으로, SCN(Switched Capacitor Network)과 같은 전력소모가 낮고 고속의 동작이 가능한 하드웨어로 구현되는 이산시간 신호처리부에서, 주파수가 높은 입력신호를 샘플링하여 이산시간 신호처리를 수행하여 샘플 속도가 느린 이산시간 신호를 ADC로 출력하는 구조가 고려되었다.
이산시간 신호처리 방식의 수신기 등장은 또한 SoC(System on Chip) 구현 용이성과도 연관된다. 위에서 언급한 것처럼 이산시간 신호처리부는 SCN으로 구현되는데, SCN은 집적화 시에 디지털 신호처리부와 동일한 디지털 딥 서브마이크론(digital deep-submicron) CMOS 공정을 사용하기에 SoC 구현에 유리하며 공정이 발달됨에 따라 별도의 설계 변경 없이 새로운 공정을 적용하는 데에 유리하다.
도 2a는 서브 샘플링 구조를 이용한 이산시간 신호처리 방식의 수신기의 블록 구성도이다.
안테나(ANT)로 입력된 신호는 BPF(201)로 입력된다. BPF(201)는 입력된 신호에서 미리 선택된 주파수 즉, 통신을 위한 밴드의 신호만 추출하여 출력한다. BPF(201)에서 출력된 신호는 LNA(202)에서 저잡음 증폭되어 노이즈 신호를 필터링하기 위한 BPF(203)로 입력된다. BPF(203)는 입력된 신호에서 노이즈를 제거한 후 이산시간 신호처리부(210)로 출력한다. 이산시간 신호처리부(210)는 클럭 발생부(212)와 전압 샘플러(211)를 포함한다. 클럭 발생부(212)는 입력의 최고 주파수보다 상당히 낮은 주파수로 샘플링하기 위한 임의의 클럭 신호를 생성하여 출력한다. 전압 샘플러(211)는 이와 같이 출력된 클럭 신호를 이용하여 입력된 신호를 샘플링하여 출력한다. 이산시간 신호처리부(210)에서 출력된 신호는 다시 ADC(220)로 입력되어 디지털 신호로 변환된 후 출력된다. 이와 같이 변환된 디지털 신호는 디지털 신호처리부(230)로 입력되어 원하는 데이터를 추출할 수 있다.
이상에서 설명한 도 2a의 서브 샘플링 구조를 이용한 이산시간 신호처리 방식의 수신기는 입력신호를 그 최고 주파수보다 많이 낮은 주파수로 샘플링하여 반복되는 스펙트럼(spectrum replica) 중 첫 번째 나이퀴스트(Nyquist) 영역으로 들어온 스펙트럼을 사용하는 서브 샘플링(subsampling) 구조이다. 도 2a의 구조는 "SUBSAMPLING RF RECEIVER ARCHITECTURE(US특허등록번호 제7,110,732호, 2006년 09월 등록)"와 "A 2.4-GHz RF Sampling Receiver Front-End in 0.18-um(IEEE JOURNAL OF SOLID-STATE CIRCUITS, 2005년 6월)"를 비롯한 많은 문헌에 언급되어 있다. 따라서 여기에서 더 상세한 설명은 생략하기로 한다.
도 2a에 도시한 서브 샘플링 구조를 이용한 이산시간 신호처리 방식의 수신기의 구조는, 강력한 필터링 특성을 갖는 채널 선택 필터(channel selection filter) 이후 A/D 변환되는 도 1a 및 도 1b의 수신부와 달리, 샘플링과 A/D 변환 후에 채널 선택 필터가 적용되기에 엘리어싱(aliasing)으로 인하 성능 열화가 문제가 될 수 있으며, 아직 이동통신 단말기에 집적화된 칩으로 적용된 경우는 없다.
도 2b는 전하 샘플링(charge sampling)에 근간한 이산시간 신호처리 방식의 수신기의 블록 구성도이다.
안테나(ANT)로 입력된 신호는 BPF(241)로 입력된다. BPF(241)는 입력된 신호에서 미리 선택된 주파수 즉, 통신을 위한 밴드의 신호만 추출하여 출력한다. BPF(241)에서 출력된 신호는 LNA(242)에서 저잡음 증폭되어 서로 다른 2개의 라인으로 분리된다. LNA(242)에서 분리된 신호들 각각은 TA(Transconductance Amplifier)들(243, 244)에서 소정 처리되어 이산시간 신호처리부(250)로 입력된다. 이산시간 신호처리부(250)는 충전 샘플러들(251, 254)과 연속적인 데시메이터들(252, 255)과 클럭 발생기(256) 및 기저대역 주파수로 변환하기 위한 로컬 오실레이터로부터의 fLO,RF 신호 발생기(도 2b에 도시하지 않음) 및 위상 변환기(253)를 포함한다. 이때, 데시메이터들(252, 255)의 데시메이션 동작은 FIR/IIR 필터 동작을 수반한다. 각각의 TA로부터 입력된 신호는 서로 다른 경로를 거치게 되지만 동일한 동작을 수행하므로 하나의 경로에 대하여 살펴보기로 한다.
전하 샘플러(251)는 샘플링 스위치(도 2b에 도시하지 않음)가 온(on)되는 시간동안 전류를 커패시터에 충전시켜 생성된 전하를 샘플링함으로써 빌트인 안티 엘리어싱(built-in anti-aliasing) 특성을 갖는 구조이다. 도 2b의 구조를 기술하면, 우선 전하 샘플러(251)의 샘플링 스위치가 온(on)되는 시간동안 하나의 RF(Radio Frequency) 전하 샘플(charge sample)이 생성된다. 이와 같이 샘플링된 신호는 데시메이터(252)로 입력되어 안티 엘리어싱(anti-aliasing) 필터링을 수반한 연속적인 데시메이션(successive decimation) 동작으로 A/D 속도를 낮추는 역할과, 부분적인 채널 필터링 기능을 수행한다. 이러한 동작을 통해 필터링된 신호는 각각의 경로에 대응하는 ADC들(261, 262)에 의해 디지털 신호로 변환되고, 이후 디지털 신호처리부(270)에서 원하는 신호를 획득할 수 있게 된다.
이상에서 설명한 도 2b의 경우에도 주된 채널 필터링 이전에 A/D 변환되지만 전하 샘플링 구조의 빌트인 안티 엘리어싱(built-in anti-aliasing) 특성과 데시메이션에 선행하여 수행되는 안티 엘리어싱(anti-aliasing) 필터링으로 도 2a와 달리 엘리어싱(aliasing)으로 인한 성능 열화 문제에서 보다 자유롭게 된다.
도 2b의 구조는 RF 입력신호에 대해 직접 RF 전하 샘플을 샘플링한다는 맥락에서 직접 RF 샘플링 수신기(direct RF sampling receiver)라 불리거나, 이산시간 처리부의 동작에 중점을 두어 이산시간 수신기(discrete-time receiver)로 호칭된다. 또한, 이때 RF 전하 샘플의 샘플 속도가 입력신호 최고 주파수의 2배보다 작다는 의미에서 도 2b의 구조를 서브샘프링(subsampling) 구조라 칭하는 문헌도 있다.
"Charge-Domain Signal Processing of Direct RF Sampling Mixer with Discrete-Time Filters in Bluetooth and GSM Receivers(EURASIP J. Wireless Commun. Netw., 2006년)"과, "DIGITALLY CONTROLLED ANALOG RF FILTERING IN SUBSAMPLING COMMUNICATION RECEIVER ARCHITECTURE(US특허등록번호 제7,079,826호, 2006년 7월 등록)"을 비롯한 많은 문헌에서 도 2b의 구조를 확인할 수 있다. "Texas Instrument 사"에서 실제 이동통신 단말기 수신기에 집적화된 칩으로 상용화하였으며, 도 2b의 구조와 관련한 문헌의 많은 부분이 "Texas Instrument 사"의 구성원이 작성한 것이다.
이때, 도 2b의 구조는 도면에서 볼 수 있듯 ADC 속도가 라디오 주파수와 연관되어 결정되기에 디지털 신호처리부에서 SRC(Sample Rate Conversion)의 부담이 증가할 수 있다.
따라서 본 발명에서는 '중간 주파수단에서 아날로그 이산시간 신호처리를 사용하는 헤테로다인 수신기 구조'를 이용하여 디지털 신호처리부에서의 SRC(Sample Rate Conversion) 구현의 부담을 제거할 수 있는 수신기 장치 및 그 제어 방법을 제공한다.
또한, 본 발명에서는 하나의 하드웨어로 여러 통신 규격을 지원할 수 있으며, 집적화에 용이한 수신기 장치 및 그 방법을 제공한다.
본 발명의 일 실시 예에 따른 수신기는, 무선 통신 시스템의 수신기 장치로, 수신된 무선 신호 중 원하는 대역의 신호를 추출하여 상기 무선 통신 시스템의 규격에 규정된 샘플 레이트의 정수배의 중간 주파수로 변환하는 무선 신호 처리부와, 상기 중간 주파수로 변환된 신호를 미리 결정된 시간 단위로 전하 샘플링하고 안티 엘리어싱 필터링 및 연속적인 데시메이션을 수행하되, 상기 데시메이션에 따른 최종 출력이 상기 규정된 샘플 레이트의 정수배가 되도록 하는 이산시간 신호처리부와, 상기 연속적인 데시메이션된 아날로그 신호를 디지털 신호로 변환하는 아날로그 디지털 변환기를 포함한다.
본 발명의 일 실시 예에 따른 방법은, 무선 통신 시스템의 수신기에서의 신호 수신 방법으로서, 수신된 무선 신호 중 원하는 대역의 신호를 추출하여 상기 무선 통신 시스템의 규격에 규정된 샘플 레이트의 정수배의 중간 주파수로 변환하는 과정과, 상기 중간 주파수로 변환된 신호를 미리 결정된 시간 단위로 전하 샘플링하고 안티 엘리어싱 필터링 및 연속적인 데시메이션을 수행하되, 상기 데시메이션에 따른 최종 출력이 상기 규정된 샘플 레이트의 정수배가 되도록 하는 이산시간 신호처리 과정과, 상기 연속적인 데시메이션 된 아날로그 신호를 디지털 신호로 변환하는 과정을 포함한다.
본 발명에 따른 '중간 주파수단에서 아날로그 이산시간 신호처리를 사용하는 헤테로다인 수신기 장치 및 방법'은 다음과 같은 효과가 있다.
첫째, 헤테로다인(hetero-dyne) 구조를 사용하여 호모다인(homo-dyne) 구조 대비한 성능상의 이점을 얻으면서도 중간 주파수 표면 탄성파(IF SAW - Surface Acoustic Wave) 필터의 역할을 아날로그 이산시간 신호처리부와 디지털 신호처리부에서 수행하도록 함으로써, 헤테로다인 구조의 약점인 집적화(integration) 문제를 해결할 수 있다.
둘째, 본 발명에 따른 구조에서 중간 주파수단에 적용되는 이산시간 신호처리부는 집적화 시에 디지털 신호처리부와 동일한 디지털 딥 서브마이크론(digital deep-submicron) CMOS 공정을 사용하기에 SoC 구현에 유리하며, 공정이 발달됨에 따라 별도의 설계 변경 없이 새로운 공정을 적용하는 데에 유리하다.
셋째, 본 발명에 따른 '중간 주파수단에서 아날로그 이산시간 신호처리를 사용하는 헤테로다인 구조'에서 여러 통신 규격에 대해 각각의 중간 주파수를 각각의 통신 규격에서 규정된 샘플 레이트의 적절한 정수배로 선택함으로써, 이산시간 신호처리 후의 ADC(Analog to Digital Converter) 속도가 각각의 통신 규격에서 규정된 샘플 레이트의 정수배가 되도록 하여 디지털 신호처리부에서의 SRC 구현의 부담을 제거할 수 있다.
이하 첨부된 도면을 참조하여 본 발명을 설명한다. 본 발명을 설명함에 있어 당업자에게 자명한 부분에 대하여는 본 발명의 요지를 흩뜨리지 않도록 생략하기로 한다. 또한, 이하에서 설명되는 각 용어들은 본 발명의 이해를 돕기 위해 사용된 것일 뿐이며, 각 제조 회사 또는 연구 그룹에서는 동일한 용도임에도 불구하고 서로 다른 용어로 사용될 수 있음에 유의해야 한다.
이하, 디지털 신호처리부에서의 SRC(Sample Rate Conversion) 구현의 부담을 제거할 수 있고, 하나의 하드웨어로 여러 통신 규격을 지원할 수 있으며, 집적화에 용이한, 본 발명에 따른 '중간 주파수단에서 아날로그 이산시간 신호처리를 사용하는 헤테로다인 수신기 구조'의 바람직한 실시 예를 첨부된 도면과 함께 상세히 설명한다.
본 발명의 의도를 이해하기 위해서는 도 2b의 구조에 대한 보다 상세한 이해가 요구되기에 우선 이에 대해 기술한다. 도 2b의 구조에서 ADC 동작 속도는 이산시간 신호처리부의 데시메이션 펙터(decimation factor)가 D이고, 전하 샘플러의 동작 속도가 fLO,RF라 할 때 하기 <수학식 1>과 같이 결정된다. 도 2b의 구조에서 전하 샘플러의 동작 속도는 수신부에 입력되는 RF 입력신호의 중심 주파수 부근의 값을 갖는다.
Figure 112008084985905-pat00003
그런데, 통신규격에서 규정된 샘플 레이트와 통신규격이 사용하는 RF 주파수는 직접적인 관계가 없다. 따라서 도 2b의 구조에서 RF 주파수로부터 상기 <수학식 1>을 통해 결정된 fAD의 속도를 샘플 레이트의 속도로 바꾸어 주기 위해서는 복잡한 SRC(Sample Rate Conversion)가 디지털 신호처리부에서 수행되어야 한다. 만약, 우연히 RF 주파수가 샘플 레이트의 정수배가 되는 경우에는 단순히 필터링을 수반한 데시메이션으로 SRC를 구현할 수 있다. 그러나 앞서 언급하였듯 사용되는 RF 주파수는 통신규격에서 규정된 샘플 레이트로부터 결정되는 것이 아니기에 대부분의 경우는 복잡한 SRC가 요구된다.
또한, 통신규격에서 여러 개의 FA(Frequency Allocation)를 사용하는 경우 FA마다 다른 SRC가 요구될 것이며, 더 나아가서 여러 통신규격을 지원하는 경우에는 각 통신규격의 각 FA마다 각각의 복잡한 SRC를 수행하여야 하기에 디지털 신호처리부에서 SRC 구현의 부담이 커진다. 물론, 디지털 신호처리부에서 많은 부담을 지는 것은 'SDR과 관련된 도 2b 구조의 등장 배경'에 부합되는 것이고, 앞으로 미래에는 이동통신 단말 수신부에서 그와 같은 방식을 사용하게 될지라도, 아직까지는 디지털 신호처리부의 SRC 관련한 부담을 줄여주는 것이 필요하다는 것이 본 발명이 제안된 동기이다.
따라서 본 발명에서는 이에 대한 해결 방법으로, 도 3에 도시된 바와 같은 '중간 주파수단에 아날로그 이산시간 신호처리를 사용하는 헤테로다인 수신구조'를 제안한다.
도 3은 본 발명의 바람직한 실시 예에 따라 중간 주파수단에서 아날로그 이산시간 신호처리를 사용하는 헤테로다인 수신기의 블록 구성도이다.
안테나(ANT)로 입력된 신호는 BPF들(311a, 311b)로 입력된다. BPF들(311a, 311b)은 입력된 신호에서 미리 선택된 주파수 즉, 통신을 위한 밴드의 신호만을 추출하여 출력한다. BPF들(311a, 311b)에서 출력된 신호는 LNA들(312a, 312b)에서 저잡음 증폭되어 다음 필터들로 입력된다. LNA들(312a, 312b)에서 출력된 신호들은 각각의 라인에 대응하는 BPF들(313a, 313b)에서 이미지 신호가 제거된 후 스위치(314)로 입력된다. 스위치(314)는 BPF(311a)와 LNA(312a) 및 BPF(313a)를 거치는 제 1 경로와 BPF(311b)와 LNA(312b) 및 BPF(313b)를 거치는 제 2 경로 중 하나의 경로를 혼합기(315)로 입력되도록 스위칭한다.
그러면, 혼합기(315)는 라디오 주파수(RF) 신호를 중간 주파수로 변환하기 위해 오실레이터(도 3에 도시하지 않음)로부터 출력된 fLO,RF 신호를 이용하여 중간 주파수로 변환한다. 이와 같이 중간 주파수로 변환된 신호는 둘로 분기되어 각각 TA(Transconductance Amplifier)들(316a, 316b)로 입력된다. 분기된 신호들은 TA들(316a, 316b)에서 소정 처리되어 이산시간 신호처리부(320)로 입력된다. 이산시간 신호처리부(320)는 도 2b에서 살펴본 바와 동일한 구성을 가진다. 즉, 충전 샘플러들(321, 325)과 데시메이터들(322, 326)과 클럭 발생기(324) 및 중간 주파수를 기저대역 신호로 변환하기 위한 로컬 오실레이터(도 3에 도시하지 않음)로부터의 fLO,IF 신호를 위상 변환하는 위상 변환기(323)를 포함한다. 각각의 TA들(316a, 316b)로부터 입력된 신호는 서로 다른 경로(예 : 동위상 채널 또는 직교 위상 채널을 처리하기 위한 경로)를 거치게 되지만 동일한 동작을 수행하므로 하나의 경로에 대하여 살펴보기로 한다.
전하 샘플러(321)는 샘플링 스위치(도 3에 도시하지 않음)가 온(on)되는 시간동안 전류를 커패시터에 충전시켜 생성된 전하를 샘플링함으로써 빌트인 안티 엘리어싱(built-in anti-aliasing) 특성을 갖는 구조이다. 전하 샘플러(321)의 샘플링 스위치가 온(on)되는 시간동안 하나의 IF 전하 샘플(charge sample)이 생성된다. 이와 같이 샘플링된 신호는 데시메이터(322)로 입력되어 안티 엘리어싱(anti-aliasing) 필터링을 수반한 연속적인 데시메이션(successive decimation) 동작으로 A/D 속도를 낮추는 역할과, 부분적인 채널 필터링 기능을 수행한다. 이러한 동작을 통해 필터링된 신호는 각각의 경로에 대응하는 ADC들(331, 332)에 의해 디지털 신호로 변환된다. 이후, 디지털 신호처리부(340)에서 원하는 신호를 획득할 수 있게 된다.
이때, 본 발명에 따른 구조에서 중간 주파수를 통신규격에서 규정된 샘플 레이트의 적절한 정수배로 선택하고, 이산시간 신호처리부의 데시메이션 펙터 D에 대해 하기 <수학식 2>를 통해 결정되는 ADC 동작 속도가 다시 규정된 샘플 레이트의 정수배가 되도록 한다. 이로써 디지털 신호처리부(340)에서의 SRC 구현에 대한 부담을 제거할 수 있도록 하였다.
Figure 112008084985905-pat00004
또한, 본 발명에 따른 구조는 헤테로다인(hetero-dyne) 구조를 사용하기에 호모다인(homo-dyne) 구조 대비한 성능상의 이점을 얻을 수 있으며, 중간 주파수단에서 적용한 이산시간 신호처리부(320)가 디지털 신호처리부(340)와 함께 중간 주파수 표면 탄성파(IF SAW - Surface Acoustic Wave) 필터의 역할을 수행함으로써 도 1b와 같은 헤테로다인 구조의 약점인 집적화(integration) 문제를 해결하도록 하였다.
도 4는 서로 다른 2가지 통신 표준 규격에 따른 채널 대역폭과 본 발명에 따른 D 펙터의 값을 도시한 도면이다.
도 4는 통신규격에서 규정된 샘플 레이트가 각각 3.84 MHz의 정수배(통신규격 1) 및 11.2 MHz의 정수배(통신규격 2)인 두 가지 통신규격에서, 각 통신규격은 40 MHz, 38 MHz, …, 1.5 MHz, 1.25 MHz의 대역폭을 지원해야 하는 경우에, 본 발명에 따른 도 3의 구조가 적용된 일 실시 예를 나타낸 것이다. 여기서, 최소 샘플 레이트는 도 5에 표시된 것과 같이 3번째 엘리어싱(aliasing) 성분까지를 기준으로 엘리어싱(aliasing) 성분에 30dB 이상의 필터링을 보장하는 샘플 레이트를 의미한다. 최소 샘플 레이트보다 더 빠른 샘플 레이트를 사용하는 것은 안티 엘리어싱(anti-aliasing) 특성을 강화하는 것이며, 각각의 대역폭에 대해 각각 다른 샘플 레이트를 사용할지 아니면 그 중 최고 속도의 샘플 레이트를 사용할지 결정하는 것은 통신규격 및 이산시간 신호처리부 앞단의 필터링 특성으로부터 결정되어야 한다.
도 4의 여러 가지 경우 중, 통신규격 1에서 대역폭이 24, 20, 15, 14 MHz인 경우를 예로 들어, 이산시간 신호처리부(320)만의 필터 특성을 확인하면 도 6과 같은 형태이다. 즉, 도 6은 이산시간 신호처리부의 필터 특성에 따른 신호의 이득과 주파수간 상관 그래프이다.
이러한 특성을 갖는 이산시간 신호처리부의 필터구조 및 설계방법은 본 발명에서 이용하는 것일 뿐, 본 발명에서 제안한 것은 아니기에 이에 대한 상세한 설명 은 생략한다.
도 1a 및 도 1b는 연속시간 신호처리를 사용하는 전형적인 수신기 구조의 일실시예 구성도,
도 2a 및 도 2b는 종래의 이산시간 신호처리를 사용하는 수신기 구조의 일실시예 구성도,
도 3은 본 발명에 따른 다중 통신 규격을 지원하는 수신기 구조의 일실시예 구성도,
도 4는 본 발명에 따른 다중 통신 규격을 지원하는 수신기 구조의 중간주파수 선정의 일실시예 예시도,
도 5는 도 4에서의 최소 샘플링 레이트의 의미를 나타내는 도면,
도 6은 도 4의 여러 가지 경우 중 몇 가지를 예로 들어 도 3의 구조가 갖는 필터링 특성을 나타낸 도면이다.
* 도면의 주요 부분에 대한 부호 설명
311: 주파수 밴드의 선택(band selection)을 위한 대역 통과 필터
312: 저잡음 증폭을 위한 저잡음 증폭기(LNA - low noise amplifier)
313: 영상신호의 제거(image rejection)를 위한 대역 통과 필터
315: 중간 주파수로의 변환을 위한 혼합기(RF -> IF)
316: 전압을 전류로 변환하기 위한 트랜스컨덕턴스 증폭기
(TA - transconductance amplifier)
320: 전하 샘플러를 포함한 아날로그 이산시간 신호처리부
331, 332: ADC(Analog to Digital Converter)
340: 디지털 신호처리부

Claims (8)

  1. 무선 통신 시스템의 수신기 장치에 있어서,
    수신된 무선 신호 중 원하는 대역의 신호를 추출하여 상기 무선 통신 시스템의 규격에 규정된 샘플 레이트의 정수배의 중간 주파수로 변환하는 무선 신호 처리부와,
    상기 중간 주파수로 변환된 신호를 미리 결정된 시간 단위로 전하 샘플링하고 안티 엘리어싱 필터링 및 연속적인 데시메이션을 수행하되, 상기 데시메이션에 따른 최종 출력이 상기 규정된 샘플 레이트의 정수배가 되도록 하는 이산시간 신호처리부와,
    상기 연속적인 데시메이션된 아날로그 신호를 디지털 신호로 변환하는 아날로그 디지털 변환기
    를 포함하는 아날로그 이산시간 신호를 사용하는 헤테로다인 수신기 장치.
  2. 제 1 항에 있어서,
    상기 이산시간 신호처리부는,
    미리 결정된 시간 단위로 상기 중간 주파수 신호의 전하를 충전(charge)하여 샘플링하는 전하 샘플러와,
    상기 샘플링된 신호를 안티 엘리어싱 필터링 및 연속적인 데시메이션을 수행하는 필터
    를 포함하는 아날로그 이산시간 신호를 사용하는 헤테로다인 수신기 장치.
  3. 제 2 항에 있어서,
    상기 이산시간 신호처리부는,
    미리 결정된 클럭을 생성하기 위한 클럭 생성부와,
    상기 중간 주파수 신호를 기저대역 신호로 변환하기 위한 주파수를 생성하는 로컬오실레이터와,
    상기 로컬오실레이터의 출력을
    Figure 112012012591128-pat00005
    만큼 위상 변환하는 위상 변환기
    를 더 포함하는 아날로그 이산시간 신호를 사용하는 헤테로다인 수신기 장치.
  4. 제 2 항 또는 제 3 항에 있어서,
    동위상 채널과 직교 위상 채널을 처리하기 위해 상기 전하 샘플러와 상기 필터는 각 채널에 대응하여 구성되는, 아날로그 이산시간 신호를 사용하는 헤테로다인 수신기 장치.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 디지털 변환된 신호를 처리하여 원하는 데이터를 추출하는 디지털 신호처리부를 더 포함하되,
    상기 이산시간 신호처리부가 상기 디지털 신호처리부와 함께 중간 주파수 표면 탄성파(IF SAW) 필터의 역할을 수행하는, 아날로그 이산시간 신호를 사용하는 헤테로다인 수신기 장치.
  6. 무선 통신 시스템의 수신기에서의 신호 수신 방법에 있어서,
    수신된 무선 신호 중 원하는 대역의 신호를 추출하여 상기 무선 통신 시스템의 규격에 규정된 샘플 레이트의 정수배의 중간 주파수로 변환하는 과정과,
    상기 중간 주파수로 변환된 신호를 미리 결정된 시간 단위로 전하 샘플링하고 안티 엘리어싱 필터링 및 연속적인 데시메이션을 수행하되, 상기 데시메이션에 따른 최종 출력이 상기 규정된 샘플 레이트의 정수배가 되도록 하는 이산시간 신호처리 과정과,
    상기 연속적인 데시메이션 된 아날로그 신호를 디지털 신호로 변환하는 과정
    을 포함하는 아날로그 이산시간 신호를 사용하는 헤테로다인 수신기에서의 신호 수신 방법.
  7. 제 6 항에 있어서,
    상기 전하 샘플링은,
    미리 결정된 시간 단위로 상기 중간 주파수 신호의 전하를 충전(charge)하여 샘플링하는, 아날로그 이산시간 신호를 사용하는 헤테로다인 수신기에서의 신호 수신 방법.
  8. 제 6 항 또는 제 7 항에 있어서,
    상기 디지털 변환된 신호를 처리하여 원하는 데이터를 추출하는 디지털 신호처리 과정을 더 포함하되,
    상기 이산시간 신호처리 과정이 상기 디지털 신호처리 과정과 함께 중간 주파수 표면 탄성파(IF SAW) 필터의 역할을 수행하는, 아날로그 이산시간 신호를 사용하는 헤테로다인 수신기에서의 신호 수신 방법.
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