KR101131216B1

KR101131216B1 - Manufacturing method for thin film of poly-crystalline silicon

Info

Publication number: KR101131216B1
Application number: KR20100042092A
Authority: KR
Inventors: 이원태; 조한식; 김상규
Original assignee: 노코드 주식회사
Priority date: 2010-05-04
Filing date: 2010-05-04
Publication date: 2012-03-28
Also published as: KR20110122533A

Abstract

본 발명에 따른 다결정 실리콘 박막의 제조방법은, 절연 기판상에 금속층을 형성시키는 금속층 형성단계; 상기 금속층 형성단계에서 형성된 상기 금속층을 열처리하여 금속 산화막을 형성하는 제1열처리 단계; 상기 산화막 위에 비정질 실리콘층을 적층하여 제1실리콘층을 형성하는 제1실리콘층 형성 단계; 상기 산화막과 상기 제1실리콘층을 열처리하여 금속 실리 산화 촉매막을 형성하는 제2열처리 단계; 상기 촉매막 위에 비정질 실리콘을 적층하여 제2실리콘층을 형성하는 제2실리콘층 형성 단계; 상기 제2실리콘층 위에 적층하여 상기 제1실리콘층의 열처리시 결정화에 참여하지 않는 여분의 금속입자를 흡수하는 잉여 금속 흡수층을 형성하는 잉여 금속 흡수층 형성 단계; 상기 제2실리콘층을 열처리하여 상기 제2실리콘층에서 결정질 실리콘이 생성되도록 하는 예비 결정화 단계; 및 상기 예비 결정화 단계 후에 상기 잉여 금속 흡수층을 제거하는 잉여 금속 흡수층 제거 단계; 를 포함하는 것을 특징으로 한다.Method for producing a polycrystalline silicon thin film according to the present invention, a metal layer forming step of forming a metal layer on an insulating substrate; A first heat treatment step of forming a metal oxide film by heat-treating the metal layer formed in the metal layer forming step; Forming a first silicon layer by laminating an amorphous silicon layer on the oxide film; A second heat treatment step of forming a metal silicide oxidation catalyst film by heat-treating the oxide film and the first silicon layer; Forming a second silicon layer by laminating amorphous silicon on the catalyst film; Forming a surplus metal absorbing layer stacked on the second silicon layer to form a surplus metal absorbing layer that absorbs excess metal particles that do not participate in crystallization during heat treatment of the first silicon layer; A preliminary crystallization step of thermally treating the second silicon layer to produce crystalline silicon in the second silicon layer; And removing the excess metal absorbing layer to remove the excess metal absorbing layer after the preliminary crystallization step. Characterized in that it comprises a.

Description

Manufacturing method for thin film of poly-crystalline silicon}

본 발명은 태양전지 등에 사용되는 다결정 실리콘 박막을 제조하는 방법에 관한 것으로서, 더 구체적으로는 비정질 실리콘의 박막을 금속유도결정화법에 의해 효과적으로 다결정 실리콘 박막을 제조하는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a polycrystalline silicon thin film for use in a solar cell, and more particularly, to a method for effectively producing a polycrystalline silicon thin film of an amorphous silicon thin film by metal induction crystallization.

일반적으로, 다결정 실리콘(poly-Si)의 제조에서 일어나는 대부분의 문제점은 고온에서 취약한 유리 기판의 사용으로 인해 공정 온도를 비정질 실리콘(a-Si) 박막이 결정화되는 온도로 충분히 올릴 수 없는 것이다. In general, most problems arising in the production of poly-silicon (poly-Si) are due to the use of glass substrates that are vulnerable at high temperatures, and the process temperature cannot be raised sufficiently to the temperature at which the amorphous silicon (a-Si) thin film is crystallized.

다결정 실리콘(poly-Si)의 제조에서 고온의 열처리가 필요한 공정은 비정질 실리콘(a-Si) 박막을 결정질 실리콘 박막으로 바꾸는 결정화 열처리(Crystallization)와 도핑(Doping) 후 전기적으로 활성화시키는 활성화 열처리(Dopant Activation) 등이다.The process requiring high temperature heat treatment in the production of poly-Si is a crystallization heat treatment (Crystallization) that converts the amorphous silicon (a-Si) thin film to a crystalline silicon thin film and an activation heat treatment (Dopant) that is electrically activated after doping Activation).

현재, 유리 기판이 허용하는 저온의 온도에서, 빠른 시간 내에 다결정 실리콘 박막을 형성하는 다양한 공정(LTPS:Low Temperature poly-Si)이 제안되고 있다. 다결정 실리콘 박막을 형성하는 대표적인 방법은 고상결정화법(SPC, Solid Phase Crystallization), 엑시머 레이저 순간 조사법(ELA, Excimer Laser Annealing), 금속유도 결정화법(MIC, Metal Induced Crystallization) 등이다.At present, a variety of processes (LTPS: Low Temperature poly-Si) have been proposed for forming a polycrystalline silicon thin film in a short time at a low temperature that the glass substrate allows. Representative methods for forming a polycrystalline silicon thin film include solid phase crystallization (SPC), excimer laser annealing (ELA), and metal induced crystallization (MIC).

SPC(Solid Phase Crystallization)는, 비정질 실리콘(a-Si)으로부터 다결정 실리콘(poly-Si) 박막을 얻는 가장 직접적이고도 오래 사용된 방법이다. SPC는 비정질 실리콘 박막을 600℃ 이상의 온도에서 수십 시간 동안 열처리하여 결정립의 크기가 수 마이크로 내외인 다결정 실리콘 박막을 얻는 방법이다. 이 방법으로 얻어진 다결정 실리콘 박막은 결정립 내의 결함밀도가 높고, 열처리 온도가 높기 때문에 유리 기판을 사용하기 어려우며, 장시간의 열처리로 인해 공정시간이 긴 단점이 있다.Solid Phase Crystallization (SPC) is the most direct and long used method of obtaining polycrystalline silicon (poly-Si) thin films from amorphous silicon (a-Si). SPC is a method of obtaining a polycrystalline silicon thin film having a grain size of about several micro by heat-treating the amorphous silicon thin film at a temperature of 600 ℃ or more for several tens of hours. The polycrystalline silicon thin film obtained by this method has a disadvantage in that it is difficult to use a glass substrate because of high defect density in crystal grains and a high heat treatment temperature, and a long process time due to long heat treatment.

ELA(Excimer Laser Annealing)는 비정질 실리콘 박막에 나노초(nano-second) 동안 엑시머 레이저를 순간 조사하여, 유리 기판의 손상 없이 비정질 실리콘 박막을 용융 및 재결정시키는 방법이다.Excimer Laser Annealing (ELA) is a method of instantaneously irradiating an excimer laser to a amorphous silicon thin film for nanoseconds to melt and recrystallize the amorphous silicon thin film without damaging the glass substrate.

그러나, ELA는 양산 공정에서 상당한 문제점이 있는 것으로 알려져 있다. ELA는 레이저 조사량에 따른 다결정 실리콘(poly-Si) 박막의 그레인 구조가 매우 불균일하다. ELA는 공정 범위가 좁아 균일한 결정질 실리콘 박막의 제조가 어려운 문제점이 있다. 또한, 다결정 실리콘 박막의 표면이 거칠어 소자의 특성에 나쁜 영향을 주게 된다. 이러한 문제점은 박막트랜지스터(Thin Film Transistor, TFT)의 균일도가 중요한 유기발광다이오드(Organic Light Emitting Diode, OLED)의 응용에 있어서는 더욱 심각한 것이다.However, ELA is known to have significant problems in mass production processes. ELA has a very non-uniform grain structure of polycrystalline silicon (poly-Si) thin film according to the laser irradiation amount. ELA has a problem that it is difficult to manufacture a uniform crystalline silicon thin film because of the narrow process range. In addition, the surface of the polycrystalline silicon thin film is rough, which adversely affects the characteristics of the device. This problem is more serious in the application of organic light emitting diodes (OLEDs) in which the uniformity of thin film transistors (TFTs) is important.

이러한 문제점을 극복하기 위해 제시된 방법이 금속유도결정화법(MIC, Metal Induced Crystallization)이다. MIC는 비정질 실리콘에 금속 촉매를 스퍼터링이나 스핀 코팅의 방법으로 도포한 후에 낮은 온도에서 열처리하여 실리콘의 결정화를 유도하는 방법이다. 금속 촉매로 니켈(Ni), 구리(Cu), 알루미늄(Al), 팔라듐(Pd) 등의 다양한 금속이 사용 가능하다. 일반적으로 MIC에는 반응 제어가 쉽고 큰 그레인이 얻어지는 니켈(Ni)이 금속 촉매로 사용되고 있다. MIC는 450℃ 미만의 낮은 온도에서 결정화가 가능하나 실제 양산공정에 적용하기에는 상당한 문제점이 있다. 이 문제점은 TFT내 활성화 영역에 확산되는 상당한 양의 금속은 전형적인 금속 오염을 일으켜 TFT 특성 중 하나인 누설전류 증가시키게 된다.To overcome this problem, the proposed method is Metal Induced Crystallization (MIC). MIC is a method of inducing crystallization of silicon by applying a metal catalyst to amorphous silicon by sputtering or spin coating, followed by heat treatment at low temperature. As the metal catalyst, various metals such as nickel (Ni), copper (Cu), aluminum (Al), and palladium (Pd) may be used. In general, nickel (Ni) is used as a metal catalyst in MIC, in which reaction control is easy and large grains are obtained. MIC can be crystallized at a lower temperature of less than 450 ° C., but there are significant problems in the actual production process. This problem is that a significant amount of metal diffused in the active region in the TFT causes typical metal contamination, increasing leakage current, one of the TFT characteristics.

저온 다결정 실리콘(Low Temperature Poly-Si, LTPS)의 개발은 액정디스플레이장치에 적용할 목적으로 수행되었으나, 최근 능동형 유기발광다이오드(AMOLED : Active Matrix Organic Light Emitting Diode)와 박막형 다결정 실리콘 태양전지의 등장과 더불어 개발의 필요성이 더 높아지고 있다.The development of Low Temperature Poly-Si (LTPS) has been carried out for the purpose of application to liquid crystal display devices. In addition, the need for development is increasing.

저렴하고 높은 생산성을 갖는 다결정 실리콘(poly-Si)의 제조방법은, 향후 시장에서 능동형 유기발광다이오드(AMOLED)가 많은 디스플레이 제품군에서 비정질 실리콘 박막트랜지스터 액정표시장치(a-Si TFT LCD)와 경쟁할 것이라는 점에서 중요하다. 다결정 실리콘의 제조방법은, 능동형 유기발광다이오드(AMOLED)가 태양전지(solar Cell)에서 결정질 웨이퍼(Wafer) 형태와 경쟁할 것이라는 점에서도 중요하다. 따라서, 제품의 생산 원가 및 시장 경쟁력은, 생산 기술이 안정화 단계에 접어든 비정질 실리콘 박막트랜지스터 액정표시장치(a-Si TFT LCD) 및 결정질 웨이퍼 형태의 태양전지와 비교하여 얼마나 싼 가격에 안정적으로 다결정 실리콘을 제조할 수 있느냐에 달려있다.Inexpensive, high-productivity poly-Si fabrication methods will compete with amorphous silicon thin-film transistor liquid crystal displays (a-Si TFT LCDs) in the display family with many active organic light emitting diodes (AMOLEDs) in the market. It is important in that it is. The method of manufacturing polycrystalline silicon is also important in that active organic light emitting diodes (AMOLEDs) will compete with crystalline wafer forms in solar cells. Therefore, the production cost and market competitiveness of the product can be stably polycrystalline at a low price compared to an amorphous silicon thin film transistor liquid crystal display (a-Si TFT LCD) and a crystalline wafer type solar cell in which the production technology has reached a stabilization stage. It depends on whether you can make silicon.

도 1에는 금속유도결정화법에 의해 비정질 실리콘으로부터 다결정 실리콘 박막을 얻는 제조공정이 도식적으로 도시되어 있다. 도 1을 참조하면 종래의 공정에서는 유리와 같은 기판(1)에 실리콘 산화물(SiO₂)로 이루어진 완충층(2)을 형성하고 그 완충층(2)에 비정질 실리콘층(3)을 플라즈마 화학증착법(PECVD, Plasma Enhanced Chemical Vapor Deposition)으로 형성한 다음, 비정질 실리콘층(3)에 니켈(Ni)과 같은 금속을 스퍼터링(sputtering)하여 도포한 후에 약 700℃ 정도로 RTA(Rapid Thermal Annealing) 방식으로 열처리하여 비정질 실리콘층(3)으로부터 결정질 실리콘(4)이 형성되도록 한다. 그런데, 종래의 방식에 의하면 비정질 실리콘층(3)의 상부에 도포되는 금속의 양을 정밀하게 제어하기 어렵기 때문에 과잉으로 도포된 금속을 제거하여 주어야 하는 등의 불편한 문제점이 있다. 이러한 공정은 제조비용을 상승시킬 뿐 아니라 결정화된 실리콘의 품질에 나쁜 영향을 미친다.1 schematically shows a manufacturing process for obtaining a polycrystalline silicon thin film from amorphous silicon by a metal induction crystallization method. Referring to FIG. 1, in the conventional process, a buffer layer 2 made of silicon oxide (SiO ₂ ) is formed on a substrate 1 such as glass, and an amorphous silicon layer 3 is formed on the buffer layer 2 by plasma chemical vapor deposition (PECVD). After forming by Plasma Enhanced Chemical Vapor Deposition, sputtering and coating a metal such as nickel (Ni) on the amorphous silicon layer (3) and then heat-treated by RTA (Rapid Thermal Annealing) at about 700 ℃ The crystalline silicon 4 is formed from the silicon layer 3. However, according to the conventional method, since it is difficult to precisely control the amount of the metal applied to the upper portion of the amorphous silicon layer 3, there is an inconvenience that it is necessary to remove the excessively applied metal. This process not only increases manufacturing costs but also adversely affects the quality of the crystallized silicon.

본 발명의 목적은 상기와 같은 문제점을 해소하기 위해 안출된 것으로서, 금속유도결정화법을 사용하여 다결정 실리콘 박막을 제조하는 방법에 있어서, 낮은 온도에서 결정화가 가능하게 함으로써 효율적인 다결정 실리콘 박막의 제조방법을 제공함에 있다.An object of the present invention is to solve the above problems, in the method of producing a polycrystalline silicon thin film using the metal induction crystallization method, by making it possible to crystallize at a low temperature to provide an efficient method for producing a polycrystalline silicon thin film. In providing.

상기의 목적을 달성하기 위해 본 발명에 따른 다결정 실리콘 박막의 제조방법은, 절연 기판상에 금속층을 형성시키는 금속층 형성단계;In order to achieve the above object, a method of manufacturing a polycrystalline silicon thin film according to the present invention includes: forming a metal layer on an insulating substrate;

상기 금속층 형성단계에서 형성된 상기 금속층을 열처리하여 금속 산화막을 형성하는 제1열처리 단계;A first heat treatment step of forming a metal oxide film by heat-treating the metal layer formed in the metal layer forming step;

상기 산화막 위에 비정질 실리콘층을 적층하여 제1실리콘층을 형성하는 제1실리콘층 형성 단계;Forming a first silicon layer by laminating an amorphous silicon layer on the oxide film;

상기 산화막과 상기 제1실리콘층을 열처리하여 금속 실리 산화 촉매막을 형성하는 제2열처리 단계;A second heat treatment step of forming a metal silicide oxidation catalyst film by heat-treating the oxide film and the first silicon layer;

상기 촉매막 위에 비정질 실리콘을 적층하여 제2실리콘층을 형성하는 제2실리콘층 형성 단계;Forming a second silicon layer by laminating amorphous silicon on the catalyst film;

상기 제2실리콘층 위에 적층하여 상기 제2실리콘층의 열처리시 상기 제2실리콘층으로부터 발생되는 잉여 금속입자를 흡수하고 외부로부터 상기 제2실리콘층으로 불순물이 유입되는 것을 차단하는 잉여 금속 흡수층을 형성하는 잉여 금속 흡수층 형성 단계;Stacking on the second silicon layer to form a surplus metal absorbing layer that absorbs excess metal particles generated from the second silicon layer during heat treatment of the second silicon layer and blocks impurities from flowing into the second silicon layer from the outside. Forming a surplus metal absorbing layer;

상기 제2실리콘층을 열처리하여 상기 제2실리콘층에서 결정질 실리콘이 생성되도록 하는 예비 결정화 단계; 및A preliminary crystallization step of thermally treating the second silicon layer to produce crystalline silicon in the second silicon layer; And

상기 예비 결정화 단계 후에 상기 잉여 금속 흡수층을 제거하는 잉여 금속 흡수층 제거 단계; 를 포함하는 점에 특징이 있다.Removing the excess metal absorbing layer to remove the excess metal absorbing layer after the preliminary crystallization step; There is a feature in that it includes.

상기 잉여 금속 흡수층 제거 단계 후에 결정화된 상기 제2실리콘층 위에 비정질 실리콘층을 적층하여 제3실리콘층을 형성하는 제3실리콘층 형성 단계;Forming a third silicon layer by laminating an amorphous silicon layer on the crystallized second silicon layer after removing the excess metal absorbing layer;

상기 제3실리콘층 위에 적층하여 제3실리콘층의 열처리시 외부로부터 상기 제3실리콘층으로 불순물이 유입되는 것을 차단하는 차단층을 형성하는 차단층 형성 단계;Forming a blocking layer stacked on the third silicon layer to form a blocking layer which blocks impurities from flowing into the third silicon layer from the outside during the heat treatment of the third silicon layer;

상기 차단층 형성 단계 후에 상기 제3실리콘층을 열처리하여 결정질 실리콘이 생성되도록 하는 최종 결정화 단계; 및A final crystallization step of thermally treating the third silicon layer after the blocking layer forming step to produce crystalline silicon; And

상기 최종 결정화 단계 후에 상기 차단층을 제거하는 차단층 제거 단계;를 포함하는 것이 바람직하다.And a barrier layer removing step of removing the barrier layer after the final crystallization step.

상기 금속층의 두께는 5Å 내지 1500Å이며, 상기 산화막의 두께는 1Å 내지 300Å이며, 상기 제1실리콘층의 두께는 5Å 내지 1500Å이며, 상기 금속층의 두께와 상기 제1실리콘층의 두께의 비는 1:0.2 내지 1:6이며, 상기 제2실리콘층의 두께는 5Å 내지 20000Å이며, 상기 잉여 금속 흡수층 및 상기 차단층의 두께는 5Å 내지 20000Å이고, 상기 제3실리콘층의 두께는 5Å 내지 20000Å 인 것이 바람직하다.The thickness of the metal layer is 5 kPa to 1500 kPa, the thickness of the oxide film is 1 kPa to 300 kPa, the thickness of the first silicon layer is 5 kPa to 1500 kPa, and the ratio of the thickness of the metal layer and the thickness of the first silicon layer is 1: 0.2 to 1: 6, the thickness of the second silicon layer is 5 kPa to 20000 kPa, the thickness of the excess metal absorbing layer and the blocking layer is 5 kPa to 20000 kPa, and the thickness of the third silicon layer is 5 kPa to 20000 kPa. Do.

상기 잉여 금속 흡수층 또는 상기 차단층은 실리콘의 질화물, 실리콘의 산화물, 플루오르 화합물 중 어느 하나로 이루어진 것이 바람직하다.The excess metal absorbing layer or the blocking layer is preferably made of any one of a nitride of silicon, an oxide of silicon, a fluorine compound.

상기 제1열처리 단계에서의 열처리 온도는 50℃ 내지 1000℃이고, 상기 제2열처리 단계에서의 열처리 온도는 50℃ 내지 1000℃인 것이 바람직하다.The heat treatment temperature in the first heat treatment step is 50 ℃ to 1000 ℃, the heat treatment temperature in the second heat treatment step is preferably 50 ℃ to 1000 ℃.

상기 금속층 형성단계 후에 상기 금속층의 일부분을 사진 식각 방법으로 제거하는 패터닝 단계 후에 제1실리콘층 형성단계를 실시할 수 있다.After the metal layer forming step, the first silicon layer forming step may be performed after the patterning step of removing a portion of the metal layer by a photolithography method.

상기 제2실리콘층 형성 단계 또는 상기 제3실리콘층 형성 단계에서 적층되는 비정질 실리콘은 비정질 실리콘게르마늄(SiGe)이나 비정질 실리콘탄화물(SiC)로 치환될 수 있다.The amorphous silicon stacked in the second silicon layer forming step or the third silicon layer forming step may be substituted with amorphous silicon germanium (SiGe) or amorphous silicon carbide (SiC).

본 발명에 따른 다결정 실리콘 박막의 제조방법은, 종래의 금속유도 결정화법에 비하여 저온에서 향상된 결정화가 가능하여 평판 디스플레이 소자 및 태양 전지에 적용이 가능한 다결정 실리콘 박막을 제공하는 효과가 있다.The method of manufacturing a polycrystalline silicon thin film according to the present invention has an effect of providing a polycrystalline silicon thin film that can be applied to a flat panel display device and a solar cell by enabling improved crystallization at a lower temperature than a conventional metal induced crystallization method.

도 1은 금속유도결정화법에 의한 종래의 다결정 실리콘 박막의 제조방법을 설명하기 위한 도면이다.
도 2는 발명의 바람직한 실시 예에 따른 제조공정을 보여주는 도면이다.
도 3은 도 2에 도시된 제1열처리 단계 후의 단면을 보여주는 도면이다.
도 4는 도 2에 도시된 제1실리콘층 형성 단계 후의 단면을 보여주는 도면이다.
도 5는 도 2에 도시된 제2열처리 단계 후의 단면을 보여주는 도면이다.
도 6은 도 2에 도시된 잉여 금속 흡수층 형성 단계 후의 단면을 보여주는 도면이다.
도 7은 도 2에 도시된 예비 결정화 단계 후의 단면을 보여주는 도면이다.
도 8은 도 2에 도시된 잉여 금속 흡수층 제거 단계 후의 단면을 보여주는 도면이다.
도 9는 도 2에 도시된 차단층 형성 단계 후의 단면을 보여주는 도면이다.
도 10은 도 2에 도시된 최종 결정화 단계 후의 단면을 보여주는 도면이다.
도 11은도 2에 도시된 차단층 제거 단계 후의 단면을 보여주는 도면이다.
도 12는 비정질 실리콘의 표면을 광학 현미경으로 본 사진이다.
도 13은 도 12에 도시된 비정질 실리콘의 파수를 분석한 그래프이다.
도 14는 결정질 실리콘 웨이퍼의 표면을 광학 현미경으로 본 사진이다.
도 15는 도 14에 도시된 실리콘 웨이퍼의 파수를 분석한 그래프이다.
도 16은 종래의 금속유도결정화법에 의해 제조된 다결정 실리콘 박막의 표면을 광학 현미경으로 본 사진이다.
도 17은 도 16에 도시된 다결정 실리콘 박막의 파수를 분석한 그래프이다.
도 18은 본 발명에 의해 제조된 다결정 실리콘 박막의 표면을 광학 현미경으로 본 사진이다.
도 19는 도 18에 도시된 다결정 실리콘 박막의 파수를 분석한 그래프이다.1 is a view for explaining a conventional method for producing a polycrystalline silicon thin film by a metal induction crystallization method.
2 is a view showing a manufacturing process according to a preferred embodiment of the present invention.
3 is a view showing a cross section after the first heat treatment step shown in FIG.
FIG. 4 is a cross-sectional view after the first silicon layer forming step illustrated in FIG. 2.
5 is a view showing a cross section after the second heat treatment step shown in FIG.
FIG. 6 is a view showing a cross section after the excess metal absorbing layer forming step illustrated in FIG. 2.
7 is a view showing a cross section after the preliminary crystallization step shown in FIG. 2.
8 is a view showing a cross section after the step of removing the excess metal absorbing layer shown in FIG.
9 is a view showing a cross section after the blocking layer forming step shown in FIG.
FIG. 10 shows a cross section after the final crystallization step shown in FIG. 2.
FIG. 11 is a cross-sectional view after the barrier layer removing step illustrated in FIG. 2.
12 is a photograph of the surface of amorphous silicon as viewed under an optical microscope.
FIG. 13 is a graph analyzing the wave number of the amorphous silicon illustrated in FIG. 12.
14 is a photograph of the surface of a crystalline silicon wafer viewed with an optical microscope.
FIG. 15 is a graph analyzing the wave number of the silicon wafer illustrated in FIG. 14.
16 is a photograph of a surface of a polycrystalline silicon thin film manufactured by a conventional metal induction crystallization method viewed with an optical microscope.
FIG. 17 is a graph analyzing the wave number of the polycrystalline silicon thin film illustrated in FIG. 16.
18 is a photograph of the surface of the polycrystalline silicon thin film prepared according to the present invention under an optical microscope.
19 is a graph analyzing the wave number of the polycrystalline silicon thin film shown in FIG. 18.

이하, 본 발명에 따른 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 금속유도결정화법에 의한 종래의 다결정 실리콘 박막의 제조방법을 설명하기 위한 도면이다. 도 2는 발명의 바람직한 실시 예에 따른 제조공정을 보여주는 도면이다. 도 3은 도 2에 도시된 제1열처리 단계 후의 단면을 보여주는 도면이다. 도 4는 도 2에 도시된 제1실리콘층 형성 단계 후의 단면을 보여주는 도면이다. 도 5는 도 2에 도시된 제2열처리 단계 후의 단면을 보여주는 도면이다. 도 6은 도 2에 도시된 잉여 금속 흡수층 형성 단계 후의 단면을 보여주는 도면이다. 도 7은 도 2에 도시된 예비 결정화 단계 후의 단면을 보여주는 도면이다. 도 8은 도 2에 도시된 잉여 금속 흡수층 제거 단계 후의 단면을 보여주는 도면이다. 도 9는 도 2에 도시된 차단층 형성 단계 후의 단면을 보여주는 도면이다. 도 10은 도 2에 도시된 최종 결정화 단계 후의 단면을 보여주는 도면이다. 도 11은 도 2에 도시된 차단층 제거 단계 후의 단면을 보여주는 도면이다.1 is a view for explaining a conventional method for producing a polycrystalline silicon thin film by a metal induction crystallization method. 2 is a view showing a manufacturing process according to a preferred embodiment of the present invention. 3 is a view showing a cross section after the first heat treatment step shown in FIG. FIG. 4 is a cross-sectional view after the first silicon layer forming step illustrated in FIG. 2. 5 is a view showing a cross section after the second heat treatment step shown in FIG. FIG. 6 is a view showing a cross section after the excess metal absorbing layer forming step illustrated in FIG. 2. 7 is a view showing a cross section after the preliminary crystallization step shown in FIG. 2. 8 is a view showing a cross section after the step of removing the excess metal absorbing layer shown in FIG. 9 is a view showing a cross section after the blocking layer forming step shown in FIG. FIG. 10 shows a cross section after the final crystallization step shown in FIG. 2. FIG. 11 is a cross-sectional view after the barrier layer removing step illustrated in FIG. 2.

도 2 내지 도 11을 참조하면, 본 발명 바람직한 실시 예에 따른 다결정 실리콘 박막의 제조방법(이하, "제조방법"이라 함)은 금속층 형성단계(S1)와, 제1열처리 단계(S2)와, 제1실리콘층 형성 단계(S3)와, 제2열처리 단계(S4)와, 제2실리콘층 형성 단계(S5)와, 잉여 금속 흡수층 형성 단계(S6)와, 예비 결정화 단계(S7)와, 잉여 금속 흡수층 제거 단계(S8)와, 제3실리콘층 형성 단계(S9)와, 차단층 형성 단계(S10)와, 최종 결정화 단계(S11)와, 차단층 제거 단계(S12)를 포함하고 있다.2 to 11, a method of manufacturing a polycrystalline silicon thin film (hereinafter, referred to as a “manufacturing method”) according to a preferred embodiment of the present invention includes a metal layer forming step S1, a first heat treatment step S2, The first silicon layer forming step (S3), the second heat treatment step (S4), the second silicon layer forming step (S5), the surplus metal absorbing layer forming step (S6), the preliminary crystallization step (S7), and the surplus The metal absorbing layer removing step S8, the third silicon layer forming step S9, the blocking layer forming step S10, the final crystallization step S11, and the blocking layer removing step S12 are included.

상기 금속층 형성단계(S1)에서는 유리와 같은 절연 기판(10)상에 니켈(Ni)과 같은 금속층(30)을 형성시킨다. 상기 기판(10)은 실리콘 질화물(SiN) 또는 실리콘 산화물(SiO₂)과 같은 물질로 이루어진 완충층(20)을 포함하고 있다. 상기 완충층(20)은 절연기능을 하기 위해 마련된 것이다. 또한, 상기 완충층(20)은 후술하는 제2열처리 단계(S4) 또는 예비 결정화 단계(S7) 또는 최종 결정화 단계(S11)에서 상기 기판(10)으로부터 후술하는 제1실리콘층(50) 또는 제2실리콘층(60) 또는 제3실리콘층(70)에 불순물이 확산 되어 제1실리콘층(50)이나 제2실리콘층(60) 또는 제3실리콘층(70)에 불순물이 오염되는 것을 방지하기 위해 마련된 것이다. 상기 금속층(30)은 스퍼터링(sputtering) 또는 플라즈마 화학증착(PECVD)과 같은 알려진 방법에 의해 수행될 수 있다. 상기 금속층(30)의 두께는 5Å 내지 1500Å인 것이 바람직하다. 상기 금속층(30)의 두께가 5Å 미만인 경우에는 상기 금속층(30)의 두께가 너무 얇아서 공정 재현성이 나빠지는 문제점과 넓은 면적에 증착시 상기 금속층(30)의 균일성(uniformity)이 나빠지는 문제점이 있다. 한편, 상기 금속층(30)의 두께가 1500Å을 초과하는 경우에는 후술하는 제2실리콘층(60)에 지나치게 많은 금속이 침투하여 금속의 오염문제가 발생함으로써 후술하는 예비 결정화 단계(S7) 및 최종 결정화 단계(S11)에서 형성되는 다결정 실리콘을 포함하는 디바이스(device)의 특성을 저하시키는 문제점이 있다. 상기 금속층 형성단계(S1) 후에 상기 금속층(30)의 일부분을 사진 식각 방법으로 제거하는 패터닝 단계를 실시할 수 있다. 필요에 따라 상기 패터닝 단계는 생략될 수 있다. 상기 패터닝 단계를 거치는 것은 결정질 실리콘의 성장핵을 균일하게 분포시키기 위한 것이다.In the metal layer forming step S1, a metal layer 30 such as nickel (Ni) is formed on an insulating substrate 10 such as glass. The substrate 10 includes a buffer layer 20 made of a material such as silicon nitride (SiN) or silicon oxide (SiO ₂ ). The buffer layer 20 is provided to serve as an insulation function. In addition, the buffer layer 20 may include a first silicon layer 50 or a second layer, which will be described later, from the substrate 10 in a second heat treatment step S4, a preliminary crystallization step S7, or a final crystallization step S11. In order to prevent impurities from being diffused in the silicon layer 60 or the third silicon layer 70, the impurities are contaminated in the first silicon layer 50, the second silicon layer 60, or the third silicon layer 70. It is prepared. The metal layer 30 may be performed by a known method such as sputtering or plasma chemical vapor deposition (PECVD). It is preferable that the thickness of the said metal layer 30 is 5 kPa-1500 kPa. If the thickness of the metal layer 30 is less than 5Å, the thickness of the metal layer 30 is so thin that the process reproducibility deteriorates, and the problem of deterioration in uniformity of the metal layer 30 when deposited in a large area. have. On the other hand, when the thickness of the metal layer 30 exceeds 1500 kPa, too much metal penetrates into the second silicon layer 60, which will be described later, so that a problem of contamination of the metal may occur, thereby preliminary crystallization step (S7) and final crystallization described later. There is a problem of degrading the characteristics of a device including polycrystalline silicon formed in step S11. After the metal layer forming step S1, a patterning step of removing a portion of the metal layer 30 by a photolithography method may be performed. If necessary, the patterning step can be omitted. The patterning step is to uniformly distribute the growth nucleus of the crystalline silicon.

상기 제1열처리 단계(S2)에서는 상기 금속층 형성단계(S1)에서 형성된 상기 금속층(30)을 열처리하여 금속 산화막(40)을 형성한다. 상기 제1열처리 단계(S2)에서 열처리 온도는 50℃ 내지 1000℃인 것이 바람직하다. 상기 제1열처리 단계(S2)의 열처리 온도가 50℃ 미만인 경우에는 니켈(Ni)의 산화물이 잘 형성되지 않는 문제점이 있다. 한편, 상기 제1열처리 단계(S2)의 열처리 온도가 1000℃를 초과하는 경우에는 유리(glass)로 된 상기 기판(10)이 열충격에 의해 변형 또는 파손되는 문제가 발생한다. 상기 제1열처리 단계(S2)의 열처리 방법은 고온 공정(furnace), 금속 열처리(RTA), 자외선(UV) 가열법 등을 사용할 수 있다. 상기 산화막(40)은 후술하는 제2열처리 단계(S4)에서 금속 실리 산화 촉매막(55)을 형성하는 과정에서 촉매 금속의 확산시 활성화 에너지를 낮추어 주는 작용을 한다. 상기 산화막(40)의 두께는 1Å 내지 300Å 인 것이 바람직하다. 상기 산화막(40)의 두께가 1Å 미만인 경우에는 공정을 구현하기 어렵고 전체적인 두께 균일성(uniformity)가 좋지 않은 문제점이 있다. 상기 산화막(40)의 두께가 300Å을 초과하는 경우에는 두꺼운 산화막으로 인해 금속 실리 산화 촉매막(55)을 형성하는데 필요하지 않은 화학결합이 생성되는 문제점이 있다. In the first heat treatment step S2, the metal layer 30 formed in the metal layer forming step S1 is heat-treated to form a metal oxide film 40. The heat treatment temperature in the first heat treatment step (S2) is preferably 50 ℃ to 1000 ℃. If the heat treatment temperature of the first heat treatment step (S2) is less than 50 ℃ there is a problem that the oxide of nickel (Ni) is not well formed. On the other hand, when the heat treatment temperature of the first heat treatment step (S2) exceeds 1000 ℃ problem occurs that the glass substrate (10) is deformed or broken by thermal shock. The heat treatment method of the first heat treatment step S2 may be a high temperature furnace, a metal heat treatment (RTA), an ultraviolet (UV) heating method, or the like. The oxide film 40 serves to lower the activation energy during diffusion of the catalyst metal in the process of forming the metal silicide oxidation catalyst film 55 in the second heat treatment step S4 described later. The oxide film 40 preferably has a thickness of 1 kPa to 300 kPa. When the thickness of the oxide film 40 is less than 1 mm, it is difficult to implement the process and the overall thickness uniformity is poor. When the thickness of the oxide film 40 is greater than 300 GPa, there is a problem in that a chemical bond that is not necessary to form the metal silicide oxidation catalyst film 55 is generated due to the thick oxide film.

상기 제1실리콘층 형성단계(S3)에서는 비정질로 이루어진 제1실리콘층(50)을 플라즈마 화학증착법과 같이 알려진 수단을 이용하여 상기 산화막(40) 위에 적층 함으로써 형성한다. 상기 제1실리콘층(50)의 두께는 5Å 내지 1500Å인 것이 바람직하다. 상기 제1실리콘층(50)의 두께가 5Å 미만인 경우에는 상기 제1실리콘층(50)의 두께가 너무 얇아서 공정 재현성이 나빠지는 문제점과 넓은 면적에 증착시 상기 제1실리콘층(50)의 균일성(uniformity)이 나빠지는 문제점이 있다. 한편, 상기 제1실리콘층(50)의 두께가 1500Å를 초과하는 경우에는 상기 금속층(30)과 결합하여 상기 제1실리콘층(50)이 금속 실리 산화 촉매막(55)을 형성하는데 필요하지 않은 화학결합이 생성되는 문제점이 있다. 또한, 상기 금속층(30)의 두께와 상기 제1실리콘층(50)의 두께의 비는 1:0.2 내지 1:6인 것이 바람직하다. 상기 금속층(30)의 두께와 상기 제1실리콘층(50)의 두께의 비가 위 범위를 벗어나는 경우에는 전술한 바와 같이 금속 실리 산화 촉매막(55)을 형성하는데 필요하지 않은 화학 결합이 생성되는 문제점이 있다. 즉 금속 유도결합에 필요한 금속실리 산화물 조성이 아닌 다른 조성의 화학결합이 형성되어 유도 결정화에 방해가 되는 것이다.In the first silicon layer forming step (S3), an amorphous first silicon layer 50 is formed on the oxide layer 40 by using a known means such as plasma chemical vapor deposition. It is preferable that the thickness of the said 1st silicon layer 50 is 5 kPa-1500 kPa. In the case where the thickness of the first silicon layer 50 is less than 5 mm, the thickness of the first silicon layer 50 is so thin that process reproducibility deteriorates and the uniformity of the first silicon layer 50 when deposited in a large area. There is a problem of poor uniformity. On the other hand, when the thickness of the first silicon layer 50 exceeds 1500Å, the first silicon layer 50 is not required to form the metal silicidation catalyst film 55 in combination with the metal layer 30. There is a problem that chemical bonds are produced. In addition, the ratio of the thickness of the metal layer 30 and the thickness of the first silicon layer 50 is preferably 1: 0.2 to 1: 6. When the ratio of the thickness of the metal layer 30 and the thickness of the first silicon layer 50 is out of the above range, as described above, chemical bonds that are not necessary to form the metal silicidation catalyst film 55 are generated. There is this. In other words, a chemical bond of a composition other than the metal silicide composition required for metal inductive bonding is formed, which hinders inductive crystallization.

상기 제2열처리 단계(S4)에서는 상기 산화막(40)과 상기 제1실리콘층(50)을 열처리하여 금속 실리 산화 촉매막(55)을 형성한다. 상기 촉매막(55)은 상기 금속층(30)과, 상기 산화막(40)과, 상기 제1실리콘층(50)의 입자가 열에너지에 의해 이동하여 화학결합됨으로써 생성된다. 즉, 상기 금속층(30)으로부터 니켈(Ni)과 같은 촉매 금속 원자가 상기 제1실리콘층(50)으로 이동하여 상기 산화막(40)으로부터 이동된 산소와 결합하여 금속 실리 산화 촉매막(55, NiSiO)을 형성한다. 상기 제2열처리 단계(S4)에서 행해지는 열처리는 고온 공정(furnace), 급속 열처리(RTA), 자외선(UV) 가열법 등에 의해 이루어질 수 있다. 상기 제2열처리 단계(S4)에서 형성된 금속 실리 산화 촉매막(55)은 후술하는 예비 결정화 단계(S7)에서 제2실리콘층(60)을 결정화하는 핵 역할을 한다. 상기 제2열처리 단계(S4)에서의 열처리 온도는 50℃ 내지 1000℃인 것이 바람직하다. 상기 제2열처리 단계(S4)의 열처리 온도가 50℃ 미만인 경우에는 니켈(Ni)의 산화물이 잘 형성되지 않는 문제점이 있다. 상기 제2열처리 단계(S4)의 열처리 온도가 1000℃를 초과하는 경우에는 유리(glass)로 된 상기 기판(10)이 열충격에 의해 변형 또는 파손되는 문제점이 있다.In the second heat treatment step S4, the oxide film 40 and the first silicon layer 50 are heat-treated to form a metal silicide oxidation catalyst film 55. The catalyst layer 55 is generated by the particles of the metal layer 30, the oxide layer 40, and the first silicon layer 50 being moved and chemically bonded by thermal energy. That is, a catalyst metal atom, such as nickel (Ni), moves from the metal layer 30 to the first silicon layer 50 to combine with oxygen transferred from the oxide film 40 to form a metal silicide oxidation catalyst film 55 (NiSiO). To form. The heat treatment performed in the second heat treatment step S4 may be performed by a high temperature furnace, rapid heat treatment (RTA), ultraviolet (UV) heating, or the like. The metal silicidation catalyst film 55 formed in the second heat treatment step S4 serves as a nucleus for crystallizing the second silicon layer 60 in a preliminary crystallization step S7 described later. The heat treatment temperature in the second heat treatment step (S4) is preferably 50 ℃ to 1000 ℃. If the heat treatment temperature of the second heat treatment step (S4) is less than 50 ℃ there is a problem that the oxide of nickel (Ni) is not formed well. When the heat treatment temperature of the second heat treatment step S4 exceeds 1000 ° C., the substrate 10 made of glass is deformed or damaged by thermal shock.

상기 제2실리콘층 형성 단계(S5)에서는 상기 촉매막(55) 위에 비정질 실리콘을 적층하여 제2실리콘층(60)을 형성한다. 상기 제2실리콘층(60)을 형성시키는 방법은 공지된 플라즈마 화학증착법과 같은 방법을 사용하여 행해질 수 있다. 상기 제2실리콘층(60)의 두께는 5Å 내지 20000Å인 것이 바람직하다. 상기 제2실리콘층(60)의 두께가 5Å 미만인 경우에는 두께가 너무 얇아서 공정 재현성이 나빠지는 문제점과 넓은 면적에 증착시 상기 제2실리콘층(60)의 균일성(unformity)이 나빠지는 문제점이 있다. 상기 제2실리콘층(60)의 두께가 20000Å을 초과하는 경우에는 상기 제2실리콘층(60)으로부터 발생되는 잉여 금속입자를 흡수하기에 너무 두꺼워서 후속 공정의 잉여 금속 흡수층(75)이 열처리시 결정화에 참여하지 않는 여분의 금속입자를 충분히 흡수하여 제거하기가 어려워지는 문제점이 있다. 즉, 흡수되지 않은 여분의 금속 입자는 누설 전류를 발생시켜 디바이스의 성능을 저하시키기 때문에 사전에 미리 제거되는 것이 바람직하다. 이와 같은 목적을 위하여 상기 제2실리콘층(60)에서 생기는 여분의 금속입자를 후술하는 잉여 금속 흡수층(75)이 흡수하여 결정화되는 제3실리콘층(70)의 조직을 안정화할 수 있다.In the second silicon layer forming step (S5), the second silicon layer 60 is formed by stacking amorphous silicon on the catalyst film 55. The method of forming the second silicon layer 60 may be performed using a method such as a known plasma chemical vapor deposition method. The thickness of the second silicon layer 60 is preferably 5 kPa to 20,000 kPa. In the case where the thickness of the second silicon layer 60 is less than 5 mm, the problem is that the thickness is so thin that the process reproducibility deteriorates and that the uniformity of the second silicon layer 60 deteriorates when deposited in a large area. have. When the thickness of the second silicon layer 60 exceeds 20000 GPa, the second silicon layer 60 is too thick to absorb excess metal particles generated from the second silicon layer 60, so that the surplus metal absorbing layer 75 of the subsequent process is crystallized during heat treatment. There is a problem that it is difficult to sufficiently absorb and remove the extra metal particles that do not participate in. That is, it is preferable to remove in advance the excess metal particles which are not absorbed, since they cause leakage current to degrade the performance of the device. For this purpose, it is possible to stabilize the structure of the third silicon layer 70 crystallized by the excess metal absorption layer 75 to be described later to the excess metal particles generated in the second silicon layer 60.

상기 잉여 금속 흡수층 형성 단계(S6)에서는 상기 제2실리콘층(60) 위에 잉여 금속 흡수층(75)을 적층 형성한다. 상기 잉여 금속 흡수층(75)은 상기 제2실리콘층의 열처리시 상기 제2실리콘층으로부터 발생되는 잉여 금속입자를 흡수하고 외부로부터 상기 제2실리콘층으로 불순물이 유입되는 것을 차단하는 역할을 한다. 상기 잉여 금속 흡수층(75)은 실리콘의 질화물(SiN), 실리콘의 산화물(SiO₂), 플루오르 화합물(CaF₂, LaF₃, MgF₂) 중 어느 하나로 이루어질 수 있다. 상기 잉여 금속 흡수층(75)의 두께는 5Å 내지 20000Å인 것이 바람직하다. 상기 잉여 금속 흡수층(75)의 두께가 5Å 미만인 경우에는 두께가 너무 얇아서 공정 재현성이 나쁘고 넓은 면적에 증착시 잉여 금속 흡수층(75)의 균일성(uniformity)이 나빠지는 문제점이 있다. 상기 잉여 금속 흡수층(75)의 두께가 20000Å을 초과하는 경우에는 공정의 시간이 길어지고 박막이 벗겨질 수 있는 문제점이 있다. 상기 잉여금속 흡수층(75)는 상기 제1실리콘층(50)의 열처리시 결정화에 참여하지 않은 여분의 금속입자를 흡수하는 역할도 병행한다.In the excess metal absorbing layer forming step (S6), the excess metal absorbing layer 75 is stacked on the second silicon layer 60. The excess metal absorbing layer 75 serves to absorb excess metal particles generated from the second silicon layer during heat treatment of the second silicon layer and to block impurities from flowing into the second silicon layer from the outside. The excess metal absorbing layer 75 may be formed of any one of a nitride of silicon (SiN), an oxide of silicon (SiO ₂ ), and a fluorine compound (CaF ₂ , LaF ₃ , MgF ₂ ). It is preferable that the thickness of the said excess metal absorption layer 75 is 5 kPa-20000 kPa. When the thickness of the excess metal absorbing layer 75 is less than 5 mm, the thickness is too thin, so that the process reproducibility is poor and the uniformity of the excess metal absorbing layer 75 is degraded when deposited in a large area. If the thickness of the excess metal absorbing layer 75 exceeds 20000Å, the process takes a long time and there is a problem that the thin film may be peeled off. The excess metal absorbing layer 75 also serves to absorb extra metal particles that do not participate in crystallization during the heat treatment of the first silicon layer 50.

상기 예비 결정화 단계(S7)에서는 상기 촉매막(55)의 금속 입자를 매개로 하여 비정질로 이루어진 상기 제2실리콘층(60)에서 결정질 실리콘(80)이 생성되도록 열처리한다. 상기 결정화 단계(S7)에서의 열처리는 RTA(Rapid Thermal Annealing) 장비를 사용하여 630℃에서 수행한다.In the preliminary crystallization step S7, heat treatment is performed such that crystalline silicon 80 is generated in the amorphous second silicon layer 60 through the metal particles of the catalyst film 55. The heat treatment in the crystallization step (S7) is performed at 630 ° C using Rapid Thermal Annealing (RTA) equipment.

상기 잉여 금속 흡수층 제거 단계(S8)는 상기 예비 결정화 단계(S7) 후에 상기 잉여 금속 흡수층(75)을 제거한다. 상기 잉여 금속 흡수층(75)을 제거하는 방법은 에칭(etching)과 같은 화학적 방법이나 연마(grinding)와 같은 물리적 방법을 사용할 수 있다.The excess metal absorbing layer removing step S8 removes the excess metal absorbing layer 75 after the preliminary crystallization step S7. The method of removing the excess metal absorbing layer 75 may use a chemical method such as etching or a physical method such as grinding.

상기 제3실리콘층 형성 단계(S9)는 상기 잉여 금속 흡수층 제거 단계(S8) 후에 상기 제2실리콘층(60)이 결정화된 결정질 실리콘(80) 위에 비정질 실리콘층을 적층하여 제3실리콘층(70)을 형성한다. 상기 제3실리콘층(70)을 형성하는 방법은 상기 제2실리콘층(60)을 형성하는 방법과 대동소이하다. 상기 제3실리콘층(70)의 두께는 5Å 내지 20000Å 인 것이 바람직하다. 상기 제3실리콘층(70)의 두께가 5Å 미만인 경우에는 두께가 너무 얇아서 공정 재현성이 나쁜 문제와 넓은 면적에 증착시 상기 제3실리콘층(70)의 균일성(unformity)이 나빠지는 문제점이 있다. 상기 제3실리콘층(70)의 두께가 20000Å을 초과하는 경우에는 공정의 시간이 길어지고 박막이 벗겨질 수 있는 문제점이 있다.In the third silicon layer forming step S9, after the removal of the excess metal absorbing layer S8, the third silicon layer 70 is formed by stacking an amorphous silicon layer on the crystalline silicon 80 in which the second silicon layer 60 is crystallized. ). The method of forming the third silicon layer 70 is similar to the method of forming the second silicon layer 60. It is preferable that the thickness of the said 3rd silicon layer 70 is 5 kPa-20000 kPa. In the case where the thickness of the third silicon layer 70 is less than 5 mm, there is a problem that the thickness is too thin, so that the process reproducibility is bad and that the uniformity of the third silicon layer 70 deteriorates when deposited in a large area. . If the thickness of the third silicon layer 70 exceeds 20000Å, the process may take a long time and the thin film may be peeled off.

상기 차단층 형성 단계(S10)는 상기 제3실리콘층(70) 위에 적층하여 제3실리콘층(70)의 열처리시 외부로부터 상기 제3실리콘층(70)으로 불순물이 유입되는 것을 차단하는 차단층(77)을 형성한다. 상기 차단층(77)은 실리콘의 산화물(SiO₂), 실리콘의 질화물(SiN), 실리콘의 플루오르 화합물(CaF₂, LaF₃, MgF₂) 중 어느 하나로 이루어질 수 있다. 상기 차단층(77)의 두께는 5Å 내지 20000Å인 것이 바람직하다. 상기 차단층(77)의 두께가 5Å 미만인 경우에는 두께가 너무 얇아서 공정 재현성이 나쁜 문제와 넓은 면적에 증착시 상기 차단층(77)의 균일성(unformity)이 나빠지는 문제점이 있다. 한편, 상기 차단층(77)의 두께가 20000Å을 초과하는 경우에는 공정의 시간이 길어지고 박막이 벗겨질 수 있는 문제점이 있다.The blocking layer forming step (S10) may be stacked on the third silicon layer 70 to block impurities from flowing into the third silicon layer 70 from the outside during the heat treatment of the third silicon layer 70. Form 77. The blocking layer 77 may be formed of any one of an oxide of silicon (SiO ₂ ), a nitride of silicon (SiN), and a fluorine compound of silicon (CaF ₂ , LaF ₃ , and MgF ₂ ). The thickness of the barrier layer 77 is preferably 5 kPa to 20,000 kPa. When the thickness of the barrier layer 77 is less than 5 μs, there is a problem that the thickness is too thin, so that the process reproducibility is poor and that the uniformity of the barrier layer 77 is degraded when the barrier layer 77 is deposited on a large area. On the other hand, when the thickness of the blocking layer 77 exceeds 20000Å, the process takes a long time and there is a problem that the thin film may be peeled off.

상기 최종 결정화 단계(S11)에서는 상기 차단층 형성 단계(S10) 후에 상기 제3실리콘층(70)을 열처리하여 그 제3실리콘층(70)으로부터 결정질 실리콘이 생성되도록 한다. 상기 제3실리콘층(70)으로부터 생성되는 결정질 실리콘(80)은 상기 제2실리콘층(60)으로부터 결정화된 결정질 실리콘(80)을 성장핵으로 하여 생성된다. 이 과정에서 상기 차단층(77)은 상기 제3실리콘층(70)이 결정화되는 과정에서 외부로부터 상기 제3실리콘층(70)으로 불순물이 유입되는 것을 차단하는 작용을 한다. 상기 최종 결정화 단계(S11)에서 형성되는 결정질 실리콘은 상기 예비 결정화에 단계(S7)에서 형성되는 결정질 실리콘과 동일하다. 다만, 상기 예비 결정화 단계에서 형성된 결정질 실리콘 입자는 상기 최종 결정화 단계에서 결정립의 성장이 이루어지므로 상기 최종 결정화 단계에서 형성된 결정질 실리콘 입자의 결정립의 크기보다 상대적으로 크며 결정립의 표면 상태가 미세하게 달라질 수 있다. 이는 이 기술이 속하는 기술분야에서 통상의 지식을 가진 자라면 자명하게 이해할 수 있을 것이다.In the final crystallization step (S11), after the blocking layer forming step (S10), the third silicon layer 70 is heat-treated to generate crystalline silicon from the third silicon layer 70. The crystalline silicon 80 produced from the third silicon layer 70 is produced using the crystalline silicon 80 crystallized from the second silicon layer 60 as a growth nucleus. In this process, the blocking layer 77 serves to block impurities from flowing into the third silicon layer 70 from the outside during the crystallization of the third silicon layer 70. The crystalline silicon formed in the final crystallization step S11 is the same as the crystalline silicon formed in the step S7 for the preliminary crystallization. However, since the crystal grains are grown in the final crystallization step, the crystalline silicon particles formed in the preliminary crystallization step are relatively larger than the size of the crystal grains of the crystalline silicon particles formed in the final crystallization step, and the surface state of the crystal grains may be slightly changed. . This will be obvious to those of ordinary skill in the art.

상기 차단층 제거 단계(S12)에서는 상기 최종 결정화 단계(S11) 후에 상기 차단층(77)을 제거한다. 상기 차단층(77)을 제거하는 방법은 에칭(etching)과 같은 화학적 방법이나 연마(grinding)와 같은 물리적 방법을 사용할 수 있다.In the barrier layer removing step S12, the barrier layer 77 is removed after the final crystallization step S11. The barrier layer 77 may be removed by using a chemical method such as etching or a physical method such as grinding.

상기 제2실리콘층 형성 단계(S5) 또는 상기 제3실리콘층 형성 단계(S9)에서 적층되는 비정질 실리콘은 비정질 실리콘게르마늄(SiGe)이나 비정질 실리콘탄화물(SiC)로 치환될 수 있다.The amorphous silicon stacked in the second silicon layer forming step S5 or the third silicon layer forming step S9 may be replaced with amorphous silicon germanium (SiGe) or amorphous silicon carbide (SiC).

이와 같은 제조방법에 의해 제조된 다결정 실리콘 박막의 결정화 상태를 분석하기 위하여 광학 현미경과 라만 분광기(Raman Spectroscopy)를 사용하여 결정립의 크기를 관찰하고 최대 강도를 가지는 파수를 분석하였다.In order to analyze the crystallization state of the polycrystalline silicon thin film manufactured by such a manufacturing method, the size of the crystal grains was observed by using an optical microscope and Raman Spectroscopy, and the wave number having the maximum intensity was analyzed.

도 12는 비정질 실리콘의 표면을 광학 현미경으로 본 사진이다. 도 13은 도 12에 도시된 비정질 실리콘의 파수를 분석한 그래프이다. 도 14는 결정질 실리콘 웨이퍼의 표면을 광학 현미경으로 본 사진이다. 도 15는 도 14에 도시된 실리콘 웨이퍼의 파수를 분석한 그래프이다. 도 16은 종래의 금속유도결정화법에 의해 제조된 다결정 실리콘 박막의 표면을 광학 현미경으로 본 사진이다. 도 17은 도 16에 도시된 다결정 실리콘 박막의 파수를 분석한 그래프이다. 도 18은 본 발명에 의해 제조된 다결정 실리콘 박막의 표면을 광학 현미경으로 본 사진이다. 도 19는 도 18에 도시된 다결정 실리콘 박막의 파수를 분석한 그래프이다.12 is a photograph of the surface of amorphous silicon as viewed under an optical microscope. FIG. 13 is a graph analyzing the wave number of the amorphous silicon illustrated in FIG. 12. 14 is a photograph of the surface of a crystalline silicon wafer viewed with an optical microscope. FIG. 15 is a graph analyzing the wave number of the silicon wafer illustrated in FIG. 14. 16 is a photograph of a surface of a polycrystalline silicon thin film manufactured by a conventional metal induction crystallization method viewed with an optical microscope. FIG. 17 is a graph analyzing the wave number of the polycrystalline silicon thin film illustrated in FIG. 16. 18 is a photograph of the surface of the polycrystalline silicon thin film prepared according to the present invention under an optical microscope. 19 is a graph analyzing the wave number of the polycrystalline silicon thin film shown in FIG. 18.

도 12 및 도 13를 참조하면 비정질 실리콘인 상기 제2실리콘층(60) 및 상기 제3실리콘층(70)은 파수 480cm^-1에서 최대 강도(intensity)가 나타난다. 도 13에서 가로축은 파수(cm^-1)를 나타내며 진동수에 대응하는 값이다. 파수(wave number)란 원자?분자?핵 분광학에서 빛의 진동수를 빛의 속도로 나누어서 단위 거리에 있는 파동의 수를 나타내는 진동수의 단위이다. 즉, 어떤 파의 진동수는 그리스 문자 ν(뉴)로 나타내는데 이는 광속 c를 파장 λ로 나눈 값과 같다. 즉 ν〓c/λ이다. 스펙트럼의 가시광선 영역에서 전형적인 스펙트럼 선은 5.8×10-5㎝의 파장이며 5.17×1014㎐의 진동수에 해당한다. 그런데 이와 같은 진동수가 너무 큰 값을 갖기 때문에 이 숫자를 광속으로 나누어서 크기를 작게 하는 것이 편리하다. 진동수를 광속으로 나누면 ν/c인데 이는 위 식에서 1/λ이다. 파장을 m단위로 재면 1/λ는 1m 내에서 발견되는 파의 수를 나타낸다. 파수는 대개 1/m, 즉 m^- ¹와 1/㎝, 즉 ㎝^-1의 단위로 측정한다.12 and 13, the second silicon layer 60 and the third silicon layer 70, which are amorphous silicon, exhibit maximum intensity at a wave number of 480 cm ⁻¹ . In FIG. 13, the horizontal axis represents a wave number (cm ⁻¹ ) and corresponds to a frequency. Wave number is a unit of frequency that represents the number of waves in unit distance by dividing the frequency of light by the speed of light in atomic, molecular, and nuclear spectroscopy. In other words, the frequency of a wave is represented by the Greek letter ν (nu), which is equal to the luminous flux c divided by the wavelength λ. That is, ν〓c / λ. In the visible region of the spectrum, a typical spectral line is a wavelength of 5.8 × 10 −5 cm and corresponds to a frequency of 5.17 × 10 14 kHz. However, because such a frequency has a value that is too large, it is convenient to divide the number by the speed of light to reduce the size. The frequency divided by the speed of light is ν / c, which is 1 / λ in the above equation. When the wavelength is measured in m, 1 / λ represents the number of waves found within 1m. The wavenumber is usually measured in units of 1 / m, i.e. m ^- ¹ and 1 / cm, i.e. cm- ¹ .

도 13에서 세로축은 단위 시간당 측정되는 파수의 합으로서 강도(intensity, CPS, Count Per Second)에 해당하는 값이다. 도 15, 도 17, 도 19의 가로축과 세로축의 단위는 도 13과 동일하다. 이에 반하여 정형적인 결정질 실리콘인 실리콘 웨이퍼는 도 14 및 도 15에 도시된 바와 같이 파수 520cm^-1에서 최대 강도가 나타나고 있다. 도 16 및 도 17은 종래의 금속유도결정화법에 의해 제조된 다결정 실리콘 박막의 표면사진과 파수 분석 그래프를 보여주고 있다. 도 16 및 도 17을 참조하면 도 14 및 도 15에 도시된 결정질 실리콘 웨이퍼와 비교하여 유사한 파수에서 최대 강도가 나타나고 있다. 그런데, 도 16에 도시된 실리콘 박막의 표면에 대한 광학 현미경 사진은 1000배 확대된 것으로서 비교적 결정립의 크기가 작은 것을 알 수 있다.In FIG. 13, the vertical axis represents a sum of wave numbers measured per unit time and corresponds to intensity (CPS, Count Per Second). The units of the horizontal axis and the vertical axis of FIGS. 15, 17, and 19 are the same as in FIG. 13. In contrast, silicon wafers, which are typical crystalline silicon, exhibit maximum strength at a wavenumber of 520 cm ⁻¹ as shown in FIGS. 14 and 15. 16 and 17 show surface photographs and wave number analysis graphs of a polycrystalline silicon thin film manufactured by a conventional metal induction crystallization method. Referring to FIGS. 16 and 17, the maximum strength is exhibited at a similar frequency compared to the crystalline silicon wafers shown in FIGS. 14 and 15. By the way, it can be seen that the optical micrograph of the surface of the silicon thin film shown in FIG. 16 is enlarged by 1000 times and the size of the crystal grains is relatively small.

한편, 본 발명에 의해 제조된 다결정 실리콘 박막의 광학 현미경 사진과 파수 분석 그래프가 각각 도 18과 도 19에 도시되어 있다. 도 19를 참조하면 본 발명에 의해 제조된 다결정 실리콘 박막에서 최대 강도를 나타내는 파수는 도 15에 도시된 결정질 실리콘 웨이퍼와 같이 잘 나타나고 있는 것을 알 수 있다. 또한, 도 18은 1000배 확대된 광학 현미경 사진인데, 도 18과 도 16을 비교하면, 본 발명에 의해 제조된 다결정 실리콘 박막의 결정립이 종래의 방법으로 제조된 다결정 실리콘 박막의 결정립 보다 훨씬 큰 것을 알 수 있다. 이와 같은 실험결과로부터 본 발명에 따른 다결정 실리콘 박막의 제조방법이 종래의 제조방법보다 우수한 것을 알 수 있다. 또한, 본 발명에 따른 다결정 실리콘 박막의 제조방법은 종래의 제조방법보다 낮은 온도에서 결정화가 가능한 장점이 있다. Meanwhile, optical micrographs and wave number analysis graphs of the polycrystalline silicon thin film manufactured by the present invention are shown in FIGS. 18 and 19, respectively. Referring to FIG. 19, it can be seen that the wave number representing the maximum strength in the polycrystalline silicon thin film manufactured by the present invention is well represented as in the crystalline silicon wafer shown in FIG. 15. In addition, FIG. 18 is an optical micrograph of 1000 times magnification. Comparing FIG. 18 with FIG. 16, the grains of the polycrystalline silicon thin film manufactured by the present invention are much larger than those of the polycrystalline silicon thin film manufactured by the conventional method. Able to know. From the experimental results, it can be seen that the manufacturing method of the polycrystalline silicon thin film according to the present invention is superior to the conventional manufacturing method. In addition, the manufacturing method of the polycrystalline silicon thin film according to the present invention has the advantage that it can be crystallized at a lower temperature than the conventional manufacturing method.

이상, 바람직한 실시 예를 들어 본 발명에 대해 설명하였으나, 본 발명이 그러한 예에 의해 한정되는 것은 아니며, 본 발명의 기술적 사상을 벗어나지 않는 범주 내에서 다양한 형태의 실시 예가 구체화될 수 있을 것이다.While the present invention has been described with reference to the preferred embodiments, it is to be understood that the invention is not to be limited by the example, and various changes and modifications may be made without departing from the spirit and scope of the invention.

10...기판 20...완충층
30...금속층 40...산화막
50...제1실리콘층 55...촉매막
60...제2실리콘층 70...제3실리콘층
75...잉여 금속 흡수층 77...차단층
S1...금속층 형성 단계 S2...제1열처리 단계
S3...제1실리콘층 형성단계 S4...제2열처리 단계
S5...제2실리콘층 형성 단계 S6...잉여 금속 흡수층 형성 단계
S7...예비 결정화 단계 S8...잉여 금속 흡수층 제거 단계
S9...제3실리콘층 형성 단계 S10...차단층 형성 단계
S11...최종 결정화 단계 S12...차단층 제거 단계10 substrate 20 buffer layer
30 metal layer 40 oxide film
50 first silicon layer 55 catalyst film
60 ... second silicon layer 70 ... third silicon layer
75 ... excess metal absorbing layer 77 ... barrier layer
S1 ... metal layer forming step S2 ... first heat treatment step
S3 ... first silicon layer forming step S4 ... second heat treatment step
S5 ... second silicon layer forming step S6 ... surplus metal absorbing layer forming step
S7 ... preliminary crystallization step S8 ... removal of excess metal absorber layer
S9 ... 3rd silicon layer forming step S10 ... blocking layer forming step
S11 ... final crystallization step S12 ... barrier layer removal step

Claims

A metal layer forming step of forming a metal layer on the insulating substrate;
A first heat treatment step of forming a metal oxide film by heat-treating the metal layer formed in the metal layer forming step;
Forming a first silicon layer by laminating an amorphous silicon layer on the oxide film;
A second heat treatment step of forming a metal silicide oxidation catalyst film by heat-treating the oxide film and the first silicon layer;
Forming a second silicon layer by laminating amorphous silicon on the catalyst film;
Stacking on the second silicon layer to form a surplus metal absorbing layer that absorbs excess metal particles generated from the second silicon layer during heat treatment of the second silicon layer and blocks impurities from flowing into the second silicon layer from the outside. Forming a surplus metal absorbing layer;
A preliminary crystallization step of thermally treating the second silicon layer to produce crystalline silicon in the second silicon layer; And
And removing the excess metal absorbing layer to remove the excess metal absorbing layer after the preliminary crystallization step.

The method of claim 1,
Forming a third silicon layer by laminating an amorphous silicon layer on the crystallized second silicon layer after removing the excess metal absorbing layer;
Forming a blocking layer stacked on the third silicon layer to form a blocking layer which blocks impurities from flowing into the third silicon layer from the outside during the heat treatment of the third silicon layer;
A final crystallization step of thermally treating the third silicon layer after the blocking layer forming step to produce crystalline silicon; And
And a blocking layer removing step of removing the blocking layer after the final crystallization step.

The method of claim 2,
The thickness of the metal layer is 5 kPa to 1500 kPa, the thickness of the oxide film is 1 kPa to 300 kPa, the thickness of the first silicon layer is 5 kPa to 1500 kPa, and the ratio of the thickness of the metal layer and the thickness of the first silicon layer is 1: 0.2 to 1: 6, the thickness of the second silicon layer is 5 kPa to 20000 kPa, the thickness of the excess metal absorbing layer and the blocking layer is 5 kPa to 20000 kPa, and the thickness of the third silicon layer is 5 kPa to 20000 kPa. A method for producing a polycrystalline silicon thin film.

The method of claim 2,
The surplus metal absorbing layer or the blocking layer is a method of manufacturing a polycrystalline silicon thin film, characterized in that made of any one of nitride of silicon, oxide of silicon, fluorine compound.

The method of claim 1,
The heat treatment temperature in the first heat treatment step is 50 ℃ to 1000 ℃, the heat treatment temperature in the second heat treatment step is a method for producing a polycrystalline silicon thin film, characterized in that 50 to 1000 ℃.

The method of claim 1,
And a first silicon layer forming step after the patterning step of removing a portion of the metal layer by a photolithography method after the metal layer forming step.

The method of claim 2,
Amorphous silicon laminated in the second silicon layer forming step or the third silicon layer forming step is a method of manufacturing a polycrystalline silicon thin film, characterized in that substituted with amorphous silicon germanium (SiGe) or amorphous silicon carbide (SiC).