KR101128901B1 - Ｔｓｉ 및 이중 패터닝 공정을 이용한 패턴 형성방법 - Google Patents

Ｔｓｉ 및 이중 패터닝 공정을 이용한 패턴 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 패턴 형성방법에 관한 것으로, 본 발명에서는 이중 패터닝 공정시 탑 서페이스 이미징 (Top Surface Imaging) 공정으로서 실릴레이션을 적용함으로써 감광막 간에 서로 혼합되는 것을 막을 수 있고, SiO2 층의 뛰어난 식각 선택비를 이용하여 패턴 붕괴 등의 현상을 개선할 수 있다.

Description

ＴＳＩ 및 이중 패터닝 공정을 이용한 패턴 형성방법{Pattern forming method using top surface imaging and double patterning technology}
본 발명은 반도체 소자의 패턴 형성방법에 관한 것으로, 더욱 상세하게는 이중 패터닝 공정시 탑 서페이스 이미징 (Top Surface Imaging, 이하 "TSI"라 약칭함) 공정을 적용한 미세 패턴 형성방법에 관한 것이다.
현재 디바이스 제조업체에서 사용하고 있는 노광 장비는 100nm 노드 (node)에서는 KrF 광원을 이용하고 있고, 60nm 노드에서는 ArF 광원을 이용하고 있다. 그러나 현재 45nm 노드 디바이스의 미세 콘택홀 및 라인/스페이스를 형성하는 방법에 대해서는 연구가 진행 중에 있으며, 더욱 작은 30nm 노드 패턴 형성에 대해서는 정확한 로드맵이 형성되지 못하고 있다. 60nm 이하의 패턴, 즉, 45nm 또는 30nm 노드 이하의 디바이스 개발에 있어서는 많은 연구가 진행되고 있으며, 가장 유력한 방법은 EUV 및 나노 임프린트 방법이 ArF 광원을 이용한 이머전 리소그라피 방법을 대체할 가장 유력한 방법으로서 연구되고 있다.
그러나 새로운 EUV 장비의 개발이 지연되고, 새로운 리소그라피 적용에 대한 투자 비용 등이 소요되는 등 EUV 및 나노 임프린트 방법을 실제 공정에 적용하기에 는 부족함이 많다. 따라서 최대한 ArF 광원을 연장하여 사용하면서도 더욱 작은 패턴을 형성하고자 하는 노력의 일환으로 이중 패터닝 공정을 적용하는 연구가 활발하다.
그러나 현재 이중 패터닝 방법은 193nm 광원이 갖는 해상력에 한계가 있고, 패턴의 재현성이 부족하며 (poor pattern fidelity), 공정 마진이 불충분하고 (insufficient process window margin), 패턴 라인의 둥금 현상 (line edge roughness: LER)이 발생하며, 2중 패턴 형성에 따른 오버레이 마진이 부족하고, 공정 적용이 복잡하고 어렵다는 점 등의 제한이 많다. 따라서 이중 패터닝 방법을 적용한다 해도 40nm 선폭이 한계이다.
또한, 1차 패터닝에는 주로 네거티브 타입의 감광제가 적용되는데 일반적으로 네거티브 타입의 감광제는 포지티브 타입의 감광제에 비하여 해상력이 부족하며, 패턴 라인의 둥금 현상 등이 발생하여 적극적인 적용에 걸림돌이 되고 있다.
특히, 1차 패터닝시 형성된 감광막 패턴은 2차 패터닝에 의하여 형성된 감광막 패턴과 동시에 우수한 식각 선택비를 가져야 하나, 감광제 특성상 선택비 향상에 한계가 있는 실정이다.
한편, 현재 이중 패터닝 방법은 1차 패터닝된 감광막 패턴과 2차 패터닝 시 적용되는 감광막이 혼합 (intermixing)되는 것을 막기 위해 1차 패터닝된 감광막 패턴에 전면 조사하여 1차 감광막 패턴을 경화시키는 공정을 수행하고 있다.
본 발명은 이중 패터닝 공정을 적용할 때 감광막 간의 혼합을 방지하며, 1차 및 2차 감광막 패턴이 뛰어난 식각 선택비를 가져 해상력과 공정 마진을 개선할 수 있는 반도체 소자의 미세 패턴 형성방법에 관한 것이다.
상기 과제를 해결하기 위하여, 본 발명에서는 반도체 소자의 패턴 형성방법으로서, 이중 패터닝 공정시 TSI 공정을 적용하는 반도체 소자의 패턴 형성방법을 제공한다.
상기 TSI 공정은 실릴레이션 (silylation) 공정일 수 있다.
상기 TSI 공정은 이중 패터닝 공정시 1차 패터닝시에만 적용할 수도 있고, 2차 패터닝시에만 적용할 수도 있으며, 양쪽 모두에 적용할 수도 있다.
상기 패턴 형성방법은 구체적으로,
반도체 기판 상부에 피식각층을 형성하는 단계;
상기 피식각층 위에 감광제 조성물을 도포하여 제1 감광막을 형성하는 단계;
상기 제1 감광막을 노광하는 단계;
상기 노광된 제1 감광막을 실릴레이션 하여 실릴레이션 막을 형성하는 단계;
상기 실릴레이션 막을 패터닝하는 단계;
상기 실릴레이션 막 패턴을 식각 마스크로 하여 상기 제1 감광막을 식각하여 제1 감광막 패턴을 형성하는 단계;
상기 제1 감광막 패턴 상부에 제2 감광막을 형성한 후, 제1 감광막 패턴과 겹치지 않도록 제2 감광막 패턴을 형성하는 단계; 및
상기 제1 감광막 패턴과 제2 감광막 패턴을 식각 마스크로 하여 피식각층을 식각하는 단계를 포함할 수 있다.
또한, 상기 패턴 형성방법은
반도체 기판 상부에 피식각층을 형성하는 단계;
상기 피식각층 위에 감광제 조성물을 도포하여 제1 감광막을 형성하는 단계;
상기 제1 감광막을 노광 및 현상하여 제1 감광막 패턴을 형성하는 단계;
상기 제1 감광막 패턴 상부에 제2 감광막을 형성하는 단계;
상기 제2 감광막을 노광하는 단계;
상기 노광된 제2 감광막을 실릴레이션 하여 실릴레이션 막을 형성하는 단계;
상기 실릴레이션 막을 패터닝하는 단계;
상기 실릴레이션 막 패턴을 식각 마스크로 하여 상기 제2 감광막을 식각하여 제1 감광막 패턴과 겹치지 않도록 제2 감광막 패턴을 형성하는 단계; 및
상기 제1 감광막 패턴과 제2 감광막 패턴을 식각 마스크로 하여 피식각층을 식각하는 단계를 포함할 수 있다.
상기 실릴레이션 공정은 실릴화제를 이용하여 90 내지 250 ℃의 온도에서 30 내지 300 초 동안 액상 또는 기상에서 수행되는 것이 바람직하다.
상기 실릴화제로는 헥사메틸 디실라잔, 테트라메틸 디실라잔, 비스디메틸아미노 디메틸실란, 비스디메틸아미노 메틸실란, 디메틸실릴 디메틸아민, 디메틸실릴 디에틸아민, 트리메틸실릴 디메틸아민, 트리메틸실릴 디에틸아민 또는 디메틸아미노 펜타메틸디실란 등을 이용할 수 있다.
상기 노광 후 실릴레이션 전에, 감광막을 경화시키기 위하여 90 내지 250 ℃의 온도에서 30 내지 300 초 동안 프리실릴레이션 베이크 하는 단계를 더 포함할 수 있다.
또한, 상기 제2 감광막 패턴에 실릴레이션 공정을 적용하는 공정에 있어서는, 제1 감광막 패턴을 형성한 후 제1 감광막 패턴 상부에 제2 감광막을 형성하기 전에 제1 감광막 패턴에 E-빔을 전면 조사하는 단계를 더 포함함으로써 제1 감광막 패턴의 식각 선택비를 높일 수 있다.
한편, 상기 패턴 형성방법에 있어, 사용하는 제1 감광막 또는 제2 감광막은 경우에 따라 포지티브 감광제 또는 네거티브 감광제를 적절히 선택하여 사용할 수 있다.
본 발명의 방법은 이중 패터닝 공정시 1차 감광막 패턴 또는 2차 감광막 패턴 상부에 실릴레이션 공정에 의해 SiO2 층을 형성시킴으로써 SiO2 층의 뛰어난 식각 선택비를 이용하여 패턴 붕괴를 막아 해상력과 공정 마진을 개선하고, 깊고 좁은 단차의 토폴로지 형성에 매우 효과적이다. 따라서, 본 발명의 방법에 의하면 보다 개선되고 안정된 수율로 반도체 소자를 제조를 제조할 수 있다.
또한, 본 발명과 같이 이중 패터닝 시 TSI 공정을 적용할 경우 감광막 하부 에 유기 반사 방지막을 적용할 필요가 없으므로 공정 단순화와 원가 절감 또한 기대할 수 있다.
이하, 본 발명을 첨부 도면을 참고로 하여 더욱 상세히 설명한다.
도 1a 내지 도 1h는 1차 패터닝시 실릴레이션을 적용한 2중 패터닝 공정의 공정 단면도이다.
반도체 기판 (11) 상부에 피식각층 (13) 및 제1 감광막 (15)을 순차적으로 형성하고 (도 1a 참조), 노광 공정을 수행한다 (도 1b 참조).
그런 다음, 실릴화제를 이용하여 실릴레이션 공정을 수행하면 실릴레이션 막 (17)이 형성되는데 (도 1c 참조), 실릴레이션 막 (17)이 감광막과 반응 후 감광막액에 따라 후속의 에칭 공정에 사용되는 O2 가스에 의해 노광 혹은 비노광 영역에 실리콘 산화막, 즉 SiO2 층이 형성된다.
예를 들어, 네거티브 감광제를 사용하는 경우에는 비노광 영역에 SiO2 층 (19)이 형성되는데, 이때 도시되지는 않았지만, 통상의 공정에 따라 실릴레이션 막 (17)을 패터닝 하여 SiO2 층 (19) 패턴을 형성하고, 패터닝된 SiO2 층 (19)을 식각 마스크로 하여 제1 감광막 (15)을 식각하여 제1 감광막 패턴 (15')을 형성한다 (도 1d 참조).
그럼 다음, 상기 구조 전면에 제2 감광막 (21)을 형성하는데, 제1 감광막 패 턴 (15') 상부에 SiO2 층이 형성되어 있으면 제1 감광막과 제2 감광막이 용이하게 혼합되지 않는다 (도 1e 참조).
그런 다음, 2차 노광 및 현상하여 제2 감광막 패턴 (21')을 형성하면, 상부에 SiO2 층 (19)이 형성된 제1 감광막 패턴 (15')과 제2 감광막 패턴 (21')이 교대로 형성된 구조를 얻을 수 있다 (도 1g 참조).
상기 상부에 SiO2 층 (19)이 형성된 제1 감광막 패턴 (15')과 제2 감광막 패턴 (21')을 식각 마스크로 이용하여 피식각층 (13)을 식각하여 피식각층 패턴 (13')을 얻는다 (도 1h 참조). SiO2 층 (19)이 형성된 제1 감광막 패턴 (15')은 식각 선택비가 우수하기 때문에 하부의 하드마스크 층을 낮은 두께로 형성할 수 있어, 하드마스크 선정에 매우 유리하여 효과적으로 미세 패턴을 형성할 수 있다.
한편, 도 1a 내지 도 1h에는 1차 패터닝 즉, 실릴레이션 공정에 네거티브 감광제를 사용하고, 2차 패터닝에 포지티브 감광제를 사용하는 경우에 대해 도시했지만 이에 한정되는 것은 아니며, 포지티브 또는 네거티브 감광제를 사용 목적에 따라 선택하여 사용할 수 있다.
도 2a 내지 도 2h는 2차 패터닝시 실릴레이션을 적용한 2중 패터닝 공정의 공정 단면도이다.
반도체 기판 (11) 상부에 피식각층 (13) 및 제1 감광막 (15)을 순차적으로 형성하고 (도 2a 참조), 1차 노광 공정을 수행하고 (도 2b 참조), 현상하여 제1 감 광막 패턴 (15')을 형성한다 (도 2c 참조).
제1 감광막 패턴 (15') 상부에 제2 감광막 (21)을 도포하고 (도 2d 참조), 2차 노광한다 (도 2e 참조).
그런 다음, 실릴화제를 이용하여 실릴레이션 공정을 수행하면 실릴레이션 막 (17)이 형성되는데 (도 2f 참조), 실릴레이션 막 (17)이 감광막과 반응 후 감광막액에 따라 후속의 에칭 공정에 사용되는 O2 가스에 의해 노광 혹은 비노광 영역에 실리콘 산화막, 즉 SiO2 층이 형성된다.
예를 들어, 네거티브 감광제를 사용하는 경우에는 비노광 영역에 SiO2 층 (19)이 형성되는데, 이때 도시되지는 않았지만, 통상의 공정에 따라 실릴레이션 막 (17)을 패터닝 하여 SiO2 층 (19) 패턴을 형성하고, 패터닝된 SiO2 층 (19)을 식각 마스크로 하여 제2 감광막 (21)을 식각하여 제2 감광막 패턴 (21')을 형성한다 (도 2g 참조). 도 2g에서 볼 수 있는 바와 같이, 제1 감광막 패턴 (15')과 상부에 SiO2 층 (19)이 형성된 제2 감광막 패턴 (21')이 교대로 형성된 구조를 얻을 수 있다.
상기 제1 감광막 패턴 (15')과 상부에 SiO2 층 (19)이 형성된 제2 감광막 패턴 (21')을 식각 마스크로 이용하여 피식각층 (13)을 식각하여 피식각층 패턴 (13')을 얻는다 (도 2h 참조).
이와 같이 2차 패터닝시 실릴레이션 공정을 적용하면, 2차 패터닝시의 높은 아스펙트 비율 (aspect ratio)에 의해 발생하는 패턴 붕괴를 개선할 수 있는 매우 우수한 장점이 있다. 2차 패터닝시에 실릴레이션 공정을 적용하는 경우에는 제1 감광막 패턴 (15') 형성 후 2차 감광막 (21) 도포 전에 E-빔 전면 조사 등을 수행하여 1차 감광막 패턴 (15')의 식각 내성도 높여 주는 것이 더욱 바람직하다.
한편, 1차 감광막을 네거티브 감광제를 사용하여 형성하는 경우에는 감광막 패턴이 가교된 상태이므로 E-빔 전면 조사를 하지 않아도 식각 내성에 문제가 없다.
한편, 도 2a 내지 도 2h에는 1차 패터닝에 포지티브 감광제를 사용하고, 2차 패터닝 즉, 실릴레이션 공정에 네거티브 감광제를 사용하는 경우에 대해 도시했지만 이에 한정되는 것은 아니며, 포지티브 또는 네거티브 감광제를 사용 목적에 따라 선택하여 사용할 수 있다.
하기 실시예는 본 발명에 따른 이중 패터닝 공정과 TSI 공정을 적용하여 안정된 미세 패턴을 형성할 수 있는 구체적인 방법에 대하여 기재한 것이다.
실시예 1.
하드마스크 나이트라이드 상부에 TSI용 ArF 레지스트인 스미토모사의 NTS4를 코팅 및 베이크하고 노광한 다음, 프리실릴레이션 베이크 공정을 120℃에서 90초 동안 실시하였다. 그런 다음, 테트라메틸 디실라잔을 이용하여 170℃에서 150초 동안 기상으로 실릴레이션하였다. 이후 에칭 챔버에서 웨이퍼를 1단계로 불소/O2/SO2 의 혼합 가스를 이용하여 -10℃의 에칭 챔버에서 에칭하였다. 이때 비노광 지역의 테트라메틸 디실라잔과 화학결합이 된 부분에 실리콘 디옥사이드층이 형성된다. 이후 두 번째 단계의 에칭 공정에서 O2/SO2 가스로 실리콘 디옥사이드층을 배리어로 비노광 지역을 건식 식각하여 1차 패턴을 형성하였다. 이후 2차 패턴 형성을 위하여 1차 패턴 상부에 ArF 레지스트인 신에츠사의 HAS4473을 코팅, 베이크, 노광 및 현상 공정을 수행하여 도 3과 같은 미세 패턴을 형성하였다.
실시예 2.
하드마스크 나이트라이드 상부에 TSI용 ArF 레지스트인 스미토모사의 NTS4를 코팅 및 베이크하고 노광한 다음, 프리실릴레이션 베이크 공정을 130℃에서 90초 동안 실시하였다. 그런 다음, 테트라메틸 디실라잔을 이용하여 170℃에서 150초 동안 기상으로 실릴레이션하였다. 이후 에칭 챔버에서 웨이퍼를 1단계로 불소/O2/SO2 의 혼합 가스를 이용하여 -10℃의 에칭 챔버에서 에칭하였다. 이때 비노광 지역의 테트라메틸 디실라잔과 화학결합이 된 부분에 실리콘 디옥사이드층이 형성된다. 이후 두 번째 단계의 에칭 공정에서 O2/SO2 가스로 실리콘 디옥사이드층을 배리어로 비노광 지역을 건식 식각하여 1차 패턴을 형성하였다. 이후 2차 패턴 형성을 위하여 1차 패턴 상부에 ArF 레지스트인 신에츠사의 HAS4473을 코팅, 베이크, 노광 및 현상 공정을 수행하여 도 4와 같은 미세 패턴을 형성하였다.
실시예 3.
하드마스크 폴리 상부에 TSI용 ArF 레지스트인 스미토모사의 NTS4를 코팅 및 베이크하고 노광한 다음, 프리실릴레이션 베이크 공정을 120℃에서 80초 동안 실시 하였다. 그런 다음, 헥사메틸 디실라잔을 이용하여 160℃에서 140초 동안 기상으로 실릴레이션하였다. 이후 에칭 챔버에서 웨이퍼를 1단계로 불소/O2/SO2 의 혼합 가스를 이용하여 -15℃의 에칭 챔버에서 에칭하였다. 이때 비노광 지역의 헥사메틸 디실라잔과 화학결합이 된 부분에 실리콘 디옥사이드층이 형성된다. 이후 두 번째 단계의 에칭 공정에서 O2/SO2 가스로 실리콘 디옥사이드층을 배리어로 비노광 지역을 건식 식각하여 1차 패턴을 형성하였다. 이후 2차 패턴 형성을 위하여 1차 패턴 상부에 ArF 레지스트인 신에츠사의 SXM4096을 코팅, 베이크, 노광 및 현상 공정을 수행하여 도 5와 같은 미세 패턴을 형성하였다.
실시예 4.
하드마스크 나이트라이드 상부에 TSI용 ArF 레지스트인 스미토모사의 NTS4를 코팅 및 베이크하고 노광한 다음, 프리실릴레이션 베이크 공정을 140℃에서 70초 동안 실시하였다. 그런 다음, 헥사메틸 디실라잔을 이용하여 150℃에서 150초 동안 기상으로 실릴레이션하였다. 이후 에칭 챔버에서 웨이퍼를 1단계로 불소/O2/SO2 의 혼합 가스를 이용하여 -15℃의 에칭 챔버에서 에칭하였다. 이때 비노광 지역의 헥사메틸 디실라잔과 화학결합이 된 부분에 실리콘 디옥사이드층이 형성된다. 이후 두번째 단계의 에칭 공정에서 O2/SO2 가스로 실리콘 디옥사이드층을 배리어로 비노광 지역을 건식 식각하여 1차 패턴을 형성하였다. 이후 2차 패턴 형성을 위하여 1차 패턴 상부에 ArF 레지스트인 신에츠사의 SXM4096을 코팅, 베이크, 노광 및 현상 공정을 수행하여 도 6과 같은 미세 패턴을 형성하였다.
실시예 5.
하드마스크 나이트라이드 상부에 TSI용 ArF 레지스트인 스미토모사의 NTS4를 코팅 및 베이크하고 노광한 다음, 프리실릴레이션 베이크 공정을 150℃에서 60초 동안 실시하였다. 그런 다음, 테트라메틸 디실라잔을 이용하여 160℃에서 130초 동안 기상으로 실릴레이션하였다. 이후 에칭 챔버에서 웨이퍼를 1단계로 불소/O2/SO2 의 혼합 가스를 이용하여 -20℃의 에칭 챔버에서 에칭하였다. 이때 비노광 지역의 테트라메틸 디실라잔과 화학결합이 된 부분에 실리콘 디옥사이드층이 형성된다. 이후 두번째 단계의 에칭 공정에서 O2/SO2 가스로 실리콘 디옥사이드층을 배리어로 비노광 지역을 건식 식각하여 1차 패턴을 형성하였다. 이후 2차 패턴 형성을 위하여 1차 패턴 상부에 ArF 레지스트인 신에츠사의 SXM4096을 코팅, 베이크, 노광 및 현상 공정을 수행하여 도 6과 같은 미세 패턴을 형성하였다.
실시예 6.
하드마스크 폴리 상부에 ArF 레지스트인 신에츠사의 SXM4096을 코팅하고 베이킹 한 후 노광 공정을 거쳐 미세 패턴을 1차로 형성하였다. 이후 TSI용 ArF 레지스트인 스미토모사의 NTS4를 코팅과 베이킹 단계를 거친 후 노광 단계를 거쳐 프리실리레이션 베이킹 공정을 120℃에서 80초 동안 실시한 후 핵사메틸 디실라잔을 이용하여 160℃에서 140초 동안 기상으로 실리레이션시켰다. 이후 에칭 챔버에서 웨이퍼를 1단계로 불소/O2/SO2의 혼합 가스를 이용하여 -15℃의 에칭 챔버에서 에칭하였다. 이때 비노광 지역의 핵사메틸 디실라잔과 화학 결합된 부분이 실리콘 디 옥사이드 층으로 바뀐다. 이후 두번째 단계의 에칭 공정에서 O2/SO2 가스로 실리콘 디옥사이드 층을 배리어로 노광 지역을 건식 식각하여 2차 패턴을 형성하였다.
실시예 7.
하드마스크 나이트라이드 상부에 ArF 레지스트인 신에츠사의 HAS4473을 코팅하고 베이킹 한 후 노광 공정을 거쳐 미세 패턴을 1차로 형성하였다. 이후 TSI용 ArF 레지스트인 스미토모사의 NTS4를 코팅과 베이킹 단계를 거친 후 노광 단계를 거쳐 프리실리레이션 베이킹 공정을 130℃에서 60초 동안 실시한 후 핵사메틸 디실라잔을 이용하여 150℃에서 150초 동안 기상으로 실리레이션시켰다. 이후 에칭 챔버에서 웨이퍼를 1단계로 불소/O2/SO2의 혼합 가스를 이용하여 -20℃의 에칭 챔버에서 에칭하였다. 이때 비노광 지역의 핵사메틸 디실라잔과 화학 결합된 부분이 실리콘 디옥사이드 층으로 바뀐다. 이후 두번째 단계의 에칭 공정에서 O2/SO2 가스로 실리콘 디옥사이드 층을 배리어로 노광 지역을 건식 식각하여 2차 패턴을 형성하였다.
실시예 8.
하드마스크 나이트라이드 상부에 ArF 레지스트인 JSR사의 AIM5076을 코팅하고 베이킹 한 후 노광 공정을 거쳐 미세 패턴을 1차로 형성하였다. 이후 TSI용 ArF 레지스트인 스미토모사의 NTS4를 코팅과 베이킹 단계를 거친 후 노광 단계를 거쳐 프리실리레이션 베이킹 공정을 140℃에서 60초 동안 실시한 후 핵사메틸 디실라잔을 이용하여 160℃에서 140초 동안 기상으로 실리레이션시켰다. 이후 에칭 챔 버에서 웨이퍼를 1단계로 불소/O2/SO2의 혼합 가스를 이용하여 -15℃의 에칭 챔버에서 에칭하였다. 이때 비노광 지역의 핵사메틸 디실라잔과 화학 결합된 부분이 실리콘 디옥사이드 층으로 바뀐다. 이후 두번째 단계의 에칭 공정에서 O2/SO2의 가스로 실리콘 디옥사이드 층을 배리어로 노광 지역을 건식 식각하여 2차 패턴을 형성하였다.
본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1a 내지 도 1h는 1차 패터닝시 실릴레이션을 적용한 2중 패터닝 공정의 공정 단면도이다.
도 2a 내지 도 2h는 2차 패터닝시 실릴레이션을 적용한 2중 패터닝 공정의 공정 단면도이다.
도 3 내지 도 7은 각각 실시예 1 내지 실시예 5에서 얻어진 미세 패턴 사진이다.
<부호의 설명>
11: 반도체 기판
13: 피식각층
13': 피식각층 패턴
15: 제1 감광막
15': 제1 감광막 패턴
17: 실릴레이션 막
19: 실리콘 산화막
21: 제2 감광막
21': 제2 감광막 패턴

Claims (9)

  1. 반도체 기판 상부에 피식각층을 형성하는 단계;
    상기 피식각층 위에 감광제 조성물을 도포하여 제1 감광막을 형성하는 단계;
    상기 제1 감광막을 노광하는 단계;
    상기 노광된 제1 감광막을 실릴레이션 하여 실릴레이션 막을 형성하는 단계;
    상기 실릴레이션 막을 패터닝하는 단계;
    상기 실릴레이션 막 패턴을 식각 마스크로 하여 상기 제1 감광막을 식각하여 제1 감광막 패턴을 형성하는 단계;
    상기 제1 감광막 패턴 상부에 제2 감광막을 형성한 후, 제1 감광막 패턴과 겹치지 않도록 제2 감광막 패턴을 형성하는 단계; 및
    상기 제1 감광막 패턴과 제2 감광막 패턴을 식각 마스크로 하여 피식각층을 식각하는 단계를 포함하는 반도체 소자의 패턴 형성방법.
  2. 반도체 기판 상부에 피식각층을 형성하는 단계;
    상기 피식각층 위에 감광제 조성물을 도포하여 제1 감광막을 형성하는 단계;
    상기 제1 감광막을 노광 및 현상하여 제1 감광막 패턴을 형성하는 단계;
    상기 제1 감광막 패턴 상부에 제2 감광막을 형성하는 단계;
    상기 제2 감광막을 노광하는 단계;
    상기 노광된 제2 감광막을 실릴레이션 하여 실릴레이션 막을 형성하는 단계;
    상기 실릴레이션 막을 패터닝하는 단계;
    상기 실릴레이션 막 패턴을 식각 마스크로 하여 상기 제2 감광막을 식각하여 제1 감광막 패턴과 겹치지 않도록 제2 감광막 패턴을 형성하는 단계; 및
    상기 제1 감광막 패턴과 제2 감광막 패턴을 식각 마스크로 하여 피식각층을 식각하는 단계를 포함하는 반도체 소자의 패턴 형성 방법.
  3. 삭제
  4. 삭제
  5. 삭제
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    청구항 1 또는 청구항 2에 있어서,
    상기 실릴레이션 막을 형성하는 단계는,
    실릴화제를 이용하여 90 내지 250 ℃의 온도에서 30 내지 300 초 동안 액상 또는 기상에서 수행되는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    청구항 6에 있어서,
    실릴화제는 헥사메틸 디실라잔, 테트라메틸 디실라잔, 비스디메틸아미노 디메틸실란, 비스디메틸아미노 메틸실란, 디메틸실릴 디메틸아민, 디메틸실릴 디에틸아민, 트리메틸실릴 디메틸아민, 트리메틸실릴 디에틸아민 및 디메틸아미노 펜타메틸디실란으로 이루어진 군으로부터 선택되는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    청구항 1 또는 청구항 2에 있어서,
    상기 노광 후, 실릴레이션 전에 90 내지 250 ℃의 온도에서 30 내지 300 초 동안 프리실릴레이션 베이크 하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 패턴 형성방법.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    청구항 2에 있어서,
    제1 감광막 패턴을 형성한 후, 제1 감광막 패턴 상부에 제2 감광막을 형성하기 전에 제1 감광막 패턴에 E-빔을 전면 조사하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 패턴 형성방법.
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US5741625A (en) * 1993-11-10 1998-04-21 Hyundai Electronics Industries Co., Ltd. Process for forming fine patterns in a semiconductor device utilizing multiple photosensitive film patterns and organic metal-coupled material
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