KR101126448B1 - poly silicon liquid crystal display device - Google Patents

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Abstract

본 발명은 액정 표시 장치에 관한 것으로, 구동 회로부의 열화를 방지하는 멀티 채널을 구현하는 폴리 실리콘 액정 표시 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device, and more particularly, to a polysilicon liquid crystal display device that implements a multi-channel to prevent deterioration of a driving circuit unit.

본 발명에 따른 폴리 실리콘 액정 표시 장치는, 복수 개의 단위 채널로 이루어지는 멀티 채널형 박막 트랜지스터를 포함하는 폴리 실리콘 액정 표시 장치의 구동회로부에서, 적어도 하나 이상의 단위 채널 다결정 실리콘층을 연결시켜 노출시키는 바 타입(bar type) 콘택홀을 포함하는 반도체층 콘택홀을 형성하는 것이 특징이다.The polysilicon liquid crystal display according to the present invention is a bar type in which at least one unit channel polycrystalline silicon layer is connected and exposed in a driving circuit of a polysilicon liquid crystal display including a multichannel thin film transistor including a plurality of unit channels. (bar type) It is characterized in that a semiconductor layer contact hole including a contact hole is formed.

따라서, 본 발명은 폴리 실리콘 액정 표시 장치의 구동 회로부에서 채널부에서 발생되는 열화에 의한 불량을 방지하는 폴리 실리콘 액정 표시 장치를 제공하는 데 목적이 있다.Accordingly, an object of the present invention is to provide a polysilicon liquid crystal display which prevents a defect due to deterioration generated in a channel portion in a driving circuit portion of a polysilicon liquid crystal display.

멀티 채널, 단위 채널, 열화, 바 타입(bar type)Multi channel, unit channel, deterioration, bar type

Description

폴리 실리콘 액정 표시 장치{poly silicon liquid crystal display device}Poly silicon liquid crystal display device

도 1은 일반적인 구동 회로부 일체형 액정 표시 장치의 개략도.1 is a schematic diagram of a general driving circuit unit integrated liquid crystal display device;

도 2는 종래 폴리 실리콘 액정 표시 장치의 구동회로부의 박막 트랜지스터의 멀티 채널부를 보여주는 평면도.2 is a plan view illustrating a multi-channel unit of a thin film transistor of a driving circuit unit of a conventional polysilicon liquid crystal display.

도 3은 도 2에서 A-A'로 절단하여 보여주는 단면도.3 is a cross-sectional view taken along the line A-A 'in FIG.

도 4a 및 도 4b는 종래 폴리 실리콘 액정 표시 장치의 구동 회로부에서 열화에 의한 채널부 불량을 보여주는 평면도 사진 및 단면도.4A and 4B are plan view photographs and cross-sectional views showing channel part defects due to deterioration in a driving circuit part of a conventional polysilicon liquid crystal display.

도 5는 본 발명에 따른 제 1 실시예로서, 폴리 실리콘 액정 표시 장치의 구동 회로부의 일부를 보여주는 평면도.FIG. 5 is a plan view showing a portion of a driving circuit of a polysilicon liquid crystal display as a first embodiment according to the present invention; FIG.

도 6은 도 5에서 B-B'로 절단하여 보여주는 단면도.6 is a cross-sectional view taken along the line B-B 'in FIG.

도 7은 본 발명에 따른 폴리 실리콘 액정 표시 장치의 구동 회로부의 p형, n형 박막 트랜지스터를 보여주는 단면도.7 is a cross-sectional view illustrating a p-type and n-type thin film transistor of a driving circuit unit of a polysilicon liquid crystal display according to the present invention.

도 8은 본 발명에 따른 제 2 실시예로서, 폴리 실리콘 액정 표시 장치의 구동 회로부의 채널부를 보여주는 평면도.8 is a plan view showing a channel portion of a driving circuit portion of a polysilicon liquid crystal display device according to a second embodiment according to the present invention;

도 9는 본 발명에 따른 제 3 실시예로서, 폴리 실리콘 액정 표시 장치의 구동 회로부의 채널부를 보여주는 평면도.9 is a plan view showing a channel portion of a driving circuit portion of a polysilicon liquid crystal display as a third embodiment according to the present invention;

<도면의 주요부분에 대한 부호 설명> Description of the Related Art [0002]                 

320, 420, 520, 620 : 기판 325, 425, 525, 625 : 버퍼층320, 420, 520, 620: substrate 325, 425, 525, 625: buffer layer

330, 530, 630 : 반도체층 330s, 530s, 630s : 소스 영역330, 530, 630: semiconductor layer 330s, 530s, 630s: source region

330d, 530d, 630d : 드레인 영역 330a, 530a, 630a, : 채널 영역330d, 530d, 630d: drain region 330a, 530a, 630a,: channel region

345, 445, 545, 645 : 게이트 절연막 350, 550, 650 : 게이트 전극345, 445, 545, 645: gate insulating film 350, 550, 650: gate electrode

370, 470, 570, 670 : 층간 절연막 370, 470, 570, 670: interlayer insulation film

373a, 573a, 673a : 소스 반도체층 콘택홀373a, 573a, 673a: source semiconductor layer contact hole

373b, 573b, 673b : 드레인 반도체층 콘택홀373b, 573b, 673b: drain semiconductor layer contact hole

380a, 580a, 680a : 소스 전극 380b, 580b, 680b : 드레인 전극380a, 580a, 680a: source electrode 380b, 580b, 680b: drain electrode

435 : n형 반도체층 440 : p형 반도체층435: n-type semiconductor layer 440: p-type semiconductor layer

455, 460 : 게이트 전극 455, 460: gate electrode

475a, 475b, 477a, 477b : 반도체층 콘택홀475a, 475b, 477a, 477b: semiconductor layer contact hole

483a, 487a : 소스 전극 483b, 487b : 드레인 전극483a, 487a: source electrode 483b, 487b: drain electrode

490 : 보호층490: protective layer

본 발명은 액정 표시 장치에 관한 것으로, 구동 회로부의 열화를 방지하는 멀티 채널을 구현하는 폴리 실리콘 액정 표시 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device, and more particularly, to a polysilicon liquid crystal display device that implements a multi-channel to prevent deterioration of a driving circuit unit.

최근에 액정 표시 장치는 소비 전력이 낮고, 휴대성이 양호한 기술 집약적이며 부가 가치가 높은 차세대 첨단 디스플레이(display)소자로 각광받고 있다. Recently, a liquid crystal display device has been spotlighted as a next generation advanced display device having low power consumption, good portability, technology intensiveness, and high added value.                         

상기 액정 표시 장치는 박막 트랜지스터(TFT)를 포함하는 어레이 기판과 컬러 필터(color filter) 기판 사이에 액정을 주입하여, 이 액정의 이방성에 따른 빛의 굴절률 차이를 이용해 영상 효과를 얻는 비발광 소자에 의한 화상 표시 장치를 뜻한다.The liquid crystal display device injects a liquid crystal between an array substrate including a thin film transistor (TFT) and a color filter substrate, and uses a non-light emitting device that obtains an image effect by using a difference in refractive index of light due to the anisotropy of the liquid crystal. Means an image display device.

현재에는 상기 박막 트랜지스터와 화소 전극이 행렬방식으로 배열된 능동 행렬 액정 표시 장치(AM-LCD; active matrix liquid crystal display device)가 해상도 및 동영상 구현 능력이 우수하여 가장 주목 받고 있으며, 이때, 상기 박막 트랜지스터 소자로는 수소화된 비정질 실리콘(a-Si:H)이 주로 이용되는데, 이는 저온 공정이 가능하며 저가의 절연기판을 사용할 수 있기 때문이다.Currently, an active matrix liquid crystal display device (AM-LCD) in which the thin film transistor and the pixel electrode are arranged in a matrix manner has been attracting the most attention due to its excellent resolution and ability to implement video. Hydrogenated amorphous silicon (a-Si: H) is mainly used as a device because low-temperature processing is possible and low-cost insulating substrates can be used.

그러나, 수소화된 비정질 실리콘은 원자 배열이 무질서하기 때문에 약한 결합(weak Si-Si bond) 및 댕글링 본드(dangling bond)가 존재하여 빛 조사나 전기장 인가시 준 안정상태로 변화되어 박막 트랜지스터 소자로 활용시 안정성이 문제로 대두되고 있으며, 전기적 특성(낮은 전계효과 이동도 : 0.1 ~ 1.0 ㎠/V?s)이 좋지 않아 구동회로로 쓰기 어렵다.However, because hydrogenated amorphous silicon has disordered atomic arrangements, weak Si-Si bonds and dangling bonds exist, which are converted into a quasi-stable state when irradiated with light or applied with an electric field, and used as a thin film transistor device. Stability is emerging as a problem, and its electrical characteristics (low field effect mobility: 0.1 ~ 1.0 ㎠ / V? S) are poor, making it difficult to use as a driving circuit.

따라서, 일반적으로는 별도로 제작된 구동 소자를 액정 패널에 연결하여 사용하고 있으며, 대표적인 예로 구동소자를 TCP(tape carrier package)로 제작하여 액정 패널에 부착하여 사용한다.Therefore, in general, a driving device manufactured separately is connected to a liquid crystal panel, and as a representative example, a driving device is manufactured in a tape carrier package (TCP) and attached to a liquid crystal panel.

따라서, 상기 TCP는 다수의 회로부가 PCB(printed circuit board) 기판과 액정 패널 사이에 부착되어, 상기 PCB 기판으로부터 입력되는 신호를 받아 상기 액정 패널에 전달하게 된다. Accordingly, in the TCP, a plurality of circuits are attached between the printed circuit board (PCB) substrate and the liquid crystal panel to receive a signal input from the PCB substrate and transmit the signal to the liquid crystal panel.                         

그런데, 이러한 구성은 구동 IC의 실장비용이 원가의 많은 부분을 차지하고 있으며, 액정 패널의 해상도가 높아지면서 박막 트랜지스터 기판의 게이트 배선 및 데이터 배선을 상기 TCP와 연결하는 기판 외부의 패드 피치(pitch)가 짧아져 TCP 본딩 자체가 어려워지고 있다.However, such a configuration occupies a large part of the cost of the practical use of the driving IC, and as the resolution of the liquid crystal panel increases, the pad pitch outside the substrate connecting the gate wiring and the data wiring of the thin film transistor substrate with the TCP is increased. The shortening makes TCP bonding itself difficult.

반면, 폴리 실리콘은 비정질 실리콘에 비하여 전계 효과 이동도가 크기 때문에 기판 위에 구동 회로를 만들 수 있으며, 이 폴리 실리콘을 이용하여 기판에 직접 구동회로를 만들면 구동 IC의 비용도 줄일 수 있고 실장도 간단해진다.On the other hand, since polysilicon has a greater field effect mobility than amorphous silicon, a driving circuit can be made on a substrate. By using the polysilicon to make a driving circuit directly on a substrate, the cost of the driving IC can be reduced and the mounting is simplified. .

특히, 폴리 실리콘 액정 표시 장치에서는 구동회로부에서 채널 폭이 넓은 광폭(large width) 트랜지스터에 있어서 단위 채널을 병렬로 연결한 형태인 멀티 채널(multi-channel)을 구현하고 있다.In particular, the polysilicon liquid crystal display implements a multi-channel in which a unit channel is connected in parallel in a wide width transistor having a wide channel width in a driving circuit unit.

도 1은 일반적인 구동 회로부 일체형 액정 표시 장치의 개략도이다.1 is a schematic view of a general driving circuit unit integrated liquid crystal display device.

도시한 바와 같이, 절연 기판(101) 상에 구동 회로부(105)와 표시부(103)가 같이 형성되어 있다.As shown, the driving circuit portion 105 and the display portion 103 are formed together on the insulating substrate 101.

상기 표시부(103)는 기판(101)의 중앙부에 위치하고, 이 표시부(103)의 일측과 이에 평행하지 않은 타측에 각각 게이트 및 데이터 구동회로부(105a, 105b)가 위치하고 있다.The display unit 103 is positioned at the center of the substrate 101, and gate and data driving circuit units 105a and 105b are positioned at one side of the display unit 103 and the other side not parallel thereto.

상기 표시부(103)에는 상기 게이트 구동회로부(105a)와 연결된 다수 개의 게이트 배선(107)과 상기 데이터 구동회로부(105b)와 연결된 다수 개의 데이터 배선(109)이 교차하여 구성되며, 두 배선이 교차하여 정의되는 화소 영역(P)에는 화소 전극(110)이 형성되어 있고, 상기 두 배선의 교차지점에는 화소 전극(110)과 연결 된 박막 트랜지스터(T)가 위치한다.The display unit 103 includes a plurality of gate wires 107 connected to the gate driving circuit unit 105a and a plurality of data wires 109 connected to the data driving circuit unit 105b intersect with each other. The pixel electrode 110 is formed in the defined pixel region P, and the thin film transistor T connected to the pixel electrode 110 is positioned at the intersection of the two wires.

또한, 상기 게이트 및 데이터 구동회로부는 외부 신호 입력단(112)과 연결되어 있다.In addition, the gate and data driving circuit unit are connected to an external signal input terminal 112.

상기 게이트 및 데이터 구동회로부(105a, 105b)는 상기 외부 신호 입력단(112)을 통하여 입력된 외부 신호를 내부에서 조절하여 각각 게이트 및 데이터 배선(107, 109)을 통해 표시부(103)로 디스플레이 컨트롤 신호 및 데이터 신호를 공급하기 위한 장치이다.The gate and data driver circuits 105a and 105b internally adjust an external signal input through the external signal input terminal 112 to display the display control signal to the display unit 103 through the gate and data wires 107 and 109, respectively. And an apparatus for supplying a data signal.

따라서, 상기 게이트 및 데이터 구동회로부(105a, 105b)는 입력되는 신호를 적절하게 출력시키기 위하여 인버터(inverter)인 CMOS(complementary metal-oxide semiconductor) 구조 박막 트랜지스터(미도시)가 상기 구동회로부 내부에 형성되어 있다.Accordingly, the gate and data driver circuits 105a and 105b are formed with a complementary metal-oxide semiconductor (CMOS) structure thin film transistor (not shown), which is an inverter, to properly output an input signal. It is.

도 2는 종래 폴리 실리콘 액정 표시 장치의 구동회로부의 박막 트랜지스터의 멀티 채널부를 보여주는 평면도이고, 도 3은 도 2에서 A-A'로 절단하여 보여주는 단면도이다.2 is a plan view illustrating a multi-channel portion of a thin film transistor of a driving circuit unit of a conventional polysilicon liquid crystal display, and FIG. 3 is a cross-sectional view taken along line AA ′ of FIG. 2.

도 2 및 도 3에 도시된 바와 같이, 종래 폴리 실리콘 액정 표시 장치의 구동 회로부의 박막 트랜지스터는 4개의 단위 채널(C1, C2, C3, C4)로 구성된 멀티 채널을 구성하며, 절연 기판(220) 상에 버퍼층(225)이 형성되어 있고, 상기 버퍼층(225) 상에 반도체층(230)이 형성되어 있다.As shown in FIG. 2 and FIG. 3, the thin film transistor of the driving circuit of the conventional polysilicon liquid crystal display constitutes a multi-channel composed of four unit channels C1, C2, C3, and C4, and the insulating substrate 220. The buffer layer 225 is formed on the semiconductor layer 230, and the semiconductor layer 230 is formed on the buffer layer 225.

상기 반도체층(230)은 4개의 단위 채널(C1, C2, C3, C4)이 형성되도록 이루어지며, 상기 단위 채널(C1, C2, C3, C4)의 일단에서 소스 영역(230s)과 드레인 영 역(230d)을 형성하기 위하여 상기 단위 채널들이 병렬로 연결되어 있다.The semiconductor layer 230 is formed such that four unit channels C1, C2, C3, and C4 are formed, and the source region 230s and the drain region at one end of the unit channels C1, C2, C3, and C4. The unit channels are connected in parallel to form 230d.

상기 소스 영역(230s)과 드레인 영역(230d) 사에이는 채널 영역(230a)이 형성된다.A channel region 230a is formed between the source region 230s and the drain region 230d.

그리고, 상기 반도체층(230) 상에는 게이트 절연막(245)이 형성되어 있고, 상기 게이트 절연막(245) 상에서 상기 단위 채널(C1, C2, C3, C4)들에 걸쳐 게이트 전극(250)이 형성되어 있다.A gate insulating film 245 is formed on the semiconductor layer 230, and a gate electrode 250 is formed on the gate insulating film 245 over the unit channels C1, C2, C3, and C4. .

상기 게이트 전극(250) 상에는 층간 절연막(270)이 형성되어 있으며, 상기 층간 절연막(270) 및 게이트 절연막(245)을 관통하는 반도체층 콘택홀(273a, 273b)이 형성되어 있다.An interlayer insulating layer 270 is formed on the gate electrode 250, and semiconductor layer contact holes 273a and 273b penetrating the interlayer insulating layer 270 and the gate insulating layer 245 are formed.

상기 소스 영역(230s)과 드레인 영역(230d) 상부에 소스 전극(280a)과 드레인 전극(280b)이 형성되어 있다.The source electrode 280a and the drain electrode 280b are formed on the source region 230s and the drain region 230d.

상기 소스 전극(280a)과 드레인 전극(280b)은 상기 반도체층(230)의 소스 영역(230s) 및 드레인 영역(230d)을 소정 노출시키도록 상기 게이트 절연막(245) 및 층간 절연막(270)에 형성된 다수의 소스 및 드레인 반도체층 콘택홀(273a, 273b)을 통해서 상기 상기 반도체층(230)과 접속된다.The source electrode 280a and the drain electrode 280b are formed in the gate insulating layer 245 and the interlayer insulating layer 270 to expose the source region 230s and the drain region 230d of the semiconductor layer 230. The semiconductor layer 230 is connected through a plurality of source and drain semiconductor layer contact holes 273a and 273b.

상기 소스 및 드레인 반도체층 콘택홀(273a, 273b)은 상기 각 단위 채널(C1, C2, C3, C4)의 양단에 적어도 하나 이상 형성된다.At least one source and drain semiconductor layer contact hole 273a and 273b is formed at both ends of each of the unit channels C1, C2, C3, and C4.

이와 같이 구성되는 상기 구동 회로부는 액정 표시 장치가 동작시에 구동 신호를 인가해줘야 하므로 구동시에 전류가 많이 흐르게 되고 이에 따라 채널부에 열화(self heating)가 발생하게 된다. Since the driving circuit unit is configured to apply a driving signal when the liquid crystal display device is operated, a large amount of current flows during driving, and thus self heating occurs in the channel unit.                         

이와 같은 열화 발생에 의해서 상기 채널부에서 소스 전극과 드레인 전극 사이에 커런트 써지(current surge)가 발생하여 쇼트가 일어나게 되므로 브레이크 다운(break down) 등이 발생하는 문제점이 있다.As a result of such deterioration, a current surge occurs between the source electrode and the drain electrode in the channel part, and a short occurs, thereby causing a breakdown.

도 4a 및 도 4b는 종래 폴리 실리콘 액정 표시 장치의 구동 회로부에서 열화에 의한 채널부 불량을 보여주는 평면도 사진 및 단면도이다.4A and 4B are plan view photographs and cross-sectional views illustrating channel defects due to deterioration in a driving circuit unit of a conventional polysilicon liquid crystal display.

도 4a 및 도 4b에 도시된 바와 같이, 폴리 실리콘 액정 표시 장치의 구동 회로부에서 채널부의 자체 열화(self heating)로 인하여 소스 전극(280a)과 드레인 전극(280b)을 이루고 있는 금속이 녹아 채널쪽으로 이동하여 쇼트(short)가 발생하게 된다.As shown in FIGS. 4A and 4B, the metal forming the source electrode 280a and the drain electrode 280b melts and moves toward the channel due to self heating of the channel portion in the driving circuit of the polysilicon liquid crystal display. As a result, a short occurs.

즉, 상기 구동 회로부는 구동 신호를 인가해줘야 하므로 구동시에 전류가 많이 흐르게 된다. 이에 따라 채널부에 열화(self heating)가 발생하여 상기 채널부에서 소스 전극(280a)과 드레인 전극(280b) 사이에서 커런트 써지(current surge)에 의한 쇼트가 일어나게 되므로 브레이크 다운(break down)등의 문제가 발생하게 된다.That is, since the driving circuit portion must apply a driving signal, a large current flows during the driving. As a result, deterioration (self heating) occurs in the channel part, and a short circuit occurs due to a current surge between the source electrode 280a and the drain electrode 280b in the channel part. Problems will arise.

구체적으로, 구동회로부는 고 전력(high power)(Vds ×Ids) 조건하에서 소스 및 드레인 전극(280a, 280b) 간에 쇼트로 인한 브레이크 다운이 발생하게 된다.In detail, the driving circuit unit generates a breakdown due to a short between the source and drain electrodes 280a and 280b under a high power (Vds × Ids) condition.

특히, 반도체층 콘택홀(273a, 273b)이 형성된 위치의 채널부에서 쇼트가 발생하게 되며, 이는 소스 및 드레인 전극(280a, 280b)과 반도체층(230)의 콘택(contact) 면적이 작아 전류가 집중되면서 나타나는 것이다.In particular, a short occurs in the channel portion at the position where the semiconductor layer contact holes 273a and 273b are formed. This is because the contact area between the source and drain electrodes 280a and 280b and the semiconductor layer 230 has a small current. It appears to be concentrated.

본 발명은 폴리 실리콘 액정 표시 장치의 구동 회로부에서 멀티 채널을 가지는 박막 트랜지스터 형성시에 적어도 하나 이상의 단위 채널에 형성되는 소스 및 드레인 콘택홀을 연결하여 바 타입(bar type)의 콘택홀로 형성함으로써 채널부에서 발생되는 열화에 의한 불량을 방지하는 폴리 실리콘 액정 표시 장치를 제공하는 데 목적이 있다. According to the present invention, a channel portion is formed by connecting a source and a drain contact hole formed in at least one unit channel to form a bar type contact hole when a thin film transistor having a multi channel is formed in a driving circuit of a polysilicon liquid crystal display. Disclosure of Invention An object of the present invention is to provide a polysilicon liquid crystal display device which prevents a defect due to deterioration generated in the device.

상기한 목적을 달성하기 위하여 본 발명에 따른 폴리 실리콘 액정 표시 장치는, 복수 개의 단위 채널로 이루어지는 멀티 채널형 박막 트랜지스터를 포함하는 폴리 실리콘 액정 표시 장치의 구동회로부에 있어서,In order to achieve the above object, the polysilicon liquid crystal display device according to the present invention includes a multi-channel thin film transistor including a plurality of unit channels.

기판 상에 상기 단위 채널을 형성하는 다결정 실리콘층과; 상기 다결정 실리콘층 상부에 형성된 게이트 절연막과; 상기 다결정 실리콘층의 일부에 대응하는 상기 게이트 절연막 상부에 형성된 게이트 전극과; 상기 게이트 전극 상에 형성된 층간 절연막과; 상기 게이트 절연막과 층간 절연막을 관통하여 상기 게이트 전극의 양측에서 적어도 하나 이상의 단위 채널 다결정 실리콘층을 연결시켜 노출시키는 바 타입(bar type) 콘택홀을 포함하는 반도체층 콘택홀과; 상기 반도체층 콘택홀을 통해 다결정 실리콘층과 접촉하는 소스 및 드레인 전극;을 포함하여 이루어지는 것을 특징으로 한다.A polycrystalline silicon layer forming the unit channel on a substrate; A gate insulating film formed over the polycrystalline silicon layer; A gate electrode formed on the gate insulating film corresponding to a portion of the polycrystalline silicon layer; An interlayer insulating film formed on the gate electrode; A semiconductor layer contact hole penetrating through the gate insulating film and the interlayer insulating film, and including a bar type contact hole for connecting and exposing at least one unit channel polycrystalline silicon layer at both sides of the gate electrode; And a source and a drain electrode contacting the polycrystalline silicon layer through the semiconductor layer contact hole.

상기 소스 및 드레인 전극과 접촉하는 상기 다결정 실리콘층의 표면에는 n+ 또는 p+ 불순물 이온이 도핑된 것을 특징으로 한다.N + or p + impurity ions are doped on the surface of the polycrystalline silicon layer in contact with the source and drain electrodes.

상기 바타입 콘택홀은 구동 전류가 집중되는 단위 채널에 형성되는 것을 특 징으로 한다.The bar type contact hole may be formed in a unit channel in which driving current is concentrated.

상기 멀티 채널형 박막 트랜지스터에는 채널의 일측에 적어도 두개 이상의 바타입 콘택홀이 형성된 것을 특징으로 한다.In the multi-channel thin film transistor, at least two bar type contact holes are formed at one side of the channel.

이하, 첨부한 도면을 참조로 하여 본 발명에 따른 폴리 실리콘 액정 표시 장치에 대해서 구체적으로 설명한다.Hereinafter, a polysilicon liquid crystal display according to the present invention will be described in detail with reference to the accompanying drawings.

도 5는 본 발명에 따른 제 1 실시예로서, 폴리 실리콘 액정 표시 장치의 구동 회로부의 일부를 보여주는 평면도이고, 도 6은 도 5에서 B-B'로 절단하여 보여주는 단면도이다.FIG. 5 is a plan view showing a portion of a driving circuit of a polysilicon liquid crystal display as a first embodiment according to the present invention, and FIG. 6 is a cross-sectional view taken along line BB ′ in FIG. 5.

도 5 및 도 6에 도시된 바와 같이, 본 발명에 다른 폴리 실리콘 액정 표시 장치의 구동 회로부는 박막 트랜지스터는 4개의 단위 채널(C1', C2', C3', C4')로 구성된 멀티 채널을 구성하고 있다.As shown in FIG. 5 and FIG. 6, the driving circuit of the polysilicon liquid crystal display according to the present invention constitutes a multi-channel composed of four unit channels C1 ', C2', C3 ', and C4'. Doing.

그리고, 상기 멀티 채널은 반도체층(330)이 4개의 단위 채널(C1', C2', C3', C4')을 형성하도록 이루어지며, 상기 단위 채널(C1', C2', C3', C4')의 양단에서 소스 영역(330s)과 드레인 영역(330d)을 형성하기 위하여 상기 단위 채널의 반도체층(330)이 연결되어 있다.In the multi-channel, the semiconductor layer 330 forms four unit channels C1 ', C2', C3 'and C4', and the unit channels C1 ', C2', C3 'and C4'. The semiconductor layer 330 of the unit channel is connected to form a source region 330s and a drain region 330d at both ends thereof.

상기 소스 영역(330s)과 드레인 영역(330d) 사에이는 채널 영역(330a)이 형성된다.A channel region 330a is formed between the source region 330s and the drain region 330d.

그리고, 상기 반도체층(330) 상에는 게이트 절연막(345)이 형성되어 있고, 상기 게이트 절연막(345) 상에서 상기 단위 채널(C1', C2', C3', C4')들에 걸쳐 게이트 전극(350)이 형성되어 있다. A gate insulating layer 345 is formed on the semiconductor layer 330, and the gate electrode 350 is disposed on the gate insulating layer 345 over the unit channels C1 ′, C2 ′, C3 ′, and C4 ′. Is formed.                     

상기 게이트 전극(350) 상에는 층간 절연막(370)이 형성되어 있으며, 상기 층간 절연막(370) 및 게이트 절연막(345)을 관통하는 반도체층 콘택홀(373a, 373b)이 형성되어 있다.An interlayer insulating layer 370 is formed on the gate electrode 350, and semiconductor layer contact holes 373a and 373b penetrating the interlayer insulating layer 370 and the gate insulating layer 345 are formed.

그리고, 상기 소스 영역(330s)과 드레인 영역(330d) 상부에 소스 전극(380a)과 드레인 전극(380b)이 형성되어 있다.A source electrode 380a and a drain electrode 380b are formed on the source region 330s and the drain region 330d.

상기 소스 전극(380a)과 드레인 전극(380b)은 상기 반도체층(330)의 소스 영역(330s) 및 드레인 영역(330d)을 소정 노출시키도록 상기 게이트 절연막(345)에 형성된 소스 및 드레인 콘택홀(373a, 373b)을 통해서 상기 상기 반도체층(330)과 접속된다.The source electrode 380a and the drain electrode 380b may include source and drain contact holes formed in the gate insulating layer 345 to expose the source region 330s and the drain region 330d of the semiconductor layer 330. The semiconductor layer 330 is connected through 373a and 373b.

이때, 상기 소스 및 드레인 반도체층 콘택홀(373a, 373b)은 상기 단위 채널(C1', C2', C3', C4')의 양단의 소스 및 드레인 영역(330s, 330d)에 바 타입(bar type)으로 형성되며, 상기 4개의 단위 채널(C1', C2', C3', C4')이 연결된 반도체층(330)의 소스 및 드레인 영역(330s, 330d)을 노출시키도록 형성된다.In this case, the source and drain semiconductor layer contact holes 373a and 373b may have bar types at source and drain regions 330s and 330d at both ends of the unit channels C1 ', C2', C3 'and C4'. And the source and drain regions 330s and 330d of the semiconductor layer 330 to which the four unit channels C1 ', C2', C3 'and C4' are connected.

즉, 멀티 채널을 이루고 있는 단위 채널을 각각 제 1 단위 채널 내지 제 4 단위 채널이라고 하면, 상기 제 1 내지 제 4 단위 채널을 통해 소스 전극(380a)에서 드레인 전극(380b)으로 신호를 전달하기 위해 상기 반도체층(330)의 소스 및 드레인 영역(330s, 330d)을 노출시키는 소스 및 드레인 반도체층 콘택홀(373a, 373b)을 형성하고 소스 전극 및 드레인 전극(380a, 380b)과 반도체층(330)을 접촉시키는데, 상기 소스 및 드레인 반도체층 콘택홀(373a, 373b)은 제 1 내지 제 4 단위 채널(C1', C2', C3', C4')의 소스 영역(330s) 및 드레인 영역(330d)을 노출시킨다. That is, when the unit channels constituting the multi-channel are referred to as first to fourth unit channels, respectively, to transmit a signal from the source electrode 380a to the drain electrode 380b through the first to fourth unit channels. Source and drain semiconductor layer contact holes 373a and 373b exposing source and drain regions 330s and 330d of the semiconductor layer 330 are formed, and source and drain electrodes 380a and 380b and the semiconductor layer 330 are formed. The source and drain semiconductor layer contact holes 373a and 373b may contact the source and drain regions 330s and 330d of the first to fourth unit channels C1 ', C2', C3 'and C4'. Expose                     

이와 같이 구성되는 상기 구동 회로부는 액정 표시 장치 구동시에 전류가 채널부의 일부에 집중해서 흐르는 것을 방지하고 이에 따라 채널부의 열화(self heating)를 방지하는 효과가 있다.The driving circuit unit configured as described above has an effect of preventing current from flowing concentrated in a portion of the channel portion when driving the liquid crystal display device, thereby preventing self heating of the channel portion.

도 7은 본 발명에 따른 폴리 실리콘 액정 표시 장치의 구동 회로부의 p형, n형 박막 트랜지스터를 보여주는 단면도이다.7 is a cross-sectional view illustrating a p-type and n-type thin film transistor of a driving circuit unit of a polysilicon liquid crystal display according to the present invention.

도 7을 참조하여 보다 구체적으로 설명하면, 버퍼층(425)이 형성된 투명한 절연 기판(420) 상에는 n형 반도체층(435)과 p형 반도체층(440)이 서로 일정 간격 이격되어 형성되어 있고, n형 및 p형 반도체층(435, 440) 상부에는 게이트 절연막(445)이 전면에 형성되어 있으며, 상기 게이트 절연막(445) 위로 게이트 전극(455, 460)이 형성되어 있다.Referring to FIG. 7, the n-type semiconductor layer 435 and the p-type semiconductor layer 440 are formed to be spaced apart from each other by a predetermined interval on the transparent insulating substrate 420 on which the buffer layer 425 is formed. The gate insulating layer 445 is formed on the entire surface of the type and p-type semiconductor layers 435 and 440, and the gate electrodes 455 and 460 are formed on the gate insulating layer 445.

상기 게이트 전극(455, 460) 상부에는 기판(420)의 전면에 걸쳐 반도체층 콘택홀(475a, 475b, 477a, 477b)을 포함하는 층간 절연막(470)이 형성되어 있고, 상기 층간 절연막(470) 상부에는 반도체층 콘택홀(475a, 475b, 477a, 477b)을 통해 각각 n형 및 p형 반도체층(435, 440)과 접촉되는 소스 및 드레인 전극((483a, 487a), (483b, 487b))이 형성되어 있고, 이 소스 및 드레인 전극((483a, 487a), (483b, 487b)) 상부에는 전면에 걸쳐 보호층(490)이 형성되어 있다.An interlayer insulating layer 470 including semiconductor layer contact holes 475a, 475b, 477a, and 477b is formed on the gate electrode 455 and 460 over the entire surface of the substrate 420. Source and drain electrodes (483a, 487a, 483b, 487b) contacting the n-type and p-type semiconductor layers 435, 440 through the semiconductor layer contact holes 475a, 475b, 477a, and 477b, respectively. Is formed, and a protective layer 490 is formed over the entire surface of the source and drain electrodes 448a and 487a and 483b and 487b.

상기 n형 반도체(435) 중 상기 게이트 전극(455)과 대응하며 상기 게이트 절연막(445) 하부에 형성된 영역은 액티브층(435a)을 이루고, 상기 소스 및 드레인 전극(483a, 483b)과 접촉하는 영역을 포함하는 반도체층은 n+도핑된 n형 오믹 콘택층(435c)을 이루며, 상기 액티브층(435a)과 n형 오믹 콘택층(435c)사이에 n- 도핑 된 LDD층(435b)을 이루고 있다.A region of the n-type semiconductor 435 corresponding to the gate electrode 455 and formed under the gate insulating layer 445 forms an active layer 435a and is in contact with the source and drain electrodes 483a and 483b. The semiconductor layer including n forms an n + doped n-type ohmic contact layer 435c, and an n-doped LDD layer 435b is formed between the active layer 435a and the n-type ohmic contact layer 435c.

또한, 상기 p형 반도체층(440)은 정공을 캐리어로써 이용하는 방식이므로 n형 박막 트랜지스터보다 캐리어의 열화 및 누설 전류의 영향이 크지 않으므로, LDD층을 형성하지 않고, 상기 게이트 전극(460)과 대응하는 게이트 절연막(445) 하부의 반도체층 영역이 액티브층(440a)을 이루고, 상기 액티브층(440a)의 외곽영역이 p형 오믹 콘택층(440c)을 이루고 있다.In addition, since the p-type semiconductor layer 440 uses holes as carriers, the deterioration and leakage current of the carriers are less affected than the n-type thin film transistors. Thus, the p-type semiconductor layer 440 corresponds to the gate electrode 460 without forming an LDD layer. A semiconductor layer region under the gate insulating layer 445 forms an active layer 440a, and an outer region of the active layer 440a forms a p-type ohmic contact layer 440c.

도 8은 본 발명에 따른 제 2 실시예로서, 폴리 실리콘 액정 표시 장치의 구동 회로부의 채널부를 보여주는 평면도이고, 도 9는 본 발명에 따른 제 3 실시예로서, 폴리 실리콘 액정 표시 장치의 구동 회로부의 채널부를 보여주는 평면도이다.8 is a plan view showing a channel portion of a driving circuit portion of a polysilicon liquid crystal display according to a second embodiment of the present invention, and FIG. 9 is a plan view showing a channel portion of a driving circuit portion of a polysilicon liquid crystal display. It is a top view which shows a channel part.

도 8 및 도 9에 도시된 바와 같이, 폴리 실리콘 액정 표시 장치의 구동 회로부는 복수의 단위 채널(C1', C2', C3', C4')로 이루어진 멀티 채널 박막 트랜지스터를 포함하여 구성되며, 각 단위 채널(C1', C2', C3', C4')에 대해서 소스 전극(580a, 680a) 및 드레인 전극(580b, 680b)을 반도체층(530, 630)과 접속시키기 위한 반도체층 콘택홀((573a, 673a),(573b, 673b))이 형성되어 있다.8 and 9, the driving circuit of the polysilicon liquid crystal display includes a multi-channel thin film transistor including a plurality of unit channels C1 ′, C2 ′, C3 ′, and C4 ′, each of which includes a multi-channel thin film transistor. The semiconductor layer contact hole ((1) for connecting the source electrodes 580a and 680a and the drain electrodes 580b and 680b with the semiconductor layers 530 and 630 with respect to the unit channels C1 ', C2', C3 'and C4'. 573a, 673a) and 573b, 673b) are formed.

이때, 상기 반도체층 콘택홀((573a, 673a),(573b, 673b))은 적어도 하나 이상의 단위 채널의 콘택홀을 연결하여 하나의 바 타입(bar type) 콘택홀을 포함하여 형성할 수 있다.In this case, the semiconductor layer contact holes 573a, 673a, and 573b and 673b may include one bar type contact hole by connecting contact holes of at least one unit channel.

도 8에서, 상기 바타입의 반도체층 콘택홀(573a, 573b)은 구동 전류가 집중되는 단위 채널에 형성되어 있어, 특히 전류 집중에 채널 열화를 방지할 수 있는 효과가 있다. In FIG. 8, the bar-type semiconductor layer contact holes 573a and 573b are formed in the unit channel where the driving current is concentrated, and thus, the channel deterioration can be prevented due to the concentration of current.                     

도 9에서, 상기 바타입 콘택홀은 이웃하는 단위 채널의 반도체층 콘택홀673a, 673b)을 연결하여 복수의 바타입 콘택홀을 형성함으로써 효과적으로 채널 열화를 방지할 수 있는 효과가 있다.In FIG. 9, the bar type contact hole connects the semiconductor layer contact holes 673a and 673b of the neighboring unit channel to form a plurality of bar type contact holes, thereby effectively preventing channel degradation.

여기서, 설명되지 않은 도면 부호는 앞서 설명한 실시예와 동일하므로 구체적인 설명을 생략한다.Here, the reference numerals which are not described are the same as the above-described embodiments, and thus detailed descriptions thereof will be omitted.

본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다. Although the present invention has been described with reference to the embodiments illustrated in the drawings, this is merely exemplary, and it will be understood by those skilled in the art that various modifications and equivalent other embodiments are possible. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

본 발명에 따른 폴리 실리콘 액정 표시 장치의 구동 회로부는 멀티 채널을 가지는 박막 트랜지스터에서 적어도 하나 이상의 단위 채널의 콘택홀을 바 타입(bar type)으로 형성함으로써 채널부의 열화(self heating)를 방지하는 효과가 있다.The driving circuit of the polysilicon liquid crystal display according to the present invention has an effect of preventing deterioration of the channel portion by forming a bar type contact hole of at least one unit channel in a thin film transistor having a multi-channel. have.

또한, 본 발명은 폴리 실리콘 액정 표시 장치에서 소자를 장시간 구동시에도 구동회로부에서 불량이 발생하지 않아 신뢰도를 향상시키는 효과가 있다.

In addition, the present invention has an effect of improving the reliability since no defect occurs in the driving circuit unit even when the device is driven for a long time in the polysilicon liquid crystal display.

Claims (7)

복수 개의 단위 채널로 이루어지는 멀티 채널형 박막 트랜지스터를 포함하는폴리 실리콘 액정 표시 장치의 구동회로부에 있어서,In the driving circuit portion of the polysilicon liquid crystal display device including a multi-channel thin film transistor consisting of a plurality of unit channels, 기판 상에 상기 복수개의 단위 채널과 상기 복수개의 단위채널 양측영역에 각각 위치하는 다수의 소스 영역 및 드레인 영역을 형성하는 다결정 실리콘층과;A polycrystalline silicon layer forming a plurality of source and drain regions respectively positioned on the plurality of unit channels and on both sides of the plurality of unit channels; 상기 다결정 실리콘층 상부에 형성된 게이트 절연막과;A gate insulating film formed over the polycrystalline silicon layer; 상기 다결정 실리콘층의 일부영역에 대응하는 상기 게이트 절연막 상부에 형성된 게이트 전극과;A gate electrode formed on the gate insulating layer corresponding to a partial region of the polycrystalline silicon layer; 상기 게이트 전극 상에 형성된 층간 절연막과;An interlayer insulating film formed on the gate electrode; 상기 게이트 절연막과 층간 절연막을 관통하여 복수개의 단위 채널에 대응하는 복수개의 소스 영역을 함께 노출하는 바타입의 소스 콘택홀과;A bar type source contact hole penetrating through the gate insulating film and the interlayer insulating film to expose a plurality of source regions corresponding to the plurality of unit channels; 상기 게이트 절연막과 층간 절연막을 관통하여 복수개의 단위 채널에 대응하는 복수개의 드레인 영역을 함께 노출하는 바타입의 드레인 콘택홀과; A bar type drain contact hole penetrating the gate insulating film and the interlayer insulating film to expose a plurality of drain regions corresponding to the plurality of unit channels; 상기 소스 콘택홀을 통해 함께 노출된 복수개의 소스 영역과 접촉하는 소스전극과;A source electrode contacting the plurality of source regions exposed together through the source contact hole; 상기 드레인 콘택홀을 통해 함께 노출된 복수개의 드레인 영역과 접촉하는 드레인 전극; 을 포함하고,A drain electrode contacting the plurality of drain regions exposed together through the drain contact hole; Including, 상기 다수의 소스 영역은 서로 연결되고,The plurality of source regions are connected to each other, 상기 다수의 드레인 영역은 서로 연결되어 이루어지는 것을 특징으로 하는 폴리 실리콘 액정 표시 장치의 구동회로부.The plurality of drain regions are connected to each other driving circuit portion of the polysilicon liquid crystal display device. 제 1항에 있어서,The method of claim 1, 상기 소스 영역 및 드레인 영역의 표면에는 n+ 또는 p+ 불순물 이온이 도핑된 것을 특징으로 하는 폴리 실리콘 액정 표시 장치의 구동회로부.And n + or p + impurity ions doped on the surfaces of the source and drain regions. 제 1항에 있어서,The method of claim 1, 상기 바타입의 소스 콘택홀 또는 바타입의 드레인 콘택홀은 구동 전류가 집중되는 단위 채널에 형성되는 것을 특징으로 하는 폴리 실리콘 액정 표시 장치의 구동회로부.And the bar type source contact hole or the bar type drain contact hole are formed in a unit channel in which driving current is concentrated. 제 1항에 있어서,The method of claim 1, 상기 멀티 채널형 박막 트랜지스터에는 채널의 일측에 두개 이상의 바타입의 소스 콘택홀 또는 바타입의 드레인 콘택홀이 형성된 것을 특징으로 하는 폴리 실리콘 액정 표시 장치의 구동회로부.And a plurality of bar type source contact holes or bar type drain contact holes formed at one side of the channel in the multi-channel thin film transistor. 삭제delete 삭제delete 삭제delete
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