KR101126052B1 - Low noise and low input capacitance differential mds lna - Google Patents

Low noise and low input capacitance differential mds lna Download PDF

Info

Publication number
KR101126052B1
KR101126052B1 KR20107015953A KR20107015953A KR101126052B1 KR 101126052 B1 KR101126052 B1 KR 101126052B1 KR 20107015953 A KR20107015953 A KR 20107015953A KR 20107015953 A KR20107015953 A KR 20107015953A KR 101126052 B1 KR101126052 B1 KR 101126052B1
Authority
KR
South Korea
Prior art keywords
transistor
signal
drain
coupled
node
Prior art date
Application number
KR20107015953A
Other languages
Korean (ko)
Other versions
KR20100092519A (en
Inventor
프라사드 에스 구뎀
남수 김
크리스티안 마르쿠
아눕 사브라
호세 카바닐라스
Original Assignee
퀄컴 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to US11/959,196 priority Critical patent/US7944298B2/en
Priority to US11/959,196 priority
Application filed by 퀄컴 인코포레이티드 filed Critical 퀄컴 인코포레이티드
Priority to PCT/US2008/086950 priority patent/WO2009079491A1/en
Publication of KR20100092519A publication Critical patent/KR20100092519A/en
Application granted granted Critical
Publication of KR101126052B1 publication Critical patent/KR101126052B1/en

Links

Images

Classifications

    • HELECTRICITY
    • H03BASIC ELECTRONIC CIRCUITRY
    • H03FAMPLIFIERS
    • H03F3/00Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45Differential amplifiers
    • H03F3/45071Differential amplifiers with semiconductor devices only
    • H03F3/45076Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
    • H03F3/45183Long tailed pairs
    • H03F3/45188Non-folded cascode stages
    • HELECTRICITY
    • H03BASIC ELECTRONIC CIRCUITRY
    • H03FAMPLIFIERS
    • H03F1/00Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/32Modifications of amplifiers to reduce non-linear distortion
    • H03F1/3205Modifications of amplifiers to reduce non-linear distortion in field-effect transistor amplifiers
    • HELECTRICITY
    • H03BASIC ELECTRONIC CIRCUITRY
    • H03FAMPLIFIERS
    • H03F1/00Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/32Modifications of amplifiers to reduce non-linear distortion
    • H03F1/3211Modifications of amplifiers to reduce non-linear distortion in differential amplifiers
    • HELECTRICITY
    • H03BASIC ELECTRONIC CIRCUITRY
    • H03FAMPLIFIERS
    • H03F2203/00Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45Indexing scheme relating to differential amplifiers
    • H03F2203/45318Indexing scheme relating to differential amplifiers the AAC comprising a cross coupling circuit, e.g. two extra transistors cross coupled
    • HELECTRICITY
    • H03BASIC ELECTRONIC CIRCUITRY
    • H03FAMPLIFIERS
    • H03F2203/00Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45Indexing scheme relating to differential amplifiers
    • H03F2203/45396Indexing scheme relating to differential amplifiers the AAC comprising one or more switches

Abstract

차동 저잡음 증폭기 (LNA) 는 포화에 바이어싱된 2개의 메인 증폭 트랜지스터들 및 서브-임계에 바이어싱된 2개의 소거 트랜지스터들을 포함한다. It includes a threshold biasing the two erase transistors to-differential low-noise amplifier (LNA) is biasing the two main sub-amplifier transistors and the saturation. 일 예에서, 소거 트랜지스터들의 게이트들은 메인 트랜지스터들의 드레인들에 대칭적이고 크로스-커플링된 방식으로 커플링된다. In one example, the erase gates of the transistors are symmetrical in cross-drains of the main transistor is coupled to the coupling method. 메인 트랜지스터들은 소스 디제너레이션된다. Main transistors are source generation di. 소거 트랜지스터들의 게이트들이 LNA의 차동 입력 리드들에 커플링되지 않기 때문에, LNA의 입력 커패시턴스는 감소된다. Since the erase gates of transistors are not coupled to the differential input leads of the LNA, the LNA input capacitance is reduced. 2개의 스테이지들이 존재하기 때문에, 서브-임계 영역에 바이어싱된 소거 트랜지스터들로 인해 LNA 출력으로 도입된 잡음은 감소된다. Since two stages that are present, the sub-because of the biased transistor erase the critical section of the noise introduced into the LNA output is reduced. 제 1 스테이지는 메인 트랜지스터들을 포함하고, 제 2 스테이지는 소거 트랜지스터들을 포함한다. The first stage is the second stage, and includes a main transistor comprises the erasure transistor. 제 1 스테이지의 이득을 증가시키고 제 2 스테이지의 이득을 감소시킴으로써, 서브-임계 바이어싱된 트랜지스터들이 LNA 출력에 기여하는 잡음을 감소시키면서 전체 LNA 이득이 유지된다. By increasing the gain of the first stage to reduce the gain of the second stage, the sub-threshold while the biased transistors reduce the noise contributing to the LNA output, the entire LNA gain is maintained.

Description

저잡음 및 저입력 커패시턴스 차동 MDS LNA{LOW NOISE AND LOW INPUT CAPACITANCE DIFFERENTIAL MDS LNA} Low noise and low input capacitance differential MDS LNA {LOW NOISE AND LOW INPUT CAPACITANCE DIFFERENTIAL MDS LNA}

개시된 실시형태들은 저잡음 증폭기들에 관한 것이다. The disclosed embodiments are directed to a low noise amplifier.

일반적으로, 셀룰러 전화기의 수신기와 같은 무선 수신기에서의 제 1 증폭 스테이지는 저잡음 증폭기 (LNA) 로 지칭되는 증폭기 회로이다. In general, the first amplifier stage in a radio receiver, such as a cellular telephone receiver is an amplifier circuit, referred to as a low noise amplifier (LNA). LNA는 다음 스테이지들의 잡음 기여도를 감소시키고, 전체 수신기의 최저의 획득가능한 잡음 레벨을 셋팅한다. LNA is to reduce the noise contributions of the following stage, and setting the lowest achievable noise level of the whole receiver. 따라서, 일반적으로 LNA는, 수용가능하지 않게 많은 양의 왜곡을 도입하지 않으면서 도입된 잡음 양을 감소시키기 위해 높은 이득을 갖도록 설계된다. Thus, in general the LNA, is designed to have high gain in order to reduce the amount of noise introduced into the standing without introducing a large amount of distortion not acceptable. 순수한 단일 주파수의 정현파 입력 신호가 선형 증폭기의 입력에 공급되면, 그 증폭기는 입력 신호의 증폭된 버전을 출력할 것이다. When the input sine wave signal of a pure single frequency, supplied to the input of the linear amplifier, the amplifier will output an amplified version of the input signal. 그 출력 신호는 단일 주파수만을 가질 것이며, 이러한 주파수는 입력 신호의 주파수일 것이다. The output signal will have only a single frequency, this frequency will be the frequency of the input signal. 그러나, 상당한 양의 비-선형성을 나타내는 증폭기의 입력에 동일한 정현파 입력 신호가 공급되면, 그 증폭기는 입력 신호의 주파수에서 입력 신호의 증폭된 버전을 출력할 것이지만, 또한, 그 증폭기는 다른 주파수들의 하나 이상의 다른 신호들을 출력할 것이다. However, a significant amount of non-when the same sine-wave input signal is supplied to the input of an amplifier showing the linearity, the amplifiers, but to output an amplified version of the input signal at the frequency of the input signal, and, the amplifier is one of other frequency will output a signal over another. 이들 다른 신호들은 "왜곡" 으로 지칭된다. These other signals are referred to as a "distortion". 입력 신호 (또는 다수의 입력 신호들) 와 증폭기의 특정한 비-선형성 사이의 상호작용은 복잡할 수 있으며, 또한, 왜곡의 타입이 복잡할 수 있고, 증폭기 및 입력 신호의 많은 상이한 특성들에 의존한다. The input signal (or many input signals) with a specific ratio of an amplifier-interaction between the linearity can be complex, but also, and this type of distortion can be complex and depends on a number of different characteristics of the amplifier and the input signal .

더 상세하게, 종종, 비-선형 증폭기의 트랜스컨덕턴스는, More specifically, often, a non-linear transconductance of the amplifier,

Figure 112010046131358-pct00001

와 같은 형태의 수학식을 사용하여 기술된다. And it is described using the equation of the form: 수학식 1에서, x는 입력 신호를 나타내고, y는 결과적인 출력 신호를 나타낸다. In Equation 1, x represents an input signal, y represents the resulting output signal. 항들 g 1 x 및 g 2 x 2 및 g 3 x 3, 각각, 1차항 (또는 "선형항"), 2차항, 및 3차항으로 지칭된다. G 1 and g 2 terms x 2 x 3 x 3, and g are, respectively, referred to as first order term (or "anti-linear"), second order term, and the third order term. x (입력 신호) 가 전압이고 y (출력 신호) 가 전류이면, g 1 은 "선형 트랜스컨덕턴스 계수" 로서 지칭되지만, 계수들 g 2 및 g 3 은, 각각, 2차 트랜스컨덕턴스 계수 및 3차 트랜스컨덕턴스로 지칭된다. If x (input signal), the voltage and the y (output) current, g 1 are however referred to as "linear transconductance factor", it coefficients g 2 and g 3, respectively, the second transconductance factor and tertiary trans It is referred to as conductance.

LNA의 출력 전력이 증가됨에 따라, 생성된 왜곡의 크기는 원하는 신호의 크기보다 더 신속하게 증가한다. Depending on the output power of the LNA is increased, the size of the resulting distortion will increase faster than the size of the wanted signal. 일부 출력 전력에서, 왜곡의 크기는 원하는 신호의 크기와 동일하다. In some output power, the magnitude of the distortion is the same as the size of the wanted signal. 3차 왜곡의 크기가 원하는 신호의 출력 전력과 동일한 이러한 출력 전력은, 3차 인터셉트 포인트 IIP3로 지칭된다. 3 The output power is equal to the output power of the desired signal level of the order distortion, it referred to as a third-order intercept point IIP3. 제 1 근사화에 있어서, IIP3에 대한 2차 기여도가 무시되면, IIP3는 다음과 같은 수학식 2에 의해 주어진다. In the first approximation, be ignored a secondary contribution to the IIP3, IIP3 is given by the following equation (2), such as.

Figure 112010046131358-pct00002

셀룰러 전화기에서의 수신기는, 수신될 원하는 신호에 부가하여 원치않는 신호들이 존재하는 상황에서 신호를 수신하기 위해 사용될 수도 있다. A receiver in a cellular telephone, in addition to the desired signal to be received may be used to receive signals in a situation where there are unwanted signals. 이들 원치않는 신호들은 잼머들로 지칭되며, 그들은 매우 상이한 속성들을 가질 수 있다. These unwanted signal will be referred to as jammer, they can have very different properties. 인접한 채널 신호들 및 송신기 신호들은 단지 몇몇 예의 잼머들이다. The adjacent channel signal and the transmitter signals are only some examples jammer. 잼머들은 별개의 톤들일 수 있거나 소정의 대역폭을 가질 수 있다. Jammer may be acceptable in a separate tone or may have a predetermined bandwidth. 분석을 위해, 비-이산 신호는 각각이 상이한 주파수를 갖는 2개의 사인파 신호들로서 모델링될 수 있으며, 여기서, 2개의 사인파 신호들의 주파수들에서의 차이는 비-이산 신호의 대역폭이다. For the analysis, the non-discrete signal may be modeled as two sinusoidal signals each having a different frequency, wherein the second difference in the frequencies of the two sine-wave signal is a non-bandwidth of the discrete signal.

수신될 원하는 신호가 1GHz 의 주파수를 갖는 상황을 고려한다. The desired signal is received, giving due consideration to having a frequency of 1GHz. 제 1 인접 채널 수신 잼머가 1.001GHz 의 주파수 ω 1 을 갖고 제 2 인접 채널 수신 잼머가 1.002GHz 의 주파수 ω 2 를 갖는다면, 그리고 이들 2개의 잼머 신호들의 합산이 상기 수학식 1로의 변수 x로서 공급되면, 결과적인 y 신호는, 항들의 제곱 및 세제곱으로 인해 많은 주파수들의 많은 컴포넌트들을 가질 것이다. If the first adjacent channel has a frequency ω 1 of the received measurements meoga 1.001GHz having a second adjacent channel receive jam frequency ω 2 of meoga 1.002GHz, and the two sums are supplied to a variable x to the equation (1) of the jammer signal When the resulting signal y, will have a large component of many frequencies due to the square and cube of terms. 3차항 및 입력 신호들의 합산의 관련 세제곱으로 인해, (2ω 1 -ω 2 ) 의 주파수를 갖는 출력 y의 일 컴포넌트가 존재할 것이다. And third order term due to the cube of the sum of the associated input signal, there will be a component of the output y has a frequency (2ω 12). 따라서, 이러한 컴포넌트는 원하는 신호와 동일한 1GHz 주파수에 존재한다. Therefore, these components are present in the same 1GHz frequency to the desired signal. 이러한 왜곡 컴포넌트 및 원하는 신호가 동일한 1GHz 주파수를 갖기 때문에, 원하는 신호는 필터링에 의해 왜곡 컴포넌트로부터 분리될 수 없다. Since this distortion component and the desired signal have the same 1GHz frequency, a desired signal can not be separated from the distortion component by the filtering. 따라서, 이러한 왜곡 컴포넌트의 크기를 감소시키기 위해, 더 선형인 수신기가 바람직하다. Therefore, in order to reduce the amount of this distortion component, more preferably a linear receiver. 종종, 이러한 왜곡 컴포넌트는 3차 "상호변조 왜곡" 으로 지칭된다. Often, these distortion components are referred to as "intermodulation distortion" tertiary.

또한, 코드 분할 다중 액세스 2000 (CDMA2000) 과 같은 CDMA 표준에 따라 동작하는 셀룰러 전화기에서, 셀룰러 전화기는, 셀룰러 전화기의 수신기가 수신하고 있는 때와 동시에 송신할 수도 있는 송신기를 갖는다. Further, in a cellular telephone operating in accordance with CDMA standards, such as Code Division Multiple Access 2000 (CDMA2000), cellular telephone, and has a transmitter that may transmit at the same time as the time that the receiver of the cellular phone received. 수신되고 있는 원하는 신호와는 상이한 주파수 대역에서 송신 신호들이 송신되지만, 그 송신 신호들은 강할 수 있으며, 셀룰러 전화기의 매우 민감한 수신기에 매우 근접한 셀룰러 전화기 송신기로부터 출력된다. And receiving the desired signal and the transmission signal are transmitted in different frequency bands, but that, the transmission signals may be strong, is output from the cellular telephone transmitter in close proximity to highly sensitive receiver of the cellular telephone. 따라서, 실질적인 양의 송신 신호들이 수신기에 역으로 누설될 수도 있고 왜곡 문제를 야기할 수도 있다. Thus, a substantial amount of the transmission signal may be that leak back to the receiver can lead to distortion. 송신 신호들이 일 대역에서 송신되므로, 상술된 바와 같이, 그 송신 신호들은 상이한 주파수들을 갖는 2개의 신호들로서 모델링될 수도 있으며, 여기서, 2개의 신호들의 주파수들에서의 차이는 채널의 폭이다. Because the transmission signals are transmitted in one band, as shown, the transmission signals may be modeled as two signals having different frequencies, wherein the difference in the frequencies of the two signals described above is the width of the channel.

또한, 그 후, 수신될 신호가 존재한다. In addition, Then, there is a signal to be received. 이러한 신호는 원하는 신호로 지칭된다. This signal is referred to as the desired signal. 수신될 원하는 신호가 1GHz 의 수신 주파수 ω 3 를 갖는 상황을 고려한다. The desired signal is received, giving due consideration to 1GHz having a reception frequency of ω 3. 제 1 송신 잼머가 900.0MHz 의 주파수 ω 1 에 존재하고 제 2 송신 잼머가 900.4MHz 의 주파수 ω 2 에 존재하면, 그리고 이 2개의 잼머 신호들의 합산 및 원하는 신호가 상기 수학식 1로의 변수 x로서 공급되면, 결과적인 y 신호는, 항들의 제곱 및 세제곱으로 인해 많은 주파수들의 많은 컴포넌트들을 가질 것이다. First transmission measurements when present in the frequency ω 1 of the present meoga 900.0MHz and the frequency ω 2 of the second transmission measurements meoga 900.4MHz, and the second summation of the two jammer signal and the desired signal is supplied as a variable x to the equation (1) When the resulting signal y, will have a large component of many frequencies due to the square and cube of terms. 3차항 및 결과적인 세제곱으로 인해, ω 3 -(ω 2 -ω 1 ) 의 주파수를 갖는 출력 y의 일 컴포넌트가 존재할 것이다. Third order term and due to the resulting cubic, ω 3 - there will be a component of the output y having a frequency of (ω 21). 이러한 예에서, 이러한 주파수는 1.0006GHz 이며, 따라서, 1GHz 에 중심이 있는 일 메가헤르츠 폭의 수신 대역에 존재한다. In such an example, and this frequency is 1.0006GHz, therefore, present in the reception band of one MHz wide centered at 1GHz. 종종, 이러한 컴포넌트는 "트리플 비트 (triple beat)" 왜곡 컴포넌트 또는 3차 "크로스-변조" 컴포넌트로서 지칭된다. Often, such components are "triple-bit (triple beat)" distortion components or tertiary "cross-modulation" is referred to as a component. 크로스-변조 컴포넌트가 수신 대역에 존재하기 때문에, 통상적으로, 그 컴포넌트는 필터링에 의해 원하는 신호로부터 분리될 수 없다. Cross-modulation components due to the presence in the receive band, typically, that the component can not be separated from the desired signal by the filter. 따라서, 이러한 크로스-변조 왜곡 컴포넌트의 크기를 감소시키기 위해, 더 선형인 수신기가 또한 바람직하다. Thus, such cross-for reducing the size of the distortion component, the more linear the receiver is also preferred.

수용가능한 양의 왜곡만을 도입하는 것 이외에, 증폭기는 최소량의 잡음을 도입해야 한다. In addition to introducing only the acceptable amount of distortion, an amplifier must introduce a minimal amount of noise. 열잡음은, 트랜지스터들이 제조된 반도체 재료의 저항성 컴포넌트와 같은 임의의 임피던스의 저항성 컴포넌트 내의 전자들 및 원자들의 랜덤 이동으로 인한 것이다. Thermal noise, to transistors due to the random movement of electrons and atoms in the random impedance of a resistive component, such as a resistive component of the resulting semiconductor material. 따라서, 트랜지스터들을 이용하는 모든 증폭기들은 잡음을 도입한다. Thus, all the amplifiers employing transistors introduce noise. 이러한 잡음은 자연적으로 발생하며, 증폭기에서는 고유하다. This noise is naturally occurring, and it is inherent in the amplifier. LNA의 출력으로의 잡음 도입은 제거될 수 없지만, 불량한 설계는, 필요한 것보다 많이 잡음을 부가하고 필요한 것보다 많이 기-존재 잡음을 증폭시키는 LNA를 초래할 수 있다. Although the noise introduced into the LNA output can be eliminated, and design is poor, adding a lot of noise than is needed and a lot of groups than is necessary - can result in an LNA for amplifying the noise present. 그 후, LNA에 의해 출력된 잡음은 수신기의 나머지를 통해 흐른다. Then, the noise output by the LNA flows through the remainder of the receiver. 따라서, LNA는 LNA가 출력하는 잡음의 양을 감소 및 최소화시키도록 설계된다. Therefore, LNA is designed to reduce and minimize the amount of noise to the LNA output.

종래에는, 저잡음 및 왜곡 성능을 나타내는 LNA를 실현하기 위해 수개의 상이한 기술들 및 회로 토폴로지들이 적용되었다. In the past, several different techniques and circuit topology may have been applied to realize low-noise and distortion LNA representing the performance. 이들 기술들은, 피드백 소거, 프리-왜곡 (pre-distortion) 소거, 피드-포워드 소거, 및 포스트-왜곡 (post-distortion) 소거로 지칭되는 기술들을 포함한다. These techniques, feedback cancellation, the pre-include techniques referred to as the distortion (post-distortion) erasure-distortion (pre-distortion) erased, the feed-forward cancellation, and a post. 포스트-왜곡 소거 기술들의 3개의 특정한 예들이 본 발명의 관심대상이며, 활성 포스트-왜곡 (APD) 기술, DS (Derivative Super-position) 기술, 및 MDS (modified Derivative Superposition) 기술로 지칭된다. Post-and three specific examples of distortion cancellation techniques are of interest to the present invention, the active post-distortion is referred to as (APD) techniques, DS (Derivative Superposition) technology, and MDS (modified Derivative Superposition) technology.

도 1 (종래 기술) 은, 활성 포스트-왜곡 기술을 이용하는 차동 LNA (1) 의 회로도이다. Figure 1 (prior art) is an active post-distortion circuit diagram utilizing a technique differential LNA (1). 이러한 기술은, 포화 영역에 바이어싱된 4개의 전계 효과 트랜지스터들 (FET) 의 사용을 포함한다. This technique involves the use of four field-effect transistor biased in the saturation region (FET). FET들 (2 및 3) 은 메인 FET들로 지칭된다. The FET (2 and 3) is referred to as the main FET. FET들 (4 및 5) 은 소거 FET들로 지칭된다. The FET (4 and 5) will be referred to as scavenging FET. 메인 FET 및 소거 FET의 한 쌍은 다음과 같이 동작한다. A pair of the main FET, and the erase FET operates as follows. (회로의 이득 및 잡음 지수를 정의하는) 메인 FET (2) 는 입력 리드 (5) 상의 입력 신호를 증폭시킨다. The main FET (which defines the gain and noise figure of the circuit) (2) amplifies the input signal on the input lead (5). 입력 신호의 증폭된 버전은 노드 (6) 상에서 생성된다. An amplified version of the input signal is generated on a node (6). 메인 FET (2) 가 공통 소스 증폭기로서 구성되기 때문에, 증폭된 신호는 입력 리드 (5) 상의 입력 신호에 관해 약 180도의 위상 시프트를 갖는다. Since the main FET (2) is configured as a common source amplifier, the amplified signal has a phase shift of about 180 degrees with respect to the input signal on the input lead (5). 또한, 3차 왜곡 컴포넌트들은, 입력 신호의 원하는 증폭된 버전과 함께 노드 (6) 상의 신호에 존재한다. Further, the third-order distortion components, and with an amplified version of the desired input signal is present on the signal on node (6). 노드 (6) 상의 위상-시프트된 신호는 소거 FET (4) 의 입력에 적용된다. Phase on the node 6-shifted signal is applied to the input of the erasing FET (4). 소거 FET (4) 는 포화 영역에 바이어싱되지만, 그럼에도 현저한 비-선형 증폭 특성을 갖는다. Erasing FET (4), but is biased in the saturation region, and yet significant non-linear amplifier has a characteristic. 소거 FET (4) 는, 실질적인 양의 3차 왜곡을 생성하지만 드레인에서 작은 양의 원하는 신호만을 증폭된 형태로 공급한다는 점에서 조악한 증폭기이도록 설계된다. Erasing FET (4) is to produce a substantial amount of the third-order distortion, but is designed to be coarse amplifier, in that a small amount of feed in the desired form only the amplified signal from the drain. FET (4) 에 의해 출력된 왜곡 신호의 크기는, 노드 (6) 상의 FET (2) 에 의해 출력된 왜곡 신호에 대한 크기와 동일하게 셋팅된다. The size of the distortion signal output by the FET (4), the same is set to the size of the distortion signal output by the FET (2) on the node (6). 소거 FET (4) 가 포화 영역에 바이어싱되기 때문에, 그것이 출력하는 왜곡뿐만 아니라 그것이 출력하는 증폭된 원하는 신호 양자는 노드 (6) 상의 3차 왜곡 컴포넌트들에 관해 180도 위상반전 (out of phase) 된다. Since the erase FET (4) it is biased in the saturation region, as it is with regard to the third-order distortion component 180 degree phase reversal (out of phase) on the desired signal, both the node 6 is amplified distortion, as well as that it outputs the output do. 메인 FET (2) 및 소거 FET (4) 로부터 출력된 전류 신호들은 노드 (7) 에서 합산된다. A current signal output from the main FET (2) and erasing FET (4) are summed at a node (7). 이러한 합산은, 양자의 신호들에서의 3차 왜곡의 소거를 초래한다. This summation is, resulting in a cancellation of the third-order distortion in the quantum signal. 불운하게도, 원치않는 3차 왜곡을 소거하는 것 이외에, 이러한 기술은, FET들 (2 및 4) 에 의해 출력된 원하는 입력 신호의 증폭된 버전들이 서로 동위상 (in phase) 이기 때문에 원하는 신호의 일부 소거를 또한 초래한다. Unfortunately, in addition to cancel the unwanted third order distortion that is, this technique, a portion of the wanted signal because it is an amplified version of the desired input signal output by the FET (2 and 4) to each other in-phase (in phase) an erasure also causes. 따라서, LNA의 이득은 열화된다. Thus, the gain of the LNA is degraded. 도 1의 차동 LNA에 대한 추가적인 세부사항에 대해서는, 2007년 10월 4일자로 공개된 미국 특허 공개 공보 제 2007/0229154 를 참조한다. Also for additional details about differential LNA 1, reference is made to US Patent Publication No. 2007/0229154, published October 04, 2007.

도 2 (종래 기술) 는, 유도성 수퍼-포지션 (DS) 기술을 이용하는 싱글-엔디드 LNA (10) 의 회로도이다. Figure 2 (prior art) is induced super-ended circuit diagram of the LNA (10) - position (DS) using a single technique. 이러한 예는, 도 1의 예의 차동 회로와는 대조적으로, 싱글 엔디드 회로이다. An example of this is, as those of the differential circuit of Figure 1, by contrast, is a single-ended circuit. 도 2의 DS 회로에서, 2개의 FET들 (11 및 12) 이 사용된다. In DS the circuit of Figure 2, two of the FET (11 and 12) are used. FET (12) 는 메인 FET로 지칭되며, 포화 상태에 바이어싱된다. FET (12) is referred to as the main FET, it is biased in saturation. FET (11) 는 소거 FET로 지칭되며, 서브-임계 영역에 바이어싱된다. FET (11) is referred to as an erase FET, sub-biased in a critical section. 포화 영역에 바이어싱된 FET 증폭기에 대한 트랜스컨덕턴스 수학식이 서브-임계 영역에 바이어싱된 FET 증폭기에 대한 트랜스컨덕턴스 수학식과 비교될 경우, 2개의 트랜지스터들의 트랜스컨덕턴스 수학식들의 3차 계수들의 부호들이 서로 반대라는 것이 인식된다. Equation transconductance for biasing the FET amplifier in a saturation region sub-when compared with expression transconductance mathematics for biasing the FET amplifier in a critical section, each other are signs of the third coefficient of the transconductance equation of the two transistors it is recognized that the opposite. 그러나, 1차 계수들의 부호들은 서로 반대가 아니다. However, the sign of the primary factors are not opposite each other. 이것은, 포화 영역에 바이어싱된 트랜지스터와 비교하여, 서브-임계 영역에 트랜지스터를 바이어싱하는 것이 그 트랜지스터가 출력하는 3차 왜곡 신호의 위상에서 시프트를 초래하지만, 포화 영역에 바이어싱된 트랜지스터와 비교하여, 서브-임계 바이어싱된 트랜지스터에 의해 출력된 바와 같은 원하는 신호의 위상이 위상 시프트되지 않는다는 것을 의미한다. This, in comparison with the biased in the saturation region transistor, the sub-to bias the transistor in the critical region results in a shift in the phase of the third-order distortion signal to the transistor output, compared to the biased in the saturation region transistor the sub-means that the phase of the desired signal as output by the threshold-biased transistor is not phase shifted. 따라서, FET들 (11 및 12) 에 의해 출력된 전류들은 노드 (13) 상에서 합산되며, 메인 FET (12) 에 의해 출력된 3차 왜곡을 소거시키는 소거 FET (11) 에 의해 출력된 왜곡 신호를 초래한다. Thus, the current output by the FET (11, 12) are distorted signals output by the are summed on the node 13, the erase FET (11) to cancel the third-order distortion output by the main FET (12) results. 그러나, 원하는 입력 신호의 주파수이고 소거 FET (11) 가 출력하는 신호는, 메인 FET (12) 에 의해 출력된 바와 같은 원하는 신호의 증폭된 버전에 관해 180도 위상반전되지 않으며, 따라서, 노드 (13) 상의 원하는 신호의 일부는 도 1의 APS 예에서와 같이 소거되지는 않는다. However, the frequency and the signal of the erasing FET (11) output from the desired input signal, with respect to an amplified version of the desired signal as output by the main FET (12) 180 also does not phase inversion, and thus, the node (13 ) is not erased, such as APS in the example of Figure 1 is part of a desired signal on.

그러나, 도 2의 DS 기술을 이용하는 것은 문제를 갖는다. However, Fig. The use of DS technology 2 has a problem. 소스 디제너레이션 (degeneration) 인덕턴스 (14) 는, 2차 트랜스컨덕턴스 계수로 하여금 3차 왜곡에 기여하게 하는 피드백 경로를 생성한다. A source degeneration (degeneration), inductance (14) allows the second transconductance coefficient generating a feedback path that contributes to the third-order distortion. 그 결과, DS 기술은 3차 인터셉트 포인트 IIP3 를 현저하게 증가시키지 않는다. As a result, DS technology does not increase significantly the third-order intercept point IIP3. DS 기술에서, 3차 왜곡의 2차 기여도는 바람직하지 않게 낮은 IIP3 를 초래한다. In the DS technique, the third secondary distortion contribution results in an undesirably low IIP3.

도 3 (종래 기술) 은, 변형된 유도성 수퍼포지션 (MDS) 기술을 이용하는 LNA (15) 의 다이어그램이다. Figure 3 (prior art) is a diagram of the LNA (15) using a modified induced super-position (MDS) technique. 그 후, DS 기술의 경우에서와 같이, 3차 상호변조 왜곡에 대한 2차 트랜스컨덕턴스 계수 g 2MAIN 기여도를 스케일링 및 회전시키는 것 대신에, MDS 기술은 3차 상호변조 왜곡에 대한 3차 트랜스컨덕턴스 계수 g 3MAIN 기여도에 대해 3차 상호변조 왜곡에 대한 3차 트랜스컨덕턴스 계수 g 3CANCEL 기여도의 크기 및 위상을 변경시키므로, 그들의 합산 (g 3CANCEL 기여도 및 g 3MAIN 기여도) 은 3차 상호변조 왜곡에 대한 2차 계수 g 2MAIN 기여도에 대해 위상반전된다. Then, as in the case of DS technology, instead of for scaling and rotating the second transconductance factor g 2MAIN contribution to third-order intermodulation distortion, MDS technique tertiary transconductance factor of the third-order intermodulation distortion g 3MAIN because for the contribution to change the size and phase of the third-order transconductance coefficient g 3CANCEL contribution to third-order intermodulation distortion, and their sum (g 3CANCEL contribution and g 3MAIN contribution) is the second factor for the third-order intermodulation distortion phase is reversed for the g 2MAIN contribution. 2개의 인덕터들 (17 및 18) 의 공통 노드에 소거 FET (16) 의 소스를 접속시키는 목적은, 메인 FET (19) 의 g 2MAIN 및 g 3MAIN 기여도들에 대해 g 3CANCEL 기여도의 크기 및 위상을 변경시키는 것이다. 2, the inductors purpose of connecting a source of erase FET (16) to the common node of the sections 17 and 18 is to change the magnitude and phase of g 3CANCEL contribution for the main FET (19) g 2MAIN and g 3MAIN contribution It is to. 따라서, 도 3의 MDS LNA (15) 는, 도 2의 DS LNA (10) 의 IIP3와 비교하여 개선된 IIP3 를 갖는다. Thus, MDS LNA (15) of Figure 3, as compared with the IIP3 of LNA DS (10) of Figure 2 has an improved IIP3. 상술된 위상 관계들 및 트랜지스터 동작들의 설명은 간략화되어 있다고 이해될 것이다. The description of the phase relationships described above, and transistor operation is to be appreciated that the simplicity. 그것은 설명의 목적을 위해 여기에 제공된다. It is provided here for illustrative purposes. 변형된 유도성 수퍼포지션 (MDS) 기술을 이용하는 LNA의 동작의 더 상세한 설명에 대해서는 2005년 8월 11일에 공개된 미국 특허 공개 공보 제 2005/0176399호를 참고한다. Refer to for more detailed description of the operation of the LNA utilizing a strain-induced super-position (MDS) technique published on August 11, 2005, U.S. Patent Publication No. 2005/0176399 call.

불운하게도, 서브-임계-바이어싱된 FET를 이용하는 증폭기는, 일반적으로, 포화 영역에 바이어싱된 FET를 이용하는 증폭기와 비교하여 잡음있는 증폭기이다. Unfortunately, the sub-threshold-amplifier using an FET is biased, in general, the noise amplifier as compared with the amplifier using an FET biased in the saturation region. 도 3의 MDS LNA 회로 (15) 에서, 소거 FET (16) 는 바람직하지 않은 양의 잡음을 LNA 출력에 도입한다. In MDS LNA circuit 15 of FIG. 3, the erase FET (16) is introduced into the amount of noise that are not desirable in the LNA output. 또한, 소거 FET (16) 의 게이트는 LNA (15) 의 입력 리드 (20) 에 커플링되며, 바람직하지 않게 큰 입력 커패시턴스를 갖는 LNA (15) 를 초래한다. The gate of the erasing FET (16) is coupled to the input lead 20 of LNA (15), results in the LNA (15) undesirably has a large input capacitance.

차동 MDS LNA는 포화 영역에 바이어싱된 제 1 트랜지스터 및 제 2 트랜지스터를 포함한다. The MDS differential LNA comprises a biased in the saturation region the first and second transistors. 제 1 트랜지스터는 제 1 차동 입력 신호 노드로부터 제 1 입력 신호를 수신하고, 제 1 입력 신호의 증폭된 버전뿐만 아니라 제 1 왜곡 신호를 생성한다. The first transistor generates a first distortion signal receiving a first input signal from the first differential input signal node, as well as the amplified version of the first input signal. 제 2 트랜지스터는 제 2 차동 입력 신호 노드로부터 제 2 입력 신호를 수신하고, 제 2 입력 신호의 증폭된 버전뿐만 아니라 제 2 왜곡 신호를 생성한다. A second transistor to generate a second distortion signal receiving a second input signal from the second differential input signal node, as well as the amplified version of the second input signal. 제 1 및 제 2 입력 신호 모두는, 차동 LNA의 2개의 차동 입력 신호 노드들에 차동 입력 신호로서 공급된 차동 입력 신호이다. First and second input signals both, is a differential input signal is supplied as differential input signals to the two differential input nodes of a differential LNA. 따라서, 제 2 입력 신호는, 제 1 입력 신호에 관해 약 180도 위상반전된다. Thus, the second input signal, a phase shift of about 180 degrees with respect to the first input signal. 제 1 및 제 2 트랜지스터들이 유사한 회로 토폴로지들을 갖기 때문에, 제 2 트랜지스터로부터 출력된 바와 같은 신호들은, 제 1 트랜지스터로부터 출력된 바와 같은 대응하는 신호들에 관해 약 180도 위상반전된다. Since it has the first and second transistors have a similar circuit topology, the signals as output from the second transistors, a is about 180 degrees phase shift with respect to the signal corresponding to, as output from the first transistor.

또한, 차동 MDS LNA는, 서브-임계 영역에 바이어싱된 제 3 트랜지스터 및 제 4 트랜지스터를 포함한다. Further, MDS differential LNA is sub- includes biasing the third transistor and the fourth transistor in the critical region. 제 3 트랜지스터는 제 2 입력 신호의 증폭된 버전에 커플링된다. The third transistor is coupled to an amplified version of the second input signal. 일 예에서, 제 2 입력 신호의 이러한 증폭된 버전은, 커패시터를 통해 제 2 트랜지스터의 드레인으로부터 제 3 트랜지스터의 게이트로 전달된다. In one example, the second such an amplified version of the input signal is transmitted from the drain of the second transistor through a capacitor to the gate of the third transistor. 차례로, 제 3 트랜지스터는 제 2 입력 신호뿐만 아니라 제 3 왜곡 신호의 일 버전을 출력한다. In turn, the third transistor outputs a one version of the third signal distortion as well as the second input signal. 여기에서, 제 3 왜곡 신호는 제 1 소거 신호로 지칭된다. Here, the third distortion signal is referred to as a first erase signal.

제 3 트랜지스터에 의해 출력된 바와 같은 제 2 입력 신호의 버전은, 제 1 트랜지스터로부터 출력된 바와 같은 제 1 입력 신호의 증폭된 버전과 실질적으로 동위상이다. The version of the second input signal as output by the third transistor is a first substantially in-phase with an amplified version of the first input signal as output from the first transistor. 제 3 트랜지스터로부터 출력된 바와 같은 제 2 입력 신호의 버전은, 제 1 트랜지스터로부터 출력된 바와 같은 제 1 입력 신호의 증폭된 버전에 부가되며, 결과적인 합산은 LNA의 제 1 차동 출력 신호 노드로 출력된다. The third version of the second input signal as the output from the transistor, the first and added to an amplified version of the first input signal as the output from the transistor, and the resulting sum is first output as the differential output signal node of the LNA do.

서브-임계 영역에 바이어싱된 제 3 트랜지스터로 인해, 제 3 트랜지스터로부터 출력된 바와 같은 제 1 소거 신호는, 제 1 트랜지스터로부터 출력된 바와 같은 제 1 왜곡 신호에 관해 약 180도 위상반전된다. Sub- due to the biasing of the third transistor in the critical section, the first clear signal, as outputted from the third transistor is approximately 180 degrees phase shift with respect to the first distortion signal, as outputted from the first transistors. 제 3 트랜지스터로부터 출력된 바와 같은 제 1 소거 신호는, 제 1 트랜지스터로부터 출력된 바와 같은 제 1 왜곡 신호의 적어도 일부를 소거시키며, 그에 의해, 증폭기의 제 1 차동 출력 신호 노드 상의 왜곡의 크기를 감소시킨다. A third first erase signal as output from the transistor, the first reducing at least a distortion amount of on sikimyeo erase part, and thereby, the first differential output of the amplifier signal node of the first distortion signal, such as the output bar from the transistor thereby. 서브-임계 영역에 바이어싱된 제 4 트랜지스터는, 그 제 4 트랜지스터가 생성하는 제 2 소거 신호가 제 2 트랜지스터에 의해 생성된 제 2 왜곡 신호의 적어도 일부를 소거하도록 그 제 4 트랜지스터가 커플링된다는 것을 제외하고, 제 3 트랜지스터가 커플링되는 방식과 유사한 방식으로 커플링된다. Sub-biased in the critical region the fourth transistor, the fourth transistor is produced a second erase signal is the fourth transistor being coupled to erase at least a portion of the second distortion signal produced by the second transistor and the third transistor is coupled in a similar manner to the way, except that the coupling.

제 1 및 제 2 트랜지스터들의 소스들은 디제너레이션 인덕터들에 의해 디제너레이션된 소스이다. First and second sources of the transistors is a source degeneration by the degeneration inductor. 디제너레이션 인덕터들의 인덕턴스, 제 1, 제 2, 제 3, 및 제 4 트랜지스터들이 바이어싱된 DC 바이어스 전압들 및 전류들, 및 제 1, 제 2, 제 3, 및 제 4 트랜지스터들의 사이즈는, 제 1 소거 신호의 위상 및 크기가 제 1 왜곡 신호를 최적으로 소거하고, 제 2 소거 신호의 위상 및 크기가 제 2 왜곡 신호를 최적으로 소거하도록 셋팅될 수도 있다. The inductance of the degeneration inductor, the first, second, third, and fourth transistors are biased DC bias voltages and currents, and the first, second, third, and the size of the fourth transistor, the 1, the phase and magnitude of the phase and magnitude of the first canceling the distortion signal at best, and the second erase signal of the erase signal may be set to the optimum erasing a second distortion signal.

소거 신호들을 생성하기 위해 사용되는 트랜지스터들 (제 3 및 제 4 트랜지스터들) 의 게이트들이 종래의 MDS LNA에서와 같이 LNA의 차동 입력 신호 노드들에 커플링되지 않기 때문에, 신규한 차동 MDS LNA의 입력 커패시턴스가 감소된다. Since the gate of the transistor that is used to generate an erase signal (the third and fourth transistors) to be coupled to the differential input signal node of the LNA as shown in the conventional MDS LNA, the input of the novel differential MDS LNA the capacitance is decreased. 서브-임계 영역에 바이어싱된 트랜지스터로 인해 신규한 차동 MDS LNA의 출력에 도입된 잡음은, 신규한 LNA 토폴로지에서는 2개의 스테이지들이 존재하기 때문에 감소된다. Sub- due to the biased transistor in the critical area of ​​the noise introduced in the output of the differential MDS novel LNA is reduced because the novel LNA topology are two stages exist. 잡음있는 서브-임계 영역 바이어싱된 트랜지스터들을 갖는 제 2 스테이지 이전에 제 1 증폭 스테이지를 배치함으로써, 전체 회로 출력에 대한 서브-임계 영역 바이어싱된 트랜지스터들의 잡음 기여도가 감소된다. By placing the first amplifier stage prior to the second stage having a critical section biased transistor, of the entire sub-circuit output-to-noise with the noise contributions of the sub-threshold region biased transistor is reduced.

전술한 것은 요약이며, 따라서, 필요에 의해 간략화, 일반화 및 세부사항들의 생략을 포함하며, 그 결과, 그 요약이 예시적일 뿐이고 임의의 방식으로 제한하려는 의미가 아니라는 것을 당업자는 인식할 것이다. The foregoing is a summary and thus, simplified as necessary, including a skip of generalization and detail, and as a result, would the summary is merely to be illustrative of ordinary skill in the art recognizes that this is not meant to be limiting in any manner. 청구항들에 의해서만 정의된 바와 같이, 여기에 설명된 디바이스들 및/또는 프로세스들의 다른 양태들, 발명적 특성들 및 이점은, 여기에 개시된 비-제한적인 상세한 설명에서 명백해질 것이다. As it defined only by the claims, the other aspects of the devices described herein and / or process, inventive features, and advantages are described herein the non-limiting detailed description will be made apparent.

도 1 (종래 기술) 은, 종래의 차동 활성 포스트-왜곡 LNA의 다이어그램이다. Figure 1 (prior art) is a conventional differential active post-distortion diagram of the LNA.
도 2 (종래 기술) 는, 종래의 싱글-엔디드 DS LNA의 다이어그램이다. Figure 2 (prior art) is a conventional single-diagrams of a DS-ended LNA.
도 3 (종래 기술) 은, 종래의 싱글-엔디드 MDS LNA의 다이어그램이다. Figure 3 (prior art) is a conventional single-ended a diagram of MDS LNA.
도 4는 신규한 일 양태에 따른 이동 통신 디바이스 (100) 의 특정한 일 타입의 고레벨 블록도이다. Figure 4 is a high-level block diagram of one particular type of mobile communication device 100 in accordance with the novel aspect.
도 5는 도 1의 RF 트랜시버 집적 회로 (103) 의 더 상세한 블록도이다. Figure 5 is a more detailed block diagram of the RF transceiver integrated circuit 103 of FIG.
도 6은 도 5의 신규한 LNA (110) 의 회로도이다. 6 is a circuit diagram of the novel LNA (110) of FIG.
도 7은 도 6의 신규한 LNA 회로 (110) 의 동작을 도시한다. Figure 7 illustrates a novel operation of the LNA circuit 110 of FIG.
도 7a 내지 도 7f는, 도 6의 신규한 LNA 회로 (110) 에서의 다양한 노드들 상에 존재하는 신호들의 크기 및 위상을 설명한 차트이다. Figures 7a-7f is a chart describing the signal magnitude and phase of that present on various nodes of the novel LNA circuit 110 of FIG.
도 8은, 도 6의 회로에서의 왜곡 소거가 최적화되도록, 바이어스 전압들 및 전류들 및 트랜지스터 사이즈 및 인덕터 인덕턴스가 세팅될 수도 있는 방법의 흐름도이다. Figure 8, Figure 6 a distortion cancellation in the circuit to be optimized in a flow chart of the method to which the bias voltage and current and transistor size and the inductor inductance may be set.
도 9는, 도 6의 신규한 LNA 회로 (110) 의 DC 바이어싱 회로 (202) 의 더 상세한 다이어그램이다. 9 is a more detailed diagram of the DC bias circuit 202 of the novel LNA circuit 110 of FIG.
도 10은, 도 6의 신규한 LNA 회로 (110) 의 DC 바이어싱 회로의 더 상세한 다이어그램이다. 10 is a more detailed diagram of the DC biasing circuitry of the novel LNA circuit 110 of FIG.
도 11은 신규한 일 양태에 따른 방법 (300) 의 간략화된 흐름도이다. Figure 11 is a simplified flow diagram of a method 300 in accordance with the novel aspect.
도 12는 도 6에 개시된 신규한 LNA 토폴로지의 제 1 변형예 (400) 의 회로도이다. 12 is a circuit diagram of a first variant 400 of the novel LNA topology disclosed in FIG.
도 13은 도 6에 개시된 신규한 LNA 토폴로지의 제 2 변형예 (500) 의 회로도이다. 13 is a circuit diagram of a second variation 500 of the novel LNA topology disclosed in FIG.

상세한 설명 details

도 4는 신규한 일 양태에 따른 이동 통신 디바이스 (100) 의 특정한 일 타입의 매우 간략화된 고레벨 블록도이다. Figure 4 is a high-level block diagram of a highly simplified one particular type of mobile communication device 100 in accordance with the novel aspect. 이러한 예에서, 이동 통신 디바이스 (100) 는 CDMA2000 셀룰러 전화기 통신 프로토콜을 사용하는 3-D 셀룰러 전화기이다. In this example, mobile device 100 is a 3-D cellular phones that use a CDMA2000 cellular telephone communication protocol. 셀룰러 전화기는, (도시되지 않은 수 개의 다른 부분들 중에서) 안테나 (102) 및 2개의 집적 회로들 (103 및 104) 을 포함한다. Cellular telephone, and it includes (among several other parts not illustrated) an antenna 102 and two integrated circuits 103 and 104. 집적 회로 (104) 는 "디지털 기저대역 집적 회로" 또는 "기저대역 프로세서 집적 회로" 로 지칭된다. Integrated circuit 104 is called a "digital baseband integrated circuit" or "baseband processor integrated circuit." 집적 회로 (103) 는 RF 트랜시버 집적 회로이다. Integrated circuit 103 is an RF transceiver integrated circuit. RF 트랜시버 집적 회로 (103) 는, 그것이 송신기뿐만 아니라 수신기를 포함하기 때문에 "트랜시버" 로 지칭된다. RF transceiver integrated circuit 103 is referred to as a "transceiver" because it includes a transmitter as well as receiver.

도 5는, 도 1의 RF 트랜시버 집적 회로 (103) 의 더 상세한 블록도이다. Figure 5, also is a more detailed block diagram of RF transceiver integrated circuit 103 of FIG. 수신기는, "수신 체인" (105) 뿐만 아니라 로컬 오실레이터 (LO) (106) 로 지칭되는 것을 포함한다. The receiver, as well as the "receive chain" 105 includes, referred to as the local oscillator (LO) (106). 셀룰러 전화기가 수신중일 경우, 고주파수 RF 신호 (107) 는 안테나 (102) 를 통해 수신된다. If the cellular telephone is receiving, a high frequency RF signal 107 is received via the antenna 102. 신호 (107) 로부터의 정보는, 듀플렉서 (108), 매칭 네트워크 (109), 및 수신 체인 (105) 을 통해 전달된다. Information from the signal 107, is transmitted through the duplexer 108, matching network 109, and the receive chain (105). 신호 (107) 는, 저잡음 증폭기 (LNA) (110) 에 의해 증폭되고, 믹서 (111) 에 의해 주파수에서 하향-변환된다. Signal 107 is amplified by the low noise amplifier (LNA) (110), downward in frequency by the mixer 111 is converted. 결과적인 하향-변환된 신호는 기저대역 필터 (112) 에 의해 필터링되고, 디지털 기저대역 집적 회로 (104) 로 전달된다. The resulting down-converted signal is filtered by baseband filter 112 and is passed to the digital baseband integrated circuit 104. 디지털 기저대역 집적 회로 (104) 에서의 아날로그-디지털 변환기 (113) 는 그 신호를 디지털 형태로 변환하며, 결과적인 디지털 정보는 디지털 기저대역 집적 회로 (104) 내의 디지털 회로에 의해 프로세싱된다. Analog in the digital baseband integrated circuit 104 to digital converter 113 converts the signal into digital form, the resulting digital information is processed by digital circuitry in the digital baseband integrated circuit 104. 디지털 기저대역 집적 회로 (104) 는, 로컬 오실레이터 (106) 에 의해 믹서 (111) 로 공급된 로컬 오실레이터 신호 (LO) (114) 의 주파수를 제어함으로써 수신기를 튜닝한다. The digital baseband integrated circuit 104, by controlling the frequency of the local oscillator signal (LO) (114) supplied to the mixer 111 by local oscillator 106 is tuned to the receiver.

셀룰러 전화기가 송신 중이라면, 송신될 정보는, 디지털 기저대역 집적 회로 (104) 내의 디지털-아날로그 변환기 (115) 에 의해 아날로그 형태로 변환되며, "송신 체인" (116) 에 공급된다. If the cellular telephone is in transmission, the information to be transmitted is digital in the digital baseband integrated circuit 104-by-analog converter 115 is converted into analog form, is supplied to a "transmit chain" 116. 기저대역 필터 (117) 는 디지털-아날로그 변환 프로세스로 인한 잡음을 필터링한다. The baseband filter 117 is digital-to filter out noise due to analog conversion process. 그 후, 로컬 오실레이터 (119) 의 제어하의 믹서 블록 (118) 은, 그 신호를 고주파수 신호로 상향-변환한다. Then, the mixer block 118 under control of local oscillator 119 is, the up-signal to the high-frequency-signal-conversion. 드라이버 증폭기 (120) 및 외부 전력 증폭기 (121) 는, 고주파수 RF 신호 (122) 가 안테나 (102) 로부터 송신되도록 구동 안테나 (102) 로의 고주파수 신호를 증폭시킨다. Driver amplifier 120 and an external power amplifier 121, amplifies the high frequency signal to drive antenna 102, high frequency RF signal 122 is to be transmitted from the antenna 102. The

도 6은 LNA (110) 를 추가적으로 상세히 도시한 회로도이다. Figure 6 is a circuit diagram further the LNA (110) shown in detail. LNA (110) 는, 2개의 차동 입력 신호 단자들 (200 및 201), DC 바이어싱 회로 M (202), DC 바이어싱 회로 C (203), M1_main 전계 효과 트랜지스터 (FET) (204), M2_main FET (205), M1_cancel FET (206), M2_cancel FET (207), 2개의 FET들 (209 및 210) 을 포함하는 제 1 캐스코드 회로 (208), 2개의 FET들 (212 및 213) 을 포함하는 제 2 캐스코드 회로 (211), 2개의 커패시터들 (214 및 215), 제 1 디제너레이션 인덕터 L1 (216), 제 2 디제너레이션 인덕터 L2 (217), 2개의 인덕터들 (219 및 220) 및 커패시터 (221) 를 포함하는 LNA 로드 (218), 및 2개의 차동 출력 신호 노드들 (222 및 223) 을 포함한다. LNA (110), the two differential input terminals (200 and 201), DC biasing circuit M (202), DC biasing circuit C (203), M1_main field effect transistor (FET) (204), M2_main FET Article comprising a (205), M1_cancel FET (206), M2_cancel FET (207), the two FET (209 and 210), a first cascode circuit 208, two or four FET (212 and 213), including second cascode circuit (211), two capacitors (214 and 215), the first degeneration inductor L1 (216), a second degeneration inductor L2 (217), the two inductors (219 and 220) and a capacitor ( 221) includes a LNA load 218, and two differential output signal nodes (222 and 223) comprising a. 모든 트랜지스터들 (204 내지 207, 209, 210, 212 및 213) 은 N-채널 FET들이다. All the transistors (204 to 207, 209, 210, 212 and 213) are the N- channel FET. 인덕터들 (216, 217, 219 및 220) 및 커패시터들 (214, 215 및 221) 은, 반도체 제조 프로세스들을 사용하여 RF 트랜시버 집적 회로 (103) 상에 형성된 집적 컴포넌트들이다. The inductors (216, 217, 219 and 220) and capacitors (214, 215, and 221) is, by using the semiconductor manufacturing process are integrated components formed on RF transceiver integrated circuit 103.

바이어싱 회로 M (202) 은 캐스코드 FET들 (209 및 213) 의 게이트들 상에 DC 바이어스 전압 VBIAS1 을 공급한다. Biasing circuit M (202) supplies a DC bias voltage VBIAS1 on the gates of the cascode FET (209 and 213). 또한, 도시된 바와 같이, 바이어싱 회로 M (202) 는, 메인 FET (204) 의 게이트 상에 DC 바이어스 전압 VBIAS3 를 공급하고, 메인 FET (205) 의 게이트 상에 DC 바이어스 전압 VBIAS4 를 공급한다. In addition, it supplies a biasing circuit M (202) is supplying a DC bias voltage VBIAS3 on the gate of the main FET (204), and DC bias voltage VBIAS4 on the gate of the main FET (205) as shown. 이들 바이어스 전압들은, 메인 FET들 (204 및 205) 이 그들의 포화 동작 영역들에 바이어싱되도록 셋팅된다. These bias voltages, the main FET (204 and 205) are set to be biased to their saturation operating region. 바이어싱 회로 C (203) 는, 캐스코드 FET들 (210 및 212) 의 게이트들 상에 DC 바이어스 전압 VBIAS2 를 공급한다. Biasing circuit C (203), the CAS and supplies the DC bias voltage VBIAS2 on the gate of the FET codes (210 and 212). 또한, 바이어싱 회로 C (203) 는, 소거 FET (206) 의 게이트 상에 DC 바이어스 전압 VBIAS5 를 공급하고, 소거 FET (207) 의 게이트 상에 DC 바이어스 전압 VBIAS6 을 공급한다. In addition, the biasing circuit C (203), the erase and supplies the DC bias voltage on the gate of FET VBIAS5 (206), and supplying the DC bias voltage on the gate of the erasing VBIAS6 FET (207). 이들 바이어스 전압들은, 소거 FET들 (206 및 207) 이 그들의 서브-임계 동작 영역들에 바이어싱되도록 셋팅된다. These bias voltages, the erasing FET (206 and 207) and their sub-set to be biased to the threshold operating region. 종종, 서브-임계 동작 영역은 약한 전환 동작 영역으로 지칭된다. Often, sub-threshold operating region is referred to as weak switch operating region. 도 6의 예에서는 캐스코드 트랜지스터들 (209, 213, 210 및 212) 을 바이어싱하기 위해 사용된 2개의 바이어스 전압들이 존재하지만, 다른 실시형태들에서는 모든 캐스코드 트랜지스터들의 게이트들이 함께 접속되고 단일 DC 바이어스 전압이 모든 캐스코드 트랜지스터들을 바이어싱하기 위해 사용된다. In the example of Figure 6 the cascode transistors (209, 213, 210 and 212), the two bias voltages are present is used to bias, but in other embodiments is connected together to the gate of all the cascode transistors single DC and a bias voltage is used to bias all the cascode transistors.

도 7은 도 6의 신규한 LNA 회로 (110) 의 동작을 도시한다. Figure 7 illustrates a novel operation of the LNA circuit 110 of FIG. 그 회로는, 그것이 차동 입력 신호 노드들 (224 및 225) 상에서 차동 입력 전압 신호를 수신한다는 점에서 차동이라고 지칭된다. The circuit is referred to as a differential in the sense that it receives a differential input voltage signals on differential input nodes (224 and 225). 전압 입력 신호 VIN+ 는 매칭 네트워크 (109) 에 의해 출력되고 단자 (200) 및 입력 노드 (224) 상에 공급되지만, 전압 입력 신호 VIN- 은 매칭 네트워크 (109) 에 의해 출력되고 단자 (201) 및 입력 노드 (225) 상에 공급된다. Voltage input signal VIN + is output by the matching network 109 but supplied to the terminal 200 and the input node 224, a voltage input signal VIN- is output by the matching network 109, terminal 201 and the input It is supplied to the node 225. 여기에서 설명의 목적을 위해, VIN+ 입력 신호가 단일 주파수를 갖는 순수한 정현파 신호라고 가정한다. Here, for purposes of explanation, it is assumed that the input signal VIN + pure sine wave signal having a single frequency. 또한, 이러한 신호는 원하는 입력 신호로 지칭된다. Further, this signal is referred to as the desired input signal.

트랜지스터 M1_main (204) 는 그의 포화 영역에 바이어싱되며, 공통 소스 증폭기로서 구성된다. Transistor M1_main (204) is biased in its saturation region, it is configured as a common source amplifier. 따라서, 원하는 VIN+ 입력 신호의 증폭된 버전은, 노드 N3 에서의 M1_main FET (204) 의 드레인 상에 나타난다. Thus, an amplified version of the desired input signal VIN + are shown on the drain of the FET M1_main (204) at the node N3. M1_main FET (204) 에서의 비-선형성으로 인해, 3차 왜곡 신호를 포함한 왜곡 신호들은 원하는 신호의 증폭된 버전과 함께 노드 N3 상에 나타난다. M1_main ratio in the FET (204) - including a distortion signal, due to linearity, the third-order distortion signals may appear on the node N3 with an amplified version of the wanted signal. 노드 N3 상의 신호들은 합산 노드 N1 및 출력 노드 (222) 상에 캐스코드 FET (209) 를 통해 전달된다. Signal on the node N3 are then passed through a cascode FET (209) to the summing node N1 and the output node 222. 이러한 신호 경로는 제 1 신호 경로 (226) 로 지칭된다. This signal path is called a first signal path (226). 도 7의 화살표 (228) 는, 원하는 입력 신호 VIN+ 의 증폭된 버전뿐만 아니라 M1_main 트랜지스터 (204) 에서의 비-선형성으로 인해 생성된 왜곡 신호를 나타낸다. Arrow 228 of Figure 7, as well as the amplified version of the desired input signal VIN + ratio at M1_main transistor (204) shows the distortion generated due to the linear signal.

디제너레이션 인덕터 (216) 는 M1_main FET (204) 의 게이트-소스 전압 (Vgs) 을 감소시킨다. Degeneration inductor 216, the gate of the FET M1_main (204) - thereby reducing the source voltage (Vgs). Vgs 가 더 작기 때문에, M1_main 은 그의 비-선형 Vgs-Id 트랜스컨덕턴스 곡선의 더 작은 부분에 걸쳐 동작한다. Since Vgs is smaller, M1_main his non-operate over a smaller portion of the linear Vgs-Id transconductance curve. M1_main 트랜지스터가 그의 트랜스컨덕턴스 곡선의 더 작은 부분에 걸쳐 동작하고 있기 때문에, M1_main FET (204) 의 증폭된 출력은 더 선형적이다. Since the transistor M1_main it and operate over a smaller portion of its transconductance curve, the amplified output of M1_main FET (204) is more linear. 예를 들어, Vgs 는, 인덕터 L1 이 존재하지 않았다면 존재하는 것의 약 절반만큼 감소될 수도 있다. For example, the Vgs may be reduced by about half of what there are the inductor L1 did not exist. 선형성에서의 동일한 개선이 인덕터 (217) 를 포함하는 결과에 적용된다. The same improvement in linearity is applied to the result of an inductor 217.

입력 노드 (224) 상의 원하는 VIN+ 입력 신호의 위상에 관한 노드 N3 상의 원하는 신호 VIN+ 의 버전의 위상에서의 근사적인 시프트는 다음과 같다. Input node 224, VIN + input approximate desired shift of the nodes in the desired version of the signal on the phase of the VIN + N3 on the phase of the signal on are as follows.

Figure 112010046131358-pct00003

항 L degen 은 동작 주파수에서의 제 1 디제너레이션 인덕터 (216) 의 인덕턴스이다. Wherein degen L is the inductance of the first degeneration inductor 216 at the operating frequency. 항 g m 은 M1_main FET (204) 를 통한 전류 흐름의 크기 및 디바이스 사이즈의 함수이다. Wherein g m is a function of the size and the device size of the current flow through the M1_main FET (204). 항 g m 은 바이어스 전압 VBIAS3 를 변경시킴으로써 변경될 수 있다. Wherein g m can be changed by changing the bias voltage VBIAS3. g m jωL degen 이 1보다 훨씬 더 작으면, 수학식 3에 따라 위상 시프트가 180에 접근한다. g m jωL If degen is much smaller than 1, the access to the 180 phase shift in accordance with equation (3). g m jωL degen 이 1보다 훨씬 더 크면, 수학식 3에 따라 약 90도의 위상 시프트가 존재한다. g m jωL degen is much greater than 1, there is a 90 degree phase shift in accordance with equation (3). 노드 N3 상의 원하는 신호 VIN+ 의 버전의 위상 시프트 및 3차 왜곡 신호는, 바이어스 전압들 VBIAS3 및 VBIAS1 를 조정함으로써 조정될 수 있다. Node desired phase shift and the third-order distortion signal from the version of the signal VIN + N3 is on, it can be adjusted by adjusting the bias voltage VBIAS3 and VBIAS1.

입력 노드 (224) 로부터 노드 N1 으로의 제 1 신호 경로 (226) 에 부가하여, 입력 노드 (225) 로부터 노드 N1 으로의 제 2 신호 경로 (227) 가 존재한다. In addition to the first signal path 226 to the node N1 from the input node 224 by, there is a second signal path 227 to the node N1 from the input node (225). VIN- 입력 신호는 입력 노드 (225) 상에 존재한다. VIN- input signal is present on the input node (225). VIN- 입력 신호는, 입력 노드 (224) 상에 존재하는 VIN+ 신호와는 반대의 극성을 갖는다. The input signal VIN-, VIN + and the signal present on the input node 224 has the opposite polarity. 즉, 신호 VIN- 의 위상은 신호 VIN+ 에 관해 180도 위상반전된다. That is, the phase of the signal VIN- is 180 degrees phase shift with respect to signal VIN +. 입력 노드 (225) 상의 입력 신호 VIN- 는 M2_main FET (205) 의 게이트 상에 공급된다. Input signal VIN- on the input node 225 is supplied to the gate of the FET M2_main (205). M2_main FET (205) 는, 사이즈 및 바이어스 전류 및 동작 영역에서 M1_main FET (204) 와 동일하다. M2_main FET (205) is the same as M1_main FET (204) in size and the bias current and the operating region. 따라서, 원하는 VIN- 입력 신호는 M2_main 트랜지스터 (205) 에 의해 증폭되어, VIN- 입력 신호의 증폭된 버전이, 3차 왜곡 신호를 포함하는 왜곡 신호와 함께 노드 N4 에서의 M2_main FET (205) 의 드레인 상에 나타난다. Thus, the desired input signal VIN- M2_main is amplified by the transistor (205), VIN- input is an amplified version of the signal, the third drain of M2_main FET (205) at the node N4 with a distortion signal containing distortion signal It appears on. 노드 N4 상의 VIN- 의 증폭된 버전 및 왜곡 신호의 위상들은, 노드 N3 상의 VIN+ 에 대한 대응하는 증폭된 버전 및 왜곡 신호에 관해 180도 위상반전된다. Node phase of the amplified and distorted versions of the signal VIN- N4 are on, 180 degrees phase shift with respect to the amplified and distorted versions of the signal corresponding to the + VIN on node N3. 노드 N4 상의 신호들은, M1_cancel FET (206) 의 게이트 상에서의 임의의 위상 시프트없이 커패시터 (215) 를 통해 전달된다. Signal on the node N4 have, M1_cancel is passed through a capacitor 215, without any phase shift on the gate of the FET (206).

M1_cancel FET (206) 는 공통 소스 증폭기로서 구성된다. M1_cancel is FET (206) is configured as a common source amplifier. 따라서, VIN- 원하는 신호의 증폭된 버전은, M1_cancel FET (206) 에 의해 180도 만큼 위상 시프트된다. Thus, VIN- an amplified version of the wanted signal, by the M1_cancel FET (206) is phase shifted by 180 degrees. 이러한 180도 위상 시프트는, VIN- 신호와 VIN+ 신호 사이의 180도 위상 시프트에 부가되어, 노드 N5 상의 원하는 신호의 버전이 노드 N3 상의 원하는 신호의 증폭된 버전과 동위상이게 한다. This 180 ° phase shift, 180 is added to the phase shift between the signal VIN- and VIN + signal, and the version of the desired signal on node N5 node an amplified version of the desired signal and the phase this on N3. 노드 N5 상의 원하는 신호의 버전은, 합산 노드 N1 상으로 캐스코드 FET (210) 를 통해 전달된다. Version of the wanted signal on the node N5 is transmitted to the summing node N1 through the cascode FET (210). 노드들 N3 및 N5 상의 원하는 신호의 2개의 버전들이 서로 동위상이기 때문에, 2개의 신호들이 부가되며, 결과적인 신호는 제 1 차동 출력 신호 노드 (222) 상으로 출력된다. Since the node N3 and the two versions of the desired signals on the N5 to be in-phase with each other, they will add the two signals, the resulting signal is output to the first differential output signal node 222.

그러나, M1_cancel FET (206) 는 동작의 서브-임계 영역에 바이어싱된다. However, M1_cancel FET (206) has a sub operation-biased in a critical section. 서브-임계 영역에 바이어싱된 FET의 트랜스컨덕턴스 수학식의 전력 확장 시리즈가 포화 영역에 바이어싱된 FET의 트랜스컨덕턴스의 전력 확장 시리즈와 비교될 경우, 3차 계수들이 반대 극성들을 갖는다는 것이 인식된다. Sub-case transconductance power expansion series equations biased FET in the critical region is compared with a power expansion series of the transconductance of biased FET in a saturation region, the third coefficients are recognized to have the opposite polarity . 따라서, 제 1 근사화에 있어서, 노드 N5 상의 서브-임계 바이어싱된 M1_cancel FET (206) 에 의해 공급된 3차 왜곡 신호는, 노드 N3 상의 왜곡 신호에 관해 180도 위상반전된다. Thus, in a first approximation, the node on the sub-N5 - the third-order distortion signal supplied by the threshold biased M1_cancel FET (206) is 180 degrees phase shift with respect to the distortion signal on node N3. 도 7의 화살표 (229) 는, M1_cancel 트랜지스터 (206) 에 의해 생성된 이러한 왜곡 신호를 나타낸다. Arrow 229 of Figure 7 represents such a distorted signal generated by M1_cancel transistor 206. 또한, 이러한 왜곡 신호는 제 1 소거 신호로 지칭된다. Further, this distortion signal is referred to as a first erase signal. 제 1 캐스코드 회로 (208) 는 합산 노드 N1 으로의 노드 N5 상의 소거 신호 (229) 를 커플링시키고, 그에 의해, M1_main FET (204) 에 의해 생성된 3차 왜곡 신호의 적어도 일부를 소거시킨다. A first cascode circuit 208 is thereby erasing at least a portion of the third-order distortion signal generated by and coupling the cancellation signal (229) on the node N5 to the summing node N1,, M1_main FET (204) thereby.

제 2 M2_cancel 트랜지스터 (207) 는 그 M2_cancel 트랜지스터 (207) 가 M2_main 트랜지스터 (205) 에 의해 생성된 제 2 왜곡 신호의 적어도 일부를 소거시키는 제 2 소거 신호를 생성한다는 점을 제외하고, 제 1 M1_cancel 트랜지스터 (206) 이 동작하는 방식과 유사한 방식으로 동작한다. Second M2_cancel transistor 207, except that the M2_cancel transistor 207 generates a second erase signal for erasing at least a portion of the second distortion signal produced by the M2_main transistor 205 and the 1 M1_cancel transistor (206) operates in a similar manner to the way to work. 그러나, M2_cancel 트랜지스터 (207) 에 의해 출력된 바와 같은 원하는 신호의 버전은, M2_main 트랜지스터 (205) 에 의해 출력된 바와 같은 원하는 신호의 증폭된 버전과 동위상이다. However, versions of the desired signal as output by the M2_cancel transistor 207 is an amplified version of the phase of the desired signal as output by the M2_main transistor 205. 제 2 캐스코드 회로 (211) 는 2개의 버전의 원하는 신호들을 함께 결합하고, 결과적인 합산을 제 2 차동 출력 신호 노드 (223) 상으로 공급한다. A second cascode circuit 211 is coupled with the desired signals of the two versions, and supplying the resultant sum as a second differential output signal node 223.

도 6의 LNA 회로 (110) 의 동작이 더 상세히 설명될 경우, 포화 영역에서 트랜지스터를 동작시키는 것과 서브-임계 영역에서 트랜지스터를 동작시키는 것 사이에 동작의 연속이 존재한다는 것이 인식된다. If also the behavior of 6 of the LNA circuit 110 to be described in greater detail, as sub-operating the transistor in a saturation region, it is recognized that the sequence of operation between one of operating a transistor in the critical area is present. 이러한 연속의 결과는, 노드 N5 상의 3차 왜곡 신호가 M1_cancel 에 의해 시프트되는 위상 시프트의 양이 VBIAS2 및 VBIAS5 바이어스 전압들을 변경시킴으로써 다소 조정될 수 있다는 것이다. The result of this is continuous, is that the amount of the phase shift on the node N5 is the third-order distortion signal is shifted by the M1_cancel be slightly adjusted by changing the bias voltage VBIAS2 and VBIAS5. 따라서, 3차 왜곡 신호가 M1_cancel 에 의해 시프트되는 위상 시프트는, M1_cancel 에 의해 출력된 바와 같은 원하는 신호의 위상에 관해 정확히 180도 위상 반전되지 않을 수도 있다. Thus, the phase shift is the third-order distortion signal is shifted by the M1_cancel, and may with respect to the phase of the desired signal as output by the M1_cancel not exactly 180 degrees phase shift. 따라서, 소정의 VBIAS2 및 VBIAS5 에 있어서, 인덕터 (216) 의 인덕턴스는, 노드 N5 상의 3차 왜곡 신호의 위상이 노드 N3 상의 3차 왜곡 신호에 관해 180도 위상반전되도록 셋팅된다. Thus, for a given VBIAS2 and VBIAS5, inductance of the inductor 216 and is set in the third-order distortion signal on node N5 to phase 180 degrees phase shift with respect to the third-order distortion signal on node N3. 유사하게, 인덕터 (217) 의 인덕턴스는, 노드 N6 상의 3차 왜곡 신호의 위상이 노드 N4 상의 3차 왜곡 신호에 관해 180도 위상반전되도록 셋팅된다. Similarly, the inductance of the inductor 217, is set the node status of the third-order distortion signal on N6 to 180 ° phase shift with respect to the third-order distortion signal on node N4.

main 및 cancel 신호 경로 왜곡들을 위상 정렬시키기 위해 인덕터들 (216 및 217) 의 인덕턴스를 사용하는 것에 부가하여, 또한, main 및 cancel 신호 경로 왜곡들은, M1_cancel 트랜지스터 (206) 의 소스와 접지 노드 N7 사이에 제 3 인덕터를 부가하고, M2_cancel 트랜지스터 (207) 와 접지 노드 N7 사이에 제 4 인덕터를 부가함으로써 정렬될 수 있다. In addition to the use of the inductance of the main and cancel signal path distortion inductor them to align phases (216 and 217), and, between the main and cancel signal path distortions are, the source and the ground node of M1_cancel transistor (206) N7 by adding the third inductor and the fourth inductor portion between M2_cancel transistor 207 and the ground node N7 it can be aligned. 그러나, 제 3 및 제 4 인덕터들을 제공하는 것은 다이 영역을 소비하며, LNA (110) 의 영역을 최소화시켰던 것이, 제 3 및 제 4 인덕터들을 부가함으로써 제공되는 튜닝 유연성을 제공하는 것보다 특정한 애플리케이션에서 더 중요하였기 때문에, 이러한 부가적인 정렬 기술은 도 6의 특정한 예에서는 사용되지 않는다. However, the third and consume it die area for providing fourth inductor, is precipitated to minimize the area of ​​the LNA (110), the third and in the particular application for which we have provided a fourth tuning flexibility provided by the addition of inductor because it is more important, not used in this additional alignment techniques are a specific example of FIG.

LNA (110) 의 동작의 이러한 설명이 간략하며 따라서 특정한 관점에서는 정확하지 않다는 것이 인식된다. This brief description of the operation of the LNA (110), and therefore it is recognized that is not accurate, the specific point of view. LNA (110) 의 실제 실현에서, 상이한 인커밍 신호들 및 다양한 잼머들로 상이하고 복잡한 방식에서 상호변조 및 크로스-변조할 수도 있는 많은 왜곡 컴포넌트들이 존재할 것이다. In the actual realization of the LNA (110), the incoming signal and the different inter-modulation and cross-phase and in a complicated manner in a variety of jammers - there will be a lot of distortion components that may be modulated. LNA의 다양한 트랜지스터들이 바이어싱되고 사이징된 방법에 의존하여, 다양한 동작 영역들에서 트랜지스터 동작을 설명하기 위해 일반적으로 이용되는 트랜스컨덕턴스 수학식들은 간략화되어 있고 다소 부정확하다. Depending on how the various transistors of the LNA to the biasing and sizing, is usually transconductance equations are simplified to be used in order to explain the transistor operates in various operating regions, and is rather imprecise. 또한, 왜곡 신호들의 다양한 타입들, 및 다양한 신호들 사이의 상대적인 위상들의 특성화에 일반적으로 주어진 텍스터 라벨들은, 일반적으로, 제 1 레벨의 분석에서만 유용하다. Moreover, various types, and generally given the label tekseuteo characterization of the relative phase between the various signals of the distortion signal are, in general, is useful only for analysis of the first level. 실제 회로를 실현할 시에, 회로 동작의 정확한 설명이 가능하지 않으며, 텍스터 형태 또는 수학식 형태로 이를 시도하는 것은 제한된 유용성이다. At the time of realizing a real circuit, it is not possible to correct description of the circuit operation, attempting this to tekseuteo form or equation form is limited utility. 대신, 회로가 제조 및/또는 시뮬레이션되며, 그 후, 소정의 애플리케이션에서 만족할만한 (바람직하게는 최적의) 회로 동작을 초래하는 일 세트의 값들이 경험적으로 발견될 때까지, 다양한 회로 파라미터 값들 (VBIAS1 내지 VBIAS6, 인덕터들 (216 및 217) 의 인덕턴스, 트랜지스터들 M1_main 및 M2_main 의 사이즈, 트랜지스터들 M1_cancel 및 M2_cancel 의 사이즈, 및 캐스코드 트랜지스터들의 사이즈) 에 대한 조정이 다양한 변경으로 행해진다. Instead, and the circuit is prepared and / or simulation, after which satisfactory, various circuit parameter values ​​until the value of one set of results in a (preferably, optimal), the circuit operation will be empirically found in a given application (VBIAS1 VBIAS6 to this, the inductor (216 and 217), inductance, transistors, and the size of the M1_main M2_main, transistors M1_cancel and size of M2_cancel, and adjustments to the size of the cascade transistor code) is performed for a variety of changes.

도 7a 내지 도 7f는, 도 6의 신규한 LNA 회로 (110) 에서의 수 개의 노드들 각각에 대해, 노드 상에 존재하는 스펙트럼 컴포넌트들 및 각각의 스펙트럼 컴포넌트의 위상을 설명한다. Figures 7a to 7f are, for each of a number of nodes in the novel LNA circuit 110 of Figure 6, it will be described the phase of the spectral components existing on the nodes and the respective spectral components. 도 7a 내지 도7f 의 데이터는 아래의 표 1에서 개시된 회로 파라미터들에 대한 것이다. Figure 7a to Figure 7f the data is of the disclosed circuit parameters in Table 1, below.

Figure 112010046131358-pct00004

도 6의 특정한 실시형태들과 도 3에 도시된 종래의 싱글-엔디드 MDS LNA 사이에 수 개의 차이점들이 존재한다. There are several differences between MDS-ended LNA - a specific embodiment and a conventional single-shown in Fig. 3 in FIG. 먼저, 도 3의 종래의 MDS 회로에서, LNA의 입력 리드 (20) 에 커플링된 2개의 트랜지스터 게이트들 (트랜지스터들 (16 및 19) 의 게이트) 이 존재한다. First, there is a (gates of the transistors (16 and 19)) in the conventional MDS circuit of Figure 3, the input lead 20 is coupled to the two transistor gates of the LNA. 따라서, 도 3의 회로는 바람직하지 않게 큰 입력 커패시턴스를 갖는다. Thus, the circuit of Figure 3 is undesirably has a large input capacitance. 한편, 도 6의 신규한 LNA 회로에서, 소거 트랜지스터들 (206 및 207) 의 게이트들이 입력 노드들 (224 및 225) 에 커플링되지 않기 때문에 LNA의 입력 커패시턴스는 감소된다. On the other hand, in the novel LNA circuit, since the gate of the erasure transistor (206 and 207) are not coupled to the input node (224 and 225), the input capacitance of the LNA in Fig. 6 is reduced. 도 6의 신규한 LNA에서, 하나의 트랜지스터만의 게이트가 입력 노드들 (224 및 225) 각각에 커플링된다. In the novel LNA of Figure 6, it is of only one transistor gate is coupled to respective input nodes (224 and 225).

두번째로, 서브-임계 영역에 바이어싱된 소거 트랜지스터들에 의하여 출력된 LNA 출력으로의 잡음의 도입이 감소된다. Second, the sub-introduction of noise into a by the biasing transistor in the erased threshold domain output LNA output is reduced. 도 3의 종래의 MDS 회로에서, 서브-임계 바이어싱된 트랜지스터 (16) 는 메인 증폭 트랜지스터 (19) 와 병렬로 커플링된다. MDS in the conventional circuit of Figure 3, the sub-threshold biased transistor 16 is coupled in parallel with the main amplifier transistor 19. 통상적으로, 서브-임계 영역에 바이어싱된 트랜지스터는, 포화 영역에 바이어싱된 유사한 트랜지스터보다 더 많은 잡음을 생성한다. Typically, the sub-biased transistor in the critical area generates more noise than a similar transistor biased in the saturation region. 따라서, 통상적으로, 서브-임계 바이어싱된 트랜지스터 (16) 는, LNA 출력으로 바람직하지 않게 큰 양의 잡음을 도입한다. Thus, typically, the sub-threshold bias the transistor 16, is introduced into a large amount of noise undesirably the LNA output. 한편, 도 6의 신규한 LNA 회로는, 이용되는 소거 신호들을 생성하기 위해 신호가 통과하는 2개의 스테이지들을 포함한다. On the other hand, the novel LNA circuit of Figure 6, includes two stages for signals to pass through to generate an erase signal to be used. 제 1 스테이지는 메인 트랜지스터들을 포함한다. The first stage comprises a main transistor. 제 2 스테이지는 소거 스테이지들을 포함한다. The second stage comprises the erasure stage. 2개의 스테이지 시스템에서, 동일한 전체 이득을 유지하면서, 제 1 스테이지의 이득은 증가될 수 있고 제 2 스테이지의 이득은 감소될 수 있다. In the two stage system, while maintaining the same overall gain, the gain of the first stage may be increased and the gain of the second stage can be reduced. 서브-임계 바이어싱된 트랜지스터들을 포함하는 스테이지가 이득 스테이지에 후속하기 때문에, 전체 LNA 잡음 지수에 대한 서브-임계 바이어싱된 트랜지스터들의 잡음 기여도는 감소된다. Sub-stages because the threshold comprising biasing the transistor to a subsequent gain stage, the sub to the total noise figure LNA-noise contribution of the threshold-biased transistor is reduced.

세번째로, 소거 트랜지스터들 (206 및 207) 이 소스 디제너레이션되지 않기 때문에, 소거 트랜지스터들은, 높은 선형성을 요구하지 않는 동작 모드들에서 전류 효율적인 방식으로 LNA 이득을 부스트하기 위해 사용될 수 있다. Thirdly, since the erasing does transistors (206 and 207) are not di-generation source, the erase transistors, may be used to boost the LNA gain to a current-effective manner in the mode of operation that does not require high linearity. 네번째로, 메인 캐스코드 트랜지스터들 (209 및 213) 이 적절히 사이징되면, 비율 Vin_cancel/Vin_main 은, 소거 트랜지스터들에 대해 더 큰 양의 원하는 왜곡을 초래하는 비율보다 더 크다. Fourth, when the main cascode transistor (209 and 213) are appropriately sized, the percentage Vin_cancel / Vin_main is greater than the rate that results in a greater amount of the desired distortion of about the erasing transistor. 다섯번째로, 도 6의 신규한 LNA의 토폴로지는 탭핑된 인덕터를 포함하지 않는다. Fifth, the novel topology of the LNA in Fig. 6 does not include a tapped inductor. 따라서, 인덕터 설계 및 인덕터 모델링이 간략화된다. Thus, the inductor and the inductor design model is simplified.

도 8은, 다양한 트랜지스터 사이즈들, 인덕터 값들, 및 DC 바이어스 전류 및 DC 바이어스 전압이 셋팅될 수 있는 적절한 일 방법 (200) 의 흐름도이다. 8 is a flow diagram of the various transistor size of the inductor values, and an appropriate one way DC bias current and a DC bias voltage can be set (200). 먼저 (단계 201), LNA 이득 및 잡음 지수에 대한 시스템 요건을 충족시키기 위해 메인 트랜지스터들 (204 및 205) 이 셋팅된다. First (step 201), the main transistor to meet the system requirements for the LNA gain and noise figure (204 and 205) are set. 소거 트랜지스터들 (206 및 207) 의 사이즈는, 소거 트랜지스터들과 관련된 기생저항을 감소시키기 위해, 메인 트랜지스터들 (204 및 205) 의 사이즈의 약 절반이도록 셋팅된다. The size of the erasure transistor (206 and 207), in order to reduce the parasitic resistance associated with the erasure transistor is set so that about half of the size of the main transistor (204 and 205). 다음으로 (단계 202), (DC 바이어스 전압들 VBIAS2, VBIAS5 및 VBIAS6 를 셋팅함으로써 초기에 셋팅된 바와 같은) 소거 트랜지스터들 (206 및 207) 을 통한 소정의 DC 바이어스 전류에 대해, 캐스코드 트랜지스터들 CT1_main (209) 및 CT2_main (213) 의 사이즈는 소형으로부터 대형으로 스윕 (sweep) 된다. Next (step 202), the (DC bias voltage to VBIAS2, VBIAS5 and by setting the VBIAS6 the described set initially), the erase transistors (206 and 207) for a given DC bias current through the, Cas codes transistor CT1_main the size of 209 and CT2_main (213) is a sweep (sweep) from small to large. 왜곡 측정치를 포함하는 회로 성능 데이터가 캐스코드 트랜지스터들 (209 및 213) 의 사이즈에서의 각각의 증분 변화에 대해 취해진다. Performance data circuit including a distortion measurement is taken for each incremental change in the size of the cascode transistors (209 and 213). 스윕 이후, 소거 트랜지스터들 (206 및 207) 을 통한 DC 바이어스 전류가 조정되고 (단계 203), 캐스코드 트랜지스터들 (209 및 213) 의 사이즈가 다시 소형으로부터 대형으로 스윕된다. After the sweep, the DC bias current through the erasure transistors (206 and 207) is adjusted (step 203), the size of the cascaded code, the transistor (209 and 213) is swept back from a small to large. 회로 성능 데이터가 다시 수집된다. Circuit performance data are collected again. 소형으로부터 대형으로 캐스코드 트랜지스터들의 사이즈를 스윕하는 이러한 프로세스는, 소거 트랜지스터 DC 바이어스 전류의 각각의 상이한 값에 대해 반복된다. This process of the sweep the larger the size of the cascode transistor from the compact is repeated for each different value of the erasure transistor DC bias current. 그 스윕이 소거 트랜지스터 DC 바이어스 전류의 모든 다양한 증분들에 대해 완료되었을 경우 (단계 204), LNA가 동작할 특정한 애플리케이션에 대한 최상의 회로 성능을 갖는 LNA를 생성했던 값들을 갖도록, 캐스코드 트랜지스터들의 사이즈 및 소거 트랜지스터 바이어스 전류가 셋팅된다 (단계 205). When the sweep is the erase transistor is completed for those all the various increases the DC bias current (step 204), so as to have values ​​that created the LNA has a superior circuit performance for the particular application to LNA is operated, the size of the cascode transistor and an erase transistor bias current is set (step 205). 상술된 바와 같이, 디제너레이션 인덕터의 인덕턴스는 최적화의 일부일 수 있다. As described above, the inductance of the degeneration inductor may be part of the optimization.

도 9는 도 6의 DC 바이어싱 회로 M (202) 를 실현하기 위한 하나의 가능한 방식의 간략화된 회로도이다. Figure 9 is a simplified circuit diagram of one possible scheme for implementing the M (202) DC biasing circuit of FIG. 도 10은 도 6의 DC 바이어싱 회로 C (203) 를 실현하기 위한 하나의 가능한 방식의 간략화된 회로도이다. Figure 10 is a simplified circuit diagram of one possible scheme for implementing the C (203) DC biasing circuit of FIG.

도 11은 신규한 방법 (300) 의 간략화된 흐름도이다. Figure 11 is a simplified flow diagram of the novel method 300. 제 1 차동 입력 노드 상에서 수신된 제 1 입력 신호를 증폭하기 위해 제 1 트랜지스터가 사용된다 (단계 301). First the first transistor is used to amplify the first input signal received on the differential input nodes (step 301). 일 예에서, 제 1 트랜지스터는 도 6의 소스 디제너레이션된 M1_main 트랜지스터 (204) 이고, 제 1 차동 입력 노드는 도 6의 노드 (224) 이다. In one example, the first transistor is a M1_main transistor 204 a source degeneration of Figure 6, the first differential input node is the node 224 of FIG. 제 1 트랜지스터는 제 1 입력 신호의 증폭된 버전 뿐만 아니라 제 1 왜곡 신호를 생성한다. The first transistor generates a first strain signal, as well as the amplified version of the first input signal. 제 1 트랜지스터는 포화 영역에 바이어싱된다. The first transistor is biased in the saturation region.

제 2 차동 입력 노드 상에서 수신된 제 2 입력 신호를 증폭하기 위해 제 2 트랜지스터가 사용된다 (단계 302). Second, the second transistor is used to amplify the second input signal received on the differential input nodes (step 302). 일 예에서, 제 2 트랜지스터는 도 6의 소스 디제너레이션된 M2_main 트랜지스터 (205) 이고, 제 2 차동 입력 노드는 도 6의 노드 (225) 이다. In one example, the second transistor is a transistor M2_main 205, a source degeneration of Figure 6, the second differential input node is the node 225 of FIG. 제 2 트랜지스터는 제 2 입력 신호의 증폭된 버전 뿐만 아니라 제 2 왜곡 신호를 생성한다. A second transistor generates a second strain signal, as well as the amplified version of the second input signal. 제 2 트랜지스터는 포화 영역에 바이어싱된다. The second transistor is biased in the saturation region.

제 2 입력 신호는 제 1 입력 신호에 관해 약 180도 위상반전되고, 제 1 및 제 2 입력 신호들 모두는, 제 1 및 제 2 트랜지스터가 일부인 LNA의 차동 입력 노드들 상에서 공급된 차동 입력 신호이다. The second input signal is the about 180 and the phase inverted with respect to the first input signal, both the first and second input signals, the first and second transistors is the differential input signal is supplied on the differential input nodes of the part LNA .

제 3 트랜지스터가 제 1 소거 신호를 생성하도록 제 2 입력 신호의 증폭된 버전이 제 3 트랜지스터에 공급된다 (단계 303). The third transistor is supplied to an amplified version of the third transistor of the second input signal to produce a first clear signal (step 303). 일 예에서, 제 3 트랜지스터는 도 6의 M1_cancel 트랜지스터 (206) 이다. In one example, the third transistor is M1_cancel transistor 206 of FIG. 제 3 트랜지스터는 서브-임계 영역에 바이어싱된다. The third transistor has a sub-biased in a critical section.

그 후, 제 1 왜곡 신호의 적어도 일부를 소거시키기 위해 제 1 소거 신호가 사용된다 (단계 304). Then, the first clear signal is used to erase at least a portion of the first distortion signal (step 304). 일 예에서, 제 1 소거 신호는 제 1 합산 노드 상으로 제 1 캐스코드 회로를 통해 공급되고, 제 1 왜곡 신호는 제 1 합산 노드 상으로 제 1 캐스코드 회로를 통해 공급된다. In one example, a first erase signal is supplied through the first cascode circuit into the first summing node, a first distortion signal is supplied through the first cascode circuit into the first summing node. 제 1 소거 신호는 제 1 합산 노드 상에서 제 1 왜곡 신호를 소거시킨다. First erase signal thereby canceling the first distortion signal on the first summing node. 일 예에서, 제 1 합산 노드는 도 6의 제 1 차동 출력 노드 (222) 이다. In one example, a first summing node, a first differential output node 222 of FIG.

제 4 트랜지스터가 제 2 소거 신호를 생성하도록 제 1 입력 신호의 증폭된 버전이 제 4 트랜지스터에 공급된다 (단계 305). A fourth transistor that is the amplified version of the first input signal to generate a second erase signal is supplied to the fourth transistor (step 305). 일 예에서, 제 4 트랜지스터는 도 6의 M2_cancel 트랜지스터 (207) 이다. In one example, the fourth transistor is M2_cancel transistor 207 of FIG. 제 4 트랜지스터는 서브-임계 영역에 바이어싱된다. A fourth transistor sub-biased in a critical section.

그 후, 제 2 왜곡 신호의 적어도 일부를 소거시키기 위해 제 2 소거 신호가 사용된다 (단계 306). Then, the second cancellation signal in order to erase at least a portion of the second distortion signal is used (step 306). 일 예에서, 제 2 소거 신호는 제 2 합산 노드 상으로 제 2 캐스코드 회로를 통해 공급되고, 제 2 왜곡 신호는 제 2 합산 노드 상으로 제 2 캐스코드 회로를 통해 공급된다. In one example, the second clear signal is supplied through the second cascode circuit to the second summing node, a second distortion signal is supplied through the second cascode circuit to the second summing node. 제 2 소거 신호는 제 2 합산 노드 상에서 제 2 왜곡 신호를 소거시킨다. Second clear signal is thus erased a second distortion signal on a second summing node. 일 예에서, 제 2 합산 노드는 도 6의 제 2 차동 출력 노드 (223) 이다. In one example, the second summing node, a second differential output node 223 of FIG.

임의의 특정한 실시형태들이 설명의 목적을 위해 상술되었지만, 본 특허 명세서의 교시는 일반적인 응용가능성을 가지며, 상술된 특정한 실시형태들로 제한하지 않는다. Although any particular embodiments have been described above for purposes of illustration, the teachings of this patent disclosure has a general applicability, it is not limited to the specific embodiments described above. 예를 들어, 트랜지스터들 (206 및 204) 로부터의 왜곡 신호들은, 트랜지스터 (210) 를 생략하고 M1_cancel 트랜지스터 (206) 의 드레인을 M1_main 트랜지스터의 드레인에 직접 접속시킴으로써 소거시킬 수도 있다. For example, the distortion signals from the transistors (206 and 204) are, it is also possible to erase by omitting the transistor 210 is directly connected to the drain of M1_cancel transistor 206 to the drain of the transistor M1_main. 유사하게, 트랜지스터 (212) 는 생략될 수도 있으며, M2_cancel 트랜지스터 (207) 의 드레인은 M1_main 트랜지스터 (205) 의 드레인에 직접 접속될 수도 있다. Similarly, the transistor 212 may be omitted, and the drain of the transistor M2_cancel 207 may be directly connected to the drain of the transistor M1_main 205.

도 12는 신규한 LNA 토폴로지의 제 1 변형예 (400) 의 회로도이다. 12 is a circuit diagram of a first variant 400 of the novel LNA topology. 이상적으로, 메인 트랜지스터들 (204 및 205) 의 신호 경로에서의 캐스코드 트랜지스터들은 현저한 잡음을 도입하지 않는다. Ideally, the cascode transistors in the signal path of the main transistor (204 and 205) do not introduce a significant noise. 불운하게도, 실제 회로에서, 이들 캐스코드 트랜지스터들은 잡음에 현저히 기여한다. Unfortunately, in an actual circuit, these cascode transistors are considerably contribute to the noise. 그 이유는, 각각의 캐스코드 트랜지스터 (도 12의 도면부호 (209 및 213)) 의 소스에서 관측되는 동작 주파수에서 유한한 임피던스가 존재하기 때문이다. This is because each of the cascode transistors (Fig. Reference numeral (209 and 213) of 12) to a finite impedance present at the operating frequency is observed at the source of. 이들 캐스코드 트랜지스터들에 대해, 그의 소스로서 관측된 임피던스는, 관련 메인 트랜지스터의 출력 임피던스 (및 커패시턴스) 및 또한 관련 소거 트랜지스터들의 입력 임피던스 (주로 게이트-소스 커패시턴스) 에 의해 결정된다. For these cascode transistors, the observed impedance as its source, the input impedance of the output impedance of the associated main transistor (and capacitance), and also relates to the erase transistor is determined by the (mainly gate-source capacitance). 도 12의 회로에서, 소거 트랜지스터 (206) 의 드레인은 캐스코드 트랜지스터 (209) 의 소스에 접속된다. In the circuit of Figure 12, the drain of the erasing transistor 206 is connected to the source of cascode transistor 209. 이것은 캐스코드 트랜지스터 (209) 의 소스에 의해 관측된 임피던스를 감소시킨다. This reduces the impedance observed by the source of the cascode transistor (209). 이러한 임피던스를 더 낮출수록, 잡음 지수에 대한 캐스코드 트랜지스터의 기여도가 더 커진다 (그리고, LNA의 이득이 더 작아진다). The more lower this impedance, the contribution of the cascode transistor becomes larger for the noise figure (and the gain of the LNA is smaller). 한편, 도 6의 LNA (110) 는, 캐스코드 트랜지스터 (209) 의 소스에 의해 관측된 임피던스에서의 감소를 방지하는 제 2 캐스코드 트랜지스터 (210) 를 포함한다. On the other hand, LNA (110) of Figure 6, and a second cascode transistor 210, which prevents a decrease in the observed impedance by the source of the cascode transistor (209). 도 6의 회로에서, 소거 트랜지스터 (210) 의 잡음 기여도는, M1_main 트랜지스터 (204) 및 M1_cancel 트랜지스터 (210) 양자의 이득에 의해 컷팅된다. In the circuit of Figure 6, the noise contribution of the erasure transistor 210, M1_main transistor 204 and M1_cancel transistor 210 is cut by a gain of two. 도 12의 회로의 경우에서, 소거 트랜지스터 (206) 의 잡음 기여도는 M1_main 트랜지스터 (204) 의 이득에 의해서만 컷팅된다. In the case of the circuit of Figure 12, the noise contribution of the erasure transistor 206 is cut only by the gain of the M1_main transistor 204.

또한, 도 6의 회로에서 M1_cancel 트랜지스터 (206) 이 충분한 왜곡을 생성하기 위해 캐스코드 트랜지스터 (209) 의 소스에서 현저한 전압 스윙 (swing)이 존재한다는 점에서, 도 12의 회로는 도 6의 회로와는 상이하다. Further, the circuit of Fig. In the circuit of 6 M1_cancel transistor 206 of Fig. 12 in that the significant voltage swing (swing) from the source of cascode transistor 209 is present to generate sufficient distortion circuit 6 and it is different. 도 8의 방법과 관련하여 상술된 바와 같이, M1_main 트랜지스터 (204) 의 사이즈는 선형성을 달성하기 위해 튜닝 엘리먼트들 중 하나로서 사용될 수도 있다. As described above in relation to the method of Figure 8, the size of M1_main transistor 204 may be used as one of the tuning elements in order to achieve linearity. 따라서, 노드 N3 에서의 임피던스를 낮추는 것은, 노드 N3 상에서 적절한 전압 스윙을 적절히 셋팅하는 것을 더 어렵게 한다. Thus, lowering the impedance at the node N3, and more difficult to properly set the proper voltage swing on node N3. 또한, 도 12의 회로에 대해, 전압 스윙은 M1_cancel 트랜지스터 (206) 의 드레인과 소스 사이에 나타나며, 그 전압 스윙은 M1_cancel 트랜지스터 (206) 의 드레인-소스 전압 (Vds) 에 관련된 부가적인 비-선형 왜곡 컴포넌트들을 여기시킬 수도 있다. In addition, for the circuit of Figure 12, the voltage swing appears between the drain and the source of M1_cancel transistor 206, the voltage swing at the drain of M1_cancel transistors 206 - additional non-related to the source voltage (Vds)-linear distortion this may be a component.

도 13은 신규한 LNA 토폴로지의 제 2 변형예 (500) 의 회로도이다. 13 is a circuit diagram of a second variation 500 of the novel LNA topology. 도 13의 회로에서, 도 6의 회로의 캐스코드 트랜지스터들 (210 및 212) 을 생략하는 것에 부가하여, 도 13의 회로에서 커패시터 (214) 가 M2_cancel 트랜지스터 (207) 의 게이트에 캐스코드 트랜지스터 (209) 의 드레인을 AC 커플링시키도록 커패시터 (214) 의 접속이 변경되고, 커패시터 (215) 가 M1_cancel 트랜지스터 (206) 의 게이트에 캐스코드 트랜지스터 (213) 의 드레인을 AC 커플링시키도록 커패시터 (215) 의 접속이 변경된다. In the circuit of Figure 13, the cascode transistors of the six circuits 210 and 212 gate cascode transistor (209 in the addition, the capacitor 214 in the circuit of Figure 13 M2_cancel transistor 207 being omitted ) is connected to the capacitor 214 is changed to the drain of the AC coupling capacitors (the capacitor (215 to 215) is AC-coupled to the drain of the cascode transistor 213, the gate of the M1_cancel transistor 206 ring) this connection is changed. 따라서, 설명된 특정한 실시형태들의 다양한 특성들의 다양한 변형들, 적용들, 및 결합들은, 아래에 개시되는 청구항의 범위를 벗어나지 않고도 수행될 수 있다. Thus, various modifications of the various features of the specific embodiments described, the application, and are coupled, may be carried out without departing from the scope of the claims set forth below.

Claims (20)

  1. 제 1 차동 입력 노드 및 제 2 차동 입력 노드를 갖는 증폭기로서, A first amplifier having a differential input nodes and a second differential input node,
    포화 영역에 바이어싱된 제 1 트랜지스터로서, 상기 제 1 트랜지스터의 게이트는 상기 제 1 차동 입력 노드에 커플링되는, 상기 제 1 트랜지스터; A first transistor biased in the saturation region, the gate of the first transistor is the first transistor, coupled to the first differential input nodes;
    상기 포화 영역에 바이어싱된 제 2 트랜지스터로서, 상기 제 2 트랜지스터의 게이트는 상기 제 2 차동 입력 노드에 커플링되는, 상기 제 2 트랜지스터; The second transistor, a second transistor biased in the saturation region, the gate of the second transistor is coupled to the second differential input nodes;
    서브-임계 영역에 바이어싱된 제 3 트랜지스터로서, 상기 제 3 트랜지스터는 상기 제 2 트랜지스터의 드레인에 용량적으로 커플링된 게이트를 갖고, 상기 제 3 트랜지스터의 드레인 상의 제 1 소거 신호는 상기 제 1 트랜지스터에 의해 생성된 제 1 왜곡 신호의 적어도 일부를 소거시키는, 상기 제 3 트랜지스터; Sub- as a third transistor is biased in a critical section, the third transistor has a coupling the gate to the drain of the second transistor capacitively, the first clear signal on the drain of the third transistor is the first to erase at least a portion of the first distortion signal generated by the transistor, the third transistor; And
    상기 서브-임계 영역에 바이어싱된 제 4 트랜지스터로서, 상기 제 4 트랜지스터는 상기 제 1 트랜지스터의 드레인에 용량적으로 커플링된 게이트를 갖고, 상기 제 4 트랜지스터의 드레인 상의 제 2 소거 신호는 상기 제 2 트랜지스터에 의해 생성된 제 2 왜곡 신호의 적어도 일부를 소거시키는, 상기 제 4 트랜지스터를 포함하는, 증폭기. The sub - a fourth transistor biased in the critical region, the fourth transistor has a coupling the gate to the drain of the first transistor capacitively, the second clear signal on the drain of the fourth transistor is the first generated by the second transistor to erase at least a portion of the second distortion signal, the amplifier including said fourth transistor.
  2. 제 1 항에 있어서, According to claim 1,
    상기 제 1 트랜지스터의 드레인을 제 1 차동 출력 노드에 커플링시키고, 상기 제 3 트랜지스터의 드레인을 상기 제 1 차동 출력 노드에 커플링시키는 제 1 캐스코드 회로; A first cascode circuit for the first and coupled to the drain of the first transistor in the first differential output node coupled to the drain of the third transistor to the first differential output node; And
    상기 제 2 트랜지스터의 드레인을 제 2 차동 출력 노드에 커플링시키고, 상기 제 4 트랜지스터의 드레인을 상기 제 2 차동 출력 노드에 커플링시키는 제 2 캐스코드 회로를 더 포함하는, 증폭기. A second cascode circuit, the amplifier further comprising that the first and coupled to the drain of the second transistor in the second differential output node coupled to the drain of the fourth transistor to the second differential output nodes.
  3. 제 1 항에 있어서, According to claim 1,
    상기 제 1 트랜지스터의 드레인은 상기 제 3 트랜지스터의 드레인에 직접 접속되고, The drain of the first transistor is directly connected to the drain of the third transistor,
    상기 제 2 트랜지스터의 드레인은 상기 제 4 트랜지스터의 드레인에 직접 접속되는, 증폭기. The drain of the second transistor, the amplifier being directly connected to the drain of the fourth transistor.
  4. 제 2 항에 있어서, 3. The method of claim 2,
    상기 제 1 트랜지스터의 소스에 커플링되는 제 1 리드 및 공통 노드에 커플링되는 제 2 리드를 갖는 제 1 인덕터; A first inductor having a first lead coupled to the first lead and a common node coupled to the source of the first transistor; And
    상기 제 2 트랜지스터의 소스에 커플링되는 제 1 리드 및 상기 공통 노드에 커플링되는 제 2 리드를 갖는 제 2 인덕터를 더 포함하는, 증폭기. , The amplifier further comprising: a second inductor having a second lead that is coupled to the first lead and the common node being coupled to the source of the second transistor.
  5. 제 4 항에 있어서, 5. The method of claim 4,
    상기 제 3 트랜지스터의 소스는 상기 공통 노드에 커플링되고, 상기 제 4 트랜지스터의 소스는 상기 공통 노드에 커플링되는, 증폭기. The source of the third transistor is coupled to the common node, a source of the fourth transistor, the amplifier coupled to the common node.
  6. 제 4 항에 있어서, 5. The method of claim 4,
    상기 제 1 캐스코드 회로는, The first cascode circuit,
    소스 및 드레인을 갖는 제 5 트랜지스터로서, 상기 제 5 트랜지스터의 소스는 상기 제 1 트랜지스터의 드레인에 커플링되고, 상기 제 5 트랜지스터의 드레인은 상기 제 1 차동 출력 노드에 커플링되는, 상기 제 5 트랜지스터; A fifth transistor having a source and a drain, a source of the fifth transistor is coupled to the drain of the first transistor, the drain of the fifth transistor, wherein said fifth, coupled to the first differential output node transistor .; And
    소스 및 드레인을 갖는 제 6 트랜지스터로서, 상기 제 6 트랜지스터의 소스는 상기 제 3 트랜지스터의 드레인에 커플링되고, 상기 제 6 트랜지스터의 드레인은 상기 제 1 차동 출력 노드에 커플링되는, 상기 제 6 트랜지스터를 포함하는, 증폭기. A sixth transistor having a source and a drain, a source of the sixth transistor and the third being coupled to the drain of the transistor, the sixth the sixth drain of the transistor is coupled to the first differential output node transistor an amplifier comprising a.
  7. 제 6 항에 있어서, 7. The method of claim 6,
    상기 제 1 트랜지스터의 게이트는 제 1 바이어스 전압에서 바이어싱되고, 상기 제 3 트랜지스터의 게이트는 제 2 바이어스 전압에서 바이어싱되는, 증폭기. The gate of the first transistor being biased at a first bias voltage, said third gate bias, amplifier at a second bias voltage of the transistor.
  8. 제 7 항에 있어서, The method of claim 7,
    상기 제 1 트랜지스터는 상기 제 3 트랜지스터보다 더 크고, The first transistor is larger than the third transistor,
    상기 제 2 트랜지스터는 상기 제 4 트랜지스터보다 더 큰, 증폭기. The second transistor is larger, the amplifier than the fourth transistor.
  9. 제 1 차동 입력 노드, 제 2 차동 입력 노드, 제 1 차동 출력 노드, 및 제 2 차동 출력 노드를 갖는 증폭기로서, A first amplifier having a first differential input node, a second differential input node, a first differential output nodes, and second differential output node,
    포화 영역에 바이어싱된 제 1 트랜지스터로서, 상기 제 1 트랜지스터의 게이트는 상기 제 1 차동 입력 노드에 커플링되는, 상기 제 1 트랜지스터; A first transistor biased in the saturation region, the gate of the first transistor is the first transistor, coupled to the first differential input nodes;
    상기 포화 영역에 바이어싱된 제 2 트랜지스터로서, 상기 제 2 트랜지스터의 게이트는 상기 제 2 차동 입력 노드에 커플링되는, 상기 제 2 트랜지스터; The second transistor, a second transistor biased in the saturation region, the gate of the second transistor is coupled to the second differential input nodes;
    서브-임계 영역에 바이어싱된 제 3 트랜지스터로서, 상기 제 3 트랜지스터의 드레인 상의 제 1 소거 신호는 상기 제 1 트랜지스터에 의해 생성된 제 1 왜곡 신호의 적어도 일부를 소거시키는, 상기 제 3 트랜지스터; Sub- as a third transistor is biased to a critical region, the drain on the first erase signal of said third transistor, said third transistor to erase at least a portion of the first distortion signal generated by the first transistor;
    상기 서브-임계 영역에 바이어싱된 제 4 트랜지스터로서, 상기 제 4 트랜지스터의 드레인 상의 제 2 소거 신호는 상기 제 2 트랜지스터에 의해 생성된 제 2 왜곡 신호의 적어도 일부를 소거시키는, 상기 제 4 트랜지스터; The sub - a fourth transistor biased in the critical region, the drain second erase signal on the fourth transistor, the fourth transistor to erase at least a portion of the second distortion signal generated by the second transistor;
    소스 및 드레인을 갖는 제 5 트랜지스터로서, 상기 제 5 트랜지스터의 소스는 상기 제 1 트랜지스터의 드레인에 커플링되며, 상기 제 5 트랜지스터의 드레인은 상기 제 1 차동 출력 노드에 커플링되고 상기 제 4 트랜지스터의 게이트에 용량적으로 또한 커플링되는, 상기 제 5 트랜지스터; A fifth transistor having a source and a drain, a source of the fifth transistor is coupled to the drain of the first transistor, a drain of the fifth transistor is coupled to the first differential output node of the fourth transistor a gate capacitively coupled Further, the fifth transistor; And
    소스 및 드레인을 갖는 제 6 트랜지스터로서, 상기 제 6 트랜지스터의 소스는 상기 제 2 트랜지스터의 드레인에 커플링되며, 상기 제 6 트랜지스터의 드레인은 상기 제 2 차동 출력 노드에 커플링되고 상기 제 3 트랜지스터의 게이트에 용량적으로 또한 커플링되는, 상기 제 6 트랜지스터를 포함하는, 증폭기. A sixth transistor having a source and a drain, a source of the sixth transistor is coupled to the drain of the second transistor, a drain of the sixth transistor is coupled to the second differential output node of the third transistor a gate capacitively coupled also, including the sixth transistor, and an amplifier.
  10. 제 9 항에 있어서, 10. The method of claim 9,
    상기 제 1 트랜지스터의 소스에 커플링되는 제 1 리드 및 접지 노드에 커플링되는 제 2 리드를 갖는 제 1 인덕터; A first inductor having a first lead coupled to the first lead and a ground node is coupled to a source of the first transistor; And
    상기 제 2 트랜지스터의 소스에 커플링되는 제 1 리드 및 접지 노드에 커플링되는 제 2 리드를 갖는 제 2 인덕터를 더 포함하는, 증폭기. , The amplifier further comprising: a second inductor having a first lead coupled to the first lead and a ground node coupled to the source of the second transistor.
  11. 제 10 항에 있어서, 11. The method of claim 10,
    상기 제 3 트랜지스터의 소스는 접지 노드에 커플링되고, 상기 제 4 트랜지스터의 소스는 접지 노드에 커플링되는, 증폭기 The source of the third transistor is coupled to the ground node, a source of the fourth transistor is coupled to the ground node, an amplifier
  12. (a) 제 1 차동 입력 노드 상에서 수신된 제 1 입력 신호를 증폭하고 상기 제 1 입력 신호의 증폭된 버전을 생성하기 위해, 포화 영역에 바이어싱된 제 1 트랜지스터를 사용하는 단계로서, 상기 제 1 트랜지스터는 제 1 왜곡 신호를 또한 생성하는, 상기 제 1 트랜지스터를 사용하는 단계; (A) for amplifying the first input signal received on the first differential input node and to generate an amplified version of the first input signal, the method comprising: using a first transistor biased in the saturation region, the first a first transistor, which also generate a distortion signal, the method comprising: using the first transistor;
    (b) 제 2 차동 입력 노드 상에서 수신된 제 2 입력 신호를 증폭하고 상기 제 2 입력 신호의 증폭된 버전을 생성하기 위해, 상기 포화 영역에 바이어싱된 제 2 트랜지스터를 사용하는 단계로서, 상기 제 2 트랜지스터는 제 2 왜곡 신호를 또한 생성하는, 상기 제 2 트랜지스터를 사용하는 단계; (B) a method comprising amplifying a second input signal received second on the differential input node and a second transistor is to produce an amplified version of the second input signal, biased to the saturation region, wherein 2 is a second transistor, which also generate a distortion signal, the method comprising: using the second transistor;
    (c) 제 3 트랜지스터가 제 1 소거 신호를 생성하도록 상기 제 3 트랜지스터에 상기 제 2 입력 신호의 증폭된 버전을 공급하는 단계로서, 상기 제 3 트랜지스터는 서브-임계 영역에 바이어싱되는, 상기 제 2 입력 신호의 증폭된 버전을 공급하는 단계; The agent to be biased to the critical section - (c) the third transistor, the first comprising the steps of: supplying an amplified version of the second input signal to the third transistor to produce a cancellation signal, the third transistor is sub supplying an amplified version of the second input signal;
    (d) 상기 제 1 왜곡 신호의 적어도 일부를 소거시키기 위해 상기 제 1 소거 신호를 사용하는 단계; (D) step of using the first erase signal to the erase at least a portion of the first distortion signal;
    (e) 제 4 트랜지스터가 제 2 소거 신호를 생성하도록 상기 제 4 트랜지스터에 상기 제 1 입력 신호의 증폭된 버전을 공급하는 단계로서, 상기 제 4 트랜지스터는 상기 서브-임계 영역에 바이어싱되는, 상기 제 1 입력 신호의 증폭된 버전을 공급하는 단계; (E) a fourth transistor comprising the steps of: supplying an amplified version of the first input signal to the fourth transistor to generate a second clear signal, the fourth transistor is the sub-above, which is biased in a critical section the step of supplying an amplified version of the first input signal; And
    (f) 상기 제 2 왜곡 신호의 적어도 일부를 소거시키기 위해 상기 제 2 소거 신호를 사용하는 단계를 포함하는, 방법. (F), comprises the step of using said second erasure signal to erase at least a portion of the second distortion signal.
  13. 제 12 항에 있어서, 13. The method of claim 12,
    상기 단계 (c) 는, 상기 제 2 트랜지스터의 드레인으로부터 제 1 커패시터를 통해 상기 제 3 트랜지스터의 게이트 상으로 상기 제 2 입력 신호의 증폭된 버전을 전달하는 단계를 포함하고, Wherein step (c), the method comprising: on the first capacitor from the drain of the second transistor passing an amplified version of the first and the second input signal to the gate of the third transistor,
    상기 단계 (e) 는, 상기 제 1 트랜지스터의 드레인으로부터 제 2 커패시터를 통해 상기 제 4 트랜지스터의 게이트 상으로 상기 제 1 입력 신호의 증폭된 버전을 전달하는 단계를 포함하는, 방법. It said step (e), comprises the step of delivering an amplified version of the fourth of the first input signal onto the gate of the transistor via a second capacitor from the drain of the first transistor.
  14. 제 12 항에 있어서, 13. The method of claim 12,
    상기 제 1 입력 신호 및 상기 제 2 입력 신호 모두는 차동 입력 신호이며, Both the first input signal and the second input signal is a differential input signal,
    상기 제 2 입력 신호는 상기 제 1 입력 신호에 관해 180도 위상반전 (out of phase) 되는, 방법. The second input signal is, which is 180 ° phase reversal (out of phase) relative to the first input signal.
  15. 제 12 항에 있어서, 13. The method of claim 12,
    상기 단계 (d) 는, 상기 제 1 트랜지스터의 드레인으로부터 제 1 합산 노드로 상기 제 1 왜곡 신호를 전달하기 위해 제 1 캐스코드 회로를 사용하는 단계, 및 상기 제 3 트랜지스터의 드레인으로부터 상기 제 1 합산 노드로 상기 제 1 소거 신호를 전달하기 위해 상기 제 1 캐스코드 회로를 사용하는 단계를 포함하고, Said step (d), the first sum from the stage using the first cascode circuit for delivering the first distortion signal to a first summing node from the drain of the first transistor, and a drain of the third transistor to convey said first erase signal to the node, and including the step of using said first cascode circuit,
    상기 단계 (f) 는, 상기 제 2 트랜지스터의 드레인으로부터 제 2 합산 노드로 상기 제 2 왜곡 신호를 전달하기 위해 제 2 캐스코드 회로를 사용하는 단계, 및 상기 제 4 트랜지스터의 드레인으로부터 상기 제 2 합산 노드로 상기 제 2 소거 신호를 전달하기 위해 상기 제 2 캐스코드 회로를 사용하는 단계를 포함하는, 방법. Said step (f), the second summing from the step of using a second cascode circuit to convey said second distortion signal to the second summing node from the drain of the second transistor, and a drain of the fourth transistor to deliver the second clear signal to the node, the method comprising the step of using a second cascode circuit.
  16. 제 12 항에 있어서, 13. The method of claim 12,
    상기 제 1 트랜지스터의 드레인은 상기 제 3 트랜지스터의 드레인에 직접 접속되고, 상기 제 2 트랜지스터의 드레인은 상기 제 4 트랜지스터의 드레인에 직접 접속되는, 방법. The drain of the first transistor is directly connected to the drain of the third transistor, the drain of the second transistor is a method, which is directly connected to the drain of the fourth transistor.
  17. 제 1 차동 입력 신호 노드로부터 제 1 입력 신호를 수신하고, 상기 제 1 입력 신호의 증폭된 버전을 생성하며, 제 1 왜곡 신호를 또한 생성하는 제 1 증폭기 회로; A first amplifier circuit for receiving a first input signal from the differential input signal node and generates an amplified version of the first input signal, and generates a first distortion signal;
    제 2 차동 입력 신호 노드로부터 제 2 입력 신호를 수신하고, 상기 제 2 입력 신호의 증폭된 버전을 생성하며, 제 2 왜곡 신호를 또한 생성하는 제 2 증폭기 회로; A second amplifier circuit for receiving a second input signal from the second differential input signal node and generates an amplified version of the second input signal, and generate a second distortion signal;
    상기 제 2 입력 신호의 증폭된 버전을 수신하고 제 1 소거 신호를 생성하며, 상기 제 1 소거 신호를 사용하여 상기 제 1 왜곡 신호의 적어도 일부를 소거시키는 제 1 수단; First means for receiving an amplified version of the second input signal and to generate a first erasing signal, the erasing at least a portion of the first distortion signal using the first clear signal; And
    상기 제 1 입력 신호의 증폭된 버전을 수신하고 제 2 소거 신호를 생성하며, 상기 제 2 소거 신호를 사용하여 상기 제 2 왜곡 신호의 적어도 일부를 소거시키는 제 2 수단을 포함하는, 증폭기. An amplifier including a second means for receiving an amplified version of the first input signal and generates a second clear signal, using the second erase signal cancellation at least a portion of the second distortion signal.
  18. 제 17 항에 있어서, 18. The method of claim 17,
    상기 제 1 수단은 서브-임계 영역에 바이어싱된 제 1 트랜지스터를 포함하고, It said first means is sub- includes biasing the first transistor to the critical section,
    상기 제 2 수단은 상기 서브-임계 영역에 바이어싱된 제 2 트랜지스터를 포함하는, 증폭기. The second means is the sub-, amplifier including a biasing a second transistor in the critical region.
  19. 제 18 항에 있어서, 19. The method of claim 18,
    상기 제 1 수단은 제 1 캐스코드 회로를 더 포함하고, It said first means further comprises a first cascode circuit,
    상기 제 2 수단은 제 2 캐스코드 회로를 더 포함하는, 증폭기. It said second means further comprising a second cascode circuit and the amplifier.
  20. 제 17 항에 있어서, 18. The method of claim 17,
    상기 제 1 증폭기 회로는, 제 1 소스 디제너레이션 (degeneration) 인덕터, 및 포화 영역에 바이어싱된 제 1 트랜지스터를 포함하고, Said first amplifier circuit, and a first source degeneration (degeneration) inductors, and the biasing of the first transistor in the saturation region,
    상기 제 2 증폭기 회로는, 제 2 소스 디제너레이션 인덕터, 및 포화 영역에 바이어싱된 제 2 트랜지스터를 포함하는, 증폭기. It said second amplifier circuit, a second source degeneration inductor, and an amplifier comprising a second transistor biased in the saturation region.
KR20107015953A 2007-12-18 2008-12-16 Low noise and low input capacitance differential mds lna KR101126052B1 (en)

Priority Applications (3)

Application Number Priority Date Filing Date Title
US11/959,196 US7944298B2 (en) 2007-12-18 2007-12-18 Low noise and low input capacitance differential MDS LNA
US11/959,196 2007-12-18
PCT/US2008/086950 WO2009079491A1 (en) 2007-12-18 2008-12-16 Low noise and low input capacitance differential mds lna

Publications (2)

Publication Number Publication Date
KR20100092519A KR20100092519A (en) 2010-08-20
KR101126052B1 true KR101126052B1 (en) 2012-03-29

Family

ID=40428132

Family Applications (1)

Application Number Title Priority Date Filing Date
KR20107015953A KR101126052B1 (en) 2007-12-18 2008-12-16 Low noise and low input capacitance differential mds lna

Country Status (7)

Country Link
US (1) US7944298B2 (en)
EP (1) EP2238685A1 (en)
JP (1) JP5389818B2 (en)
KR (1) KR101126052B1 (en)
CN (1) CN101904091B (en)
TW (1) TW200941928A (en)
WO (1) WO2009079491A1 (en)

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9026070B2 (en) * 2003-12-18 2015-05-05 Qualcomm Incorporated Low-power wireless diversity receiver with multiple receive paths
US9450665B2 (en) * 2005-10-19 2016-09-20 Qualcomm Incorporated Diversity receiver for wireless communication
US7696825B2 (en) * 2008-04-23 2010-04-13 Avago Technologies Wireless Ip (Singapore) Pte. Ltd. Apparatus for receiving input and bias signals at common node
US8421541B2 (en) * 2009-06-27 2013-04-16 Qualcomm Incorporated RF single-ended to differential converter
US8138835B2 (en) * 2010-02-11 2012-03-20 Qualcomm, Incorporated Wide band LNA with noise canceling
CN101834566B (en) * 2010-05-31 2013-02-13 广州市广晟微电子有限公司 Low noise amplifier and over distortion method based on same
KR101722093B1 (en) 2010-08-13 2017-04-03 삼성전자주식회사 Apparatus and method for cancelling mismatch in a wireless communication system and low noise amplifier therefor
US8339200B2 (en) * 2010-12-07 2012-12-25 Ati Technologies Ulc Wide-swing telescopic operational amplifier
US8570106B2 (en) * 2011-05-13 2013-10-29 Qualcomm, Incorporated Positive feedback common gate low noise amplifier
US9178669B2 (en) 2011-05-17 2015-11-03 Qualcomm Incorporated Non-adjacent carrier aggregation architecture
US9252827B2 (en) 2011-06-27 2016-02-02 Qualcomm Incorporated Signal splitting carrier aggregation receiver architecture
US9154179B2 (en) 2011-06-29 2015-10-06 Qualcomm Incorporated Receiver with bypass mode for improved sensitivity
KR101238488B1 (en) * 2011-10-07 2013-03-04 숭실대학교산학협력단 Differential power amplifier using mode-locking
US8774334B2 (en) 2011-11-09 2014-07-08 Qualcomm Incorporated Dynamic receiver switching
US8373503B1 (en) * 2011-12-12 2013-02-12 Linear Technology Corporation Third order intermodulation cancellation for RF transconductors
US9172402B2 (en) 2012-03-02 2015-10-27 Qualcomm Incorporated Multiple-input and multiple-output carrier aggregation receiver reuse architecture
US9362958B2 (en) 2012-03-02 2016-06-07 Qualcomm Incorporated Single chip signal splitting carrier aggregation receiver architecture
US9118439B2 (en) 2012-04-06 2015-08-25 Qualcomm Incorporated Receiver for imbalanced carriers
US8725105B2 (en) * 2012-05-24 2014-05-13 Mediatek Inc. Low noise amplifier and saw-less receiver with low-noise amplifier
US9154356B2 (en) 2012-05-25 2015-10-06 Qualcomm Incorporated Low noise amplifiers for carrier aggregation
US9867194B2 (en) 2012-06-12 2018-01-09 Qualcomm Incorporated Dynamic UE scheduling with shared antenna and carrier aggregation
US9595924B2 (en) 2012-08-03 2017-03-14 Broadcom Corporation Calibration for power amplifier predistortion
US9300420B2 (en) 2012-09-11 2016-03-29 Qualcomm Incorporated Carrier aggregation receiver architecture
US9130517B2 (en) 2012-10-05 2015-09-08 Qualcomm Incorporated Systems and methods of harmonic extraction and rejection
US9543903B2 (en) 2012-10-22 2017-01-10 Qualcomm Incorporated Amplifiers with noise splitting
US8995591B2 (en) 2013-03-14 2015-03-31 Qualcomm, Incorporated Reusing a single-chip carrier aggregation receiver to support non-cellular diversity
CN103633947A (en) * 2013-12-03 2014-03-12 天津大学 Noninductive and high-gain CMOS (Complementary Metal Oxide Semiconductor) broadband low-noise amplifier
US9178473B2 (en) * 2013-12-19 2015-11-03 Qualcomm Incorporated Distortion cancellation for low noise amplifier (LNA) non-linear second order products
US9654066B2 (en) * 2014-04-03 2017-05-16 Marvell World Trade Ltd. Common-source power amplifiers
US9413300B2 (en) * 2014-08-05 2016-08-09 Texas Instruments Incorporated Front-end matching amplifier
US9813033B2 (en) * 2014-09-05 2017-11-07 Innophase Inc. System and method for inductor isolation
JP6386312B2 (en) 2014-09-09 2018-09-05 ルネサスエレクトロニクス株式会社 Semiconductor device
WO2017054864A1 (en) 2015-09-30 2017-04-06 Telefonaktiebolaget Lm Ericsson (Publ) Amplifier, filter, communication apparatus and network node
US9673829B1 (en) 2015-12-02 2017-06-06 Innophase, Inc. Wideband polar receiver architecture and signal processing methods
US10177722B2 (en) 2016-01-12 2019-01-08 Qualcomm Incorporated Carrier aggregation low-noise amplifier with tunable integrated power splitter
WO2017160747A1 (en) * 2016-03-14 2017-09-21 Day Chris J Active linearization for broadband amplifiers
JP2018160811A (en) 2017-03-23 2018-10-11 株式会社東芝 amplifier

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050176399A1 (en) 2004-02-11 2005-08-11 Vladimir Aparin Field effect transistor amplifier with linearization
US20070229154A1 (en) 2005-08-02 2007-10-04 Namsoo Kim Differential amplifier with active post-distortion linearization

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2526808B2 (en) * 1994-06-13 1996-08-21 日本電気株式会社 Ju - training possible mos ota
JP2002330038A (en) * 1997-01-16 2002-11-15 Sony Corp Common-emitter differential transistor circuit
US7084704B2 (en) 2003-07-31 2006-08-01 Skyworks Solutions, Inc. Variable gain amplifier system
US7081796B2 (en) 2003-09-15 2006-07-25 Silicon Laboratories, Inc. Radio frequency low noise amplifier with automatic gain control
US7202740B2 (en) * 2005-01-05 2007-04-10 Broadcom Corporation Gain boosting for tuned differential LC circuits
US7746169B2 (en) * 2008-02-06 2010-06-29 Qualcomm, Incorporated LNA having a post-distortion mode and a high-gain mode

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050176399A1 (en) 2004-02-11 2005-08-11 Vladimir Aparin Field effect transistor amplifier with linearization
US20070229154A1 (en) 2005-08-02 2007-10-04 Namsoo Kim Differential amplifier with active post-distortion linearization

Also Published As

Publication number Publication date
EP2238685A1 (en) 2010-10-13
WO2009079491A1 (en) 2009-06-25
KR20100092519A (en) 2010-08-20
CN101904091A (en) 2010-12-01
JP5389818B2 (en) 2014-01-15
JP2011507459A (en) 2011-03-03
US7944298B2 (en) 2011-05-17
US20090153244A1 (en) 2009-06-18
CN101904091B (en) 2014-08-06
TW200941928A (en) 2009-10-01

Similar Documents

Publication Publication Date Title
Fong et al. Monolithic RF active mixer design
Zhang et al. Linearization techniques for CMOS low noise amplifiers: A tutorial
Liscidini et al. A 0.13/spl mu/m CMOS front-end, for DCS1800/UMTS/802.11 bg with multiband positive feedback low-noise amplifier
US6057714A (en) Double balance differential active ring mixer with current shared active input balun
US6943628B2 (en) Methods and apparatus for substantially reducing nonlinear distortion
Gatta et al. A 2-dB noise figure 900-MHz differential CMOS LNA
Shaeffer et al. A 1.5-V, 1.5-GHz CMOS low noise amplifier
US7719352B2 (en) Active circuits with isolation switches
US8102213B2 (en) Multi-mode low noise amplifier with transformer source degeneration
US7109793B2 (en) High frequency differential circuit, differential amplifier, differential mixer, differential oscillator, and radio circuit using same
EP1719243B1 (en) Radio frequency low noise amplifier with automatic gain control
Liao et al. A 5.7-GHz 0.18-μm CMOS gain-controlled differential LNA with current reuse for WLAN receiver
EP2156551B1 (en) Configurable, variable gain lna for multi-band rf receiver
US20090212861A1 (en) Low noise amplifier
US6748204B1 (en) Mixer noise reduction technique
Aparin et al. Linearization of CMOS LNA's via optimum gate biasing
KR101118925B1 (en) Adaptive-biased mixer
Cha et al. A 5.2 GHz LNA in 0.35 µm CMOS utilizing inter-stage series resonance and optimizing the substrate resistance
US7602246B2 (en) General-purpose wideband amplifier
US6094084A (en) Narrowband LC folded cascode structure
US20020111152A1 (en) Low noise mixer circuit with improved gain
US6556085B2 (en) Low power low noise amplifier
Lewinski et al. OTA linearity enhancement technique for high frequency applications with IM3 below-65 dB
US7099646B1 (en) Signal mixer having a single-ended input and a differential output
CN100461621C (en) Power amplifier

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150227

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20151230

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20161229

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20171228

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20190107

Year of fee payment: 8