KR101125457B1 - Light emitting device, light emitting device package and method for fabricating the same - Google Patents

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Abstract

실시예에 따른 발광 소자는 상면에 제1리드 패턴 및 제2리드 패턴을 포함하는 지지기판; 및 화합물 반도체층과, 상기 화합물 반도체층 하면의 일측에 형성되어 상기 제1리드 패턴에 접합된 제1패드와, 상기 화합물 반도체층 하면의 타측에 형성되어 상기 제2리드 패턴에 접합된 제2패드와, 상기 화합물 반도체층 상에 빛을 투과하는 성장기판을 포함하는 칩 구조체를 포함한다.The light emitting device according to the embodiment includes a support substrate including a first lead pattern and a second lead pattern on the upper surface; And a first pad formed on one side of the bottom surface of the compound semiconductor layer and bonded to the first lead pattern, and a second pad formed on the other side of the bottom surface of the compound semiconductor layer and bonded to the second lead pattern. And a chip structure including a growth substrate that transmits light on the compound semiconductor layer.

Description

발광 소자, 발광 소자 패키지 및 발광 소자 제조방법{LIGHT EMITTING DEVICE, LIGHT EMITTING DEVICE PACKAGE AND METHOD FOR FABRICATING THE SAME}LIGHT EMITTING DEVICE, LIGHT EMITTING DEVICE PACKAGE AND METHOD FOR FABRICATING THE SAME}

실시예는 발광 소자, 발광 소자 패키지 및 발광 소자 제조방법에 관한 것이다.The embodiment relates to a light emitting device, a light emitting device package, and a light emitting device manufacturing method.

발광 다이오드(Light Emitting Diode: LED)는 전류를 빛으로 변환시키는 반도체 발광 소자이다. 최근 발광 다이오드는 휘도가 점차 증가하게 되어 디스플레이용 광원, 자동차용 광원 및 조명용 광원으로 사용이 증가하고 있으며, 형광 물질을 이용하거나 다양한 색의 발광 다이오드를 조합함으로써 효율이 우수한 백색 광을 발광하는 발광 다이오드도 구현이 가능하다.Light emitting diodes (LEDs) are semiconductor light emitting devices that convert current into light. Recently, the light emitting diode is gradually increasing in brightness, and is being used as a light source for a display, an automotive light source, and an illumination light source. A light emitting diode that emits white light having high efficiency by using a fluorescent material or by combining various color light emitting diodes. It is also possible to implement.

발광 다이오드의 휘도 및 성능을 더욱 향상시키기 위해 광 추출 구조를 개선하는 방법, 활성층의 구조를 개선하는 방법, 전류 퍼짐을 향상하는 방법, 전극의 구조를 개선하는 방법, 발광 다이오드 패키지의 구조를 개선하는 방법 등 다양한 방법들이 시도되고 있다. How to improve the light extraction structure to further improve the brightness and performance of the light emitting diode, how to improve the structure of the active layer, how to improve the current spreading, how to improve the structure of the electrode, to improve the structure of the light emitting diode package Various methods, including the method, have been tried.

실시예는 새로운 구조를 갖는 발광 소자, 발광 소자 패키지 및 발광 소자 제조방법을 제공한다.The embodiment provides a light emitting device, a light emitting device package, and a light emitting device manufacturing method having a new structure.

실시예는 신뢰성이 향상된 발광 소자 및 그 제조방법을 제공한다.The embodiment provides a light emitting device having improved reliability and a method of manufacturing the same.

실시예에 따른 발광 소자는 상면에 제1리드 패턴 및 제2리드 패턴을 포함하는 지지기판; 및 화합물 반도체층과, 상기 화합물 반도체층 하면의 일측에 형성되어 상기 제1리드 패턴에 접합된 제1패드와, 상기 화합물 반도체층 하면의 타측에 형성되어 상기 제2리드 패턴에 접합된 제2패드와, 상기 화합물 반도체층 상에 빛을 투과하는 성장기판을 포함하는 칩 구조체를 포함한다.The light emitting device according to the embodiment includes a support substrate including a first lead pattern and a second lead pattern on the upper surface; And a first pad formed on one side of the bottom surface of the compound semiconductor layer and bonded to the first lead pattern, and a second pad formed on the other side of the bottom surface of the compound semiconductor layer and bonded to the second lead pattern. And a chip structure including a growth substrate that transmits light on the compound semiconductor layer.

실시예에 따른 발광 소자 제조방법은 성장기판에 칩 경계 영역을 따라 경계홈을 형성하는 단계; 성장기판 상에 화합물 반도체층을 성장하고, 상기 화합물 반도체층의 일측에 제1패드 및 상기 화합물 반도체층의 타측에 제2패드를 구비하여 칩 구조체를 형성하는 단계; 상기 제1패드 및 제2패드에 대응되는 제1리드 패턴 및 제2리드 패턴이 형성된 지지기판을 형성하는 단계; 및 상기 제1패드 및 제2패드가 상기 제1리드 패턴 및 제2리드 패턴과 대응되도록 상기 칩 구조체와 상기 지지기판을 결합하는 단계를 포함한다.In another embodiment, a light emitting device manufacturing method includes: forming a boundary groove along a chip boundary region on a growth substrate; Growing a compound semiconductor layer on a growth substrate, and forming a chip structure by providing a first pad on one side of the compound semiconductor layer and a second pad on the other side of the compound semiconductor layer; Forming a support substrate on which first lead patterns and second lead patterns corresponding to the first pad and the second pad are formed; And coupling the chip structure and the support substrate such that the first pad and the second pad correspond to the first lead pattern and the second lead pattern.

실시예에 따른 발광 소자 패키지는 몸체부; 상기 몸체부에 설치된 제1 전극 및 제2 전극; 상기 몸체부에 설치되어 상기 제1 전극 및 제2 전극과 전기적으로 연결되는 발광 소자; 및 상기 발광 소자를 포위하는 몰딩부재를 포함하며, 상기 발광 소자는 상면에 제1리드 패턴 및 제2리드 패턴을 포함하는 지지기판; 및 화합물 반도체층과, 상기 화합물 반도체층 하면의 일측에 형성되어 상기 제1리드 패턴에 접합된 제1패드와, 상기 화합물 반도체층 하면의 타측에 형성되어 상기 제2리드 패턴에 접합된 제2패드와, 상기 화합물 반도체층 상에 빛을 투과하는 성장기판을 포함하는 칩 구조체를 포함한다.The light emitting device package according to the embodiment includes a body portion; A first electrode and a second electrode installed on the body portion; A light emitting element disposed on the body and electrically connected to the first electrode and the second electrode; And a molding member surrounding the light emitting device, wherein the light emitting device includes: a support substrate including a first lead pattern and a second lead pattern on an upper surface thereof; And a first pad formed on one side of the bottom surface of the compound semiconductor layer and bonded to the first lead pattern, and a second pad formed on the other side of the bottom surface of the compound semiconductor layer and bonded to the second lead pattern. And a chip structure including a growth substrate that transmits light on the compound semiconductor layer.

실시예는 새로운 구조를 갖는 발광 소자, 발광 소자 패키지 및 발광 소자 제조방법을 제공할 수 있다.The embodiment can provide a light emitting device, a light emitting device package, and a light emitting device manufacturing method having a new structure.

실시예는 신뢰성이 향상된 발광 소자 및 그 제조방법을 제공할 수 있다.The embodiment can provide a light emitting device having improved reliability and a method of manufacturing the same.

도 1은 제1 실시예에 따른 발광 소자의 단면도이다.
도 2 내지 도 7은 제1 실시예에 따른 발광 소자의 제조방법을 설명하는 도면이다.
도 8은 제2 실시예에 따른 발광 소자의 단면도이다.
도 9 내지 도 14는 제2 실시예에 따른 발광 소자의 제조방법을 설명하는 도면이다.
도 15는 제3 실시예에 따른 발광 소자의 단면도이다.
도 16은 제4 실시예에 따른 발광 소자의 단면도이다.
도 17은 제1 실시예에 따른 발광 소자의 제조방법을 나타낸 흐름도이다.
도 18은 제2 실시예에 따른 발광 소자의 제조방법을 나타낸 흐름도이다.
도 19는 실시예들에 따른 발광 소자를 포함하는 발광 소자 패키지의 단면도이다.1 is a cross-sectional view of a light emitting device according to the first embodiment.
2 to 7 illustrate a method of manufacturing the light emitting device according to the first embodiment.
8 is a cross-sectional view of a light emitting device according to the second embodiment.
9 to 14 illustrate a method of manufacturing the light emitting device according to the second embodiment.
15 is a cross-sectional view of a light emitting device according to the third embodiment.
16 is a cross-sectional view of a light emitting device according to the fourth embodiment.
17 is a flowchart illustrating a method of manufacturing a light emitting device according to the first embodiment.
18 is a flowchart illustrating a method of manufacturing a light emitting device according to the second embodiment.
19 is a cross-sectional view of a light emitting device package including a light emitting device according to embodiments.

실시예들의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "위(on)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.In the description of the embodiments, it is to be understood that each layer (film), region, pattern or structure is formed "on" or "under" a substrate, each layer The terms " on "and " under " encompass both being formed" directly "or" indirectly " In addition, the criteria for the top or bottom of each layer will be described with reference to the drawings.

도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다. In the drawings, the thickness or size of each layer is exaggerated, omitted, or schematically illustrated for convenience and clarity of description. In addition, the size of each component does not necessarily reflect the actual size.

이하, 첨부된 도면을 참조하여 실시예들에 따른 발광 소자, 발광 소자 제조방법 및 발광 소자 패키지에 대해 설명한다.
Hereinafter, a light emitting device, a light emitting device manufacturing method, and a light emitting device package according to embodiments will be described with reference to the accompanying drawings.

<제1 실시예><First Embodiment>

도 1은 제1 실시예에 따른 발광 소자(100)를 나타낸 단면도이다.1 is a cross-sectional view of a light emitting device 100 according to a first embodiment.

도 1을 참조하면, 상기 발광 소자(100)는 지지기판(101) 및 칩 구조체(103)를 포함한다. 상기 발광 소자(100)는 상기 지지기판(101)의 직경과 상기 칩 구조체(103)의 직경이 동일하게 형성될 수 있다. Referring to FIG. 1, the light emitting device 100 includes a support substrate 101 and a chip structure 103. The light emitting device 100 may have the same diameter as that of the support substrate 101 and the diameter of the chip structure 103.

상기 지지기판(101)은 실리콘(Si) 기판, 알루미나(AlN) 기판, 단층 또는 다층의 LTCC(low temperature co-fired ceramic) 기판, 단층 또는 다층의 HTCC(High temperature co-fired ceramic), 일반 PCB, 메탈 코어 PCB(Metal core PCB), 연성 PCB(Flexible PCB) 중 어느 하나로 형성될 수 있다.The support substrate 101 may be a silicon (Si) substrate, an alumina (AlN) substrate, a single layer or a multilayer low temperature co-fired ceramic (LTCC) substrate, a single layer or a multilayer high temperature co-fired ceramic (HTCC), or a general PCB. It may be formed of any one of a metal core PCB (Metal core PCB), a flexible PCB (Flexible PCB).

상기 지지기판(101)은 몸체(110)를 포함하며, 복수개의 비아 홀(113A)을 포함하는 비아 구조를 가진다. 다만, 이에 대해 한정하지는 않는다.The support substrate 101 includes a body 110 and has a via structure including a plurality of via holes 113A. However, this is not limitative.

상기 몸체(110)의 표면 및 상기 비아 홀(113A)에는 제1절연층(111,113,115)이 형성될 수 있다. 상기 제1절연층(111,113,115)은 상기 몸체(110) 상면에 상면 절연층(111)이 형성되고, 상기 몸체(110)의 복수개의 비아 홀(113A)에 비아 절연층(113)이 형성되며, 상기 몸체(110) 하면에 하면 절연층(115)이 형성될 수 있다.First insulating layers 111, 113, and 115 may be formed on the surface of the body 110 and the via hole 113A. The first insulating layers 111, 113, and 115 are formed with an upper insulating layer 111 on the upper surface of the body 110, and a via insulating layer 113 is formed in the plurality of via holes 113A of the body 110. An insulating layer 115 may be formed on the bottom surface of the body 110.

상기 제1절연층(111,113,115)은 절연 물질로 형성될 수 있으며, 예를 들어, SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 등에서 선택적으로 형성될 수 있으며, 이에 대해 한정하지는 않는다. The first insulating layers 111, 113, and 115 may be formed of an insulating material. For example, SiO 2 , SiO x , SiO x N y , Si 3 N 4 , Al 2 O 3 , TiO 2 It may optionally be formed in the back, but is not limited thereto.

한편, 상기 제1절연층(111,113,115)은 상기 지지기판(101)의 몸체(110)가 도전성이 없는 재질인 경우에는 형성되지 않을 수도 있다.Meanwhile, the first insulating layers 111, 113, and 115 may not be formed when the body 110 of the support substrate 101 is a non-conductive material.

상기 지지기판(101)의 상면에는 제1리드 패턴(122) 및 제2리드 패턴(112)이 형성된다. 상기 제1,2리드 패턴(122,112)은 오픈부(121A)에 의해 서로 이격되어 전기적으로 절연된다. 상기 제1,2리드 패턴(122,112)은 미리 설정된 회로 설계의 패턴에 따라 다양한 크기 및 형상으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.The first lead pattern 122 and the second lead pattern 112 are formed on the upper surface of the support substrate 101. The first and second lead patterns 122 and 112 are spaced apart from each other by the open part 121A and are electrically insulated from each other. The first and second lead patterns 122 and 112 may be formed in various sizes and shapes according to a predetermined circuit design pattern, but are not limited thereto.

상기 제1리드 패턴(122)과 상기 제2리드 패턴(112)의 상면은 동일 평면 상에 배치될 수 있다. 이에 상기 지지기판(101) 상에 상기 칩 구조체(103)가 기울어지지 않고 접합될 수 있다. Upper surfaces of the first lead pattern 122 and the second lead pattern 112 may be disposed on the same plane. Accordingly, the chip structure 103 may be bonded to the support substrate 101 without being inclined.

상기 비아 홀(113A)에는 상기 비아 절연층(113)이 형성되며, 상기 비아 절연층(113) 내부에는 비아 전극(114,124)이 형성된다. 상기 제1비아 전극(124)는 상기 제1리드 패턴(122)으로부터 분기된 형태이고, 상기 제2비아 전극(114)은 상기 제2리드 패턴(112)으로부터 분기된 형태로 형성된다.The via insulation layer 113 is formed in the via hole 113A, and the via electrodes 114 and 124 are formed in the via insulation layer 113. The first via electrode 124 is branched from the first lead pattern 122, and the second via electrode 114 is formed to branch from the second lead pattern 112.

상기 지지기판(101)의 하면에는 외부전극(116,126)이 형성되며, 제1외부전극(126)과 상기 제2외부전극(116)은 오픈부(121B)에 의해 서로 이격된다. 외부 전극(116,126)은 상기 미리 설정된 회로 설계의 패턴에 따라 다양한 크기 및 형상으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.External electrodes 116 and 126 are formed on the bottom surface of the support substrate 101, and the first external electrode 126 and the second external electrode 116 are spaced apart from each other by the open part 121B. The external electrodes 116 and 126 may be formed in various sizes and shapes according to the pattern of the preset circuit design, but are not limited thereto.

상기 제1비아 전극(124)은 상기 제1리드 패턴(122)과 상기 제1외부 전극(126) 사이를 서로 연결해 주며, 상기 제2비아 전극(114)은 상기 제2리드 패턴(112)과 상기 제2외부 전극(116) 사이를 서로 연결해 준다.The first via electrode 124 connects the first lead pattern 122 and the first external electrode 126 to each other, and the second via electrode 114 is connected to the second lead pattern 112. The second external electrode 116 is connected to each other.

상기 지지기판(101)의 외측 하부 둘레, 즉, 칩 경계부에는 노치(Notch) 에칭에 의해 상기 발광 소자(100)를 칩 단위로 분리하는 과정에서 다이싱 홈(170)이 형성될 수 있으며, 상기 다이싱 홈(170)은 상기 하면 절연층(115) 및 상기 몸체(110)의 일부를 에칭한 형태로 형성될 수 있다.A dicing groove 170 may be formed on the outer lower periphery of the support substrate 101, that is, the chip boundary part, in the process of separating the light emitting device 100 in chip units by notch etching. The dicing groove 170 may be formed by etching the lower surface insulating layer 115 and a part of the body 110.

상기 칩 구조체(103)는 2족 내지 6족 화합물 반도체를 포함하는 복수의 화합물 반도체층을 포함하며, 일 예로서, 3족-5족 화합물 반도체를 이용한 LED 칩으로 구현될 수 있다. 상기 LED 칩은 청색, 녹색, 또는 적색 등과 같은 광을 방출하는 유색 LED 칩이거나 UV LED 칩일 수 있다. 상기 LED 칩의 반도체 재료 및 그 방출 광은 실시예의 기술적 범위 내에서 다양하게 구현될 수 있다.The chip structure 103 may include a plurality of compound semiconductor layers including group 2 to group 6 compound semiconductors. For example, the chip structure 103 may be implemented as an LED chip using a group 3 to group 5 compound semiconductor. The LED chip may be a colored LED chip that emits light such as blue, green, or red, or may be a UV LED chip. The semiconductor material of the LED chip and its emission light may be implemented in various ways within the technical scope of the embodiment.

상기 칩 구조체(103)는 성장기판(130), 상기 성장기판(130) 아래에 제1도전형 반도체층(131), 상기 제1도전형 반도체층(131) 아래에 활성층(132), 상기 활성층(132) 아래에 제2도전형 반도체층(133), 상기 제1도전형 반도체층(131) 아래에 제1패드(135) 및 상기 제2도전형 반도체층(133) 아래에 제2패드(136)를 포함한다.The chip structure 103 may include a growth substrate 130, a first conductive semiconductor layer 131 under the growth substrate 130, an active layer 132 under the first conductive semiconductor layer 131, and the active layer. The second conductive semiconductor layer 133 below the first conductive semiconductor layer 131 and the first pad 135 under the first conductive semiconductor layer 131 and a second pad under the second conductive semiconductor layer 133 136).

상기 성장기판(130)은 빛을 투과할 수 있는 재질로 형성되며, 예를 들어, 사파이어(Al2O3), GaAs, GaN, ZnO 중 적어도 하나로 형성될 수 있으나, 이에 대해 한정하지는 않는다.The growth substrate 130 is formed of a material that can transmit light, for example, may be formed of at least one of sapphire (Al 2 O 3 ), GaAs, GaN, ZnO, but is not limited thereto.

상기 성장기판(130)의 면적은 상기 제1도전형 반도체층(131) 상면의 면적보다 작도록 형성된다. 구체적으로는, 상기 성장기판(130)은 상기 제1도전형 반도체층(131) 상면의 둘레 영역(131A)이 예를 들어, 0μm를 초과하고 20μm 이하의 너비(w1)를 가지면서 노출되도록 형성될 수 있다.An area of the growth substrate 130 is smaller than an area of an upper surface of the first conductive semiconductor layer 131. Specifically, the growth substrate 130 is formed such that the circumferential region 131A of the upper surface of the first conductive semiconductor layer 131 is exposed while having a width w1 of greater than 0 μm and 20 μm or less, for example. Can be.

이와 같이, 상기 제1도전형 반도체층(131) 상면의 둘레 영역(131A)이 노출되는 것은, 상기 발광 소자(100)의 제조 과정에서 상기 성장기판(130)에 경계홈(139)이 형성되기 때문이다. 이에 대해서는 자세히 후술한다.As such, exposing the circumferential region 131A of the upper surface of the first conductive semiconductor layer 131 to form a boundary groove 139 in the growth substrate 130 during the manufacturing process of the light emitting device 100. Because. This will be described later in detail.

상기 성장기판(130)의 두께(h1)는 예를 들어, 30μm 내지 100μm 일 수 있다. 상기 성장기판(130)은 박층화(thinning) 공정, 예를 들어, 화학적 기계적 연마(CMP : Chemical Mechanical Polishing) 공정에 의해 상기 두께(h1)를 갖도록 형성될 수 있다. 상기 성장기판(130)은 빛을 투과하는 재질로 형성되고 상기 두께(h1)를 가지므로, 상기 활성층(132)으로부터 방출되는 빛이 상기 성장기판(130)을 통해 외부로 방출될 수 있다. The thickness h1 of the growth substrate 130 may be, for example, 30 μm to 100 μm. The growth substrate 130 may be formed to have the thickness h1 by a thinning process, for example, a chemical mechanical polishing (CMP) process. Since the growth substrate 130 is formed of a material that transmits light and has the thickness h1, the light emitted from the active layer 132 may be emitted to the outside through the growth substrate 130.

또한, 상기 발광 소자(100)의 제조 과정에서, 상기 성장기판(130)을 제거하기 위한 레이저 리프트 오프(LLO : Laser Lift Off) 공정 등이 생략될 수 있으므로, 상기 발광 소자(100)에 크랙(Crack)이나 균열 등이 발생하는 것을 원천적으로 방지할 수 있어, 상기 발광 소자(100)의 신뢰성이 향상될 수 있다. In addition, in the manufacturing process of the light emitting device 100, a laser lift off (LLO) process for removing the growth substrate 130 may be omitted, so that cracks may be formed in the light emitting device 100. It is possible to prevent the occurrence of cracks, cracks, etc. at the source, the reliability of the light emitting device 100 can be improved.

상기 제1도전형 반도체층(131)은 제1도전형 도펀트가 도핑된 3족-5족 원소의 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. 상기 제1도전형 반도체층(131)이 N형 반도체층인 경우, 상기 제1도전형 도펀트는 Si, Ge, Sn, Se, Te 등과 같은 N형 도펀트를 포함한다.The first conductive semiconductor layer 131 is a compound semiconductor of a Group III-V group element doped with a first conductive dopant, for example, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP and the like can be selected. When the first conductive semiconductor layer 131 is an N-type semiconductor layer, the first conductive dopant includes an N-type dopant such as Si, Ge, Sn, Se, Te, or the like.

상기 제1도전형 반도체층(131) 아래에는 상기 활성층(132)이 형성되며, 상기 활성층(132)은 단일 양자 우물 구조 또는 다중 양자 우물 구조로 형성될 수 있다. 상기 활성층(132)은 3족-5족 원소의 화합물 반도체 재료를 이용하여 우물층과 장벽층의 주기, 예를 들면 InGaN 우물층/GaN 장벽층의 주기로 형성될 수 있다. The active layer 132 is formed under the first conductive semiconductor layer 131, and the active layer 132 may be formed as a single quantum well structure or a multi quantum well structure. The active layer 132 may be formed in a period of a well layer and a barrier layer, for example, an InGaN well layer / GaN barrier layer, using a compound semiconductor material of Group III-V elements.

상기 활성층(132)은 발광시키는 빛의 파장에 따른 밴드 갭 에너지를 갖는 재료로 선택될 수 있다. 상기 활성층(132)은 청색 파장의 광, 레드 파장의 광, 녹색 파장의 광 등의 유색 광을 발광하는 재료를 포함할 수 있으며, 이에 대해 한정하지는 않는다. The active layer 132 may be selected as a material having a band gap energy according to the wavelength of light to emit light. The active layer 132 may include a material that emits colored light such as light of blue wavelength, light of red wavelength, and light of green wavelength, but is not limited thereto.

또한, 상기 활성층(132)의 위 또는/및 아래에는 도전형 클래드층이 형성될 수 있으며, 상기 도전형 클래드층은 예를 들어, AlGaN층으로 형성될 수 있다.In addition, a conductive cladding layer may be formed on or under the active layer 132, and the conductive cladding layer may be formed of, for example, an AlGaN layer.

상기 활성층(132) 아래에는 제2도전형 반도체층(133)이 형성된다. 상기 제 2도전형 반도체층(133)은 제2도전형 도펀트가 도핑된 3족-5족 원소의 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaAsP 등에서 선택될 수 있다. 상기 제2도전형 반도체층(133)이 P형 반도체층인 경우, 상기 제2도전형 도펀트는 Mg, Ze 등과 같은 P형 도펀트를 포함한다. A second conductive semiconductor layer 133 is formed under the active layer 132. The second conductive semiconductor layer 133 may be a compound semiconductor of a Group III-5 element doped with a second conductive dopant, for example, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaAsP and the like can be selected. When the second conductive semiconductor layer 133 is a P-type semiconductor layer, the second conductive dopant includes a P-type dopant such as Mg or Ze.

여기서, 상기 제1도전형 반도체층(131), 상기 활성층(132) 및 상기 제2도전형 반도체층(133)은 최소한의 발광 구조물로 정의될 수 있다. 또한, 상기 제1도전형 반도체층(131)은 P형 반도체이고, 상기 제2도전형 반도체층(133)은 N형 반도체로 형성될 수 있다. 또한, 상기 제2도전형 반도체층(133) 아래에는 제3도전형 반도체층 예를 들어, N형 반도체층 또는 P형 반도체층이 형성될 수 있다. 이에 따라 상기 발광 구조물은 N-P 접합, P-N 접합, N-P-N 접합, P-N-P 접합 구조 중 적어도 하나를 포함할 수 있다.The first conductive semiconductor layer 131, the active layer 132, and the second conductive semiconductor layer 133 may be defined as a minimum light emitting structure. In addition, the first conductive semiconductor layer 131 may be a P-type semiconductor, and the second conductive semiconductor layer 133 may be formed of an N-type semiconductor. In addition, a third conductive semiconductor layer, for example, an N-type semiconductor layer or a P-type semiconductor layer may be formed under the second conductive semiconductor layer 133. Accordingly, the light emitting structure may include at least one of an N-P junction, a P-N junction, an N-P-N junction, and a P-N-P junction structure.

상기 제1도전형 반도체층(131)의 아래에는 제1패드(135)가 형성될 수 있다. 상기 제1패드(135)는 원 형상, 다각형 형상, 링 형상, 가지 형상으로 분기되거나 절곡된 형상, 다지창 형상 등의 패턴으로 형성될 수 있다. 상기 제1패드(135)는 칩 구조체(103) 내에 단일개 또는 복수개로 형성될 수 있으며, 이러한 제1패드(135)의 위치, 형성, 개수는 실시예의 기술적 범위 내에서 변경될 수 있다. 상기 제1패드(135)의 패턴 형상은 상기 활성층(132)의 발광 면적을 고려하여 형성될 수 있다.A first pad 135 may be formed under the first conductive semiconductor layer 131. The first pad 135 may be formed in a pattern such as a circle shape, a polygon shape, a ring shape, a branched or bent shape, a multi-window shape, and the like. The first pad 135 may be formed in single or plural in the chip structure 103, and the position, formation, and number of the first pad 135 may be changed within the technical scope of the embodiment. The pattern shape of the first pad 135 may be formed in consideration of the emission area of the active layer 132.

한편, 상기 칩 구조체(103)에 상기 제1도전형 반도체층(131)이 노출되도록 메사 에칭(Mesa Etching)을 실시한 후 상기 제1패드(135)를 형성할 수 있으며, 이에 대해 한정하지는 않는다.Meanwhile, the first pad 135 may be formed after mesa etching so that the first conductive semiconductor layer 131 is exposed on the chip structure 103, but is not limited thereto.

상기 제2도전형 반도체층(133)의 아래에는 제2패드(136)가 형성된다. 상기 제2패드(136)는 상기 제2도전형 반도체층(133)의 아래면 전체 또는 일부분에 형성될 수 있다.A second pad 136 is formed under the second conductive semiconductor layer 133. The second pad 136 may be formed on the whole or part of the bottom surface of the second conductive semiconductor layer 133.

상기 제1패드(135) 또는/및 상기 제2패드(136)는 Ag, Rh, Ni, Au, Pd, Ir, Ti, Pt, W, Al 등 중에서 적어도 하나 또는 복수의 합금 물질로 형성될 수 있다.The first pad 135 or / and the second pad 136 may be formed of at least one or a plurality of alloy materials among Ag, Rh, Ni, Au, Pd, Ir, Ti, Pt, W, Al, and the like. have.

한편, 상기 제2패드(136)와 상기 제2도전형 반도체층(133) 사이에는 오믹 접촉층(미도시)이 패턴 또는 층 형상으로 형성될 수 있다. 상기 오믹 접촉층(미도시)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 중 적어도 하나를 포함할 수 있다. Meanwhile, an ohmic contact layer (not shown) may be formed in a pattern or layer shape between the second pad 136 and the second conductive semiconductor layer 133. The ohmic contact layer (not shown) may be indium tin oxide (ITO), indium zinc oxide (IZO), indium zinc tin oxide (IZTO), indium aluminum zinc oxide (IAZO), indium gallium zinc oxide (IGZO), or IGTO (indium). at least among gallium tin oxide (AZO), aluminum zinc oxide (AZO), antimony tin oxide (ATO), gallium zinc oxide (GZO), IrOx, RuOx, RuOx / ITO, Ni / IrOx / Au, and Ni / IrOx / Au / ITO It may include one.

상기 칩 구조체(103)의 외측 둘레에는 제2절연층(137)이 형성될 수 있다. 상기 제2절연층(137)은 예를 들어, 상기 칩 구조체(103)의 하면의 상기 제2패드(136) 및 제1패드(135)를 제외한 전 영역에 형성될 수 있다.A second insulating layer 137 may be formed around the outer circumference of the chip structure 103. For example, the second insulating layer 137 may be formed on the entire area of the chip structure 103 except for the second pad 136 and the first pad 135.

상기 제2절연층(137)은 상기 제1패드(135)의 둘레에 형성되므로 다른 층(132,133,136)과의 쇼트 문제를 방지하게 된다. 상기 제2절연층(137)은 절연 물질로 형성될 수 있는 데 예를 들어, SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 등에서 선택적으로 형성될 수 있다. The second insulating layer 137 is formed around the first pad 135 to prevent a short problem with other layers 132, 133, and 136. The second insulating layer 137 may be formed of an insulating material. For example, SiO 2 , SiO x , SiO x N y , Si 3 N 4 , Al 2 O 3 , TiO 2 And the like.

상기 제1패드(135)와 상기 제2패드(136)는 동일 평면상에 형성될 수 있다. 상기 제1패드(135)는 상대적으로 두껍게 형성하여 상기 제2패드(136)와 동일 평면에 놓이도록 하거나, 상기 제1패드(135)의 하면에 접합 물질을 두껍게 하여, 상기 제2패드(136)와의 높이 차이를 없앨 수 있다. 상기 접합 물질은 예를 들어 유테틱(Eutectic) 금속으로 Ti, AuSn, NiSn 등으로 형성될 수 있으나, 이에 대해 한정하지는 않는다.The first pad 135 and the second pad 136 may be formed on the same plane. The first pad 135 may be formed relatively thick so that the first pad 135 is coplanar with the second pad 136, or a thickened bonding material is formed on the bottom surface of the first pad 135 to form the second pad 136. ) Can eliminate the height difference. The bonding material may be formed of, for example, Ti, AuSn, NiSn, etc. as an eutectic metal, but is not limited thereto.

상기 칩 구조체(103)와 상기 지지기판(101)은 다이 접합 방식으로 본딩되어 서로 결합된다. 상기 칩 구조체(103)의 제1패드(135)는 상기 지지기판(101)의 제1리드 패턴(122)에 다이 접합되며, 상기 제2패드(136)는 상기 지지기판(101)의 제2리드 패턴(112)에 다이 접합된다. 상기 다이 본딩은 전도성 접착제를 이용하여 본딩되거나, 솔더 범프, 스터드(Stud) 범프, 솔더 범프를 이용하여 선택적으로 본딩될 수 있으며, 이에 대해 한정하지는 않는다. The chip structure 103 and the support substrate 101 are bonded to each other by a die bonding method. The first pad 135 of the chip structure 103 is die bonded to the first lead pattern 122 of the support substrate 101, and the second pad 136 is second of the support substrate 101. The die is bonded to the lead pattern 112. The die bonding may be bonded using a conductive adhesive, or selectively bonded using solder bumps, stud bumps, or solder bumps, but is not limited thereto.

상기 칩 구조체(103)의 두 패드(135,136)는 상기 지지기판(101) 위의 리드 패턴(122,112)에 직접 접합되므로 상기 발광 소자(100)의 방열 특성이 향상될 수 있다.
Since the two pads 135 and 136 of the chip structure 103 are directly bonded to the lead patterns 122 and 112 on the support substrate 101, heat dissipation characteristics of the light emitting device 100 may be improved.

이하, 도면을 참조하여 제1 실시예에 따른 발광 소자(100)의 제조방법에 대해 상세히 설명한다. 다만, 앞에서 설명한 내용과 중복되는 내용에 대해서는 간단히 설명하거나 생략한다.Hereinafter, a method of manufacturing the light emitting device 100 according to the first embodiment will be described in detail with reference to the drawings. However, descriptions that overlap with the above description will be briefly described or omitted.

도 2 내지 도 7은 제1 실시예에 따른 발광 소자(100)의 제조방법을 나타낸 도면이며, 도 17은 상기 발광 소자(100)의 제조방법을 나타낸 흐름도이다.2 to 7 are views illustrating a method of manufacturing the light emitting device 100 according to the first embodiment, and FIG. 17 is a flowchart illustrating a method of manufacturing the light emitting device 100.

도 2를 참조하면, 성장기판(130)에 경계홈(139)을 형성하고(도 17의 S101), 상기 성장기판(130) 상에 2족 내지 6족의 화합물 반도체층이 형성된다(도 17의 S102).Referring to FIG. 2, a boundary groove 139 is formed in the growth substrate 130 (S101 in FIG. 17), and a compound semiconductor layer of groups 2 to 6 is formed on the growth substrate 130 (FIG. 17). S102).

상기 성장기판(130)은 빛을 투과할 수 있는 재질로 형성되며, 예를 들어, 사파이어(Al2O3), GaAs, GaN, ZnO 중 적어도 하나로 형성될 수 있으나, 이에 대해 한정하지는 않는다.The growth substrate 130 is formed of a material that can transmit light, for example, may be formed of at least one of sapphire (Al 2 O 3 ), GaAs, GaN, ZnO, but is not limited thereto.

상기 성장기판(130)에는 상기 경계홈(139)이 형성된다. 상기 경계홈(139)은 복수개의 칩을 서로 구분하는 칩 경계 영역에 형성될 수 있다. The boundary groove 139 is formed in the growth substrate 130. The boundary groove 139 may be formed in a chip boundary region that distinguishes a plurality of chips from each other.

상기 경계홈(139)은 예를 들어, 포토리소그래피(Photolithography) 공정에 의해 형성될 수 있다. 구체적으로는, 상기 경계홈(139)에 대응하는 패턴이 형성된 패턴마스크층을 형성하고, 상기 패턴마스크층을 이용하여 상기 성장기판(130)에 에칭을 실시하여 상기 경계홈(139)을 형성할 수 있다. 이때, 상기 패턴마스크층은 Cr, SiO2, SiNx 또는 포토레지스트(Photo Resist) 중 적어도 하나로 형성될 수 있으며, 이에 대해 한정하지는 않는다.The boundary groove 139 may be formed by, for example, a photolithography process. Specifically, a pattern mask layer having a pattern corresponding to the boundary grooves 139 is formed, and the growth groove 130 is etched using the pattern mask layer to form the boundary grooves 139. Can be. In this case, the pattern mask layer may be formed of at least one of Cr, SiO 2 , SiN x, or photoresist, but is not limited thereto.

상기 경계홈(139)의 높이(h)는 예를 들어, 30μm 내지 100μm로 형성될 수 있으며, 너비(w)는 예를 들어, 0μm를 초과하고 20μm 이하로 형성될 수 있다.The height h of the boundary groove 139 may be, for example, 30 μm to 100 μm, and the width w may be, for example, greater than 0 μm and 20 μm or less.

상기 2족 내지 6족의 화합물 반도체층은 전자빔 증착(E-beam deposition), PVD(physical vapor deposition), CVD(chemical vapor deposition), PLD(plasma laser deposition), 이중형의 열증착(dual-type thermal evaporation) 스퍼터링(sputtering), MOCVD(metal organic chemical vapor deposition), PECVD(plasma enhanced chemical vapor deposition), MBE(Molecular Beam Epitaxy) 등의 방법에 의해 형성될 수 있으며, 이에 대해 한정하지는 않는다.The compound semiconductor layer of Groups 2 to 6 is electron beam deposition (E-beam deposition), physical vapor deposition (PVD), chemical vapor deposition (CVD), plasma laser deposition (PLD), dual-type thermal deposition (dual-type thermal) evaporation sputtering, metal organic chemical vapor deposition (MOCVD), plasma enhanced chemical vapor deposition (PECVD), molecular beam epitaxy (MBE), and the like, but are not limited thereto.

상기 2족 내지 6족 화합물 반도체층은 제1도전형 반도체층(131), 활성층(132) 및 제2도전형 반도체층(133)을 포함하며, 상기 제1도전형 반도체층(131) 아래에는 버퍼층(미도시) 또는/및 비전도성 반도체층(미도시) 등이 더 포함될 수 있다.The group 2 to group 6 compound semiconductor layer includes a first conductive semiconductor layer 131, an active layer 132, and a second conductive semiconductor layer 133, and is below the first conductive semiconductor layer 131. A buffer layer (not shown) and / or a nonconductive semiconductor layer (not shown) may be further included.

도 2 및 도 3을 참조하면, 상기 2족 내지 6족 화합물 반도체층에 메사 에칭(Mesa Etching)을 실시하여 에칭 홈(141)을 형성하고(도 17의 S103), 상기 에칭 홈(141)에 제2절연층(137) 및 전극(135,136)을 형성한다(도 17의 S106,S107). Referring to FIGS. 2 and 3, mesa etching is performed on the group 2 to 6 compound semiconductor layers to form an etching groove 141 (S103 of FIG. 17), and to the etching groove 141. The second insulating layer 137 and the electrodes 135 and 136 are formed (S106 and S107 in Fig. 17).

상기 에칭 홈(141)은 상기 제1패드(135)의 형성 영역에 대응되는 형상으로 형성될 수 있으며, 그 깊이는 상기 제1도전형 반도체층(131)이 노출되도록 형성될 수 있다.The etching groove 141 may be formed in a shape corresponding to the formation region of the first pad 135, and a depth of the etching groove 141 may be formed to expose the first conductive semiconductor layer 131.

상기 에칭 홈(141)에는 절연층 형성 공정을 통해 상기 제2절연층(137)이 형성되며, 상기 제1패드(135)의 두께 정도로 형성될 수 있다. 상기 제2절연층(137)은 상기 제1패드(135)의 둘레에 형성되며, 상기 제1패드(135)와 상기 제2도전형 반도체층(133), 상기 활성층(132) 및 상기 제2패드(136)와의 전기적인 접촉을 차단시켜 준다.The second insulating layer 137 may be formed in the etching groove 141 through an insulating layer forming process, and may be formed to the thickness of the first pad 135. The second insulating layer 137 is formed around the first pad 135, and the first pad 135, the second conductive semiconductor layer 133, the active layer 132 and the second are formed around the first pad 135. Electrical contact with the pad 136 is blocked.

상기 제2절연층(137)을 형성한 후, 전극 형성 공정을 통해 제1,2패드(135,136)를 형성하게 된다. 상기 전극 형성 공정에 의해 상기 제1도전형 반도체층(131) 상에 상기 제1패드(135)가 형성되며, 상기 제2도전형 반도체층(133) 상에 상기 제2패드(136)가 형성된다.After the second insulating layer 137 is formed, first and second pads 135 and 136 are formed through an electrode forming process. The first pad 135 is formed on the first conductive semiconductor layer 131 by the electrode forming process, and the second pad 136 is formed on the second conductive semiconductor layer 133. do.

한편, 상기 제1,2패드(135,136)를 먼저 형성한 후 상기 제2절연층(137)을 형성할 수도 있으므로, 상기 전극 형성 공정과 상기 절연층 형성 공정은 선후 관계가 변경될 수 있으며, 이에 대해 한정하지는 않는다.On the other hand, since the first and second pads 135 and 136 may be formed first and then the second insulating layer 137 may be formed, the relationship between the electrode forming process and the insulating layer forming process may be changed. It is not limited to.

이러한 방식으로 상기 칩 구조체(103)가 제공될 수 있다.In this way, the chip structure 103 can be provided.

도 4 및 도 5를 참조하면, 상기 칩 구조체(103)는 180도 뒤집은 후, 미리 제조된 상기 지지기판(101)에 대향한 후, 도 5와 같이 상기 지지기판(101)에 접합시킬 수 있다.4 and 5, the chip structure 103 may be inverted 180 degrees, face the prefabricated support substrate 101, and then be bonded to the support substrate 101 as shown in FIG. 5. .

상기 지지기판(101)은 실리콘(Si) 기판, 알루미나(AlN) 기판, 단층 또는 다층의 LTCC(low temperature co-fired ceramic) 기판, 단층 또는 다층의 HTCC(High temperature co-fired ceramic), 일반 PCB, 메탈 코어 PCB(Metal core PCB), 연성 PCB(Flexible PCB) 중 어느 하나로 형성될 수 있다.The support substrate 101 may be a silicon (Si) substrate, an alumina (AlN) substrate, a single layer or a multilayer low temperature co-fired ceramic (LTCC) substrate, a single layer or a multilayer high temperature co-fired ceramic (HTCC), or a general PCB. It may be formed of any one of a metal core PCB (Metal core PCB), a flexible PCB (Flexible PCB).

상기 지지기판(101)은 상기 비아 홀(113A) 형성 과정을 통해 상기 비아 홀(113A)을 형성하고(도 17의 S121), 개별 칩을 구분하기 위해 칩 경계 영역을 에칭하여 상기 다이싱 홈(170)을 형성하고(도 17의 S123), 상기 제1절연층(111,113,115)을 형성하고(도 17의 S124), 상기 비아 홀(113A)에 전도성 물질을 채워 상기 비아 전극(114,124)을 형성하고(도 17의 S125), 배선 공정을 통해 상기 리드 패턴(122,112) 및 상기 외부 전극(126,116)을 형성한다(도 17의 S127).The support substrate 101 forms the via hole 113A through a process of forming the via hole 113A (S121 of FIG. 17), and etches the chip boundary region to distinguish individual chips. 170) (S123 of FIG. 17), the first insulating layers 111, 113, and 115 are formed (S124 of FIG. 17), and the via electrodes 114 and 124 are formed by filling a conductive material in the via hole 113A. (S125 of FIG. 17) and the lead patterns 122 and 112 and the external electrodes 126 and 116 are formed through a wiring process (S127 of FIG. 17).

상기 지지기판(101)의 하부에는 개별 칩(1CHIP)의 간격에 대응되는 다이싱 홈(170)이 형성되며, 상기 다이싱 홈(170)은 칩 경계 영역으로서, 상기 지지기판(101)에 노치 에칭(notch etching)을 실시하여 형성될 수 있다. 상기 노치 에칭 과정은 상기 절연층 형성 전에 수행될 수 있으며, 이러한 과정에 대해 한정하지는 않는다.A dicing groove 170 corresponding to the spacing of the individual chips 1CHIP is formed below the support substrate 101, and the dicing groove 170 is a chip boundary region, which is notched on the support substrate 101. It may be formed by performing etching (notch etching). The notch etching process may be performed before forming the insulating layer, but is not limited thereto.

상기 다이싱 홈(170)은 마스크층을 이용하여 마스크 패터닝 후, 습식 에칭 또는/및 건식 에칭을 통해 진행될 수 있다. 상기 습식 에칭은 마스크층이 형성되지 않는 영역에 대해 KOH 또는 HNA용액(불산, 질산, 초산 혼합물)을 이용하여 수행하며, 상기 건식 에칭은 예를 들어, SF6 또는 XeF2 계 반응가스를 이용하여 에칭을 수행하게 된다.The dicing groove 170 may proceed through wet etching or / and dry etching after mask patterning using a mask layer. The wet etching is performed using a KOH or HNA solution (fluoric acid, nitric acid, acetic acid mixture) for the region where the mask layer is not formed, and the dry etching is performed using, for example, SF 6 or XeF 2- based reaction gas. Etching is performed.

상기 지지기판(101) 및 상기 칩 구조체(103)가 형성된 후에는, 상기 지지기판(101)과 상기 칩 구조체(103)를 대향하여, 다이 접합 방식으로 결합할 수 있다(도 17의 S129).After the support substrate 101 and the chip structure 103 are formed, the support substrate 101 and the chip structure 103 may be opposed to each other and joined in a die bonding manner (S129 of FIG. 17).

구체적으로 설명하면, 상기 지지기판(101)의 제1리드 패턴(122)에 상기 칩 구조체(103)의 제1패드(135)을 대향시키고, 상기 제2리드 패턴(112)에 상기 칩 구조체(103)의 제2패드(136)을 대향시킨다. 그리고 상기 제1패드(135) 및 상기 제2패드(136)은 상기 제1리드 패턴(122) 및 상기 제2리드 패턴(122)에 각각 다이 접합 방식으로 본딩된다. 여기서, 상기 다이 본딩은 전도성 접착제를 이용하여 본딩되거나, 솔더 범프, 스터드(Stud) 범프, 솔더 범프를 이용하여 선택적으로 본딩될 수 있다.In detail, the first pad 135 of the chip structure 103 is opposed to the first lead pattern 122 of the support substrate 101, and the chip structure is formed on the second lead pattern 112. The second pad 136 of the 103 is opposed. The first pad 135 and the second pad 136 are bonded to the first lead pattern 122 and the second lead pattern 122 by die bonding. Here, the die bonding may be bonded using a conductive adhesive, or selectively bonded using solder bumps, stud bumps, and solder bumps.

상기 지지기판(101)과 상기 칩 구조체(103)가 다이 본딩되면, 상기 칩 구조체(103)의 패드 하면은 상기 지지기판(101) 상에 밀착 접착된 형태로 접착되어, 상기 발광 소자(100)의 열 전도 효율을 향상시킬 수 있다.When the support substrate 101 and the chip structure 103 are die bonded, the bottom surface of the pad of the chip structure 103 is adhered to the support substrate 101 in a close adhesive manner, and the light emitting device 100 It can improve the heat conduction efficiency.

도 6을 참조하면, 상기 지지기판(101)과 상기 칩 구조체(103)를 다이 본딩한 후에는, 상기 성장기판(130)에 대해 박층화(thinning) 공정을 실시한다(도 17의 S131). 상기 박층화 공정은, 예를 들어, 화학적 기계적 연마(CMP : Chemical Mechanical Polishing) 공정을 포함할 수 있으나, 이에 대해 한정하지는 않는다.Referring to FIG. 6, after die bonding the support substrate 101 and the chip structure 103, a thinning process is performed on the growth substrate 130 (S131 of FIG. 17). The thinning process may include, but is not limited to, a chemical mechanical polishing (CMP) process.

상기 박층화 공정에 의해, 상기 성장기판(130)의 두께(h1)는 예를 들어, 30μm 내지 100μm를 가지도록 얇아질 수 있다. By the thinning process, the thickness h1 of the growth substrate 130 may be thinned to have, for example, 30 μm to 100 μm.

이때, 상기 박층화 공정은 상기 경계홈(139)이 개방되도록 실시될 수 있다. 즉, 상기 박층화 공정은 최초에 상기 성장기판(130)에 형성된 상기 경계홈(139)의 높이(h)보다 상기 성장기판(130)의 두께(h1)가 얇거나 같도록 실시될 수 있다. In this case, the thinning process may be performed such that the boundary groove 139 is opened. That is, the thinning process may be performed such that the thickness h1 of the growth substrate 130 is thinner than or equal to the height h of the boundary groove 139 formed in the growth substrate 130.

상기 성장기판(130)이 빛을 투과하는 재질로 형성되고 상기 박층화 공정에 의해 상기 두께(h1)를 가지므로, 상기 활성층(132)으로부터 방출되는 빛이 상기 성장기판(130)을 통해 외부로 방출되는 경우의 광손실을 최소화할 수 있다. Since the growth substrate 130 is formed of a material that transmits light and has the thickness h1 by the thinning process, light emitted from the active layer 132 is transferred to the outside through the growth substrate 130. The light loss in the case of emission can be minimized.

또한, 상기 박층화 공정에 의해 상기 경계홈(139)이 노출되어 칩 경계 영역의 두께가 다른 영역에 비해 얇으며, 상기 경계홈(139)에 의해 개별 칩들을 구분할 수 있으므로, 후속 공정인 다이싱(Dicing) 공정을 원활히 실시할 수 있다. In addition, since the boundary groove 139 is exposed by the thinning process, the thickness of the chip boundary region is thinner than other regions, and individual chips may be distinguished by the boundary groove 139, and thus, dicing is a subsequent process. Dicing process can be performed smoothly.

또한, 상기 발광 소자(100)의 제조 과정에서, 상기 성장기판(130)을 제거하기 위한 레이저 리프트 오프(LLO : Laser Lift Off) 공정 등이 생략될 수 있으므로, 상기 발광 소자(100)에 크랙(Crack)이나 균열 등이 발생하는 것을 원천적으로 방지할 수 있어, 상기 발광 소자(100)의 신뢰성이 향상될 수 있다. In addition, in the manufacturing process of the light emitting device 100, a laser lift off (LLO) process for removing the growth substrate 130 may be omitted, so that cracks may be formed in the light emitting device 100. It is possible to prevent the occurrence of cracks, cracks, etc. at the source, the reliability of the light emitting device 100 can be improved.

도 6 및 도 7을 참조하면, 칩 분리를 위한 다이싱(Dicing) 공정이 실시되며(도 17의 132), 이에 따라 복수개의 칩들이 개별 칩 단위로 분리되어 제1 실시예에 따른 발광 소자(100)가 제공된다. 6 and 7, a dicing process for chip separation is performed (132 of FIG. 17), and thus, a plurality of chips are separated in individual chip units to thereby separate the light emitting device according to the first embodiment. 100) is provided.

상기 다이싱 공정은 상기 칩 경계 영역을 따라 실시될 수 있다. 이때, 상기 다이싱 공정은 상기 칩 경계 영역을 따라 형성된 상기 경계홈(139) 및 상기 다이싱 홈(170)을 따라 용이하게 실시될 수 있다. The dicing process may be performed along the chip boundary region. In this case, the dicing process may be easily performed along the boundary groove 139 and the dicing groove 170 formed along the chip boundary region.

또한, 상기 다이싱 공정은 상기 지지기판(101) 하부 또는 상기 칩 구조체(103)의 상부를 통해 블레이드(Blade) 등으로 진행됨으로써 상기 지지기판(101) 및 칩 구조체(103)를 개별 칩 단위로 커팅(cutting)하여 분리할 수 있다. In addition, the dicing process is carried out through the lower portion of the support substrate 101 or the upper portion of the chip structure 103 to the blade (blade) or the like to separate the support substrate 101 and the chip structure 103 into individual chip units. Can be separated by cutting.

한편, 상기 다이싱 공정 결과, 개별 칩 단위에서 보면 상기 발광 소자(100)의 상기 성장기판(130)의 면적은 상기 제1도전형 반도체층(131) 상면의 면적보다 작도록 형성된다. Meanwhile, as a result of the dicing process, the area of the growth substrate 130 of the light emitting device 100 is formed to be smaller than the area of the upper surface of the first conductive semiconductor layer 131 in the individual chip units.

구체적으로는, 상기 성장기판(130)은 상기 제1도전형 반도체층(131) 상면의 둘레 영역(131A)이 예를 들어, 0μm를 초과하고 20μm 이하의 너비(w1)를 가지면서 노출되도록 형성될 수 있다. 상기 제1도전형 반도체층(131)의 상면의 둘레 영역(131A)이 노출되는 것은, 상기 발광 소자(100)가 상기 경계홈(139)이 형성된 성장기판(130)을 포함하며, 상기 경계홈(139)이 상기 다이싱 공정에 의해 개별 칩의 상면 둘레부에 잔존하게 되기 때문이다.
Specifically, the growth substrate 130 is formed such that the circumferential region 131A of the upper surface of the first conductive semiconductor layer 131 is exposed while having a width w1 of greater than 0 μm and 20 μm or less, for example. Can be. Exposing the circumferential region 131A of the upper surface of the first conductive semiconductor layer 131 may include the growth substrate 130 in which the light emitting device 100 includes the boundary grooves 139. This is because 139 remains in the upper periphery of the individual chip by the dicing process.

<제2 실시예>Second Embodiment

이하, 제2 실시예에 따른 발광 소자(100A) 및 그 제조방법에 대해 상세히 설명한다. 제2 실시예를 설명함에 있어서, 상기 제1 실시예와 동일한 부분에 대해서는 제1 실시예를 참조하며, 중복 설명은 생략하기로 한다.Hereinafter, the light emitting device 100A and the manufacturing method thereof according to the second embodiment will be described in detail. In the description of the second embodiment, the same parts as those of the first embodiment are referred to the first embodiment, and redundant description thereof will be omitted.

제2 실시예에 따른 발광 소자(100A)는 성장기판의 존부를 제외하고는 제1 실시예에 따른 발광 소자(100)와 동일하다.The light emitting device 100A according to the second embodiment is the same as the light emitting device 100 according to the first embodiment except for the presence of the growth substrate.

도 8은 제2 실시예에 따른 발광 소자(100A)의 단면도이다.8 is a sectional view of a light emitting device 100A according to the second embodiment.

도 8을 참조하면, 상기 발광 소자(100A)는 지지기판(101) 및 칩 구조체(103)를 포함한다.Referring to FIG. 8, the light emitting device 100A includes a support substrate 101 and a chip structure 103.

상기 지지기판(101)은 몸체(110)와, 상기 몸체(110)를 관통하는 복수개의 비아 홀(113A)과, 상기 몸체(110)의 표면 및 상기 비아 홀(113A)에 제1절연층(111,113,115)과, 상기 지지기판(101)의 상면에 제1리드 패턴(122) 및 제2리드 패턴(112)과, 상기 지지기판(101)의 하면에 외부전극(116,126)과, 상기 비아 홀(113A) 내부에 형성되어 상기 제1,2리드 패턴(122,112) 및 상기 외부전극(116,126)을 전기적으로 연결하는 비아 전극(114,124)을 포함한다.The support substrate 101 may include a body 110, a plurality of via holes 113A penetrating through the body 110, a first insulating layer on the surface of the body 110 and the via holes 113A. 111, 113, and 115, a first lead pattern 122 and a second lead pattern 112 on an upper surface of the support substrate 101, external electrodes 116 and 126, and a via hole on a lower surface of the support substrate 101. And via electrodes 114 and 124 formed inside 113A to electrically connect the first and second lead patterns 122 and 112 and the external electrodes 116 and 126.

상기 칩 구조체(103)는 제1도전형 반도체층(131), 상기 제1도전형 반도체층(131) 아래에 활성층(132), 상기 활성층(132) 아래에 제2도전형 반도체층(133), 상기 제1도전형 반도체층(131) 아래에 제1패드(135) 및 상기 제2도전형 반도체층(133) 아래에 제2패드(136)를 포함한다.The chip structure 103 may include a first conductive semiconductor layer 131, an active layer 132 under the first conductive semiconductor layer 131, and a second conductive semiconductor layer 133 under the active layer 132. The first pad 135 is disposed under the first conductive semiconductor layer 131, and the second pad 136 is disposed under the second conductive semiconductor layer 133.

상기 발광 소자(100A)는 제조공정에서 성장기판이 제거되게 된다. 다만, 상기 성장기판에는 경계홈이 형성되어, 상기 성장기판을 제거하는 레이저 리프토 오프 공정(LLO)의 신뢰성을 향상시킬 수 있다. 이하, 상기 발광 소자(100A)의 제조방법을 통해, 이에 대해 자세히 후술한다. The growth substrate is removed from the light emitting device 100A in the manufacturing process. However, a boundary groove is formed in the growth substrate, thereby improving reliability of a laser lift-off process (LLO) for removing the growth substrate. Hereinafter, the method of manufacturing the light emitting device 100A will be described in detail later.

도 9 내지 도 14는 제2 실시예에 따른 발광 소자(100A)의 제조방법을 설명하는 도면이고, 도 18은 상기 발광 소자(100A)의 제조방법을 나타낸 흐름도이다.9 to 14 are views illustrating a method of manufacturing the light emitting device 100A according to the second embodiment, and FIG. 18 is a flowchart illustrating a method of manufacturing the light emitting device 100A.

도 9를 참조하면, 성장기판(130)에 경계홈(139)을 형성하고(도 18의 T101), 상기 성장기판(130) 상에 2족 내지 6족의 화합물 반도체층이 형성된다(도 18의 T102).Referring to FIG. 9, a boundary groove 139 is formed in the growth substrate 130 (T101 in FIG. 18), and a compound semiconductor layer of groups 2 to 6 is formed on the growth substrate 130 (FIG. 18). T102).

상기 성장기판(130)은 사파이어 기판(Al203), GaN, SiC, ZnO, Si, GaP, InP, 그리고 GaAs, Ga2O3 등으로 이루어진 군에서 선택될 수 있다.The growth substrate 130 may be selected from the group consisting of sapphire substrate (Al 2 O 3 ), GaN, SiC, ZnO, Si, GaP, InP, and GaAs, Ga 2 O 3 .

상기 성장기판(130)에는 상기 경계홈(139)이 형성된다. 상기 경계홈(139)은 예를 들어, 포토리소그래피(Photolithography) 공정에 의해 형성될 수 있다.The boundary groove 139 is formed in the growth substrate 130. The boundary groove 139 may be formed by, for example, a photolithography process.

제2 실시예에 따른 발광 소자(100A)의 상기 경계홈(139)은, 제1 실시예처럼 칩 경계 영역에 형성될 필요없이, 규칙적으로 형성되거나 랜덤하게 형성될 수 있다. 예를 들어, 상기 경계홈(139)은 상기 성장기판(130) 상면의 전 영역에 대해, 다수 개가 일정한 간격을 가지면서 형성될 수 있으나, 이에 대해 한정하지는 않는다. The boundary grooves 139 of the light emitting device 100A according to the second embodiment may be formed regularly or randomly without being formed in the chip boundary region as in the first embodiment. For example, the boundary grooves 139 may be formed at a predetermined interval with respect to the entire area of the upper surface of the growth substrate 130, but is not limited thereto.

또한, 상기 경계홈(139)의 높이(h)는 예를 들어, 30μm 내지 100μm로 형성될 수 있으며, 그 너비(w)는 예를 들어, 0μm를 초과하고 20μm 이하로 형성될 수 있다. In addition, the height h of the boundary groove 139 may be, for example, 30 μm to 100 μm, and the width w may be, for example, greater than 0 μm and 20 μm or less.

상기 2족 내지 6족 화합물 반도체층은 제1도전형 반도체층(131), 활성층(132) 및 제2도전형 반도체층(133)을 포함하며, 상기 제1도전형 반도체층(131) 아래에는 버퍼층(미도시) 또는/및 비전도성 반도체층(미도시) 등이 더 포함될 수 있다.The group 2 to group 6 compound semiconductor layer includes a first conductive semiconductor layer 131, an active layer 132, and a second conductive semiconductor layer 133, and is below the first conductive semiconductor layer 131. A buffer layer (not shown) and / or a nonconductive semiconductor layer (not shown) may be further included.

도 9 및 도 10을 참조하면, 상기 2족 내지 6족 화합물 반도체층에 메사 에칭(Mesa Etching)을 실시하여 에칭 홈(141)을 형성하고(도 18의 T103), 상기 에칭 홈(141)에 제2절연층(137) 및 전극(135,136)을 형성한다(도 18의 T106,T107). 이에 상기 칩 구조체(103)가 제공될 수 있다. 9 and 10, mesa etching is performed on the group 2 to 6 compound semiconductor layers to form an etching groove 141 (T103 of FIG. 18), and to the etching groove 141. The second insulating layer 137 and the electrodes 135 and 136 are formed (T106 and T107 in Fig. 18). Accordingly, the chip structure 103 may be provided.

도 11 및 도 12를 참조하면, 상기 칩 구조체(103)는 180도 뒤집은 후, 미리 제조된 상기 지지기판(101)에 대향한 후, 도 12와 같이 상기 지지기판(101)에 접합시킬 수 있다.Referring to FIGS. 11 and 12, the chip structure 103 may be turned upside down by 180 degrees, face the pre-fabricated support substrate 101, and then be bonded to the support substrate 101 as shown in FIG. 12. .

상기 지지기판(101)은 상기 비아 홀(113A) 형성 과정을 통해 상기 비아 홀(113A)을 형성하고(도 18의 T121), 개별 칩을 구분하기 위해 칩 경계 영역을 에칭하여 상기 다이싱 홈(170)을 형성하고(도 18의 T123), 상기 제1절연층(111,113,115)을 형성하고(도 18의 T124), 상기 비아 홀(113A)에 전도성 물질을 채워 상기 비아 전극(114,124)을 형성하고(도 18의 T125), 배선 공정을 통해 상기 리드 패턴(122,112) 및 상기 외부 전극(126,116)을 형성하여(도 18의 T127) 제공될 수 있다.The support substrate 101 forms the via hole 113A through the via hole 113A forming process (T121 of FIG. 18), and etches the chip boundary region to distinguish individual chips. 170 (T123 of FIG. 18), the first insulating layers 111, 113, and 115 are formed (T124 of FIG. 18), and the via electrodes 114 and 124 are formed by filling a conductive material in the via hole 113A. (T125 of FIG. 18), the lead patterns 122 and 112 and the external electrodes 126 and 116 may be formed through a wiring process (T127 of FIG. 18).

상기 지지기판(101) 및 상기 칩 구조체(103)가 형성된 후에는, 상기 지지기판(101)과 상기 칩 구조체(103)를 대향하여, 다이 접합 방식으로 결합할 수 있다(도 18의 T129).After the support substrate 101 and the chip structure 103 are formed, the support substrate 101 and the chip structure 103 may be opposed to each other and joined in a die bonding manner (T129 in FIG. 18).

도 13을 참조하면, 상기 지지기판(101)과 상기 칩 구조체(103)를 다이 본딩한 후에는, 상기 성장기판(130)을 제거한다(도 18의 T131). Referring to FIG. 13, after die bonding the support substrate 101 and the chip structure 103, the growth substrate 130 is removed (T131 in FIG. 18).

상기 성장기판(130)은 레이저 리프트 오프(LLO : Laser Lift Off) 공정 또는 에칭 공정 중 적어도 어느 하나에 의해 제거될 수 있다. The growth substrate 130 may be removed by at least one of a laser lift off (LLO) process or an etching process.

상기 성장기판(130)을 상기 레이저 리프트 오프(LLO) 공정에 의해 제거하는 경우, 레이저로부터 가해지는 에너지에 의해 상기 제1도전형 반도체층(131)에 포함되는 화합물 반도체의 Ga, In, Al, N2 등이 분해되면서 상기 성장기판(130)이 상기 제1도전형 반도체층(131)으로부터 박리되게 된다. When the growth substrate 130 is removed by the laser lift-off (LLO) process, Ga, In, Al, and / or the like of the compound semiconductor included in the first conductive semiconductor layer 131 by energy applied from the laser. As the N 2 is decomposed, the growth substrate 130 is peeled off from the first conductive semiconductor layer 131.

일반적으로 이와 같은 레이저 리프트 오프(LLO) 공정에서 발생하는 질소(N2) 가스에 의해 발광 소자에 크랙(crack)이나 균열이 발생하여 발광 소자의 신뢰성을 감소시키게 된다. In general, cracks or cracks are generated in the light emitting device by nitrogen (N 2 ) gas generated in the laser lift-off (LLO) process, thereby reducing the reliability of the light emitting device.

그러나, 실시예에 따른 발광 소자(100A)에서는, 상기 성장기판(130)에 상기 질소(N2) 가스가 배출될 수 있는 상기 경계홈(139)이 형성되므로, 상기 질소(N2) 가스에 의해 상기 발광 소자(100A)에 크랙이나 균열이 발생하는 것을 방지할 수 있으므로, 상기 발광 소자(100A)의 신뢰성이 향상될 수 있다. However, in the light emitting device (100A) according to the embodiment, since the growth substrate 130, the nitrogen (N 2) in the gas to escape the boundary groove 139 is formed, the nitrogen (N 2) gas Since cracks or cracks may be prevented from occurring in the light emitting device 100A, the reliability of the light emitting device 100A may be improved.

또한, 상기 경계홈(139)에 충진되는 상기 질소(N2) 가스는 상기 성장기판(130)과 상기 제1도전형 반도체층(131) 사이에 압력을 가하여 상기 성장기판(130)이 더 수월하게 제거될 수 있도록 한다.In addition, the nitrogen (N 2 ) gas filled in the boundary groove 139 exerts a pressure between the growth substrate 130 and the first conductive semiconductor layer 131 to facilitate the growth substrate 130. To be removed.

상기 성장기판(130)을 제거한 후에는, 노출된 상기 화합물 반도체층의 표면을 연마할 수 있다. After removing the growth substrate 130, the exposed surface of the compound semiconductor layer may be polished.

상기 연마는 ICP/RIE(Inductively coupled Plasma/Reactive Ion Etching) 방식으로 수행할 수 있으며, 이에 대해 한정하지는 않는다. 상기 연마에 의해 버퍼층(미도시) 또는/및 비전도성 반도체층(미도시)이 제거될 수 있으며, 상기 제1도전형 반도체층(131)도 일부 제거될 수 있다.The polishing may be performed by an ICP / RIE (Inductively coupled Plasma / Reactive Ion Etching) method, but is not limited thereto. The polishing may remove the buffer layer and / or the non-conductive semiconductor layer (not shown), and may also partially remove the first conductive semiconductor layer 131.

도 13 및 도 14를 참조하면, 칩 분리를 위한 다이싱(Dicing) 공정이 실시되며(도 18의 132), 이에 따라 복수개의 칩들이 개별 칩 단위로 분리되어 제2 실시예에 따른 발광 소자(100A)가 제공된다.
Referring to FIGS. 13 and 14, a dicing process for chip separation is performed (132 of FIG. 18), and thus, a plurality of chips are separated in individual chip units to thereby separate the light emitting device according to the second embodiment. 100A) is provided.

<제3 실시예>Third Embodiment

이하, 제3 실시예에 따른 발광 소자(100B) 및 그 제조방법에 대해 상세히 설명한다. 제3 실시예를 설명함에 있어서, 상기 제1 실시예와 동일한 부분에 대해서는 제1 실시예를 참조하며, 중복 설명은 생략하기로 한다.Hereinafter, the light emitting device 100B and the manufacturing method thereof according to the third embodiment will be described in detail. In the description of the third embodiment, the same parts as those of the first embodiment are referred to the first embodiment, and redundant description thereof will be omitted.

제3 실시예에 따른 발광 소자(100B) 제1 실시예에 따른 발광 소자(100)와 형광체층 및 수지물층의 존부를 제외하고는 동일하다.Light-Emitting Element 100B According to the Third Embodiment Except for the presence of the light-emitting element 100 and the phosphor layer and the resin material layer according to the first embodiment.

도 15는 제3 실시예에 따른 발광 소자(100B)의 단면도이다.15 is a sectional view of a light emitting device 100B according to the third embodiment.

도 15를 참조하면, 상기 발광 소자(100B)는 지지기판(101)과, 상기 지지기판(101)에 다이 접합된 칩 구조체(103)와, 상기 칩 구조체(103)의 상면에 형광체층(180)과, 상기 형광체층(180) 상에 수지물층(181)을 포함한다.Referring to FIG. 15, the light emitting device 100B includes a support substrate 101, a chip structure 103 die-bonded to the support substrate 101, and a phosphor layer 180 on an upper surface of the chip structure 103. And a resin layer 181 on the phosphor layer 180.

상기 형광체층(180)은 형광체를 포함한다. 상기 형광체는 상기 발광 소자(100B)의 활성층(132)에서 방출되는 제1빛에 의해 여기되어 제2빛을 방출할 수 있으며, 이에 따라 상기 발광 소자(100B)는 상기 제1빛과 제2빛이 혼색된 빛을 제공할 수 있다. 예를 들어, 상기 발광 소자(100B)의 활성층(132)에서 청색의 빛이 방출되고, 상기 형광체는 상기 청색의 빛에 의해 여기되어 황색의 빛을 방출하여, 상기 발광 소자(100B)는 두 빛이 혼색된 백색의 빛을 제공할 수 있다. The phosphor layer 180 includes a phosphor. The phosphor may be excited by the first light emitted from the active layer 132 of the light emitting device 100B to emit a second light. Accordingly, the light emitting device 100B may emit the first light and the second light. This can provide mixed light. For example, blue light is emitted from the active layer 132 of the light emitting device 100B, and the phosphor is excited by the blue light to emit yellow light, so that the light emitting device 100B has two lights. This can provide a mixed white light.

도시된 바와 같이, 상기 형광체층(180)은 상기 칩 구조체(103)의 성장기판(130)의 상면 및 노출된 상기 제1도전형 반도체층(131) 상면의 둘레 영역에 형성될 수 있으나, 이에 대해 한정하지는 않는다.As shown, the phosphor layer 180 may be formed on the upper surface of the growth substrate 130 of the chip structure 103 and the circumferential region of the exposed upper surface of the first conductive semiconductor layer 131, but It is not limited to.

상기 형광체층(180)은 필름 형태로 준비되어 적층되거나, 상기 칩 구조체(103) 상에 코팅될 수 있으며, 이에 대해 한정하지는 않는다.The phosphor layer 180 may be prepared and stacked in the form of a film, or may be coated on the chip structure 103, but is not limited thereto.

상기 형광체층(180) 상에는 상기 수지물층(181)이 형성된다. 상기 수지물층(181)은 실리콘 재질 또는 수지 재질로 형성될 수 있다. 상기 수지물층(181)은 상기 형광체층(181) 및 상기 칩 구조체(103)를 보호하여, 상기 발광 소자(100B)의 신뢰성을 향상시킬 수 있다. The resin layer 181 is formed on the phosphor layer 180. The resin layer 181 may be formed of a silicon material or a resin material. The resin layer 181 may improve the reliability of the light emitting device 100B by protecting the phosphor layer 181 and the chip structure 103.

한편, 상기 형광체층(180) 및 상기 수지물층(181)이 별개로 형성되지 않고, 수지물 내에 형광체가 첨가된 단일의 층이 형성될 수도 있으며, 이에 대해 한정하지는 않는다.
Meanwhile, the phosphor layer 180 and the resin layer 181 may not be formed separately, but a single layer in which phosphor is added may be formed in the resin, but is not limited thereto.

<제4 실시예><Fourth Embodiment>

이하, 제4 실시예에 따른 발광 소자(100C) 및 그 제조방법에 대해 상세히 설명한다. 제4 실시예를 설명함에 있어서, 상기 제1 실시예와 동일한 부분에 대해서는 제1 실시예를 참조하며, 중복 설명은 생략하기로 한다.Hereinafter, the light emitting device 100C according to the fourth embodiment and a manufacturing method thereof will be described in detail. In the description of the fourth embodiment, the same parts as in the first embodiment will be described with reference to the first embodiment, and redundant description thereof will be omitted.

제4 실시예에 따른 발광 소자(100C) 제1 실시예에 따른 발광 소자(100)와 제1도전형 반도체층의 형상을 제외하고는 동일하다.Light-Emitting Element 100C according to the fourth embodiment Except for the shapes of the light-emitting element 100 and the first conductive semiconductor layer according to the first embodiment, they are the same.

도 16은 제4 실시예에 따른 발광 소자(100C)의 단면도이다.16 is a sectional view of a light emitting device 100C according to the fourth embodiment.

도 16을 참조하면, 상기 발광 소자(100C)는 지지기판(101)과, 상기 지지기판(101)에 다이 접합된 칩 구조체(103)를 포함한다.Referring to FIG. 16, the light emitting device 100C includes a support substrate 101 and a chip structure 103 die-bonded to the support substrate 101.

상기 칩 구조체(103)는 성장기판(130), 상기 성장기판(130)의 하면 및 측면에 제1도전형 반도체층(131), 상기 제1도전형 반도체층(131) 아래에 활성층(132), 상기 활성층(132) 아래에 제2도전형 반도체층(133), 상기 제1도전형 반도체층(131) 아래에 제1패드(135) 및 상기 제2도전형 반도체층(133) 아래에 제2패드(136)를 포함한다.The chip structure 103 may include a growth substrate 130, a first conductive semiconductor layer 131 on the bottom and side surfaces of the growth substrate 130, and an active layer 132 under the first conductive semiconductor layer 131. A second conductive semiconductor layer 133 under the active layer 132, a first pad 135 under the first conductive semiconductor layer 131, and a second conductive semiconductor layer 133 under the second conductive semiconductor layer 133. Two pads 136.

도시된 것처럼, 상기 제1도전형 반도체층(131)은 상기 성장기판(130)이 하면 뿐 아니라, 측면에도 형성될 수 있다.As illustrated, the first conductive semiconductor layer 131 may be formed on the side surface of the growth substrate 130 as well as the bottom surface thereof.

이는, 상기 발광 소자(100C)의 제조 공정에 있어서, 상기 제1도전형 반도체층(131)은 경계홈이 형성된 상기 성장기판(130)에 성장되는데, 상기 제1도전형 반도체층(131)이 성장되는 과정에서, 상기 경계홈 내부에도 상기 제1도전형 반도체층(131)이 일부 성장될 수 있기 때문이다.In the manufacturing process of the light emitting device 100C, the first conductive semiconductor layer 131 is grown on the growth substrate 130 having boundary grooves, and the first conductive semiconductor layer 131 is formed. This is because the first conductive semiconductor layer 131 may be partially grown even in the boundary groove in the growing process.

즉, 상기 경계홈 내부에 성장된 상기 제1도전형 반도체층(131)이 상기 발광 소자(100C)의 다이싱 공정 및 박층화 공정에 걸쳐 잔존하여, 결과적으로 상기 성장기판(130)의 측면에 잔존하게 된다.
That is, the first conductive semiconductor layer 131 grown inside the boundary groove remains during the dicing process and the thinning process of the light emitting device 100C, and as a result, the side surface of the growth substrate 130 is formed. It remains.

<발광 소자 패키지><Light Emitting Device Package>

도 19는 실시예에 따른 발광 소자를 포함하는 발광 소자 패키지의 단면도이다. 19 is a cross-sectional view of a light emitting device package including a light emitting device according to the embodiment.

도 19를 참조하면, 실시예에 따른 발광 소자 패키지는 몸체부(20)와, 상기 몸체부(20)에 설치된 제1 전극(31) 및 제2 전극(32)과, 상기 몸체부(20)에 설치되어 상기 제1 전극(31) 및 제2 전극층(32)과 전기적으로 연결되는 실시예에 따른 발광 소자(100)와, 상기 발광 소자(100)를 포위하는 몰딩부재(40)를 포함한다.Referring to FIG. 19, the light emitting device package according to the embodiment may include a body portion 20, a first electrode 31 and a second electrode 32 installed on the body portion 20, and the body portion 20. The light emitting device 100 according to the embodiment, which is installed at and electrically connected to the first electrode 31 and the second electrode layer 32, and a molding member 40 surrounding the light emitting device 100. .

상기 몸체부(20)는 실리콘 재질, 합성수지 재질, 또는 금속 재질을 포함하여 형성될 수 있으며, 상기 발광 소자(100)의 주위에 경사면이 형성될 수 있다.The body portion 20 may include a silicon material, a synthetic resin material, or a metal material, and an inclined surface may be formed around the light emitting device 100.

상기 제1 전극(31) 및 제2 전극(32)은 서로 전기적으로 분리되며, 상기 발광 소자(100)에 전원을 제공한다. 또한, 상기 제1 전극(31) 및 제2 전극(32)은 상기 발광 소자(100)에서 발생된 빛을 반사시켜 광 효율을 증가시킬 수 있으며, 상기 발광 소자(100)에서 발생된 열을 외부로 배출시키는 역할을 할 수도 있다.The first electrode 31 and the second electrode 32 are electrically separated from each other, and provide power to the light emitting device 100. In addition, the first electrode 31 and the second electrode 32 may increase the light efficiency by reflecting the light generated from the light emitting device 100, the external heat generated from the light emitting device 100 May also act as a drain.

상기 발광 소자(100)는 상기 몸체부(20) 상에 상기 제1 전극(31) 및 제2 전극(32)과 전기적으로 연결되도록 설치될 수 있다.The light emitting device 100 may be installed on the body 20 to be electrically connected to the first electrode 31 and the second electrode 32.

상기 몰딩부재(40)는 상기 발광 소자(100)를 포위하여 상기 발광 소자(100)를 보호할 수 있다. 또한, 상기 몰딩부재(40)에는 형광체가 포함되어 상기 발광 소자(100)에서 방출된 광의 파장을 변화시킬 수 있다.The molding member 40 may surround the light emitting device 100 to protect the light emitting device 100. In addition, the molding member 40 may include a phosphor to change the wavelength of the light emitted from the light emitting device 100.

상기 몰딩 부재(40) 또는 몸체(20) 위에는 적어도 하나의 렌즈가 형성될 수 있으며, 상기 렌즈는 볼록 형상의 렌즈, 오목 형상의 렌즈, 또는 오목과 볼록 구조를 갖는 렌즈 등을 포함할 수 있다.At least one lens may be formed on the molding member 40 or the body 20, and the lens may include a convex lens, a concave lens, or a lens having a concave and convex structure.

상기 실시 예(들)에 따른 발광소자는 보드 상에서 패키징되거나 발광 소자 패키로 탑재되어, 지시 장치, 조명 장치, 표시 장치 등의 광원으로 사용될 수 있다. 실시예에 따른 발광 소자 또는 발광 소자 패키지는 광원으로서 라이트 유닛에 적용될 수 있다. 상기 라이트 유닛은 복수의 발광 소자 패키지가 어레이된 구조를 포함하며, 사이드 뷰 타입의 광원 또는 탑뷰 타입의 광원으로 사용될 수 있으며, 이러한 광원은 표시 패널에 백라이트 광을 제공할 수 있다. 또한 상기 발광 소자 또는 발광 소자 패키지는 조명 장치의 광원에 적용될 수 있으며, 상기 조명 장치는 조명등, 신호등, 차량 전조등, 전광판 등을 포함할 수 있다.
The light emitting device according to the embodiment (s) may be packaged on a board or mounted as a light emitting device package to be used as a light source of an indicator device, a lighting device, a display device, or the like. The light emitting device or the light emitting device package according to the embodiment may be applied to the light unit as a light source. The light unit includes a structure in which a plurality of light emitting device packages are arranged, and may be used as a side view type light source or a top view type light source, and the light source may provide backlight light to the display panel. In addition, the light emitting device or the light emitting device package may be applied to the light source of the lighting device, the lighting device may include a lighting lamp, a traffic light, a vehicle headlamp, an electronic sign.

이상에서 실시예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.Features, structures, effects, and the like described in the above embodiments are included in at least one embodiment of the present invention, and are not necessarily limited to only one embodiment. Furthermore, the features, structures, effects, and the like illustrated in each embodiment may be combined or modified with respect to other embodiments by those skilled in the art to which the embodiments belong. Therefore, it should be understood that the present invention is not limited to these combinations and modifications.

또한, 이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.In addition, the above description has been made with reference to the embodiment, which is merely an example, and is not intended to limit the present invention. Those skilled in the art to which the present invention pertains will be illustrated as above without departing from the essential characteristics of the present embodiment. It will be appreciated that various modifications and applications are possible. For example, each component specifically shown in the embodiment can be modified. And differences relating to such modifications and applications will have to be construed as being included in the scope of the invention defined in the appended claims.

100:발광소자, 101:지지 기판, 103:칩 구조체, 113A:비아 홀, 111,113,115:절연층, 110:몸체, 122,112:리드 패턴, 130:성장기판, 131:제1도전형 반도체층, 132:활성층, 133:제2도전형 반도체층, 136:제2패드DESCRIPTION OF SYMBOLS 100: Light emitting element, 101: Support substrate, 103: Chip structure, 113A: Via hole, 111, 113, 115: Insulation layer, 110: Body, 122, 112: Lead pattern, 130: Growth substrate, 131: 1st conductive semiconductor layer, 132: Active layer, 133: second conductive semiconductor layer, 136: second pad

Claims (21)

상면에 제1리드 패턴 및 제2리드 패턴을 포함하는 지지기판; 및
제2 도전형 반도체층, 상기 제2 도전형 반도체층 상에 활성층, 상기 활성층 상에 제1 도전형 반도체층을 포함하는 화합물 반도체층; 상기 제1도전형 반도체층 아래에 배치되며 상기 제1리드 패턴에 연결된 제1패드; 상기 제2도전형 반도체층의 아래에 배치되며 상기 제2리드 패턴에 연결된 제2패드; 및 상기 제1도전형 반도체층 상에 배치되며 빛을 투과하는 성장 기판을 포함하는 칩 구조체를 포함하며,
상기 성장 기판의 하면은 상기 제1도전형 반도체층의 상면 면적보다 작은 면적을 갖는 발광 소자.A support substrate including a first lead pattern and a second lead pattern on an upper surface thereof; And
A compound semiconductor layer comprising a second conductive semiconductor layer, an active layer on the second conductive semiconductor layer, and a first conductive semiconductor layer on the active layer; A first pad disposed under the first conductive semiconductor layer and connected to the first lead pattern; A second pad disposed under the second conductive semiconductor layer and connected to the second lead pattern; And a chip structure disposed on the first conductive semiconductor layer and including a growth substrate that transmits light.
The lower surface of the growth substrate has a smaller area than the upper surface area of the first conductive semiconductor layer. 제 1항에 있어서,
상기 칩 구조체의 성장 기판은 사파이어(Al2O3), GaAs, GaN, ZnO 중 적어도 하나로 형성된 발광 소자.The method of claim 1,
The growth substrate of the chip structure is a light emitting device formed of at least one of sapphire (Al 2 O 3 ), GaAs, GaN, ZnO. 제 1항에 있어서,
상기 지지 기판의 상면 너비는 상기 제1도전형 반도체층의 상면 너비와 동일한 너비를 갖는 발광 소자.The method of claim 1,
The upper surface width of the support substrate has a width equal to the upper surface width of the first conductive semiconductor layer. 제 1항에 있어서,
상기 제1도전형 반도체층의 상면의 외측부는 상기 성장 기판의 측면보다 더 외측에 노출되는 발광 소자.The method of claim 1,
The outer side of the upper surface of the first conductive semiconductor layer is a light emitting device exposed to the outside more than the side of the growth substrate. 제 4항에 있어서,
상기 제1도전형 반도체층의 상면의 외측부 영역의 너비는 0μm를 초과하고 20μm 이하인 발광 소자.The method of claim 4, wherein
The width of the outer region of the upper surface of the first conductive semiconductor layer is greater than 0μm and less than 20μm. 제 1항에 있어서,
상기 칩 구조체의 성장 기판의 두께는 30μm 내지 100μm인 발광 소자.The method of claim 1,
The thickness of the growth substrate of the chip structure is 30μm to 100μm light emitting device. 제 1항에 있어서,
상기 지지 기판은 전도성의 몸체 및; 상기 전도성의 몸체 표면에 형성된 절연층; 및 상기 전도성의 몸체에 배치된 복수의 비아 홀을 포함하는 발광 소자.The method of claim 1,
The support substrate has a conductive body; An insulating layer formed on the conductive body surface; And a plurality of via holes disposed in the conductive body. 제 1항 또는 제7항에 있어서,
상기 지지기판의 하면에 상기 제1리드 패턴과 전기적으로 연결된 제1외부 전극과; 및 상기 제2리드 패턴과 전기적으로 연결된 제2외부 전극을 포함하는 발광 소자.The method according to claim 1 or 7,
A first external electrode electrically connected to the first lead pattern on a bottom surface of the support substrate; And a second external electrode electrically connected to the second lead pattern. 제 1항에 있어서,
상기 제1도전형 반도체층의 일부는 상기 성장 기판의 측면의 적어도 일부에 배치된 발광 소자.The method of claim 1,
A portion of the first conductive semiconductor layer is disposed on at least a portion of the side of the growth substrate. 제 1항에 있어서,
상기 칩 구조체의 성장 기판 상에 형광체층 및 수지물층 중 적어도 하나를 포함하는 발광 소자.The method of claim 1,
A light emitting device comprising at least one of a phosphor layer and a resin layer on the growth substrate of the chip structure. 제 1항에 있어서,
상기 화합물 반도체층은 3족 및 5족 원소의 화합물 반도체 재료로 형성된 발광 소자.The method of claim 1,
The compound semiconductor layer is formed of a compound semiconductor material of Group 3 and Group 5 elements. 기판에 경계홈을 형성하는 단계;
기판 상에 화합물 반도체층을 성장하고, 상기 화합물 반도체층의 일측에 제1패드 및 상기 화합물 반도체층의 타측에 제2패드를 구비하여 칩 구조체를 형성하는 단계;
상기 제1패드 및 제2패드에 대응되는 제1리드 패턴 및 제2리드 패턴이 형성된 지지기판을 형성하는 단계; 및
상기 제1패드 및 제2패드가 상기 제1리드 패턴 및 제2리드 패턴과 대응되도록 상기 칩 구조체와 상기 지지기판을 결합하는 단계를 포함하는 발광 소자 제조방법.Forming boundary grooves in the substrate;
Growing a compound semiconductor layer on a substrate, and forming a chip structure by including a first pad on one side of the compound semiconductor layer and a second pad on the other side of the compound semiconductor layer;
Forming a support substrate on which first lead patterns and second lead patterns corresponding to the first pad and the second pad are formed; And
And coupling the chip structure and the support substrate such that the first pad and the second pad correspond to the first lead pattern and the second lead pattern. 제 12항에 있어서,
상기 기판에 상기 경계홈이 노출되도록 박층화 공정을 실시하는 단계를 포함하는 발광 소자 제조방법.The method of claim 12,
And performing a thinning process so that the boundary groove is exposed on the substrate. 제 13항에 있어서,
상기 박층화 공정은 화학적 기계적 연마(CMP : Chemical Mechanical Polishing) 공정을 포함하는 발광 소자 제조방법.The method of claim 13,
The thinning process is a light emitting device manufacturing method comprising a chemical mechanical polishing (CMP) process. 제 12항에 있어서,
상기 기판을 제거하는 단계를 포함하는 발광 소자 제조방법.The method of claim 12,
Removing the substrate comprising the step of manufacturing a light emitting device. 제 15항에 있어서,
상기 기판은 레이저 리프트 오프 공정을 사용하여 제거되는 발광 소자 제조방법.16. The method of claim 15,
The substrate is removed using a laser lift off process. 제 16항에 있어서,
상기 레이저 리프트 오프 공정에 의해 발생된 질소 가스는 상기 경계홈에 충진되는 발광 소자 제조방법. 17. The method of claim 16,
The nitrogen gas generated by the laser lift-off process is filled in the boundary grooves. 제 12항에 있어서,
상기 화합물 반도체층은 제2 도전형 반도체층, 상기 제2 도전형 반도체층 상에 활성층, 상기 활성층 상에 제1 도전형 반도체층을 포함하며,
상기 제1패드는 상기 제1 도전형 반도체층의 아래에 형성되고, 상기 제2패드는 상기 제2 도전형 반도체층의 아래에 형성되는 발광 소자 제조방법.The method of claim 12,
The compound semiconductor layer includes a second conductive semiconductor layer, an active layer on the second conductive semiconductor layer, and a first conductive semiconductor layer on the active layer.
And the first pad is formed under the first conductive semiconductor layer, and the second pad is formed under the second conductive semiconductor layer. 제 12항에 있어서,
상기 지지기판을 형성하는 단계는,
상기 지지기판의 하면에 상기 제1리드 패턴과 전기적으로 연결된 제1외부 전극과, 상기 제2리드 패턴과 전기적으로 연결된 제2외부 전극을 형성하는 단계를 포함하는 발광 소자 제조방법.The method of claim 12,
Forming the support substrate,
And forming a first external electrode electrically connected to the first lead pattern and a second external electrode electrically connected to the second lead pattern on a bottom surface of the support substrate. 제 12항에 있어서,
상기 경계홈의 높이는 30μm 내지 100μm이고, 너비는 0μm를 초과하고 20μm 이하로 형성되는 발광 소자 제조방법.The method of claim 12,
The height of the boundary groove is 30μm to 100μm, the width is greater than 0μm and formed in less than 20μm. 몸체부;
상기 몸체부에 설치된 제1 전극 및 제2 전극;
상기 몸체부에 설치되어 상기 제1 전극 및 제2 전극과 전기적으로 연결되는 발광 소자; 및
상기 발광 소자를 포위하는 몰딩부재를 포함하며,
상기 발광 소자는,
상면에 제1리드 패턴 및 제2리드 패턴을 포함하는 지지기판; 및
제2 도전형 반도체층, 상기 제2 도전형 반도체층 상에 활성층, 상기 활성층 상에 제1 도전형 반도체층을 포함하는 화합물 반도체층; 상기 제1도전형 반도체층 아래에 배치되며 상기 제1리드 패턴에 연결된 제1패드; 상기 제2도전형 반도체층의 아래에 배치되며 상기 제2리드 패턴에 연결된 제2패드; 및 상기 제1도전형 반도체층 상에 배치되며 빛을 투과하는 성장 기판을 포함하는 칩 구조체를 포함하며,
상기 성장 기판의 하면은 상기 제1도전형 반도체층의 상면 면적보다 작은 면적을 갖는 발광 소자 패키지.A body portion;
A first electrode and a second electrode installed on the body portion;
A light emitting element disposed on the body and electrically connected to the first electrode and the second electrode; And
It includes a molding member surrounding the light emitting element,
The light emitting device,
A support substrate including a first lead pattern and a second lead pattern on an upper surface thereof; And
A compound semiconductor layer comprising a second conductive semiconductor layer, an active layer on the second conductive semiconductor layer, and a first conductive semiconductor layer on the active layer; A first pad disposed under the first conductive semiconductor layer and connected to the first lead pattern; A second pad disposed under the second conductive semiconductor layer and connected to the second lead pattern; And a chip structure disposed on the first conductive semiconductor layer and including a growth substrate that transmits light.
A lower surface of the growth substrate has a smaller area than the upper surface area of the first conductive semiconductor layer.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003046139A (en) 2001-07-12 2003-02-14 Renyu Kagi Kofun Yugenkoshi Light-emitting semiconductor device
KR20050034936A (en) * 2003-10-10 2005-04-15 삼성전기주식회사 Wavelength - converted light emitting diode package using phosphor and manufacturing method
KR100586944B1 (en) 2003-12-26 2006-06-07 삼성전기주식회사 High power light emitting diode package and method of producing the same
KR100815226B1 (en) 2006-10-23 2008-03-20 삼성전기주식회사 Method of manufacturing gan type light emitting diode device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003046139A (en) 2001-07-12 2003-02-14 Renyu Kagi Kofun Yugenkoshi Light-emitting semiconductor device
KR20050034936A (en) * 2003-10-10 2005-04-15 삼성전기주식회사 Wavelength - converted light emitting diode package using phosphor and manufacturing method
KR100586944B1 (en) 2003-12-26 2006-06-07 삼성전기주식회사 High power light emitting diode package and method of producing the same
KR100815226B1 (en) 2006-10-23 2008-03-20 삼성전기주식회사 Method of manufacturing gan type light emitting diode device

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