KR101123211B1 - Low noise amplifier and radio receiver - Google Patents

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KR101123211B1
KR101123211B1 KR1020110006022A KR20110006022A KR101123211B1 KR 101123211 B1 KR101123211 B1 KR 101123211B1 KR 1020110006022 A KR1020110006022 A KR 1020110006022A KR 20110006022 A KR20110006022 A KR 20110006022A KR 101123211 B1 KR101123211 B1 KR 101123211B1
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이귀로
김범겸
임동구
최재영
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한국과학기술원
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Abstract

PURPOSE: A low noise amplifier and a radio receiver are provided to greatly improve linearity by using the body biasing and complementary superposition of a transistor. CONSTITUTION: A low noise amplifier is composed of a complementary common source low noise amplifier(100) linearized. The linearized complementary common source low noise amplifier comprises a first primary transistor part(110), a first subsidiary transistor part(120), and a capacitor(130) for simultaneously matching optimal noise and input impedance. The first primary transistor part comprises a first NMOS(N-Channel Metal Oxide Semiconductor) transistor, a first PMOS(P-Channel Metal Oxide Semiconductor) transistor, and resistance. The first subsidiary transistor part includes a first NMOS transistor of the first primary transistor part and transistors parallely connected to the first PMOS transistor. The capacitor for simultaneous matching is communally connected to output terminals of the first primary transistor part and the first subsidiary transistor part.

Description

저잡음 증폭기 및 무선수신기 {LOW NOISE AMPLIFIER AND RADIO RECEIVER} Low Noise Amplifiers and Radio Receivers {LOW NOISE AMPLIFIER AND RADIO RECEIVER}

본 발명은 높은 선형성과 낮은 잡음 특성을 동시에 갖는 저잡음 증폭기 및 무선 수신기에 관한 것으로, 더욱 상세하게는 상보적 공통 소스 저잡음 증폭기에서 바디 바이어싱과 보조 트랜지스터를 통한 상보적 선형화에 의해 선형성을 극대화한 매우 높은 선형성과 낮은 잡음 특성을 동시에 갖는 저잡음 증폭기 및 그를 포함하는 무선 수신기에 관한 것이다.
The present invention relates to a low noise amplifier and a wireless receiver having both high linearity and low noise characteristics. More specifically, the present invention relates to a low noise amplifier and a wireless receiver. A low noise amplifier having a high linearity and a low noise characteristic simultaneously and a wireless receiver comprising the same.

무선 수신기는 저잡음 증폭기 (LNA; Low Noise Amplifier)를 포함하여 안테나에 의해 수신된 무선주파수 신호들을 증폭시킨다. 무선 수신기는 디지털 텔레비전, 디지털 직접 브로드캐스트 시스템, 개인 휴대 정보 단말기 (PDA), 랩톱 컴퓨터, 데스크톱 컴퓨터, 디지털 멀티미디어 플레이어, 휴대형 게임기, 비디오 게임 콘솔, 디지털 카메라, 디지털 레코딩 디바이스, 셀룰러 또는 위성 무선 전화기, RF ID, 스마트폰 등을 포함하는 다양한 디바이스들 내에 제공될 수 있다.The wireless receiver includes a low noise amplifier (LNA) to amplify the radio frequency signals received by the antenna. Wireless receivers include digital televisions, digital direct broadcast systems, personal digital assistants (PDAs), laptop computers, desktop computers, digital multimedia players, handheld game consoles, video game consoles, digital cameras, digital recording devices, cellular or satellite cordless phones, It can be provided in a variety of devices, including RF IDs, smartphones, and the like.

무선 수신기는 안테나, 저잡음 증폭기(LNA), 하향 변환 믹서, 아날로그-디지털 변환기(ADC) 및 모뎀을 포함한다. 저잡음 증폭기는 수신 경로의 첫 증폭기로서, 수신 경로 전체의 잡음지수에 가장 큰 영향을 미치므로, 저잡음 증폭기는 특히 작은 잡음지수를 갖도록 설계되어야 하고, 입출력 임피던스가 50Ω에 정합하기가 쉬워야 하고, 아울러 우수한 선형성을 갖도록 설계되어야 한다. Wireless receivers include antennas, low noise amplifiers (LNAs), downconversion mixers, analog-to-digital converters (ADCs), and modems. Since the low noise amplifier is the first amplifier in the receive path and has the greatest influence on the noise figure of the entire receive path, the low noise amplifier should be especially designed to have a small noise figure, and the input / output impedance should be easy to match to 50Ω, It must be designed to have linearity.

차세대 이동통신 단말기는 15 가지 이상의 서로 다른 통신 방식을 지원할 수 있는 다중 대역/다중 모드/다중 표준(Multi-band/Multi-mode/Multi-standard) 접속성을 구비할 것이 요구된다. 이를 위해 무선 송수신부에는 저잡음 증폭기(LNA)와 믹서 사이의 인입 RF 신호 경로에 표면 탄성파(SAW; Surface Acoustic-Wave) 필터가 포함된다. 그러나 이러한 표면탄성파 필터는 고가이므로 단말기 제조원가의 상승을 초래하고, 단말기의 부피를 증가시켜 단말기의 소형박형화에 장애가 된다. 따라서 SAW 필터를 이용하지 않고 적절한 성능의 이동통신 단말기를 구현하는 것이 요구된다. Next generation mobile terminals are required to have multi-band / multi-mode / multi-standard connectivity capable of supporting more than 15 different communication schemes. To this end, the wireless transceiver includes a Surface Acoustic-Wave (SAW) filter in the incoming RF signal path between the low noise amplifier (LNA) and the mixer. However, these surface acoustic wave filters are expensive, which leads to an increase in terminal manufacturing cost, and increases the volume of the terminal, which hinders the miniaturization of the terminal. Therefore, it is required to implement a mobile communication terminal having appropriate performance without using a SAW filter.

그러나 SAW-제거(SAW-less) 수신기에서는 여러 채널 또는 송신부로부터의 큰 송신 누수가 발생되고 잼머의 상호 혼변조에 의해 수신 감도가 심각하게 열화된다. 따라서 SAW-제거 수신기의 우수한 수신 감도를 제공할 수 있는 우수한 선형성 및 저잡음 특성을 갖는 저잡음 증폭기가 개발된다면 매우 유리할 것이다.
However, in SAW-less receivers, large transmission leaks from multiple channels or transmitters occur and the reception sensitivity is severely degraded by intermodulation of jammers. Therefore, it would be very advantageous if a low noise amplifier with good linearity and low noise characteristics could be developed that could provide good reception sensitivity of the SAW-rejecting receiver.

따라서 본 발명은 상술한 바와 같은 종래 기술의 문제점을 극복하기 위한 것으로, 본 발명의 하나의 목적은 매우 우수한 선형성 및 낮은 잡음 특성을 동시에 달성할 수 있는 저잡음 증폭기를 제공하는 것이다.Accordingly, the present invention is to overcome the problems of the prior art as described above, and one object of the present invention is to provide a low noise amplifier capable of simultaneously achieving very good linearity and low noise characteristics.

본 발명의 다른 목적은 상기 저잡음 증폭기를 포함하여 표면탄성파 필터 없이 구현이 가능하면서 매우 우수한 수신 감도를 제공하는 무선 수신기를 제공하는 것이다.
Another object of the present invention is to provide a wireless receiver including the low noise amplifier, which can be implemented without a surface acoustic wave filter and provides very excellent reception sensitivity.

상술한 목적을 달성하기 위한 본 발명의 하나의 양상은 저잡음 증폭기에 있어서, One aspect of the present invention for achieving the above object is a low noise amplifier,

상보적 공통 소스 증폭기 구조(complementary common source amplifier)를 갖는 제1 NMOS 트랜지스터 및 제1 PMOS 트랜지스터, 상기 제1 NMOS 트랜지스터와 상기 제1 PMOS 트랜지스터의 드레인 사이에 병렬로 접속되어 상기 양자의 트랜지스터에 바이어스를 스스로 생성하는 피드백 형태의 저항과, 상기 양자의 트랜지스터의 바디에 각각 연결된 바이어스 저항으로 구성되는 제1 주 트랜지스터부; A first NMOS transistor and a first PMOS transistor having a complementary common source amplifier structure are connected in parallel between the drain of the first NMOS transistor and the first PMOS transistor to bias the transistors of both. A first main transistor unit comprising a self-generated feedback type resistor and a bias resistor connected to the bodies of both transistors;

상기 제1 주 트랜지스터부에 접속되고, 상기 양자의 트랜지스터에 병렬로 접속된 트랜지스터들을 구비하는 제1 보조 트랜지스터부; 및 A first auxiliary transistor section connected to the first main transistor section and including transistors connected in parallel to both transistors; And

상기 제1 주 트랜지스터부 및 상기 제1 보조 트랜지스터부의 출력단에 공동으로 연결되는 최적 노이즈와 입력 임피던스의 동시 정합용 캐패시터(CL)를 포함하는 것을 특징으로 하는 높은 선형성과 낮은 잡음 특성을 동시에 달성할 수 있는 저잡음 증폭기에 관한 것이다. Jointly connected to an output terminal of the first main transistor unit and the first auxiliary transistor unit; A low noise amplifier capable of simultaneously achieving high linearity and low noise characteristics is characterized by including a capacitor (C L ) for simultaneous matching of optimum noise and input impedance.

상기 제1 보조 트랜지스터부는 The first auxiliary transistor unit

상기 제1 PMOS 트랜지스터의 소스 및 드레인이 병렬로 접속된 제2 PMOS 트랜지스터;A second PMOS transistor having a source and a drain of the first PMOS transistor connected in parallel;

상기 제2 PMOS 트랜지스터의 후단에 연결되고, 상기 제1 PMOS 트랜지스터 및 상기 제2 PMOS 트랜지스터에 병렬로 접속된 제3 PMOS 트랜지스터;A third PMOS transistor connected to a rear end of the second PMOS transistor and connected in parallel to the first PMOS transistor and the second PMOS transistor;

상기 제1 NMOS 트랜지스터의 소스 및 드레인이 병렬로 접속된 제2 NMOS 트랜지스터;A second NMOS transistor having a source and a drain of the first NMOS transistor connected in parallel;

상기 제2 NMOS 트랜지스터의 후단에 연결되고, 상기 제1 NMOS 트랜지스터 및 상기 제2 NMOS 트랜지스터에 병렬로 접속된 제3 NMOS 트랜지스터를 포함한다. And a third NMOS transistor connected to a rear end of the second NMOS transistor and connected in parallel to the first NMOS transistor and the second NMOS transistor.

상기 저잡음 증폭기는 최적 노이즈와 입력 임피던스의 동시 정합용 캐패시터(CL)에 연결되는 선형화된 상보적 공통 게이트 증폭기, 트랜스포머, 또는 LC 네트워크를 추가로 포함할 수 있다.The low noise amplifier may further comprise a linearized complementary common gate amplifier, transformer, or LC network coupled to a capacitor (CL) for simultaneous matching of optimum noise and input impedance.

본 발명의 다른 양상은 무선 수신기에 있어서, 입력 무선 신호를 증폭하는 저잡음 증폭기 회로; 상기 저잡음 증폭기 회로의 출력 신호의 주파수를 하향 변환하는 믹서; 상기 믹서의 출력 신호를 디지털 신호로 변환하는 A/D 컨버터; 및 상기 디지털 신호로부터 데이터를 복원하는 디지털 신호 처리기를 구비하며, 상기 저잡음 증폭기 회로는 Another aspect of the invention is a wireless receiver comprising: a low noise amplifier circuit for amplifying an input wireless signal; A mixer for downconverting the frequency of the output signal of the low noise amplifier circuit; An A / D converter converting an output signal of the mixer into a digital signal; And a digital signal processor for recovering data from the digital signal, wherein the low noise amplifier circuit

상보적 공통 소스 증폭기 구조를 갖는 제1 NMOS 트랜지스터 및 제1 PMOS 트랜지스터, 상기 제1 NMOS 트랜지스터와 상기 제1 PMOS 트랜지스터의 드레인 사이에 병렬로 접속되어 상기 양자의 트랜지스터에 바이어스를 스스로 생성하는 피드백 형태의 저항과, 상기 양자의 트랜지스터의 바디에 각각 연결된 바이어스 저항으로 구성되는 제1 주 트랜지스터부; A feedback type that connects in parallel between a first NMOS transistor and a first PMOS transistor having a complementary common source amplifier structure, the drain of the first NMOS transistor and the first PMOS transistor in parallel to generate a bias in both transistors A first main transistor portion comprising a resistor and a bias resistor respectively connected to the bodies of both transistors;

상기 제1 주 트랜지스터부에 접속되고, 상기 양자의 트랜지스터에 병렬로 접속된 트랜지스터들을 구비하는 제1 보조 트랜지스터부; 및 A first auxiliary transistor section connected to the first main transistor section and including transistors connected in parallel to both transistors; And

상기 제1 주 트랜지스터부 및 상기 제1 보조 트랜지스터부의 출력단에 공동으로 연결되는 최적 노이즈와 입력 임피던스의 동시 정합용 캐패시터(CL)를 포함하는 것을 특징으로 하는 무선 수신기(radio receiver)에 관한 것이다. And a capacitor (C L ) for simultaneously matching an optimum noise and an input impedance jointly connected to an output terminal of the first main transistor unit and the first auxiliary transistor unit.

상기 무선수신기는 선형성 향상을 위해서 최적 노이즈와 입력 임피던스의 동시 정합용 캐패시터(CL)에 연결되는 선형화된 상보적 공통 게이트 증폭기, 트랜스포머, 또는 LC 네트워크를 추가로 포함할 수 있다.
The radio receiver may further include a linearized complementary common gate amplifier, transformer, or LC network coupled to a capacitor (CL) for simultaneous matching of optimum noise and input impedance to improve linearity.

본 발명의 다양한 실시예의 저잡음 증폭기는 저잡음 증폭기 회로 구조의 입력 임피던스와 잡음의 동시 매칭을 통해 잡음 특성을 획기적으로 개선하고, 또한 트랜지스터의 바디 바이어스법과 상보적 중첩법(complementary superposition)으로 선형성을 획기적으로 향상시킬 수 있다. 또한 선형화된 상보적 공통 소스 증폭기 구조의 저잡음 증폭기와 선형화된 상보적 공통 게이트 증폭기로 구성되는 2단 증폭기로 구현할 경우 매우 우수한 선형성과 낮은 잡음 특성을 동시에 달성할 수 있다. 따라서 본 발명의 다양한 실시예의 저잡음 증폭기를 이용하면 표면탄성파(SAW) 필터를 사용하지 않고도 저렴한 비용으로 소형화된 다중 대역/다중 모드/다중 표준이 지원되는 무선 수신기를 구현할 수 있다.
The low noise amplifier of various embodiments of the present invention significantly improves noise characteristics through simultaneous matching of input impedance and noise of the low noise amplifier circuit structure, and also dramatically improves linearity due to the body bias method of the transistor and the complementary superposition method. Can be improved. Also, when implemented as a two-stage amplifier consisting of a linearized complementary common source amplifier structure, a low noise amplifier and a linearized complementary common gate amplifier, very good linearity and low noise characteristics can be achieved simultaneously. Therefore, by using the low noise amplifier of various embodiments of the present invention, it is possible to implement a wireless receiver supporting a miniaturized multi-band / multi-mode / multi-standard at low cost without using a surface acoustic wave (SAW) filter.

도 1은 본 발명의 일실시예에 따른 저잡음 증폭기의 회로도이다.
도 2는 선형화된 상보적 공통 소스 저잡음 증폭기 (Linearized Complementary Common Source Low Noise Amplifier)이외에 선형화된 상보적 공통 게이트 증폭기를 추가로 포함하는 본 발명의 다른 실시예의 저잡음 증폭기의 블록도이다.
도 3은 도 2의 실시예에 따른 저잡음 증폭기 내의 선형화된 상보적 공통 게이트 증폭기(Linearized Complementary Common Gate Amplifier)의 회로도이다.
도 4는 선형화된 상보적 공통 게이트 및 이를 대체할 수 있는 구성을 포함하는 본 발명의 또 다른 실시예의 저잡음 증폭기의 회로도이다.
도 5는 본 발명의 일실시예에 따른 저잡음 증폭기의 동작 특성을 설명하기 위한, 상보적-중첩(Complementary-Superposition)을 이용한 공통 소스 저잡음 증폭기의 3차 미분 트랜스컨덕턴스(g3) 프로파일을 도시한 그래프이다.
도 6은 도 1의 실시예에 따른 저잡음 증폭기의 선형화된 상보적 공통 소스 저잡음 증폭기에서의 바디 바이어싱과 상보적 중첩을 적용한 선형화 저잡음 증폭기의 1차 미분 트랜스컨덕턴스(g1), 2차 미분 트랜스컨덕턴스(g2), 3차 미분 트랜스컨덕턴스(g3) 프로파일을 도시한 그래프이다.
도 7은 선형성 특성의 제한요소인 "input limited" 와 "output limited"를 설명하기 위한 도면이다.
도 8은 도 1의 실시예에 따른 저잡음 증폭기의 선형화된 상보적 공통 게이트 증폭기에서의 1차 미분 트랜스컨덕턴스(g1) 프로파일을 나타낸 그래프이다.
도 9는 본 발명의 다른 실시예의 저잡음 증폭기를 구비하는 무선 수신기의 개략블록도이다. 1 is a circuit diagram of a low noise amplifier according to an embodiment of the present invention.
2 is a block diagram of a low noise amplifier of another embodiment of the present invention further comprising a linearized complementary common gate amplifier in addition to the linearized complementary common source low noise amplifier.
3 is a circuit diagram of a linearized complementary common gate amplifier in a low noise amplifier according to the embodiment of FIG.
4 is a circuit diagram of a low noise amplifier of another embodiment of the present invention that includes a linearized complementary common gate and an alternative configuration.
FIG. 5 illustrates a third order differential transconductance (g 3 ) profile of a common source low noise amplifier using Complementary-Superposition to illustrate the operating characteristics of a low noise amplifier according to an embodiment of the present invention. It is a graph.
FIG. 6 is a first order differential transconductance (g 1 ) of a linearized low noise amplifier applying body biasing and complementary overlap in a linearized complementary common source low noise amplifier of a low noise amplifier according to the embodiment of FIG. It is a graph showing conductance (g 2 ) and third derivative transconductance (g 3 ) profiles.
FIG. 7 is a diagram for describing "input limited" and "output limited" which are the limiting elements of the linearity characteristic.
8 is a first order differential transconductance g 1 in a linearized complementary common gate amplifier of a low noise amplifier according to the embodiment of FIG. A graph showing a profile.
9 is a schematic block diagram of a wireless receiver having a low noise amplifier of another embodiment of the present invention.

이하에서 첨부 도면을 참조하여 본 발명의 실시예들에 대해서 더욱 상세하게 설명한다. 본 발명의 실시예들은 예시로서 도시된 것이며, 첨부된 도면의 특징으로 제한되는 것은 아니다. 본 발명의 범주로부터 벗어나지 않는 한 다른 실시예들이 사용될 수 있으며, 구조적 또는 논리적 변화가 이루어질 수 있음을 이해할 것이다. 본 발명을 모호하게 하지 않기 위해 공지된 구성들에 대한 설명은 생략되거나 단순화될 수 있다. Hereinafter, embodiments of the present invention will be described in more detail with reference to the accompanying drawings. Embodiments of the present invention are shown by way of example, and are not limited to the features of the accompanying drawings. It is to be understood that other embodiments may be utilized and structural or logical changes may be made without departing from the scope of the present invention. Descriptions of well-known configurations may be omitted or simplified in order not to obscure the present invention.

도 1은 본 발명의 일실시예의 저잡음 증폭기의 회로도이다. 도 1을 참조하면, 본 발명의 일실시예의 저잡음 증폭기는 선형화된 상보적 공통 소스 저잡음 증폭기(100)로서 제1 주 트랜지스터부(110)와 제1 보조 트랜지스터부(120) 및 최적 노이즈와 입력 임피던스의 동시 정합용 캐패시터(CL)(130)를 포함한다. 상기 제1 주 트랜지스터부(110)는 상보적 공통 소스 증폭기 구조를 갖는 제1 NMOS 트랜지스터(N1) 및 제1 PMOS 트랜지스터(P1), 상기 제1 NMOS 트랜지스터(N1)와 상기 제1 PMOS 트랜지스터 (P1)의 게이트와 드레인 사이에 병렬로 접속되어 상기 양자의 트랜지스터에 바이어스를 스스로 생성하는 피드백 형태의 저항(Rb)을 포함하고, 바디 바이어싱(body biasing)을 위한 상기 제1 PMOS 트랜지스터(P1)의 바디에 연결된 바이어스 저항(R1)과 상기 제1 NMOS 트랜지스터(N1)의 바디에 연결된 바이어스 저항(R2)을 포함한다. 상기 제1 보조 트랜지스터부(120)는 상기 제1 주 트랜지스터부(110)의 상기 제1 NMOS 트랜지스터(N1) 및 상기 제1 PMOS 트랜지스터(P1)에 병렬로 접속된 트랜지스터들을 포함한다. 상기 제1 주 트랜지스터부(110) 및 상기 제1 보조 트랜지스터부(120)의 출력단에 공동으로 연결되는 캐패시터(CL)(130)는 최적 노이즈와 입력 임피던스를 동시에 정합시킬 수 있다.1 is a circuit diagram of a low noise amplifier of an embodiment of the present invention. Referring to FIG. 1, a low noise amplifier according to an embodiment of the present invention is a linearized complementary common source low noise amplifier 100, and includes a first main transistor unit 110 and a first auxiliary transistor unit 120, and an optimum noise and input impedance. And a matching capacitor C L 130. The first main transistor unit 110 includes a first NMOS transistor N1 and a first PMOS transistor P1 having a complementary common source amplifier structure, the first NMOS transistor N1, and the first PMOS transistor P1. And a feedback type resistor (R b ) connected in parallel between the gate and the drain of the circuit) to generate a bias in both transistors, and the first PMOS transistor (P1) for body biasing. It includes a bias resistor (R 1 ) connected to the body of and a bias resistor (R 2 ) connected to the body of the first NMOS transistor (N1). The first auxiliary transistor unit 120 includes transistors connected in parallel to the first NMOS transistor N1 and the first PMOS transistor P1 of the first main transistor unit 110. Jointly connected to an output terminal of the first main transistor unit 110 and the first auxiliary transistor unit 120. Capacitor C L 130 may simultaneously match optimum noise and input impedance.

도 1을 참조하면, 상기 제1 주 트랜지스터부(110)는 저항(Rb)에 공통으로 접속된 제1 NMOS 트랜지스터(N1) 및 제1 PMOS 트랜지스터(P1)로 구성되는 상보적 공통 소스 증폭기 구조(complementary common source amplifier)를 갖는다. 상기 제1 PMOS 트랜지스터 (P1) 및 상기 제1 NMOS 트랜지스터(N1)의 각 게이트는 입력신호(VIN)를 공통으로 입력받고, 공통으로 접속된 제1 PMOS 트랜지스터 (P1)의 드레인 및 제1 NMOS 트랜지스터(N1)의 드레인으로 입력신호(VIN)를 증폭하여 출력신호(VOUT)를 출력한다. 이러한 상보적 공통 소스 증폭기 구조는 이득이 크고, 푸시풀 구조이므로 선형성이 우수하며, 입력정합 및 출력정합을 다른 구조에 비해서 쉽게 할 수 있다.Referring to FIG. 1, the first main transistor unit 110 includes a complementary common source amplifier structure including a first NMOS transistor N1 and a first PMOS transistor P1 commonly connected to a resistor R b . (complementary common source amplifier). Each gate of the first PMOS transistor P1 and the first NMOS transistor N1 receives an input signal V IN in common, and a drain and a first NMOS of the first PMOS transistor P1 connected in common. The input signal V IN is amplified to the drain of the transistor N1 to output the output signal V OUT . This complementary common source amplifier structure has a large gain, a push-pull structure, and thus has excellent linearity, making input matching and output matching easier than those of other structures.

상기 제1 주 트랜지스터부(110)는 상보적 공통 소스 증폭기 구조를 갖는 제1 PMOS 트랜지스터 (P1) 및 제1 NMOS 트랜지스터(N1)와, 상기 제1 PMOS 트랜지스터(P1)와 제1 NMOS 트랜지스터(N1)의 드레인 사이에 병렬로 접속되어 상기 PMOS 트랜지스터(P1) 및 상기 제1 NMOS 트랜지스터(N1)에 바이어스를 인가하기 위한 저항(Rb)과, 일단이 입력단자에 접속되고 타단이 상기 PMOS 트랜지스터(P1) 및 제1 NMOS 트랜지스터(N1)의 게이트 및 상기 저항(Rb)에 공통으로 접속된 최적 노이즈와 입력 임피던스의 동시 정합용 제1 인덕터(Lg)와, 일단이 전원(supply voltage)에 접속되고 타단이 상기 제1 PMOS 트랜지스터 (P1)의 소스에 접속된 최적 노이즈와 입력 임피던스의 동시 정합용 제2 인덕터(LS1)와, 일단이 상기 제1 NMOS 트랜지스터(N1)의 소스에 접속되고 타단이 접지에 접속된 최적 노이즈와 입력 임피던스의 동시 정합용 제 3 인덕터(LS2)를 포함한다. The first main transistor unit 110 includes a first PMOS transistor P1 and a first NMOS transistor N1 having a complementary common source amplifier structure, the first PMOS transistor P1, and a first NMOS transistor N1. ) are connected in parallel to the drain the PMOS transistor (P1) of the and the first 1 NMOS transistor (N1) resistance (R b) for applying a bias to the one end connected to the input terminal and the other end is the PMOS transistor ( The first inductor L g for simultaneous matching of optimum noise and input impedance commonly connected to the gates of P1 and the first NMOS transistor N1 and the resistor R b , and one end is supplied to a supply voltage. A second inductor L S1 for simultaneous matching of optimum noise and input impedance connected at the other end to a source of the first PMOS transistor P1, and one end thereof to a source of the first NMOS transistor N1; Optimum noise with the other end connected to ground, And a third inductor L S2 for simultaneous matching of input impedance.

입력정합회로는 입력정합을 위한 제1 인덕터(Lg)와 잡음정합과 이득정합의 조건을 동시에 만족하는 피드백 인덕터인 제 2 및 제3 인덕터(LS1 및 LS2) 및 캐패시터(CL)(130)로 구성된다. 이 회로에서, 제1 NMOS 트랜지스터(N1) 및 상기 제1 PMOS 트랜지스터(P1)의 소스단의 피드백 인덕터(LS1 및 LS2)는 소스 디제너레이션 (source degeneration)시키고, 입력 임피던스 매칭을 위해 게이트에 외부 인덕터(Lg)를 갖는다. 허수부 임피던스를 갖는 소자(LS1 및 LS2)를 사용하여 입력 임피던스의 실수부를 만들고, 입력 신호는 Lg에 의해 전압이 증폭되어 트랜지스터에 입력되므로 잡음지수를 크게 낮출 수 있다. 저항(Rb)은 제1 NMOS 트랜지스터(N1) 및 제1 PMOS 트랜지스터 (P1)에 바이어스를 인가하고, 출력저항 값에 비해 큰 값을 갖기 때문에, DC 바이어스만이 가해진다. 본 발명의 상보적 공통 소스 저잡음 증폭기에서는 PMOS 트랜지스터와 NMOS 트랜지스터로 구성되어 매우 큰 Rb를 통한 네거티브 피드백(Negative Feedback) 작용에 의해 DC 바이어스가 결정되므로, 외부 바이어스 소자를 필요로 하지 않는다.The input matching circuit includes a first inductor L g for input matching, and second and third inductors L S1 and L S2 , which are feedback inductors satisfying the conditions of noise matching and gain matching, and capacitor C L ( 130). In this circuit, the first NMOS transistor N1 and the feedback inductors L S1 and L S2 at the source end of the first PMOS transistor P1 are source degeneration and are gated to the gate for input impedance matching. It has an external inductor L g . By using the elements L S1 and L S2 having an imaginary part impedance, a real part of the input impedance is made, and since the voltage is amplified by L g and input to the transistor, the noise figure can be greatly reduced. Since the resistor R b applies a bias to the first NMOS transistor N1 and the first PMOS transistor P1 and has a larger value than the output resistance value, only the DC bias is applied. In the complementary common source low noise amplifier of the present invention, since the DC bias is determined by a negative feedback action through a very large R b composed of a PMOS transistor and an NMOS transistor, an external bias device is not required.

상기 상보적 공통 소스 저잡음 증폭기의 CL(130)은 상기 제1 주 트랜지스터부(110) 및 상기 제1 보조 트랜지스터부(120)의 출력단에 공동으로 연결되며, 입력 임피던스 매칭과 최적 노이즈 매칭을 동시에 가능하게 한다. 하기 수식 1을 참조하면, 용량성 부하(capacitative loading)를 도입한 회로의 F(Noise Factor)는 CL의 함수가 아니므로 CL은 저잡음 증폭기의 잡음지수에 영향을 미치지 않는다. C L (130) of the complementary common source low-noise amplifier is jointly connected to the output terminal of the first main transistor 110 and the first auxiliary transistor unit 120, at the same time, the input impedance matching and optimum noise match Make it possible. Referring to Equation 1 below, the noise factor (F) of the circuit adopting capacitative loading is not a function of C L , and thus C L does not affect the noise figure of the low noise amplifier.

[수식 1][Equation 1]

Figure 112011004895361-pat00001
Figure 112011004895361-pat00001

CL에 흐르는 신호는 트랜지스터에 의해 증폭된 신호 전류와 노이즈 전류의 두 가지 성분으로 구성된다. 이 두 가지의 전류는 CL을 통과하기 전에 이미 합하여지므로 로드의 역할을 하는 CL은 노이즈 팩터(Noise factor)에 영향을 주지 않는다. 그러나 CL에 의한 입력 임피던스 변화는 존재하며 하기 수식 2로 표현되는 바와 같이, 입력 임피던스(Zin)는 CL의 함수이다. The signal flowing through C L consists of two components: the signal current amplified by the transistor and the noise current. These two currents are already summed before passing through C L , so C L , which acts as a load, does not affect the noise factor. However, there is a change in input impedance due to C L and as represented by Equation 2 below, the input impedance Z in is a function of C L.

[수식 2][Equation 2]

Figure 112011004895361-pat00002
Figure 112011004895361-pat00002

(상기 식에서, K1 및 K2는 상수임)Wherein K 1 and K 2 are constant

따라서 로드 임피던스에 캐패시터 성분이 존재하면 입력 임피던스의 실수 성분을 유도할 수 있다. 따라서 Lg, Ls, 트랜지스터의 폭으로 최소 잡음(NFmin)에 거의 완벽하게 매칭되는 최적 노이즈 매칭을 한 후, CL을 이용하여 입력 임피던스 매칭을 함으로써, 입력 임피던스 매칭과 최적 노이즈 매칭을 동시에 달성할 수 있다. Therefore, the presence of a capacitor component in the load impedance can lead to a real component of the input impedance. Therefore, L g, L s, the minimum noise in the width of the transistor after the optimum noise matching are almost completely matched with the (NF min), by the input impedance matching by using the C L, while the input impedance matching and optimum noise match Can be achieved.

한편, 상기 제1 보조 트랜지스터부(120)는 상기 제1 PMOS 트랜지스터(P1)의 소스 및 드레인이 병렬로 접속된 제2 PMOS 트랜지스터(P2); 상기 제2 PMOS 트랜지스터(P2)의 후단에 연결되고 상기 제 1 PMOS 트랜지스터(P1) 및 제2 PMOS 트랜지스터(P2)에 소스 및 드레인이 병렬로 접속된 제3 PMOS 트랜지스터(P3); 상기 제1 NMOS 트랜지스터(N1)의 소스 및 드레인이 병렬로 접속된 제2 NMOS 트랜지스터(N2); 상기 제2 NMOS 트랜지스터(N2)의 후단에 연결되고, 상기 제1 NMOS 트랜지스터(N1) 및 상기 제2 NMOS 트랜지스터(N2)에 소스 및 드레인이 병렬로 접속된 제3 NMOS 트랜지스터(N3)를 포함한다. 상기 제3 PMOS 트랜지스터(P3)의 소스 및 드레인은 상기 제1 PMOS 트랜지스터(P1)의 소스 및 드레인과 상기 제2 PMOS 트랜지스터(P2)의 소스 및 드레인에 각각 동시 연결되고, 상기 제3 NMOS 트랜지스터(N3)의 소스 및 드레인은 상기 제1 NMOS 트랜지스터(N1)의 소스 및 드레인 및 상기 제2 NMOS 트랜지스터(N2)의 소스 및 드레인에 각각 동시 연결된다. Meanwhile, the first auxiliary transistor unit 120 may include a second PMOS transistor P2 having a source and a drain of the first PMOS transistor P1 connected in parallel; A third PMOS transistor (P3) connected to a rear end of the second PMOS transistor (P2) and having a source and a drain connected in parallel to the first PMOS transistor (P1) and the second PMOS transistor (P2); The source and the drain of the first NMOS transistor N1 are connected in parallel A second NMOS transistor N2; And a third NMOS transistor N3 connected to a rear end of the second NMOS transistor N2 and having a source and a drain connected in parallel to the first NMOS transistor N1 and the second NMOS transistor N2. . The source and the drain of the third PMOS transistor P3 are simultaneously connected to the source and the drain of the first PMOS transistor P1 and the source and the drain of the second PMOS transistor P2, respectively. The source and the drain of N3) are simultaneously connected to the source and the drain of the first NMOS transistor N1 and the source and the drain of the second NMOS transistor N2, respectively.

상기 제1 보조 트랜지스터부(120)의 트랜지스터들의 게이트는 상기 제1 주 트랜지스터부(110)의 트랜지스터들의 게이트와 AC 커플링 캐패시터(C1, C2, C3, C4)를 통해서 병렬로 연결되어 AC 신호 성분이 상기 제1 보조 트랜지스터부(120)의 트랜지스터들의 게이트에 입력된다. 상기 제1 보조 트랜지스터부(120)를 구성하는 모든 보조 트랜지스터들(P2, P3, N2, N3)의 게이트는 큰 저항값을 가지는 바이어스 저항(R3, R4, R5, R6)이 각각 연결되어, 서로 다른 DC 바이어스 전압이 보조 트랜지스터들의 게이트에 입력된다. Gates of the transistors of the first auxiliary transistor unit 120 are connected in parallel with the gates of the transistors of the first main transistor unit 110 through AC coupling capacitors C 1 , C 2 , C 3 , and C 4 . AC signal components are input to the gates of the transistors of the first auxiliary transistor unit 120. Gates of all the auxiliary transistors P2, P3, N2, and N3 constituting the first auxiliary transistor unit 120 have bias resistors R 3 , R 4 , R 5 , and R 6 each having a large resistance value. In connection, different DC bias voltages are input to the gates of the auxiliary transistors.

본 발명에서 상기 제1 보조 트랜지스터부(120)를 구성하는 보조 트랜지스터들(P2, P3, N2, N3)의 개수는 특별히 제한되지 않는다. 도 2에 도시된 실시예에서는 상기 제1 보조 트랜지스터부(120)가 네 개의 보조 트랜지스터로 구성되지만, 다른 실시예에서는 네 개 이상의 트랜지스터로 구성될 수 있다.In the present invention, the number of auxiliary transistors P2, P3, N2, and N3 constituting the first auxiliary transistor unit 120 is not particularly limited. In the embodiment illustrated in FIG. 2, the first auxiliary transistor unit 120 includes four auxiliary transistors, but in another embodiment, four or more transistors.

상기 제1 보조 트랜지스터부(120)는 제2 PMOS 트랜지스터(P2), 제3 PMOS 트랜지스터(P3), 제2 NMOS 트랜지스터(N2) 및 제3 NMOS 트랜지스터(N3)의 바이어스 전압을 조절하여 입력 전압의 크기에 따라서 선형적인 출력 전류가 생성되도록 하여, 입력 신호에 의한 선형성 저하를 방지하도록 구성된다. 제1 보조 트랜지스터부(120)를 구성하는 보조 트랜지스터들(P2, P3, N2, N3)은 각각 서로 다른 게이트 바이어스 전압이 인가되므로, 입력 신호에 대해 증폭되는 출력 신호의 크기를 달리하여 선형성을 개선할 수 있다. 본 발명의 저잡음 증폭기에서는 큰 입력 신호에도 선형성 저하가 일어나지 않도록 각 트랜지스터마다 게이트에 DC 전압을 다르게 인가하고, 입력 신호의 대소에 따라서 각 트랜지스터 별로 바이어스 전압을 인가한다.The first auxiliary transistor unit 120 adjusts bias voltages of the second PMOS transistor P2, the third PMOS transistor P3, the second NMOS transistor N2, and the third NMOS transistor N3. It is configured to produce a linear output current in accordance with the magnitude, to prevent degradation of linearity by the input signal. Since the auxiliary transistors P2, P3, N2, and N3 constituting the first auxiliary transistor unit 120 are applied with different gate bias voltages, the linearity is improved by varying the magnitude of the output signal amplified with respect to the input signal. can do. In the low-noise amplifier of the present invention, a DC voltage is applied to each gate differently so that linearity does not occur even with a large input signal, and a bias voltage is applied to each transistor according to the magnitude of the input signal.

예를 들어 입력신호가 큰 경우 제1 보조 트랜지스터부의 모든 트랜지스터들의 Vgs의 절대값이 Vth 보다 크게 되어 모든 트랜지스터들이 활성영역으로 동작하고, 입력 신호가 작은 경우 제1 보조 트랜지스터부의 모든 트랜지스터들의 Vgs의 절대값이 Vth 보다 작게 되어 모든 트랜지스터들이 차단 영역으로 동작하게 된다. 한편, 입력신호가 중간 정도의 크기인 경우 일부의 트랜지스터의 Vgs의 절대값은 Vth 보다 크게 되고, 나머지 트랜지스터의 Vgs의 절대값은 Vth 보다 작게 되어, 일부의 트랜지스터들은 활성 영역으로 동작하고, 나머지 트랜지스터들은 차단 영역으로 동작할 수 있다. For example, when the input signal is large, the absolute value of V gs of all the transistors of the first auxiliary transistor part is greater than V th , and all the transistors operate as the active region. The absolute value of gs is less than V th , causing all transistors to act as blocking regions. On the other hand, when the input signal is medium, the absolute value of V gs of some transistors is larger than V th , and the absolute value of V gs of other transistors is smaller than V th , and some transistors operate in the active region. In addition, the remaining transistors may operate as a blocking region.

도 1에 도시된 바와 같이, 제1 주 트랜지스터부(110)의 트랜지스터에 연결되는 바이어스(BP1 및 BN1)는 바디 바이어스이고, 제1 보조 트랜지스터부(120)의 트랜지스터들에 연결되는 바이어스(GP2, GP3, GN2, GN3)는 게이트 바이어스이다.As shown in FIG. 1, the biases B P1 and B N1 connected to the transistors of the first main transistor unit 110 are body biases, and the biases connected to the transistors of the first auxiliary transistor unit 120 may be used. G P2 , G P3 , G N2 , G N3 ) are gate biases.

제2 PMOS 트랜지스터(P2) 및 제2 NMOS 트랜지스터(N2)의 바디(body) 및 제3 PMOS 트랜지스터(P3) 및 제3 NMOS 트랜지스터(N3)의 바디(body)는 각각의 트랜지스터의 소스에 커플링된다. 본 발명의 저잡음 증폭기에서 트랜지스터들은 4-단자 트랜지스터일 수 있고, 따라서 바디는 소스에 연결되어 바디 효과(body effect)를 제거하여 트랜스컨덕턴스의 감소를 억제한다.The body of the second PMOS transistor P2 and the second NMOS transistor N2 and the body of the third PMOS transistor P3 and the third NMOS transistor N3 are coupled to the source of each transistor. do. In the low noise amplifier of the present invention, the transistors may be four-terminal transistors, so that the body is connected to the source to eliminate the body effect, thereby suppressing the reduction of transconductance.

도 2는 본 발명의 다른 실시예에 따른 저잡음 증폭기의 개략 블록도이다. 본 발명의 다른 실시예의 저잡음 증폭기에서는 이상에서 설명한 선형화된 상보적 공통 소스 저잡음 증폭기(100)의 상기 최적 노이즈와 입력 임피던스의 동시 정합용 캐패시터(CL)의 출력단에 선형화된 상보적 공통 게이트 증폭기(200)가 연결된다. 도 2를 참조하면, 본 발명의 다른 실시예의 저잡음 증폭기는 제1 주 트랜지스터부(110)와 제1 보조 트랜지스터부(120) 및 상기 최적 노이즈와 입력 임피던스의 동시 정합용 캐패시터(CL)(130)로 구성되는 선형화된 상보적 공통 소스 저잡음 증폭기(Linearized Complementary Common Source Low Noise Amplifier)(100)와 제2 주 트랜지스터부(210)와 제2 보조 트랜지스터부 (220)로 구성되는 선형화된 상보적 공통 게이트 증폭기(Linearized Complementary Common Gate Amplifier)(200)를 포함한다. 상기 선형화된 상보적 공통 소스 저잡음 증폭기(100)는 상기 최적 노이즈와 입력 임피던스의 동시 정합용 캐패시터(CL)를 통해서 입력 임피던스와 노이즈의 동시 매칭으로 노이즈 특성을 개선하고, 바디 바이어싱(Body biasing) 및 상보적 선형화를 통해서 소신호 선형성 및 대신호 선형성을 개선하며, 상기 선형화된 상보적 공통 게이트 증폭기(200)는 상기 선형화된 상보적 공통 소스 저잡음 증폭기(100)의 출력단의 큰 전압 스윙으로 인한 선형성 저하를 방지하여 대신호 선형성을 더욱 개선한다.2 is a schematic block diagram of a low noise amplifier according to another embodiment of the present invention. In a low noise amplifier according to another embodiment of the present invention, the linearized complementary common source amplifier of the linearized complementary common source low noise amplifier 100 described above is a complementary common gate amplifier linearized at the output terminal of the capacitor C L for simultaneous matching of the optimum noise and the input impedance. 200 is connected. Referring to FIG. 2, a low noise amplifier according to another embodiment of the present invention may include a first main transistor unit 110, a first auxiliary transistor unit 120, and a capacitor C L 130 for simultaneously matching the optimum noise and input impedance. Linearized Complementary Common Source Low Noise Amplifier (100) consisting of a linearized complementary common consisting of a second main transistor unit 210 and a second auxiliary transistor unit 220 A linear amplifier 200 is included. The linearized complementary common source low noise amplifier 100 improves noise characteristics by simultaneously matching input impedance and noise through a capacitor C L for matching the optimum noise and input impedance, and body biasing. And complementary linearization to improve small-signal linearity and large-signal linearity, and the linearized complementary common gate amplifier 200 is caused by a large voltage swing at the output of the linearized complementary common source low noise amplifier 100. It further improves large signal linearity by preventing linear degradation.

이러한 실시예의 저잡음 증폭기는 증폭기의 내부 노이즈를 최소로 억제할 수 있는 "노이즈 매칭"과 전력 손실 없이 신호가 입력될 수 있는"입력 임피던스 매칭"을 구현하고, 또한 이득을 감소시키지 않으면서 소신호 선형성 (OIP3)과 대신호 선형성(OP1dB)을 획기적으로 개선하여 SAW-제거(SAW-less) 수신기에 유리하게 적용될 수 있다. 본 발명의 저잡음 증폭기의 출력단에는 믹서의 입력단이 뒤따라 올 수 있다.The low noise amplifier of this embodiment implements "noise matching" to minimize the internal noise of the amplifier and "input impedance matching" to which signals can be input without loss of power, and also provides small signal linearity without reducing gain. Significant improvements in (OIP3) and large signal linearity (OP1dB) can be advantageously applied to SAW-less receivers. The output of the low noise amplifier of the present invention may be followed by the input of the mixer.

도 3은 도 2의 실시예에 따른 저잡음 증폭기 내의 선형화된 상보적 공통 게이트 증폭기(Linearized Complementary Common Gate Amplifier)(200)의 회로도이다. 도 3을 참조하면, 상기 선형화된 상보적 공통 게이트 증폭기(200)는 제2 주 트랜지스터부(210)와 제2 보조 트랜지스터부(220)로 구성된다. 상기 제2 주 트랜지스터부(210)는 상기 최적 노이즈와 입력 임피던스의 동시 정합용 캐패시터(CL)의 출력단에 연결된 제4 NMOS 트랜지스터(N4)와 제4 PMOS 트랜지스터(P4)로 구성되는 상보적 공통 게이트 증폭기로 구성되고, 상기 제2 보조 트랜지스터부(220)는 상기 제2 주 트랜지스터부(210)에 병렬로 연결된 제5 NMOS 트랜지스터(N5)와 제5 PMOS 트랜지스터(P5)로 구성된다. 3 is a circuit diagram of a linearized complementary common gate amplifier 200 in a low noise amplifier according to the embodiment of FIG. Referring to FIG. 3, the linearized complementary common gate amplifier 200 includes a second main transistor unit 210 and a second auxiliary transistor unit 220. The second main transistor unit 210 is complementary common configured of a fourth NMOS transistor N4 and a fourth PMOS transistor P4 connected to an output terminal of the capacitor C L for simultaneously matching the optimum noise and input impedance. The second auxiliary transistor 220 includes a fifth NMOS transistor N5 and a fifth PMOS transistor P5 connected in parallel to the second main transistor unit 210.

상기 선형화된 상보적 공통 게이트 증폭기(200)에서 제4 NMOS 트랜지스터(N4)의 드레인은 제5 NMOS 트랜지스터(N5)의 드레인과 연결되고, 제4 PMOS 트랜지스터(P4)의 드레인은 제5 PMOS 트랜지스터(P5)의 드레인과 연결되며, 제4 NMOS 트랜지스터(N4)의 게이트와 제4 PMOS 트랜지스터(P4)의 게이트가 캐패시터들(C5 및 C6)을 통해 접지로 연결된다. 제5 NMOS 트랜지스터(N5)의 게이트와 제5 PMOS 트랜지스터(P5)의 게이트가 캐패시터들(C7 및 C8)을 통해 접지로 연결된다.In the linearized complementary common gate amplifier 200, the drain of the fourth NMOS transistor N4 is connected to the drain of the fifth NMOS transistor N5, and the drain of the fourth PMOS transistor P4 is the fifth PMOS transistor ( The gate of the fourth NMOS transistor N4 and the gate of the fourth PMOS transistor P4 are connected to the ground through the capacitors C 5 and C 6 . The gate of the fifth NMOS transistor N5 and the gate of the fifth PMOS transistor P5 are connected to ground through capacitors C 7 and C 8 .

상기 제2 주 트랜지스터부(210)는 각각 소스가 상기 최적 노이즈와 입력 임피던스의 동시 정합용 캐패시터(CL)의 출력단에 연결되고 각각의 드레인은 공진기 회로에 연결된 제4 NMOS 트랜지스터(N4)와 제4 PMOS 트랜지스터(P4); 상기 제4 NMOS 트랜지스터(N4)와 제4 PMOS 트랜지스터(P4)의 게이트에 각각 연결된 바이어스를 인가하는 저항들(R7 및 R8); 및 일단은 상기 제4 NMOS 트랜지스터(N4) 및 제4 PMOS 트랜지스터(P4)의 게이트에 연결되고 타단은 접지로 연결된 한 쌍의 AC 커플링 캐패시터들(C5 및 C6)을 포함한다. 상기 제4 NMOS 트랜지스터(N4)의 게이트에는 AC 커플링 캐패시터 C5가 연결되고, 상기 제4 PMOS 트랜지스터(P4)의 게이트에는 AC 커플링 캐패시터 C6이 연결된다. 상기 제4 NMOS 트랜지스터(N4)와 제4 PMOS 트랜지스터(P5)의 게이트는 AC 커플링 캐패시터들(C5, C6)을 통해서 접지로 연결된다. 상기 제4 NMOS 트랜지스터(N4)의 드레인에는 인덕터와 캐패시터로 구성된 공진기 회로(LC1)가 연결되고, 게이트는 바이어스 저항(R7)에 연결되고, 소스는 선형화된 상보적 공통 소스 저잡음 증폭기의 출력단에 연결된다. 상기 제4 PMOS 트랜지스터(P4)의 드레인에는 공진기 회로(LC2)가 연결되고, 게이트는 바이어스 저항(R8)에 연결되고, 소스는 선형화된 상보적 공통 소스 증폭기의 출력단에 연결된다. Each of the second main transistor unit 210 may include a fourth NMOS transistor N4 and a fourth source connected to an output terminal of a capacitor C L for simultaneously matching the optimum noise and an input impedance, and each drain connected to a resonator circuit. 4 PMOS transistor P4; Resistor R 7 and a bias applying bias connected to the gates of the fourth NMOS transistor N4 and the fourth PMOS transistor P4, respectively. R 8 ); And a pair of AC coupling capacitors C 5 and C 6 , one end of which is connected to the gate of the fourth NMOS transistor N4 and the fourth PMOS transistor P4, and the other end of which is connected to ground. An AC coupling capacitor C 5 is connected to a gate of the fourth NMOS transistor N4, and an AC coupling capacitor C 6 is connected to a gate of the fourth PMOS transistor P4. Gates of the fourth NMOS transistor N4 and the fourth PMOS transistor P5 are connected to ground through AC coupling capacitors C 5 and C 6 . A resonator circuit LC 1 composed of an inductor and a capacitor is connected to a drain of the fourth NMOS transistor N4, a gate is connected to a bias resistor R 7 , and a source is an output terminal of a linearized complementary common source low noise amplifier. Is connected to. A resonator circuit LC 2 is connected to the drain of the fourth PMOS transistor P4, a gate is connected to a bias resistor R 8 , and a source is connected to an output terminal of the linearized complementary common source amplifier.

상기 제2 보조 트랜지스터부(220)는 소스가 상기 제2 주 트랜지스터부의 공통 소스에 연결되고, 드레인은 상기 제4 NMOS 트랜지스터(N4)의 드레인에 연결되는 제5 NMOS 트랜지스터(N5); 소스가 상기 제2 주 트랜지스터부의 공통 소스에 연결되고, 드레인은 상기 제4 PMOS 트랜지스터(P4)의 드레인에 연결되는 제5 PMOS 트랜지스터(P5); 및 일단이 상기 제5 NMOS 트랜지스터(N5) 및 제5 PMOS 트랜지스터(P5)의 게이트에 각각 연결되고, 타단은 접지에 연결되는 AC 커플링 캐패시터(C7 및 C8)를 포함한다. 상기 제5 NMOS 트랜지스터(N5)의 게이트는 바이어스 저항(R9) 및 AC 커플링 캐패시터(C7)에 연결되고, 상기 제5 PMOS 트랜지스터(P5)의 게이트는 바이어스 저항(R10) 및 AC 커플링 캐패시터 (C8)에 연결된다. 상기 제5 NMOS 트랜지스터(N5) 및 제5 PMOS 트랜지스터(P5)의 게이트는 상기 AC 커플링 캐패시터(C7 및 C8)를 통해서 접지로 연결된다.A fifth NMOS transistor N5 having a source connected to a common source of the second main transistor unit and a drain connected to a drain of the fourth NMOS transistor N4; A fifth PMOS transistor (P5) having a source connected to the common source of the second main transistor portion and a drain connected to the drain of the fourth PMOS transistor (P4); And an AC coupling capacitor C 7 having one end connected to a gate of each of the fifth NMOS transistor N5 and the fifth PMOS transistor P5, and the other end connected to ground. C 8 ). A gate of the fifth NMOS transistor N5 is connected to a bias resistor R 9 and an AC coupling capacitor C 7 , and a gate of the fifth PMOS transistor P5 is connected to a bias resistor R 10 and an AC couple. Is connected to the ring capacitor (C 8 ). Gates of the fifth NMOS transistor N5 and the fifth PMOS transistor P5 are connected to ground through the AC coupling capacitors C 7 and C 8 .

제4 NMOS 트랜지스터(N4)의 드레인과 제5 NMOS 트랜지스터(N5)의 드레인은 C9를 통해, 제4 PMOS 트랜지스터(P4)의 드레인과 제5 PMOS 트랜지스터(P5)의 드레인은 C10를 통해 각각 출력으로 연결된다. 상기 제5 NMOS 트랜지스터(N5) 및 제5 PMOS 트랜지스터(P5)의 드레인은 상기 제2 주 트랜지스터부(210)의 제4 NMOS 트랜지스터(N4) 및 제4 PMOS 트랜지스터(P4)의 드레인에 NMOS 트랜지스터 끼리, PMOS 트랜지스터 끼리 연결되어 있고, 여기에 각각의 AC 커플링 캐패시터(C9 및 C10)들이 공통 출력으로 연결되어 PMOS 트랜지스터의 드레인 전류와 NMOS의 트랜지스터의 드레인 전류가 합하여져 출력된다.The drain of the fourth NMOS transistor N4 and the drain of the fifth NMOS transistor N5 are each through C 9, and the drain of the fourth PMOS transistor P4 and the drain of the fifth PMOS transistor P5 are each through C 10 . Connected to the output. The drains of the fifth NMOS transistor N5 and the fifth PMOS transistor P5 are connected to the drains of the fourth NMOS transistor N4 and the fourth PMOS transistor P4 of the second main transistor unit 210. PMOS transistors are connected to each other, and the respective AC coupling capacitors (C 9 and C 10 ) are connected to a common output so that the drain current of the PMOS transistor and the drain current of the transistor of the NMOS are summed and output.

상기 제2 주 트랜지스터부(210)의 상기 공진기 회로(LC1 및 LC2)는 병렬로 연결된 인덕터와 캐패시터로 구성되며, 공진 주파수에서 매우 큰 임피던스 값을 가지게 되어 제 2 주 트랜지스터부(210)와 제 2 보조 트랜지스터부(220)에서 만들어진 전류가 공진기를 거치지 않고 출력될 수 있다. The resonator circuits LC 1 and LC 2 of the second main transistor unit 210 are composed of an inductor and a capacitor connected in parallel, and have a large impedance value at a resonant frequency, so that the second main transistor unit 210 and The current generated by the second auxiliary transistor unit 220 may be output without passing through the resonator.

상기 저잡음 증폭기는 상기 저잡음 증폭기를 구동하는 전원부(미도시)를 추가로 포함할 수 있다.The low noise amplifier may further include a power supply unit (not shown) for driving the low noise amplifier.

선형화된 상보적 공통 소스 저잡음 증폭기의 출력단은 트랜지스터의 드레인으로 구성되므로, 드레인의 큰 전압 스윙이 선형성 저하를 야기시킬 수 있다. 따라서 본 발명의 다른 실시예의 저잡음 증폭기에서는 선형화된 상보적 공통 소스 저잡음 증폭기의 출력단에 낮은 임피던스로 연결되어 선형성 저하를 막기 위해 선형화된 상보적 공통 게이트 증폭기가 연결될 수 있고, 선형화된 상보적 공통 소스 저잡음 증폭기의 출력단에 낮은 임피던스를 만들기 위해서 선형화된 상보적 공통 게이트 증폭기를 연결하는 방법 이외에 다른 방법들도 채용될 수 있다. Since the output stage of the linearized complementary common source low noise amplifier consists of the drain of the transistor, a large voltage swing of the drain can cause linearity degradation. Therefore, in the low noise amplifier of another embodiment of the present invention, a linearized complementary common gate amplifier may be connected to the output terminal of the linearized complementary common source low noise amplifier to prevent linearity degradation, and the linearized complementary common source low noise In addition to connecting a linearized complementary common gate amplifier to create a low impedance at the output of the amplifier, other methods may be employed.

도 4는 선형화된 상보적 공통 게이트 및 이를 대체할 수 있는 구성을 포함하는 본 발명의 또 다른 실시예의 저잡음 증폭기의 회로도이다. 본 발명의 또 다른 실시예에서는, 도 4에 도시된 바와 같이, 상기 선형화된 상보적 공통 게이트 증폭기 대신에 상기 제1 주 트랜지스터부 및 상기 제1 보조 트랜지스터부의 출력단에 공동으로 연결되는 최적 노이즈와 입력 임피던스의 동시 정합용 캐패시터(CL)의 출력단에 트랜스포머가 연결되거나 LC 네트워크가 연결될 수 있다. 상기 LC 네트워크는 상기 최적 노이즈와 입력 임피던스의 동시 정합용 캐패시터(CL)의 출력단에 연결되는 인덕터와 일단이 상기 인덕터에 연결되고 타단이 접지에 접속되는 캐패시터로 구성되고, 인덕터와 캐패시터가 접속되는 노드가 출력단과 접속되도록 구성되거나, 상기 최적 노이즈와 입력 임피던스의 동시 정합용 캐패시터(CL)의 출력단에 연결되는 캐패시터와 일단이 상기 캐패시터에 접속되고 타단이 접지에 접속되는 인덕터로 구성되며, 캐패시터와 인덕터가 접속되는 노드가 출력단과 접속되도록 구성될 수 있다. 인덕터 또는 캐패시터는 모두 수동소자이므로 전력 증폭 없이 선형성을 유지할 수 있다. 4 is a circuit diagram of a low noise amplifier of another embodiment of the present invention that includes a linearized complementary common gate and an alternative configuration. In another embodiment of the present invention, as shown in Figure 4, instead of the linearized complementary common gate amplifier, the optimum noise and input jointly connected to the output terminal of the first main transistor section and the first auxiliary transistor section A transformer or an LC network may be connected to the output of the capacitor C L for simultaneous matching of impedances. The LC network is an inductor connected to the output terminal of the capacitor for matching the optimum noise and the input impedance (C L ) and one end connected to the inductor and the other end is connected to ground And a node connected to the output terminal of the node to which the inductor and the capacitor are connected, or a capacitor and one end connected to the output terminal of the capacitor C L for simultaneous matching of the optimum noise and the input impedance are connected to the capacitor and the other end is grounded. It may be configured as an inductor connected to the node, and the node connected to the capacitor and the inductor may be configured to be connected to the output terminal. Both inductors or capacitors are passive devices, allowing linearity without power amplification.

본 발명의 하나의 실시예의 저잡음 증폭기의 동작을 설명하면 다음과 같다. 입력단으로 신호가 들어와서 제1 NMOS 트랜지스터(N1) 및 제1 PMOS 트랜지스터 (P1)의 게이트로 동시에 입력이 되고, 트랜지스터에 입력된 신호는 트랜지스터의 증폭과정과 제1 보조 트랜지스터부의 선형화 과정을 동시에 거쳐서 제1 NMOS 트랜지스터(N1) 및 제1 PMOS 트랜지스터(P1)의 드레인으로 출력된다. 제1 NMOS 트랜지스터(N1) 및 제1 PMOS 트랜지스터(P1)의 드레인으로 출력된 신호는 최적 노이즈와 입력 임피던스의 동시 정합용 캐패시터(CL)(130)를 거쳐서 출력단으로 출력된다. 최적 노이즈와 입력 임피던스의 동시 정합용 캐패시터(CL)(130)는 입력단에서 볼 때 저항성분으로 보이므로, 입력 임피던스와 최적 노이즈의 동시정합을 시킬 수 있다. 또한 회로 구조상 입력 전압이 트랜지스터에 의해 이미 출력전류로 변하게 된 후에 최적 노이즈와 입력 임피던스의 동시 정합용 캐패시터(CL)(130)가 연결되므로 잡음지수(noise figure)에는 큰 영향이 없다.The operation of the low noise amplifier of one embodiment of the present invention is described as follows. A signal enters the input terminal and is simultaneously input to the gates of the first NMOS transistor N1 and the first PMOS transistor P1, and the signal input to the transistor passes through the transistor amplification process and the linearization process of the first auxiliary transistor unit. The drains of the first NMOS transistor N1 and the first PMOS transistor P1 are output. The signal output to the drains of the first NMOS transistor N1 and the first PMOS transistor P1 is output to the output terminal via a capacitor C L 130 for simultaneous matching of optimum noise and input impedance. Capacitor for simultaneous matching of optimum noise and input impedance (C L ) 130 is seen as a resistance component when viewed from the input terminal, it is possible to simultaneously match the input impedance and the optimum noise. In addition, since the input voltage is already changed to the output current by the transistor due to the circuit structure, the capacitor C L 130 for simultaneous matching of the optimum noise and the input impedance is connected, so that there is no significant effect on the noise figure.

이하에서 본 발명의 증폭기 회로의 동작 및 선형성 향상 원리에 대해서 더욱 상세하게 설명한다. 본 발명의 일실시예의 저잡음 증폭기에서는 바디 바이어싱 선형화(Body Baising Linearization) 및 상보적 중첩 선형화(Complementary superposition Linearization)를 적용한 선형화된 상보적 공통 소스 저잡음 증폭기를 통하여 소신호 선형성(IIP3/OIP3 )과 대신호 선형성 (IP1dB/OP1dB )을 동시에 개선한다. Hereinafter, the operation and linearity improvement principle of the amplifier circuit of the present invention will be described in more detail. In the low-noise amplifier of the embodiment of the present invention, instead of the low-signal linearity (IIP3 / OIP3) through the linearized complementary common source low-noise amplifier applying Body Baising Linearization and Complementary superposition Linearization Improve call linearity (IP1dB / OP1dB) simultaneously.

(1) 소신호 선형화(OIP3 개선) - 바디 바이어싱 선형화(Body Biasing Linearization) (1) Small Signal Linearization (OIP3 Improvement)-Body Biasing Linearization

제1 PMOS 트랜지스터(P1)와 제1 NMOS 트랜지스터(N1)의 3차 미분 트랜스컨덕턴스(g3 = d3Idrain/dVgs 3)의 최소 지점이 일반적으로 일치하지 않는다는 단점이 있다. 이는 소신호 선형성을 저하시키는 요인이 되고, 선형성 지표인 IIP3(Input 3rd Intercept Point)/OIP3(Output 3rd Intercept Point)를 크게 낮춘다. 따라서 본 발명에서는 이를 보완하기 위해서 제1 PMOS 트랜지스터(P1)와 제1 NMOS 트랜지스터(N1)의 바디에 저항 R1 및 R2에 의해서 바디 바이어스를 가해준다. 트랜지스터의 바디 바이어스는 임계 전압값(Vth, threshold voltage)을 변화시키고, Vth의 변화는 3차 미분 트랜스컨덕턴스(g3) 프로파일을 좌우로 이동시킨다. 따라서 이러한 바디 바이어싱에 의해서 제1 PMOS 트랜지스터(P1)와 제1 NMOS 트랜지스터(N1)의 바디 바이어스(Body bais) 전압을 조절하여 서로 다른 최소 g3 지점을 하나의 같은 지점으로 위치시킬 수 있다. 이렇게 함으로써 최소화된 g3 지점에 트랜지스터를 동작시켜 3 차 하모닉 성분에 의한 비선형성을 완화시킬 수 있다. Of the third differential transconductance (g 3 = d 3 I drain / dV gs 3 ) of the first PMOS transistor P1 and the first NMOS transistor N1. The disadvantage is that the minimum points generally do not coincide. This causes a decrease in the small signal linearity and greatly lowers the linearity index IIP3 (Input 3rd Intercept Point) / OIP3 (Output 3rd Intercept Point). Therefore, in order to compensate for this, the body bias is applied to the bodies of the first PMOS transistor P1 and the first NMOS transistor N1 by the resistors R 1 and R 2 . The body bias of the transistor changes the threshold voltage (V th ), and the change in V th shifts the third derivative transconductance (g 3 ) profile from side to side. Therefore, by the body biasing, the body bias voltages of the first PMOS transistor P1 and the first NMOS transistor N1 may be adjusted to position different minimum g 3 points as one same point. This allows the transistor to operate at the minimized g 3 point to mitigate the nonlinearity caused by the tertiary harmonic component.

(2) 대신호 선형화 - 상보적 중첩 선형화( Complementary Superposition Linearization ) (2) in place of the linearization-complementary overlap linearization (Complementary Superposition Linearization )

바디 바이어싱 선형화 방법에 의할 경우 최소화된 3차 미분 트랜스컨덕턴스 (g3) 영역이 협소하여 대신호 선형성의 개선이 어렵기 때문에, 본 발명에서는 대신호 선형성을 개선시키기 위해 상보적 중첩 선형화를 적용한다. The body biasing linearization method makes it difficult to improve the large signal linearity because the minimized third-order differential transconductance (g 3 ) region is narrow. do.

도 5는 본 발명의 일실시예에 따른 저잡음 증폭기의 동작 특성을 설명하기 위한, 상보적-중첩 (Complementary- Superposition)을 이용한 공통 소스 저잡음 증폭기의 3차 미분 트랜스컨덕턴스 프로파일을 도시한 그래프이다. "상보적 중첩(Complementary Superposition) 선형화"는 제1 주 트랜지스터부(110)와 제1 보조 트랜지스터부(120)에 의해서 이루어진다. 도 5에 도시된 바와 같이, 제1 보조 트랜지스터부(120)는 제1 주 트랜지스터부(110)의 비선형성 성분을 억제시킨다. 제1 주 트랜지스터부(110)의 제1 NMOS 트랜지스터(N1)는 제1 보조 트랜지스터부(120)의 제2 및 제3 PMOS 트랜지스터(P2, P3)로, 제1 주 트랜지스터부(110)의 제1 PMOS 트랜지스터 (P1)는 제1 보조 트랜지스터부(120)의 제2 및 제3 NMOS 트랜지스터(N2, N3)로 각각 3차 미분 트랜스컨덕턴스(g3) 성분을 최소화한다. 도 5를 참조하면, 본 발명의 저잡음 증폭기에서는 상기 구성에 의해서 상당히 넓어진 최소화된 g3 영역을 얻을 수 있다. FIG. 5 is a graph illustrating a third-order differential transconductance profile of a common source low noise amplifier using complementary-superposition for explaining an operating characteristic of a low noise amplifier according to an embodiment of the present invention. “Complementary superposition linearization” is achieved by the first main transistor portion 110 and the first auxiliary transistor portion 120. As shown in FIG. 5, the first auxiliary transistor unit 120 suppresses non-linear components of the first main transistor unit 110. The first NMOS transistor N1 of the first main transistor unit 110 is the second and third PMOS transistors P2 and P3 of the first auxiliary transistor unit 120 and is formed of the first main transistor unit 110. The first PMOS transistor P1 is the second and third NMOS transistors N2 and N3 of the first auxiliary transistor unit 120, respectively, to minimize the third derivative transconductance g 3 . Referring to FIG. 5, in the low noise amplifier of the present invention, a minimized g 3 region that is considerably widened by the above configuration can be obtained.

소신호 선형성과 대신호 선형성을 동시에 개선시키기 위해서는 3차 미분 트랜스컨덕턴스(g3 = d3Idrain/dVgs 3) 뿐만 아니라 1차 미분 트랜스컨덕턴스(g1 = dIdrain/dVgs)과 2차 미분 트랜스컨덕턴스(g2 = d2Idrain/dVgs 2)도 함께 고려되어야 하는데, 입력 전압 스윙 범위 내에서 1차 미분 트랜스컨덕턴스(g1)는 일정한 값을 가져야 하고, 2차 미분 트랜스컨덕턴스(g2)와 3차 미분 트랜스컨덕턴스(g3)는 그 크기가 최소화 되어야 한다. To improve small-signal linearity and large-signal linearity simultaneously, the third-order differential transconductance (g 3 = d 3 I drain / dV gs 3 ) as well as the first derivative transconductance (g 1 = dI drain / dV gs ) and second derivative transconductance (g 2) = d 2 I drain / dV gs 2 ) must also be taken into account, where the first derivative transconductance (g 1 ) must have a constant value within the input voltage swing range, and the second derivative transconductance (g 2 ) and the third order The differential transconductance (g 3 ) should be minimized in size.

도 6은 도 1의 실시예에 따른 저잡음 증폭기의 선형화된 상보적 공통 소스 저잡음 증폭기에서의 바디 바이어싱과 상보적 중첩을 적용한 선형화 저잡음 증폭기의 1차 미분 트랜스컨덕턴스(g1), 2차 미분 트랜스컨덕턴스(g2), 3차 미분 트랜스컨덕턴스(g3) 프로파일을 도시한 그래프이다. 도 6을 참조하면, 구체적으로, 상보적 중첩 선형화의 g1, g2 및 g3에 대한 선형화 과정은 다음과 같다. 1차 미분 트랜스컨덕턴스(g1)에 대한 선형화 과정은 입력 전압이 커짐에 따라 제1 주 트랜지스터부의 g1이 감소될 때, 제1 보조 트랜지스터부의 증폭을 더욱 크게 하여, 제1 주트랜지스터부와 제1 보조트랜지스터부의 출력전류가 합하여져서, 입력신호의 큰 전압스윙에도 g1은 일정하게 유지한다. 한편, 2차 미분 트랜스컨덕턴스(g2)에 대한 선형화 과정에서 PMOS의 2차 하모닉 전류 성분은 NMOS의 2차 하모닉 전류 성분과 위상이 반대이므로 서로 상쇄되어 g2는 최소화된다. 3차 미분 트랜스컨덕턴스(g3)에 대한 선형화 과정에서 g3가 음의 값을 가지는 제1 주 트랜지스터부와 g3가 양의 값을 가지는 제1 보조 트랜지스터부를 중첩시키면 g3는 서로 상쇄되어 최소화된다.FIG. 6 is a first order differential transconductance (g 1 ) of a linearized low noise amplifier applying body biasing and complementary overlap in a linearized complementary common source low noise amplifier of a low noise amplifier according to the embodiment of FIG. It is a graph showing conductance (g 2 ) and third derivative transconductance (g 3 ) profiles. 6, specifically, the linearization process for g 1 , g 2 and g 3 of complementary overlap linearization is as follows. The linearization process for the first differential transconductance g 1 increases the amplification of the first auxiliary transistor part when the g 1 of the first main transistor part decreases as the input voltage increases, thereby increasing the amplification of the first main transistor part and the first main transistor part. 1 The output currents of the auxiliary transistors are added together, so that g 1 remains constant even in the large voltage swing of the input signal. On the other hand, in the linearization process for the second derivative transconductance g 2 , the second harmonic current component of the PMOS is in phase with the second harmonic current component of the NMOS, and thus cancels each other, thereby minimizing g 2 . In the linearization process for the third derivative transconductance (g 3 ), when g 3 has a negative value in the first main transistor portion and g 3 has a positive value in the first auxiliary transistor portion, g 3 cancels and minimizes each other. do.

(3) 상보적 공통 게이트 증폭기(Complementary CG amp)에 의한 선형화(3) Linearization by Complementary CG amp

이상에서 설명한 선형화된 상보적 공통 소스 저잡음 증폭기의 출력단은 트랜지스터의 드레인으로 구성된다. 드레인의 큰 전압 스윙은 gds에 의한 선형성 저하를 야기시킬 수 있다. 따라서 선형성을 높이기 위해서는 출력단의 로드 임피던스를 낮추어서 전압스윙을 최소로 해야 한다. 그러나 낮은 로드 임피던스는 이득을 감소시키기 때문에 이득을 희생하지 않으면서 선형성을 더욱 더 향상시키기 위해서, 선형화된 상보적 공통 소스 저잡음 증폭기의 출력단은 낮은 임피던스가 연결되어야 한다. 낮은 임피던스로 연결되어 선형성 저하를 막고, 전체 저잡음 증폭기의 출력단에는 큰 임피던스를 구동시켜 높은 게인을 얻을 수 있어야 한다. 일반적으로 무선 수신기에서 저잡음 증폭기의 출력은 믹서의 입력이 된다. 수동 믹서의 경우에는 입력 임피던스가 80 ~ 100 ohm이다. 따라서 저잡음 증폭기는 80 ~ 100 ohm의 로드를 선형성 저하 없이 구동할 수 있어야 한다.The output terminal of the linearized complementary common source low noise amplifier described above is composed of the drain of the transistor. Large voltage swings in the drain can cause linearity degradation by g ds . Therefore, to increase linearity, the load impedance of the output stage should be lowered to minimize the voltage swing. However, because the low load impedance reduces the gain, in order to further improve the linearity without sacrificing the gain, the output impedance of the linearized complementary common source low noise amplifier must be connected at low impedance. It should be connected at low impedance to prevent linear degradation and drive high impedance at the output of the entire low noise amplifier to achieve high gain. Typically, the output of a low noise amplifier in a wireless receiver is the input of a mixer. For passive mixers, the input impedance is 80 to 100 ohms. Therefore, a low noise amplifier must be able to drive a load of 80 to 100 ohms without sacrificing linearity.

트랜지스터 증폭기의 출력 전압 스윙에 의한 선형성 저하는 크게 다음 2 가지로 분류할 수 있다. "input limited"는 비선형적인 g1 으로 인해서, 선형적인 입력 전압이 비선형적인 드레인 전류로 변환되는 것이고, "output limited"는 출력의 큰 전압 스윙이 드레인-소스 사이의 gds로 인해서 드레인 전류를 작아지게 하는 것이다. 매우 큰 출력 전압 스윙으로 트랜지스터가 트라이오드(triode) 영역에서 동작할 가능성이 있다. The linearity degradation caused by the output voltage swing of a transistor amplifier can be classified into two types. "input limited" means that the linear input voltage is converted to non-linear drain current due to nonlinear g 1 , and "output limited" means that the large voltage swing of the output reduces the drain current due to g ds between the drain and source. To lose. The very large output voltage swing allows the transistor to operate in the triode region.

도 7은 선형성 특성의 제한요소인"input limited" 와 "output limited"를 설명하기 위한 도면이다. 도 7을 참조하면, 작은 로드 임피던스(예컨대, 5 Ω 미만)를 구동할 때 LNA의 g3의 최소화된 구간이 넓다. 그러나 큰 로드 임피던스(예컨대, 50 Ω 미만)는 g3의 최소 구간을 상당히 좁아지게 한다. 따라서 "상보적 중첩"방법으로 선형화를 한다 하여도, 큰 음의 값의 g3를 최소화하는데에 한계가 있을 수 있다. 따라서 출력 로드는 임피던스가 낮아야 한다. FIG. 7 is a diagram for describing "input limited" and "output limited" which are the limiting elements of the linearity characteristic. Referring to FIG. 7, the minimized interval of g 3 of the LNA is wide when driving small load impedances (eg, less than 5 Hz). However, large load impedances (e.g., less than 50 Hz) make the minimum interval of g 3 significantly narrower. Therefore, even if linearization is performed using a "complementary overlap" method, there may be a limit to minimizing g 3 of a large negative value. Therefore, the output load must have a low impedance.

본 발명의 저잡음 증폭기에서는 선형화된 상보적 공통 소스 저잡음 증폭기에 낮은 임피던스로 연결되어 선형성 저하를 막기 위해 선형화된 상보적 공통 게이트 증폭기, 트랜스포머, LC 네트워크 등의 구조가 연결될 수 있다. In the low noise amplifier of the present invention, a structure of a linearized complementary common gate amplifier, a transformer, an LC network, or the like may be connected to the linearized complementary common source low noise amplifier to prevent low linearity.

공통 게이트의 입력 임피던스는

Figure 112012003872850-pat00003
으로 표현된다. 이때 gm을 크게 할수록 증폭기의 입력 임피던스가 낮아진다. 그러나 gm을 크게 하기 위해 큰 전류가 필요하다는 단점이 있다. 도 8은 도 1의 실시예에 따른 저잡음 증폭기의 선형화된 상보적 공통 게이트 증폭기에서의 g1 프로파일을 나타낸 그래프이다. PMOS와 NMOS를 사용한 상보적 공통 게이트 증폭기 형태로 구성하면 NMOS 공통 게이트 증폭기와 비교할 때, 같은 전류를 소비하면서도 입력 임피던스가
Figure 112012003872850-pat00004
의 형태로 더욱 낮아진다. 이렇게 더욱 낮아진 입력 임피던스는 전압 스윙을 최소화하여 gds에 의한 선형성 저하를 억제한다.The input impedance of the common gate is
Figure 112012003872850-pat00003
. The larger g m is, the lower the input impedance of the amplifier is. However, there is a disadvantage in that a large current is required to increase g m . 8 is a graph illustrating a g 1 profile in a linearized complementary common gate amplifier of a low noise amplifier according to the embodiment of FIG. Complementary common gate amplifier type using PMOS and NMOS, when compared with NMOS common gate amplifier, consumes the same current,
Figure 112012003872850-pat00004
Is further lowered in the form of. This lower input impedance minimizes voltage swing and suppresses linearity degradation by g ds .

그러나 이러한 구성 만으로는 여전히 큰 입력 전압 스윙에 대해 g1(=gm)은 일정하지 않기 때문에 선형성 저하를 야기시킬 수 있다. 따라서 본 발명의 저잡음 증폭기에서는 선형화된 상보적 공통 게이트 증폭기에서 제2보조 트랜지스터부를 부가하고, 제2 보조 트랜지스터부로 하여금 제2 주 트랜지스터부의 비선형적인 g1을 더 넓은 영역으로 선형화하게 하여 선형화된 상보적 공통 게이트 증폭기를 구현하여, 도 8에 도시된 바와 같이, g1을 최대한 넓은 범위로 유지하여 드레인의 큰 전압 스윙에 의한 영향을 최소화한다.However, this configuration alone can cause linearity degradation because g 1 (= g m ) is not constant for large input voltage swings. Accordingly, in the low noise amplifier of the present invention, the second auxiliary transistor portion is added in the linearized complementary common gate amplifier, and the second auxiliary transistor portion is linearized by linearizing the nonlinear g 1 of the second main transistor portion to a wider area. By implementing a common gate amplifier, as shown in FIG. 8, keep g 1 in the widest range possible to minimize the effects of large voltage swings on the drain.

본 발명의 또 다른 실시예는 상기 저잡음 증폭기를 포함하는 무선 수신기(radio receiver)에 관한 것이다. 도 9는 본 발명의 일실시예의 무선 수신기의 블록도이다. 도 9를 참고하면, 무선 수신기(10)는 안테나(12)에 연결되어 입력 무선 신호를 증폭하는 저잡음 증폭기(14); 상기 저잡음 증폭기 회로의 출력 신호의 주파수를 하향 변환하는 믹서(16); 상기 믹서의 출력 신호를 디지털 신호로 변환하는 A/D 컨버터(18); 및 상기 디지털 신호로부터 데이터를 복원하는 디지털 신호 처리기(20)를 구비하며, 상기 저잡음 증폭기 회로(14)는 상보적 공통 소스 증폭기 구조를 갖는 제1 NMOS 트랜지스터 및 제1 PMOS 트랜지스터, 상기 제1 NMOS 트랜지스터와 상기 제1 PMOS 트랜지스터의 드레인 사이에 병렬로 접속되어 상기 양자의 트랜지스터에 바이어스를 스스로 생성하는 피드백 형태의 저항과, 상기 양자의 트랜지스터의 바디에 각각 연결된 바이어스 저항들로 구성되는 제1 주 트랜지스터부; 및 상기 제1 주 트랜지스터부의 상기 양자의 트랜지스터에 병렬로 접속된 트랜지스터들을 구비하는 제1 보조 트랜지스터부, 및 상기 제1 주 트랜지스터부 및 상기 제1 보조 트랜지스터부의 출력단에 공동으로 연결되는 최적 노이즈와 입력 임피던스의 동시 정합용 캐패시터(CL)를 포함한다. Yet another embodiment of the present invention is directed to a radio receiver comprising the low noise amplifier. 9 is a block diagram of a wireless receiver in one embodiment of the present invention. Referring to FIG. 9, a wireless receiver 10 includes a low noise amplifier 14 connected to an antenna 12 to amplify an input wireless signal; A mixer (16) for downconverting the frequency of the output signal of the low noise amplifier circuit; An A / D converter 18 for converting the output signal of the mixer into a digital signal; And a digital signal processor 20 for recovering data from the digital signal, wherein the low noise amplifier circuit 14 comprises a first NMOS transistor, a first PMOS transistor, and the first NMOS transistor having a complementary common source amplifier structure. And a first main transistor portion comprising a feedback type resistor connected in parallel between the drain of the first PMOS transistor and a bias resistor connected to the transistors, and a bias resistor connected to the bodies of the transistors. ; And a first auxiliary transistor section including transistors connected in parallel to both transistors of the first main transistor section, and an optimum noise and an input jointly connected to an output terminal of the first main transistor section and the first auxiliary transistor section. And a capacitor C L for simultaneous matching of impedance.

상기 제1 보조 트랜지스터부(120)는 상기 제1 PMOS 트랜지스터(P1)의 소스 및 드레인이 병렬로 접속된 제2 PMOS 트랜지스터(P2); 상기 제2 PMOS 트랜지스터(P2)의 후단에 연결되고 상기 제 1 PMOS 트랜지스터(P1) 및 제2 PMOS 트랜지스터(P2)에 소스 및 드레인이 병렬로 접속된 제3 PMOS 트랜지스터(P3); 상기 제1 NMOS 트랜지스터(N1)의 소스 및 드레인이 병렬로 접속된 제2 NMOS 트랜지스터(N2); 상기 제2 NMOS 트랜지스터(N2)의 후단에 연결되고, 상기 제1 NMOS 트랜지스터(N1) 및 상기 제2 NMOS 트랜지스터(N2)에 소스 및 드레인이 병렬로 접속된 제3 NMOS 트랜지스터(N3)를 포함한다. 상기 제3 PMOS 트랜지스터(P3)의 소스 및 드레인은 상기 제1 PMOS 트랜지스터(P1)의 소스 및 드레인과 상기 제2 PMOS 트랜지스터(P2)의 소스 및 드레인에 각각 동시 연결되고, 상기 제3 NMOS 트랜지스터(N3)의 소스 및 드레인은 상기 제1 NMOS 트랜지스터(N1)의 소스 및 드레인은과 상기 제2 NMOS 트랜지스터(N2)의 소스 및 드레인에 각각 동시 연결된다. 상기 제2 및 제3 PMOS 트랜지스터 및 제2 및 제3 NMOS 트랜지스터의 게이트는 상기 제1 주 트랜지스터부의 트랜지스터들의 게이트들과 AC 커플링 캐패시터를 통해서 병렬로 연결되고, 상기 모든 보조 트랜지스터들의 게이트에는 큰 저항값을 갖는 바이어스 저항이 각각 연결된다. The first auxiliary transistor unit 120 includes a second PMOS transistor P2 having a source and a drain of the first PMOS transistor P1 connected in parallel; A third PMOS transistor (P3) connected to a rear end of the second PMOS transistor (P2) and having a source and a drain connected in parallel to the first PMOS transistor (P1) and the second PMOS transistor (P2); The source and the drain of the first NMOS transistor N1 are connected in parallel A second NMOS transistor N2; And a third NMOS transistor N3 connected to a rear end of the second NMOS transistor N2 and having a source and a drain connected in parallel to the first NMOS transistor N1 and the second NMOS transistor N2. . The source and the drain of the third PMOS transistor P3 are simultaneously connected to the source and the drain of the first PMOS transistor P1 and the source and the drain of the second PMOS transistor P2, respectively. The source and the drain of N3) are simultaneously connected to the source and the drain of the first NMOS transistor N1 and the source and the drain of the second NMOS transistor N2, respectively. Gates of the second and third PMOS transistors and the second and third NMOS transistors are connected in parallel with the gates of the transistors of the first main transistor portion through an AC coupling capacitor, and the gates of all the auxiliary transistors have a large resistance. Each bias resistor having a value is connected.

상기 최적 노이즈와 입력 임피던스의 동시 정합용 캐패시터(CL)는 노이즈 매칭에 영향을 미치지 않으면서 입력단의 임피던스의 실수 성분을 유도하여, 입력 임피던스 매칭과 최적 노이즈 매칭을 독립적으로 가능하게 한다. The capacitor C L for simultaneous matching of the optimum noise and the input impedance induces a real component of the impedance of the input stage without affecting noise matching, thereby enabling input impedance matching and optimum noise matching independently.

다른 실시예에서 상기 저잡음 증폭기는 최적 노이즈와 입력 임피던스의 동시 정합용 캐패시터(CL)에 연결되는 선형화된 상보적 공통 게이트 증폭기를 추가로 포함할 수 있다. 상기 제1 주 트랜지스터부의 출력단과 상기 제1 보조 트랜지스터부의 출력단이 서로 접속되어 있고, 그 출력 노드에 최적 노이즈와 입력 임피던스의 동시 정합용 캐패시터(CL)를 통해서 선형화된 상보적 공통 게이트 증폭기가 연결된다. 상기 선형화된 상보적 공통 게이트 증폭기는 최적 노이즈와 입력 임피던스의 동시 정합용 캐패시터(CL)에 연결된 제4 NMOS 트랜지스터와 제4 PMOS 트랜지스터로 구성되는 제2 주 트랜지스터부; 상기 제2 주 트랜지스터부에 연결된, 제5 NMOS 트랜지스터와 제5 PMOS 트랜지스터로 구성되는 제2 보조 트랜지스터부를 포함하여 구성된다. In another embodiment, the low noise amplifier may further comprise a linearized complementary common gate amplifier coupled to a capacitor C L for simultaneous matching of optimum noise and input impedance. An output terminal of the first main transistor unit and an output terminal of the first auxiliary transistor unit are connected to each other, and a linearized complementary common gate amplifier is connected to the output node through a capacitor C L for simultaneous matching of optimum noise and input impedance. do. The linearized complementary common gate amplifier may include a second main transistor unit including a fourth NMOS transistor and a fourth PMOS transistor connected to a capacitor C L for simultaneous matching of optimum noise and input impedance; And a second auxiliary transistor portion comprising a fifth NMOS transistor and a fifth PMOS transistor connected to the second main transistor portion.

상기 최적 노이즈와 입력 임피던스의 동시 정합용 캐패시터(CL)의 출력단에는 상기 선형화된 상보적 공통 게이트 증폭기 이외에 트랜스포머 또는 LC 네트워크가 연결될 수 있다.In addition to the linearized complementary common gate amplifier, a transformer or an LC network may be connected to an output terminal of the capacitor C L for simultaneously matching the optimum noise and the input impedance.

상기 LC 네트워크는 상기 최적 노이즈와 입력 임피던스의 동시 정합용 캐패시터(CL)의 출력단에 연결되는 인덕터와 일단이 상기 인덕터에 연결되고 타단이 접지에 접속되는 캐패시터로 구성되고, 인덕터와 캐패시터가 접속되는 노드가 출력단과 접속되도록 구성되거나, 상기 최적 노이즈와 입력 임피던스의 동시 정합용 캐패시터(CL)의 출력단에 연결되는 캐패시터와 일단이 상기 캐패시터에 접속되고 타단이 접지에 접속되는 인덕터로 구성되며, 캐패시터와 인덕터가 접속되는 노드가 출력단과 접속되도록 구성될 수 있다.The LC network is an inductor connected to the output terminal of the capacitor for matching the optimum noise and the input impedance (C L ) and one end connected to the inductor and the other end is connected to ground And a node connected to the output terminal of the node to which the inductor and the capacitor are connected, or a capacitor and one end connected to the output terminal of the capacitor C L for simultaneous matching of the optimum noise and the input impedance are connected to the capacitor and the other end is grounded. It may be configured as an inductor connected to the node, and the node connected to the capacitor and the inductor may be configured to be connected to the output terminal.

무선 수신기(10)는 무선 오디오, 비디오 및/또는 신호들을The wireless receiver 10 receives wireless audio, video and / or signals

수신하도록 구비되는 무선 통신 디바이스의 일부일 수도 있다. 무선 통신 디바이스는 무선 신호들을 예를 들어 오디오 통신, 비디오 통신 및/또는 데이터 통신을 위한 다른 디바이스들로 송수신하는 무선 송(수)신기를 포함할 수도 있다. 따라서 무선 수신기는 설명의 용이함을 위해 도 9에 도시되지 않은 다른 구성 요소들을 포함할 수도 있다.It may be part of a wireless communication device equipped to receive. The wireless communication device may include a wireless transmitter / receiver that transmits and receives wireless signals, for example, to other devices for audio communication, video communication, and / or data communication. Thus, the wireless receiver may include other components not shown in FIG. 9 for ease of description.

무선 수신기에서, 안테나는 무선 주파수 (RF) 신호들을 수신하고 수신된 신호들을 저잡음 증폭기(14)에 제공한다. 저잡음 증폭기(14)는 입력 신호로서 안테나(12)에 의해 수신된 신호를 수신한다. 저잡음 증폭기(14)는 입력 신호를 단일단(single-ended) 또는 차동 신호로서 다루도록 구성될 수도 있다. 저잡음 증폭기(14)는 하향 변환 믹서(16), 아날로그-디지털 변환기(ADC, 18) 및 디지털 신호 처리기(20)에 의한 추가 프로세싱을 위해 수신된 입력 신호를 증폭시킨다. 안테나(12)는 광범위의 주파수들의 신호들을 수신할 수도 있다. In the wireless receiver, the antenna receives radio frequency (RF) signals and provides the received signals to the low noise amplifier 14. The low noise amplifier 14 receives the signal received by the antenna 12 as an input signal. The low noise amplifier 14 may be configured to treat the input signal as a single-ended or differential signal. The low noise amplifier 14 amplifies the received input signal for further processing by the down conversion mixer 16, analog-to-digital converter (ADC) 18, and the digital signal processor 20. Antenna 12 may receive signals of a wide range of frequencies.

또한, 저잡음 증폭기(14)에 의해 수신된 신호가 약할 수도 있기 때문에, 저잡음 증폭기는 낮은 잡음지수 (NF)를 가져야 한다. 잡음지수는 디바이스 그 자체가 잡음을 도입하지 않은 경우에 잔존하는 잡음에 대한 저잡음 증폭기(14)의 실제 출력 잡음의 비를 지칭한다. 저잡음 증폭기(14)는 입력 신호에 대한 저잡음 증폭기(14)에 의해 생성된 임의의 잡음의 영향이 감소되도록 낮은 잡음지수를 갖는 것이 중요하다. 저잡음 증폭기(14)가 낮은 잡음지수를 갖는 경우, 저잡음 증폭기(14)는 출력 신호의 상당한 열화 없이 안테나(12)에 의해 수신된 약한 신호를 증폭시킬 수 있다. Also, since the signal received by the low noise amplifier 14 may be weak, the low noise amplifier should have a low noise figure (NF). The noise figure refers to the ratio of the actual output noise of the low noise amplifier 14 to the noise remaining when the device itself does not introduce noise. It is important for the low noise amplifier 14 to have a low noise figure so that the influence of any noise produced by the low noise amplifier 14 on the input signal is reduced. If the low noise amplifier 14 has a low noise figure, the low noise amplifier 14 can amplify the weak signal received by the antenna 12 without significant degradation of the output signal.

저잡음 증폭기(14)는 증폭된 신호를 하향 변환 믹서(16)에 제공한다. 하향변환 믹서(16)는 제로 중간 주파수 (ZIF) 또는 낮은 중간 주파수 (LIF) 하향 변환 믹서와 같이, 광대역 입력 신호의 주파수를 기저대역 주파수로 변환하는 임의의 유형의 믹서일 수도 있다. 하향변환 믹서(16)는 아날로그 기저대역 신호를 디지털 데이터로 변환하는 아날로그-디지털 변환기(18)에 기저대역 신호를 제공한다. 디지털 신호 처리기(Digital Signal Processor, 20)는 아날로그-디지털 변환기(18)에 의해 제공된 디지털 데이터를 복조한다. 일부 경우들에서, 무선 수신기는 보다 넓은 전체 주파수 대역 내의 서브-대역들을 다루기 위해 다수의 저잡음 증폭기들을 포함할 수도 있다.The low noise amplifier 14 provides the amplified signal to the down conversion mixer 16. The downconversion mixer 16 may be any type of mixer that converts the frequency of the wideband input signal to baseband frequency, such as a zero intermediate frequency (ZIF) or a low intermediate frequency (LIF) downconversion mixer. Downconversion mixer 16 provides the baseband signal to analog-to-digital converter 18 that converts the analog baseband signal into digital data. Digital signal processor 20 demodulates the digital data provided by analog-to-digital converter 18. In some cases, the wireless receiver may include multiple low noise amplifiers to handle sub-bands within the wider overall frequency band.

본 발명의 저잡음 증폭기는 통신시스템의 무선 수신기 이외에 RF ID, 네비게이션 등의 다양한 전자 소자(electronic device)에 사용될 수 있다. The low noise amplifier of the present invention can be used in various electronic devices such as RF ID, navigation, etc. in addition to the wireless receiver of the communication system.

한편, 상기에서는 본 발명을 바람직한 실시예에 관련하여 도시하고 설명하였지만, 이하의 특허청구범위에 의해 한정되는 본 발명의 정신이나 범위를 벗어나지 않는 한도 내에서 본 발명이 다양하게 개조 및 변경될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자는 용이하게 이해할 수 있을 것이다. 따라서 본 발명의 보호범위는 후술하는 특허청구범위 및 그와 균등한 범위에 의해서 정해져야 할 것이다.
On the other hand, while the present invention has been shown and described with respect to preferred embodiments, it can be variously modified and changed without departing from the spirit or scope of the invention defined by the claims below It will be readily understood by those skilled in the art. Therefore, the protection scope of the present invention will be defined by the claims and the equivalent range to be described later.

100: 선형화된 상보적 공통 소스 저잡음 증폭기
110: 제1 주 트랜지스터부 (First Main Transistor Part)
120: 제1 보조 트랜지스터부(First Auxiliary Transistor Part)
200: 선형화된 상보적 공통 게이트 증폭기
210: 제2 주 트랜지스터부 (Second Main Transistor Part)
220: 제2 보조 트랜지스터부(Second Auxiliary Transistor Part)
10: 무선 수신기 12: 안테나
14: 저잡음 증폭기(LNA) 16: 하향변환 믹서
18: 아날로그-디지털 변환기(ADC) 20: 디지털 신호 처리기(DSP)100: linearized complementary common source low noise amplifier
110: first main transistor part
120: First Auxiliary Transistor Part
200: linearized complementary common gate amplifier
210: Second Main Transistor Part
220: Second Auxiliary Transistor Part
10: wireless receiver 12: antenna
14: Low Noise Amplifier (LNA) 16: Downconversion Mixer
18: analog-to-digital converter (ADC) 20: digital signal processor (DSP)

Claims (19)

상보적 공통 소스 증폭기(complementary common source amplifier) 구조를 갖는 제1 NMOS 트랜지스터 및 제1 PMOS 트랜지스터, 상기 제1 NMOS 트랜지스터와; 상기 제1 PMOS 트랜지스터의 드레인 사이에 병렬로 접속되어 상기 양자의 트랜지스터에 바이어스를 스스로 생성하는 피드백 형태의 저항과, 상기 양자의 트랜지스터의 바디에 각각 연결된 바이어스 저항으로 구성되는 제1 주 트랜지스터부;
상기 제1 주 트랜지스터부의 상기 양자의 트랜지스터에 병렬로 접속된 트랜지스터들을 구비하는 제1 보조 트랜지스터부; 및
상기 제1 주 트랜지스터부 및 상기 제1 보조 트랜지스터부의 출력단에 공동으로 연결되는 최적 노이즈와 입력 임피던스의 동시 정합용 캐패시터(CL)를 포함하는 것을 특징으로 하는 저잡음 증폭기.
A first NMOS transistor, a first PMOS transistor, and a first NMOS transistor having a complementary common source amplifier structure; A first main transistor portion comprising a feedback type resistor connected in parallel between the drains of the first PMOS transistors to generate a bias in both transistors, and a bias resistor respectively connected to the bodies of the transistors;
A first auxiliary transistor section including transistors connected in parallel to both transistors of the first main transistor section; And
And a capacitor (C L ) for simultaneous matching of optimum noise and input impedance jointly connected to an output terminal of the first main transistor section and the first auxiliary transistor section.
제1항에 있어서, 상기 제1 보조 트랜지스터부는
상기 제1 PMOS 트랜지스터의 소스 및 드레인이 병렬로 접속된 제2 PMOS 트랜지스터;
상기 제2 PMOS 트랜지스터의 후단에 연결되고, 상기 제1 PMOS 트랜지스터 및 상기 제2 PMOS 트랜지스터에 병렬로 접속된 제3 PMOS 트랜지스터;
상기 제1 NMOS 트랜지스터의 소스 및 드레인이 병렬로 접속된 제2 NMOS 트랜지스터;
상기 제2 NMOS 트랜지스터의 후단에 연결되고, 제1 NMOS 트랜지스터 및 제2 NMOS 트랜지스터에 병렬로 접속된 제3 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 저잡음 증폭기.
The method of claim 1, wherein the first auxiliary transistor unit
A second PMOS transistor having a source and a drain of the first PMOS transistor connected in parallel;
A third PMOS transistor connected to a rear end of the second PMOS transistor and connected in parallel to the first PMOS transistor and the second PMOS transistor;
A second NMOS transistor having a source and a drain of the first NMOS transistor connected in parallel;
And a third NMOS transistor connected to a rear end of the second NMOS transistor and connected in parallel to a first NMOS transistor and a second NMOS transistor.
제2항에 있어서, 상기 제1 보조 트랜지스터부의 상기 제2 및 제3 PMOS 트랜지스터 및 제2 및 제3 NMOS 트랜지스터의 게이트는 상기 제1 주 트랜지스터부의 트랜지스터들의 게이트들과 AC 커플링 캐패시터를 통해서 병렬로 연결되고, 상기 모든 보조 트랜지스터들의 게이트에는 바이어스 저항이 각각 연결되어 있는 것을 특징으로 하는 저잡음 증폭기.
The gate of the second and third PMOS transistors and the second and third NMOS transistors of the first auxiliary transistor portion in parallel through the AC coupling capacitor and the gates of the transistors of the first main transistor portion. And a bias resistor is connected to the gates of all the auxiliary transistors, respectively.
제2항에 있어서, 상기 제1 보조 트랜지스터부는 상기 제2 및 제3 PMOS 트랜지스터 및 제2 및 제3 NMOS 트랜지스터 이외에 하나 이상의 보조 트랜지스터들을 더 포함하는 것을 특징으로 하는 저잡음 증폭기.
The low noise amplifier of claim 2, wherein the first auxiliary transistor unit further includes one or more auxiliary transistors in addition to the second and third PMOS transistors and the second and third NMOS transistors.
제1항에 있어서, 상기 제1 보조 트랜지스터부는 제2 PMOS 트랜지스터, 제3 PMOS 트랜지스터, 제2 NMOS 트랜지스터 및 제3 NMOS 트랜지스터의 바이어스 전압을 조절하여 입력 전압의 크기에 따라서 선형적인 출력 전류가 생성되도록 하여, 입력 신호에 의한 선형성 저하를 방지하도록 구성된 것을 특징으로 하는 저잡음 증폭기.
The method of claim 1, wherein the first auxiliary transistor unit adjusts bias voltages of the second PMOS transistor, the third PMOS transistor, the second NMOS transistor, and the third NMOS transistor to generate a linear output current according to the magnitude of the input voltage. To prevent linearity degradation due to the input signal.
제1항에 있어서, 상기 저잡음 증폭기는 상기 최적 노이즈와 입력 임피던스의 동시 정합용 캐패시터(CL)의 출력단에 연결되는 선형화된 상보적 공통 게이트 증폭기를 추가로 포함하는 것을 특징으로 하는 저잡음 증폭기.
The low noise amplifier of claim 1, wherein the low noise amplifier further comprises a linearized complementary common gate amplifier connected to an output of a capacitor (C L ) for simultaneous matching of the optimum noise and input impedance.
제6항에 있어서, 상기 선형화된 상보적 공통 게이트 증폭기는
상기 최적 노이즈와 입력 임피던스의 동시 정합용 캐패시터(CL)의 출력단에 연결된 제4 NMOS 트랜지스터와 제4 PMOS 트랜지스터로 구성되는 제2 주 트랜지스터부; 및
상기 제2 주 트랜지스터부에 연결된, 제5 NMOS 트랜지스터와 제5 PMOS 트랜지스터로 구성되는 제2 보조 트랜지스터부를 포함하는 것을 특징으로 하는 저잡음 증폭기.
7. The apparatus of claim 6 wherein the linearized complementary common gate amplifier
A second main transistor unit comprising a fourth NMOS transistor and a fourth PMOS transistor connected to an output terminal of the capacitor C L for simultaneously matching the optimum noise and an input impedance; And
And a second auxiliary transistor section, comprising a fifth NMOS transistor and a fifth PMOS transistor, connected to the second main transistor section.
제7항에 있어서, 상기 제2 주 트랜지스터부는
각각 소스가 상기 최적 노이즈와 입력 임피던스의 동시 정합용 캐패시터(CL)의 출력단에 연결되고 각각의 드레인은 공진기 회로에 연결된 제4 NMOS 트랜지스터와 제4 PMOS 트랜지스터; 및
상기 제4 NMOS 트랜지스터와 제4 PMOS 트랜지스터의 게이트에 각각 연결된 바이어스를 인가하는 저항들을 포함하고;
상기 제4 NMOS 트랜지스터 및 상기 제4 PMOS 트랜지스터의 게이트는 각각의 AC 커플링 캐패시터를 통해 접지로 연결되어 있는 것을 특징으로 하는 저잡음 증폭기.
The method of claim 7, wherein the second main transistor portion
A fourth NMOS transistor and a fourth PMOS transistor each having a source connected to an output of a capacitor C L for matching the optimum noise and an input impedance, and each drain connected to a resonator circuit; And
And resistors applying biases respectively connected to gates of the fourth NMOS transistor and the fourth PMOS transistor;
And the gates of the fourth NMOS transistor and the fourth PMOS transistor are connected to ground through respective AC coupling capacitors.
제7항에 있어서, 상기 제2 보조 트랜지스터부는
소스가 상기 제2 주 트랜지스터의 공통 소스에 연결되고, 드레인은 상기 제4 NMOS 트랜지스터의 드레인에 연결되는 제5 NMOS 트랜지스터와;
소스가 상기 제2 주 트랜지스터의 공통 소스에 연결되고, 드레인은 상기 제4 PMOS 트랜지스터의 드레인에 연결되는 제5 PMOS 트랜지스터를 포함하고; 및
상기 제5 NMOS 트랜지스터 및 제5 PMOS 트랜지스터는 각각 게이트가 AC 커플링 캐패시터를 통해 접지로 연결되고, 또한 바이어스 저항이 각각 연결되어 있는 것을 특징으로 하는 저잡음 증폭기.
The method of claim 7, wherein the second auxiliary transistor unit
A fifth NMOS transistor having a source connected to the common source of the second main transistor and a drain connected to the drain of the fourth NMOS transistor;
A source is connected to the common source of the second main transistor, and the drain comprises a fifth PMOS transistor connected to the drain of the fourth PMOS transistor; And
And the fifth NMOS transistor and the fifth PMOS transistor each have a gate connected to ground through an AC coupling capacitor, and a bias resistor is respectively connected.
제 9항에 있어서, 상기 제5 NMOS 트랜지스터 및 제5 PMOS 트랜지스터의 드레인은 상기 제2 주 트랜지스터부의 제4 NMOS 트랜지스터 및 제4 PMOS 트랜지스터의 드레인에 PMOS 트랜지스터 끼리, NMOS 트랜지스터 끼리 연결되어 있고 여기에 각각의 AC 커플링 캐패시터가 공통 출력으로 연결되어 PMOS 트랜지스터의 드레인 전류와 NMOS의 트랜지스터의 드레인 전류가 합하여져 출력되도록 구성된 것을 특징으로 하는 저잡음 증폭기.
The drain of the fifth NMOS transistor and the fifth PMOS transistor are connected to the drains of the fourth NMOS transistor and the fourth PMOS transistor of the second main transistor portion, and the PMOS transistors are connected to each other. The AC coupling capacitor of the low noise amplifier, characterized in that the drain current of the PMOS transistor and the drain current of the transistor of the NMOS is configured to be combined and output.
제1항에 있어서, 상기 저잡음 증폭기는 상기 최적 노이즈와 입력 임피던스의 동시 정합용 캐패시터(CL)의 출력단에 연결되는 트랜스포머 또는 LC 네트워크를 추가로 포함하는 것을 특징으로 하는 저잡음 증폭기.
The low noise amplifier of claim 1, wherein the low noise amplifier further comprises a transformer or LC network connected to an output of a capacitor (C L ) for simultaneous matching of the optimum noise and input impedance.
제11항에 있어서, 상기 LC 네트워크는 상기 최적 노이즈와 입력 임피던스의 동시 정합용 캐패시터(CL)의 출력단에 연결되는 인덕터와 일단이 상기 인덕터에 연결되고 타단이 접지에 접속되는 캐패시터로 구성되고 인덕터와 캐패시터가 접속되는 노드가 출력단과 접속되도록 구성되거나, 상기 최적 노이즈와 입력 임피던스의 동시 정합용 캐패시터(CL)의 출력단에 연결되는 캐패시터와 일단이 상기 캐패시터에 접속되고 타단이 접지에 접속되는 인덕터로 구성되고 캐패시터와 인덕터가 접속되는 노드가 출력단과 접속되도록 구성되는 것임을 특징으로 하는 저잡음 증폭기.
12. The LC network of claim 11, wherein the LC network includes an inductor connected to an output terminal of the capacitor C L for matching the optimum noise and an input impedance, and a capacitor connected to the inductor and connected to ground at one end thereof. The inductor is configured such that the node to which the capacitor is connected is connected to the output terminal, or the capacitor and one end connected to the output terminal of the capacitor C L for simultaneous matching of the optimum noise and input impedance are connected to the capacitor and the other end is connected to the ground. And a node to which the capacitor and the inductor are connected is connected to the output terminal.
무선 수신기에 있어서, 입력 무선 신호를 증폭하는 저잡음 증폭기 회로; 상기 저잡음 증폭기 회로의 출력 신호의 주파수를 하향 변환하는 믹서; 상기 믹서의 출력 신호를 디지털 신호로 변환하는 A/D 컨버터; 및 상기 디지털 신호로부터 데이터를 복원하는 디지털 신호 처리기를 구비하며, 상기 저잡음 증폭기 회로는
상보적 공통 소스 증폭기 구조를 갖는 제1 NMOS 트랜지스터 및 제1 PMOS 트랜지스터, 상기 제1 NMOS 트랜지스터와 상기 제1 PMOS 트랜지스터의 드레인 사이에 병렬로 접속되어 상기 양자의 트랜지스터에 바이어스를 스스로 생성하는 피드백 형태의 저항과, 상기 양자의 트랜지스터의 바디에 각각 연결된 바이어스 저항으로 구성되는 제1 주 트랜지스터부;
상기 제1 주 트랜지스터부의 상기 양자의 트랜지스터에 병렬로 접속된 트랜지스터들을 구비하는 제1 보조 트랜지스터부; 및
상기 제1 주 트랜지스터부 및 상기 제1 보조 트랜지스터부의 출력단에 공동으로 연결되는 최적 노이즈와 입력 임피던스의 동시 정합용 캐패시터(CL)를 포함하는 것을 특징으로 하는 무선 수신기(radio receiver).
A wireless receiver, comprising: a low noise amplifier circuit for amplifying an input wireless signal; A mixer for downconverting the frequency of the output signal of the low noise amplifier circuit; An A / D converter converting an output signal of the mixer into a digital signal; And a digital signal processor for recovering data from the digital signal, wherein the low noise amplifier circuit
A first NMOS transistor and a first PMOS transistor having a complementary common source amplifier structure, connected in parallel between the drain of the first NMOS transistor and the first PMOS transistor, and connected to both transistors; A first main transistor portion comprising a feedback type resistor for generating a bias by itself, and a bias resistor respectively connected to the bodies of both transistors;
A first auxiliary transistor section including transistors connected in parallel to both transistors of the first main transistor section; And
And a capacitor (C L ) for simultaneous matching of optimum noise and input impedance jointly connected to an output terminal of the first main transistor section and the first auxiliary transistor section.
제13항에 있어서, 상기 저잡음 증폭기의 상기 제1 보조 트랜지스터부는
상기 제1 PMOS 트랜지스터의 소스 및 드레인이 병렬로 접속된 제2 PMOS 트랜지스터;
상기 제2 PMOS 트랜지스터의 후단에 연결되고, 상기 제1 PMOS 트랜지스터 및 상기 제2 PMOS 트랜지스터에 병렬로 접속된 제3 PMOS 트랜지스터;
상기 제1 NMOS 트랜지스터의 소스 및 드레인이 병렬로 접속된 제2 NMOS 트랜지스터; 및
상기 제2 NMOS 트랜지스터의 후단에 연결되고, 상기 제1 NMOS 트랜지스터 및 제2 NMOS 트랜지스터에 병렬로 접속된 제3 NMOS 트랜지스터를 포함하고,
상기 제2 및 제3 PMOS 트랜지스터 및 제2 및 제3 NMOS 트랜지스터의
게이트는 상기 제1 주 트랜지스터부의 트랜지스터들의 게이트들과 AC 커플링 캐패시터를 통해서 병렬로 연결되고, 상기 모든 보조 트랜지스터들의 게이트에는 바이어스 저항이 각각 연결되어 있는 것을 특징으로 하는 무선 수신기.
The method of claim 13, wherein the first auxiliary transistor portion of the low noise amplifier
A second PMOS transistor having a source and a drain of the first PMOS transistor connected in parallel;
A third PMOS transistor connected to a rear end of the second PMOS transistor and connected in parallel to the first PMOS transistor and the second PMOS transistor;
A second NMOS transistor having a source and a drain of the first NMOS transistor connected in parallel; And
A third NMOS transistor connected to a rear end of the second NMOS transistor and connected in parallel to the first NMOS transistor and a second NMOS transistor;
Of the second and third PMOS transistors and the second and third NMOS transistors.
And a gate is connected in parallel with the gates of the transistors of the transistors of the first main transistor through an AC coupling capacitor, and a bias resistor is respectively connected to the gates of all the auxiliary transistors.
제13항에 있어서, 상기 저잡음 증폭기는 최적 노이즈와 입력 임피던스의 동시 정합용 캐패시터(CL)에 연결되는 선형화된 상보적 공통 게이트 증폭기를 추가로 포함하는 것을 특징으로 하는 무선 수신기.
14. The radio receiver of claim 13 wherein the low noise amplifier further comprises a linearized complementary common gate amplifier coupled to a capacitor (C L ) for simultaneous matching of optimum noise and input impedance.
제15항에 있어서, 상기 선형화된 상보적 공통 게이트 증폭기는 상기 최적 노이즈와 입력 임피던스의 동시 정합용 캐패시터(CL)의 출력단에 연결된 제4 NMOS 트랜지스터와 제4 PMOS 트랜지스터로 구성되는 상보적 공통 게이트 증폭기 구조의 제2 주 트랜지스터부; 및
상기 제2 주 트랜지스터부에 연결된, 제5 NMOS 트랜지스터와 제5 PMOS 트랜지스터로 구성되는 제2 보조 트랜지스터부를 포함하는 것을 특징으로 하는 무선 수신기.
16. The complementary common gate of claim 15, wherein the linearized complementary common gate amplifier includes a fourth NMOS transistor and a fourth PMOS transistor connected to an output terminal of a capacitor C L for simultaneous matching of the optimum noise and an input impedance. A second main transistor portion of the amplifier structure; And
And a second auxiliary transistor portion, comprising a fifth NMOS transistor and a fifth PMOS transistor, connected to the second main transistor portion.
제13항에 있어서, 상기 저잡음 증폭기는 상기 최적 노이즈와 입력 임피던스의 동시 정합용 캐패시터(CL)의 출력단에 연결되는 트랜스포머 또는 LC 네트워크를 추가로 포함하는 것을 특징으로 하는 무선 수신기.
14. The radio receiver of claim 13 wherein the low noise amplifier further comprises a transformer or LC network coupled to an output of a capacitor (C L ) for simultaneous matching of the optimum noise and input impedance.
제17항에 있어서, 상기 LC 네트워크는 상기 최적 노이즈와 입력 임피던스의 동시 정합용 캐패시터(CL)의 출력단에 연결되는 인덕터와 일단이 상기 인덕터에 연결되고 타단이 접지에 접속되는 캐패시터로 구성되고 인덕터와 캐패시터가 접속되는 노드가 출력단과 접속되도록 구성되거나, 상기 최적 노이즈와 입력 임피던스의 동시 정합용 캐패시터(CL)의 출력단에 연결되는 캐패시터와 일단이 상기 캐패시터에 접속되고 타단이 접지에 접속되는 인덕터로 구성되고 캐패시터와 인덕터가 접속되는 노드가 출력단과 접속되도록 구성되는 것임을 특징으로 하는 무선 수신기.
18. The inductor of claim 17, wherein the LC network comprises an inductor connected to an output of a capacitor C L for matching the optimum noise and an input impedance, and a capacitor connected at one end to the inductor and the other end connected to ground. The inductor is configured such that the node to which the capacitor is connected is connected to the output terminal, or the capacitor and one end connected to the output terminal of the capacitor C L for simultaneous matching of the optimum noise and input impedance are connected to the capacitor and the other end is connected to the ground. And a node to which the capacitor and the inductor are connected is configured to be connected to the output terminal.
제1항 내지 제12항 중 어느 하나의 항의 저잡음 증폭기를 포함하는 전자소자(electronic device).
An electronic device comprising the low noise amplifier of any one of claims 1 to 12.
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