KR101107227B1 - Method for forming semiconductor device - Google Patents

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KR101107227B1 KR1020040098135A KR20040098135A KR101107227B1 KR 101107227 B1 KR101107227 B1 KR 101107227B1 KR 1020040098135 A KR1020040098135 A KR 1020040098135A KR 20040098135 A KR20040098135 A KR 20040098135A KR 101107227 B1 KR101107227 B1 KR 101107227B1
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백운석
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Abstract

본 발명은 반도체 소자의 형성 방법에 관한 것으로, 본 발명은 플로팅 게이트를 형성하는데 있어서, 게이트 하부에 버즈 빅과 같은 결함이 발생하는 것을 억제하기 위하여, 플로팅 게이트의 측벽 산화막을 형성한 후 반도체 기판이 노출되도록 식각공정을 먼저 수행하여 후속에 형성되는 측벽 질화막에 의해 게이트 하부의 산화막이 감싸지도록 함으로써, 게이트의 결함을 방지할 수 있는 반도체 소자의 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a semiconductor device. The present invention relates to a method of forming a floating gate, in which a semiconductor substrate is formed after forming a sidewall oxide film of a floating gate in order to suppress occurrence of defects such as buzz big under the gate. The present invention relates to a method of forming a semiconductor device capable of preventing a defect of a gate by first performing an etching process so as to expose the oxide film under the gate by a subsequently formed sidewall nitride film.

Description

반도체 소자의 형성 방법{METHOD FOR FORMING SEMICONDUCTOR DEVICE}Method of forming a semiconductor device {METHOD FOR FORMING SEMICONDUCTOR DEVICE}

도 1a 내지 도 1c는 종래의 기술에 따른 반도체 소자의 형성 방법을 도시한 단면도들.1A to 1C are cross-sectional views illustrating a method of forming a semiconductor device according to the related art.

도 2는 종래의 기술에 따른 플로팅 게이트 형성 후 게이트 하부에 틈이 발생한 것을 나타낸 단면 사진.Figure 2 is a cross-sectional view showing that a gap occurs in the lower gate after forming the floating gate according to the prior art.

도 3은 종래의 기술에 따른 플로팅 게이트 형성 후 게이트 하부에 버즈 빅이 발생한 것을 나타낸 단면 사진.Figure 3 is a cross-sectional view showing that the buzz big generated in the lower gate after forming the floating gate according to the prior art.

도 4a 내지 도 4e는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들.4A to 4E are cross-sectional views illustrating a method of forming a semiconductor device in accordance with the present invention.

도 5는 본 발명에 따른 플로팅 게이트의 하부에 틈이 억제된 것을 나타낸 단면 사진.5 is a cross-sectional photograph showing that the gap is suppressed in the lower portion of the floating gate according to the present invention.

< 도면의 주요부분에 대한 부호의 설명 >Description of the Related Art

10, 100 : 반도체 기판 20, 120 : 터널 산화막10, 100: semiconductor substrate 20, 120: tunnel oxide film

30, 130 : 폴리실리콘층 40, 140 : 버퍼 산화막30, 130: polysilicon layer 40, 140: buffer oxide film

50, 150 : 질화막 60, 160 : 하드 마스크 산화막50, 150: nitride film 60, 160: hard mask oxide film

70, 170 : 측벽 산화막 175 : 라이너 질화막70, 170: sidewall oxide film 175: liner nitride film

80, 180 : 측벽 질화막 80, 180: sidewall nitride film                 

ⓐ : 틈이 발생한 영역 ⓑ : 버즈 빅이 발생한 영역Ⓐ: Area where the gap occurred ⓑ: Area where the buzz big occurred

ⓒ : 정상적인 영역 ⓓ : 틈이 억제된 영역Ⓒ: Normal area ⓓ: Area with gap suppressed

본 발명은 반도체 소자의 형성 방법에 관한 것으로, 플로팅 게이트를 형성하는데 있어 측벽 질화 형성 시 게이트 하부에 결함이 발생하는 것을 방지하기 위하여 게이트의 측벽 산화막을 형성한 후 먼저 반도체 기판이 노출되도록 식각하여 후속에 형성되는 측벽 질화막에 의해 게이트 하부의 결함이 억제되도록 하는 반도체 소자의 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a semiconductor device. In order to prevent a defect from occurring in a lower portion of a gate during formation of sidewall nitride in forming a floating gate, a sidewall oxide film of a gate is formed, and then, the semiconductor substrate is first exposed so as to be exposed. A method of forming a semiconductor device in which defects in a lower portion of a gate is suppressed by sidewall nitride films formed on the semiconductor substrate.

반도체 소자 중 특히 EEPROM(Electrically Erasable Programmable Read Only Memory)의 셀(Cell)을 구성하는 플로팅 게이트(Floating Gate) 및 이를 감싸는 절연체를 형성하는데 있어서, 절연체를 형성하면서 발생한 틈으로 산화 물질이 침투하여 게이트 하부에 결함이 발생하고 게이트의 전기적 특성이 열화 되는 문제가 있다.Among the semiconductor devices, in particular, a floating gate constituting a cell of an electrically erasable programmable read only memory (EEPROM) and an insulator surrounding the same, an oxide material penetrates into a gap generated while forming the insulator, so that the bottom of the gate There is a problem that a defect occurs and the electrical characteristics of the gate deteriorate.

도 1a 내지 도 1c는 종래의 기술에 따른 반도체 소자의 형성 방법을 도시한 단면도들이다.1A to 1C are cross-sectional views illustrating a method of forming a semiconductor device according to the related art.

도 1a를 참조하면, 반도체 기판(10) 상에 터널 산화막(20), 폴리실리콘층(30), 버퍼 산화막(40), 질화막(50) 및 하드마스크 산화막(60)을 순차적으로 증착한다. 이때, 게이트 선폭이 0.2㎛ 인 공정일 경우 터널 산화막(20)은 85Å, 폴리실 리콘층(30)은 3500Å, 버퍼 산화막(40)은 50Å, 질화막(50)은 200Å 및 하드마스크 산화막은 1200Å의 두께로 형성하는 것이 바람직하다.Referring to FIG. 1A, a tunnel oxide film 20, a polysilicon layer 30, a buffer oxide film 40, a nitride film 50, and a hard mask oxide film 60 are sequentially deposited on a semiconductor substrate 10. In this case, when the gate line width is 0.2 μm, the tunnel oxide film 20 is 85 kV, the polysilicon layer 30 is 3500 kV, the buffer oxide film 40 is 50 kV, the nitride film 50 is 200 kV, and the hard mask oxide film is 1200 kV. It is preferable to form in thickness.

다음에는, 하드마스크 산화막(60) 상부에 플로팅 게이트 형성을 위한 감광막 패턴(미도시)을 형성하고, 감광막 패턴을 식각 마스크로 하드마스크 산화막(60), 질화막(50), 버퍼 산화막(40), 폴리실리콘층(30) 및 소정의 터널 산화막(20)을 식각한다. 이때, CHF3/CF4/Ar 가스를 이용하여 하드마스크 산화막(60), 질화막(50) 및 버퍼 산화막(40)을 먼저 식각한 후, 감광막패턴의 제거 및 세정 공정을 수행한 다음, 하드마스크 산화막을 식각 마스크로 한 Cl2/HBr/HeO2/N2 가스를 이용하여 폴리실리콘층(30) 및 소정의 터널 산화막(20)을 식각하는 것이 바람직하다.Next, a photoresist pattern (not shown) for forming a floating gate is formed on the hard mask oxide layer 60, and the hard mask oxide layer 60, the nitride layer 50, the buffer oxide layer 40, The polysilicon layer 30 and the predetermined tunnel oxide film 20 are etched. At this time, the hard mask oxide layer 60, the nitride layer 50, and the buffer oxide layer 40 are first etched using CHF 3 / CF 4 / Ar gas, and then the photoresist pattern is removed and cleaned. It is preferable to etch the polysilicon layer 30 and the predetermined tunnel oxide film 20 using Cl 2 / HBr / HeO 2 / N 2 gas using the oxide film as an etching mask.

도 1b를 참조하면, 플로팅 게이트 폴리실리콘층(30) 측벽 및 터널 산화막(20) 상부에 측벽 산화막(70) 및 측벽 질화막(80)을 형성한다. 이때, 측벽 산화막(70)은 30Å 및 측벽 질화막은 150Å의 두께로 형성하는 것이 바람직하다. Referring to FIG. 1B, the sidewall oxide layer 70 and the sidewall nitride layer 80 are formed on the sidewalls of the floating gate polysilicon layer 30 and the tunnel oxide layer 20. At this time, it is preferable that the sidewall oxide film 70 is formed to have a thickness of 30 mV and the side wall nitride film 150 mV.

도 1c를 참조하면, 플로팅 게이트를 식각 마스크로 측벽 질화막(80), 측벽 산화막(70) 및 터널 산화막(20)을 에치 백 하여 반도체 기판의 플로팅 게이트 이외의 영역이 노출되도록 한다. 이때, 플로팅 게이트의 하부 터널 산화막(20) 및 측벽 산화막(70)이 접합된 부분과 측벽 질화막(80) 및 반도체 기판(10) 사이에 미세한 틈이 발생한다. ⓐ 부분은 미세한 틈이 발생한 영역을 나타낸 것이다.Referring to FIG. 1C, the sidewall nitride layer 80, the sidewall oxide layer 70, and the tunnel oxide layer 20 are etched back using the floating gate as an etch mask to expose regions other than the floating gate of the semiconductor substrate. At this time, a minute gap is generated between the portion where the lower tunnel oxide film 20 and the sidewall oxide film 70 of the floating gate are joined, and the sidewall nitride film 80 and the semiconductor substrate 10. Ⓐ part shows the area where minute gap occurred.

도 2는 종래의 기술에 따른 플로팅 게이트 형성 후 게이트 하부에 틈이 발생한 것을 나타낸 단면 사진이다. Figure 2 is a cross-sectional view showing that a gap occurs in the lower gate after forming the floating gate according to the prior art.                         

도 2를 참조하면, 도 1c의 게이트 하부 영역을 확대한 것으로, 미세한 틈이 발생한 영역(ⓐ)에 터널 산화막(20) 및 측벽 산화막(70)의 혼합층이 측벽 질화막(80) 보다 게이트의 측벽의 바깥 부분으로 더 돌출되어 형성된 것을 볼 수 있는데 이 부분에서의 산화막이 측벽 질화막(80) 및 반도체 기판(10)과의 결합력이 떨어지게 되어 미세하게 틈이 발생한다. 또한, 이러한 틈으로 산화물질이 침투되어 게이트 하부 영역에 버즈 빅(Bird's Beak)이 발생하는 문제가 있다.Referring to FIG. 2, the lower region of the gate of FIG. 1C is enlarged, and the mixed layer of the tunnel oxide film 20 and the side wall oxide film 70 is formed on the sidewall of the gate rather than the side wall nitride film 80 in the region ⓐ where a minute gap has occurred. It can be seen that it is formed to protrude further to the outside portion, the oxide film in this portion is a bond between the sidewall nitride film 80 and the semiconductor substrate 10 is inferior to generate a fine gap. In addition, the oxide material penetrates into the gap, causing a bird's beak to occur in the gate lower region.

도 3은 종래의 기술에 따른 플로팅 게이트 형성 후 게이트 하부에 버즈 빅이 발생한 것을 나타낸 단면 사진이다.3 is a cross-sectional view showing that a buzz big is generated in the lower portion of the gate after forming the floating gate according to the prior art.

도 3을 참조하면, 버즈 빅이 발생한 영역(ⓑ) 및 정상적인 영역(ⓒ) 나타나 있다. 정상적인 영역(ⓒ)에 비해 버즈 빅이 발생한 영역(ⓑ)의 터널 산화막(20)이 반도체 기판(10) 하부로 볼록하게 형성된 것을 볼 수 있다. 이와 같이, 게이트 하부의 산화막 두께가 일정하게 형성되지 않으면 게이트 문턱전압에 변화가 생기게 되어 결국에는 반도체 소자의 특성이 열화되는 문제가 발생한다.Referring to FIG. 3, an area ⓑ in which a buzz big has occurred and a normal area ⓒ are shown. It can be seen that the tunnel oxide film 20 is formed convexly below the semiconductor substrate 10 in the region ⓑ where the buzz big has occurred compared to the normal region ⓒ. As described above, if the oxide thickness under the gate is not formed uniformly, the gate threshold voltage may be changed, resulting in deterioration of characteristics of the semiconductor device.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 반도체 소자의 EEPROM 셀 게이트 형성 시 게이트의 측벽 산화막을 형성한 후 먼저 반도체 기판이 노출되도록 식각하여 후속에 형성되는 측벽 질화막에 의해 게이트 하부의 산화막이 감싸지도록 형성함으로써 게이트 하부의 버즈 빅과 같은 결함이 억제되도록 하는 반도체 소자의 형성 방법을 제공하는 것을 그 목적으로 한다.The present invention is to solve the above problems, and when forming the EEPROM cell gate of the semiconductor device, after forming the sidewall oxide film of the gate, the oxide film under the gate is formed by the sidewall nitride film which is subsequently etched to expose the semiconductor substrate. It is an object of the present invention to provide a method of forming a semiconductor device in which a defect such as a buzz big under the gate is suppressed by being formed to be wrapped.

본 발명은 상기와 같은 목적을 달성하기 위한 것으로서, 반도체 기판 상에 터널 산화막, 폴리실리콘층, 버퍼 산화막, 질화막 및 하드마스크 산화막을 순차적으로 증착하는 단계; 상기 하드마스크 산화막, 질화막, 버퍼 산화막, 폴리실리콘층 및 터널 산화막을 식각하여 플로팅 게이트를 형성하는 단계; 상기 플로팅 게이트의 폴리실리콘층 측벽에 측벽 산화막을 형성하는 단계; 상기 측벽 산화막을 에치 백 하는 단계; 상기 반도체 기판 전면에 질화막을 형성하는 단계; 및 상기 질화막을 에치 백 하여 상기 플로팅 게이트 측벽에 측벽 질화막을 형성하는 단계를 포함하는 것을 특징으로 한다.The present invention is to achieve the above object, sequentially depositing a tunnel oxide film, a polysilicon layer, a buffer oxide film, a nitride film and a hard mask oxide film on a semiconductor substrate; Etching the hard mask oxide layer, nitride layer, buffer oxide layer, polysilicon layer, and tunnel oxide layer to form a floating gate; Forming a sidewall oxide film on a sidewall of the polysilicon layer of the floating gate; Etching back the sidewall oxide layer; Forming a nitride film over the entire semiconductor substrate; And etching back the nitride film to form a sidewall nitride film on the floating gate sidewall.

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이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 형성 방법에 관하여 상세히 설명하면 다음과 같다.Hereinafter, a method of forming a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.

도 4a 내지 도 4e는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들.4A to 4E are cross-sectional views illustrating a method of forming a semiconductor device in accordance with the present invention.

도 4a를 참조하면, 반도체 기판(100) 상에 터널 산화막(120), 폴리실리콘층(130), 버퍼 산화막(140), 질화막(150) 및 하드마스크 산화막(160)을 순차적으로 증착고, 하드마스크 산화막(60) 상부에 플로팅 게이트 형성을 위한 감광막 패턴(미도시)을 형성한다.Referring to FIG. 4A, the tunnel oxide layer 120, the polysilicon layer 130, the buffer oxide layer 140, the nitride layer 150, and the hard mask oxide layer 160 are sequentially deposited on the semiconductor substrate 100, and then hardly deposited. A photoresist pattern (not shown) for forming a floating gate is formed on the mask oxide layer 60.

다음에는, 감광막 패턴을 식각 마스크로 하드마스크 산화막(160), 질화막(150), 버퍼 산화막(140), 폴리실리콘층(130) 및 소정의 터널 산화막(120)을 식각한다. 이때, CHF3/CF4/Ar 가스를 이용하여 하드마스크 산화막(160), 질화막(150) 및 버퍼 산화막(140)을 먼저 식각한 후, 감광막 제거 및 세정 공정을 수행한 다음, 하드마스크 산화막을 식각 마스크로 한 Cl2/HBr/HeO2/N2 가스를 이용하여 폴리실리콘층(130) 및 소정의 터널 산화막(120)을 식각하는 것이 바람직하다.Next, the hard mask oxide layer 160, the nitride layer 150, the buffer oxide layer 140, the polysilicon layer 130, and the predetermined tunnel oxide layer 120 are etched using the photoresist pattern as an etching mask. At this time, the hard mask oxide layer 160, the nitride layer 150, and the buffer oxide layer 140 are first etched using CHF 3 / CF 4 / Ar gas, and then the photoresist layer is removed and the cleaning process is performed. It is preferable to etch the polysilicon layer 130 and the predetermined tunnel oxide film 120 using Cl 2 / HBr / HeO 2 / N 2 gas as the etching mask.

도 4b를 참조하면, 플로팅 게이트의 폴리실리콘층(130) 측벽 및 상기 터널 산화막(120) 상부에 측벽 산화막(170)을 형성한다. 이때, 측벽 산화막(170)은 플로팅 게이트 간에 서로 전기적 절연이 되도록 형성하는 것이며 45 ~ 55Å의 두께로 형성하는 것이 바람직하다. 여기서, 터널 산화막(120) 및 측벽 산화막(170)이 결합되어 게이트 산화막으로 작용한다.Referring to FIG. 4B, the sidewall oxide layer 170 is formed on the sidewalls of the polysilicon layer 130 of the floating gate and the tunnel oxide layer 120. At this time, the side wall oxide film 170 is formed to be electrically insulated from each other between the floating gates and preferably formed to a thickness of 45 ~ 55 ~. Here, the tunnel oxide film 120 and the sidewall oxide film 170 are combined to act as a gate oxide film.

도 4c를 참조하면, 플로팅 게이트를 식각 마스크로 측벽 산화막(170) 및 터널 산화막(120)을 에치 백 하여 반도체 기판 표면이 노출되도록 한다. 이때, 측벽 산화막(170) 및 터널 산화막(120)을 제거 하는 공정은 CHF3/O2/Ar 혼합가스를 이용하는 것이 바람직하다.Referring to FIG. 4C, the semiconductor substrate surface is exposed by etching back the sidewall oxide layer 170 and the tunnel oxide layer 120 using the floating gate as an etch mask. At this time, the step of removing the sidewall oxide film 170 and the tunnel oxide film 120 is preferably using a CHF 3 / O 2 / Ar mixed gas.

도 4d를 참조하면, 반도체 기판(100) 전면에 측벽 질화막(180)을 형성하기 위한 라이너 질화막(175)을 형성한다. Referring to FIG. 4D, a liner nitride layer 175 for forming the sidewall nitride layer 180 is formed on the entire surface of the semiconductor substrate 100.                     

도 4e를 참조하면, 반도체 기판(100)에 에치 백 공정을 수행하여 측벽 질화막(180)을 형성한다. 이때, 측벽 질화막(180)은 140 ~ 160Å의 두께로 형성하는 것이 바람직하다.Referring to FIG. 4E, an etch back process is performed on the semiconductor substrate 100 to form the sidewall nitride layer 180. At this time, the sidewall nitride film 180 is preferably formed to a thickness of 140 ~ 160Å.

도 5는 본 발명에 따른 플로팅 게이트의 하부에 틈이 억제된 것을 나타낸 단면 사진이다.5 is a cross-sectional photograph showing that the gap is suppressed in the lower portion of the floating gate according to the present invention.

도 5를 참조하면, 게이트 하부에 측벽 질화막(180)에 의해 게이트 산화막의 틈이 억제된 영역(ⓓ)을 볼 수 있다. 게이트 산화막을 이루는 터널 산화막(120) 및 측벽 산화막(170)의 혼합층이 측벽 질화막(180) 보다 게이트의 측벽 바깥 부분으로 더 돌출되는 것을 측벽 질화막(180)이 차단함으로써, 산화물질이 침투되는 미세한 틈이 제거 되어 게이트 하부 영역에 버즈 빅이 발생하는 문제가 해결되었다.Referring to FIG. 5, the region ⓓ in which the gap of the gate oxide film is suppressed by the sidewall nitride film 180 can be seen under the gate. As the sidewall nitride film 180 blocks the mixed layer of the tunnel oxide film 120 and the sidewall oxide film 170 forming the gate oxide film from protruding further to the outer sidewall of the gate than the sidewall nitride film 180, a fine gap into which the oxide material penetrates This eliminates the problem of buzz big in the lower gate area.

이상에서 설명한 바와 같이, 본 발명은 플로팅 게이트의 측벽 산화막을 형성한 후 반도체 기판이 노출되도록 식각공정을 먼저 수행하여 후속에 형성되는 측벽 질화막에 의해 게이트 하부의 산화막이 감싸지도록 함으로써, 게이트 하부의 버즈 빅과 같은 결함이 억제되도록 할 수 있다. 따라서, 게이트의 전기적 특성이 변화하는 것을 방지하고 이에 따라 반도체 소자의 특성을 균일하게 생산하여 공정 마진 및 수율을 향상 시킬 수 있는 효과를 제공한다.As described above, in the present invention, after forming the sidewall oxide film of the floating gate, an etching process is performed to expose the semiconductor substrate so that the oxide film under the gate is surrounded by the sidewall nitride film formed subsequently, thereby making the buzz of the lower gate. Defects such as big can be suppressed. Therefore, it is possible to prevent the electrical characteristics of the gate from changing and thereby produce the characteristics of the semiconductor device uniformly, thereby providing an effect of improving the process margin and yield.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으 로 보아야 할 것이다.In addition, a preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as being in scope.

Claims (6)

반도체 기판 상에 터널 산화막, 폴리실리콘층, 버퍼 산화막, 질화막 및 하드마스크 산화막을 순차적으로 증착하는 단계;Sequentially depositing a tunnel oxide film, a polysilicon layer, a buffer oxide film, a nitride film, and a hard mask oxide film on a semiconductor substrate; 상기 하드마스크 산화막, 질화막, 버퍼 산화막, 폴리실리콘층 및 터널 산화막을 식각하여 플로팅 게이트를 형성하는 단계;Etching the hard mask oxide layer, nitride layer, buffer oxide layer, polysilicon layer, and tunnel oxide layer to form a floating gate; 상기 플로팅 게이트의 폴리실리콘층 측벽에 측벽 산화막을 형성하는 단계;Forming a sidewall oxide film on a sidewall of the polysilicon layer of the floating gate; 상기 측벽 산화막을 에치 백 하는 단계;Etching back the sidewall oxide layer; 상기 반도체 기판 전면에 질화막을 형성하는 단계; 및Forming a nitride film over the entire semiconductor substrate; And 상기 질화막을 에치 백 하여 상기 플로팅 게이트 측벽에 측벽 질화막을 형성하는 단계를 포함하는 반도체 소자의 형성 방법.Forming a sidewall nitride film on the floating gate sidewall by etching back the nitride film. 제 1항에 있어서,The method of claim 1, 상기 측벽 산화막은 플로팅 게이트를 전기적으로 절연시키도록 45 ~ 55Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.And the sidewall oxide film is formed to have a thickness of 45 to 55 Å to electrically insulate the floating gate. 제 1항에 있어서,The method of claim 1, 상기 측벽 질화막은 140 ~ 160Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.And the sidewall nitride film is formed to a thickness of 140 to 160 kHz. 제 1항에 있어서,The method of claim 1, 상기 측벽 산화막 및 터널 산화막의 에치 백 공정은 CHF3/O2/Ar 혼합가스를 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 형성 방법.And etching the sidewall oxide film and the tunnel oxide film using a CHF 3 / O 2 / Ar mixed gas. 제 1항에 있어서, 상기 플로팅 게이트를 형성하는 단계는The method of claim 1, wherein the forming of the floating gate 감광막 패턴을 식각 마스크로 상기 하드마스크 산화막, 질화막 및 버퍼 산화막을 식각하는 단계;Etching the hard mask oxide film, the nitride film, and the buffer oxide film by using a photoresist pattern as an etching mask; 상기 감광막 패턴을 제거하는 단계; 및Removing the photoresist pattern; And 상기 하드마스크 산화막을 식각 마스크로 상기 폴리실리콘층 및 소정 두께의 터널 산화막을 식각하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 형성 방법.And etching the polysilicon layer and the tunnel oxide layer having a predetermined thickness using the hard mask oxide layer as an etching mask. 제 1항에 있어서, 상기 측벽 질화막의 하단이 상기 측벽 산화막 및 터널 산화막과 접촉하도록 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.The method of claim 1, wherein a lower end of the sidewall nitride film is formed in contact with the sidewall oxide film and the tunnel oxide film.
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