KR100772553B1 - Method for fabricating flash memory device - Google Patents

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박상준
송필근
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주식회사 하이닉스반도체
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Abstract

본 발명은 플로팅 게이트의 측면 어택 및 게이트 패터닝 공정에서 활성 영역과 필드 영역의 경계면에서 발생하는 데미지를 방지하는데 적합한 플래쉬 메모리 소자 및 그 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 플래쉬 메모리 소자 제조 방법은 소자분리막을 형성하는 단계; 패드 질화막을 스트립하는 단계; 소자분리막을 선택적으로 식각하여 소자분리막의 높이를 낮추는 단계; 및 높이가 낮아진 소자분리막에 의해 노출된 플로팅 게이트의 양측벽에 어택방지용 스페이서를 형성하는 단계를 포함하고, 이에 따라 본 발명은 플래쉬 메모리 소자 제조 공정 중, 패드 질화막을 스트립한 후, 기판 상부로 일정 높이 돌출된 플로팅 게이트용 폴리실리콘막의 양측벽에 어택방지용 스페이서를 형성하여 액티브 영역과 필드 영역 간의 경계부의 측면 어택을 방지하여 디펙트를 없애고, 플로팅 게이트의 커플링비를 증가시켜 소자의 특성을 향상시킬 수 있는 효과가 있다.The present invention is to provide a flash memory device suitable for preventing damage occurring at the interface between the active area and the field area in the side attack and gate patterning process of the floating gate, and to manufacture the flash memory device of the present invention The method includes forming an isolation film; Stripping the pad nitride film; Selectively etching the device isolation layer to lower the height of the device isolation layer; And forming an anti-attack spacer on both sidewalls of the floating gate exposed by the device isolation layer having a lower height. Accordingly, the present invention provides a method of manufacturing a flash memory device in which a pad nitride film is stripped and then fixed on the substrate. By forming an anti-attack spacer on both sidewalls of the highly protruding floating silicon polysilicon layer to prevent side attack from the boundary between the active area and the field area, eliminating defects and increasing the coupling ratio of the floating gate to improve device characteristics. It can be effective.

플래쉬 메모리, 측면 어택, 커플링 비(Coupling Ratio), SA-STI  Flash Memory, Side Attack, Coupling Ratio, SA-STI

Description

플래쉬 메모리 소자 제조 방법{METHOD FOR FABRICATING FLASH MEMORY DEVICE}Flash memory device manufacturing method {METHOD FOR FABRICATING FLASH MEMORY DEVICE}

도 1은 종래 기술의 문제점 중 패드 질화막 스트립 후 플로팅 게이트에 어택이 발생한 사진.1 is a photograph of an attack occurring in a floating gate after a pad nitride film strip according to a problem of the related art.

도 2 및 도 3은 종래 기술의 문제점을 나타낸 사진.2 and 3 are photographs showing problems of the prior art.

도 4는 본 발명의 일실시예에 따른 플래쉬 메모리 소자의 구조를 도시한 단면도.4 is a cross-sectional view illustrating a structure of a flash memory device according to an embodiment of the present invention.

도5a 내지 도 5d는 본 발명의 실시예에 따른 플래쉬 메모리 소자 제조 방법을 도시한 단면도.5A to 5D are cross-sectional views illustrating a method of manufacturing a flash memory device according to an embodiment of the present invention.

도 6은 본 발명의 실시예를 부연 설명하기 위한 사진.Figure 6 is a photograph for explaining the embodiment of the present invention further.

도 7은 본 발명의 실시예를 부연 설명하기 위한 그래프.7 is a graph for further explaining an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

41 : 반도체 기판 42 : 터널 산화막41 semiconductor substrate 42 tunnel oxide film

43 : 플로팅 게이트용 폴리실리콘막 44 : 소자분리용 패드 질화막43: polysilicon film for floating gate 44: pad nitride film for device isolation

45 : 트렌치 46 : 라이너 산화막45: trench 46: liner oxide film

47 : 소자분리막 48a : 어택방지용 스페이서47: device isolation film 48a: attack prevention spacer

본 발명은 반도체 제조 기술에 관한 것으로, 특히 플래쉬 메모리 소자 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly to a method of manufacturing a flash memory device.

반도체 소자가 점점 고집적화되고 미세 패턴화되면서, 작은 조건 하나에도 치명적인 페일(Fail)을 유발시킬 수 있다. As semiconductor devices become increasingly integrated and finely patterned, they can cause fatal fail even in a small condition.

도 1은 종래 기술의 문제점 중 소자분리용 패드 질화막 스트립 후 플로팅 게이트의 측면에 어택이 발생한 사진이다.1 is a photograph of an attack occurring on the side surface of a floating gate after stripping a device nitride pad strip according to a problem of the related art.

도 1을 참조하면, F60 소자 제조시 소자분리용 패드 질화막 스트립시 케미컬들이 플로팅 게이트의 탑부 및 측면 어택(A)으로 인하여 플로팅 게이트가 손상되어 플로팅 게이트 면적이 줄어드므로, 플로팅 게이트에 인가되는 유전체막의 커플링비가 감소하여 소자의 페일을 야기시킨다.Referring to FIG. 1, when the F60 device is manufactured, the chemicals are applied to the floating gate because chemicals are damaged when the strip is stripped from the pad nitride layer, and the floating gate is damaged due to the top and side attack A of the floating gate. The coupling ratio of the film is reduced, causing the device to fail.

도 2는 종래 기술의 문제점 중 게이트 식각시 발생하는 어택을 나타낸 사진이다. 2 is a photograph illustrating an attack occurring during gate etching among problems of the related art.

도 2의 (a)와 (b)를 참조하면, F60 낸드 플래쉬 ASA-STI(Advanced Self Align Shallow Trench Isolation) 스킴에서의 SEM 사진으로, 액티브 영역과 필드 영역의 경계 부분에 어택 현상(B)이 발생한 것을 알 수 있다. Referring to FIGS. 2A and 2B, SEM images of an F60 NAND flash ASA-STI (Advanced Self Align Shallow Trench Isolation) scheme are used in which an attack phenomenon (B) is formed at a boundary between an active region and a field region. It can be seen that it occurred.

도 3은 종래 기술의 문제점 중 패드 질화막 스트립 후 소자분리막의 높이를 낮추기 위한 식각 후 주변영역에서 어택이 발생한 사진이다.3 is a photograph of an attack occurring in a peripheral area after etching to lower the height of the device isolation layer after the pad nitride film strip, according to the problems of the related art.

도 3의 (a)와 (b)를 참조하면, 주변회로영역의 저전압NMOS(LVN)과 저전압PMOS(LVP) 영역으로 액티브 영역 즉, 소자분리막과 인접하는 부분의 어택이 있는 것을 확인할 수 있다.Referring to FIGS. 3A and 3B, it can be seen that an active region, that is, an area adjacent to the device isolation layer, exists in the low voltage NMOS LVN and low voltage PMOS LVP regions of the peripheral circuit region.

상술한 종래 기술에서, 현재 F60 소자의 ASA-STI 구조에서 소자분리용 패드 질화막을 스트립한 후에 플로팅 게이트의 측면 어택(도 1참조) 및 소자분리막의 높이를 낮추기 위한 식각 공정 후 셀영역에서 액티브 영역과 필드 영역의 경계부에서 어택(도 3참조) 현상이 발생하였다. 이는 소자의 디펙트를 유발하여 페일을 야기시킨다.In the above-described prior art, the active region in the cell region after the etching process for lowering the side attack of the floating gate (see FIG. 1) and the height of the isolation layer after stripping the isolation pad nitride layer in the ASA-STI structure of the current F60 device. Attack (see FIG. 3) occurred at the boundary between the and field regions. This causes the defect of the device to cause a fail.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 플로팅 게이트의 측면 어택 및 게이트 패터닝 공정에서 활성 영역과 필드 영역의 경계면에서 발생하는 데미지를 방지하는데 적합한 플래쉬 메모리 소자 제조 방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems of the prior art, and provides a flash memory device manufacturing method suitable for preventing damage occurring at the interface between the active region and the field region in the side attack and gate patterning process of the floating gate. The purpose is.

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상기 목적을 달성하기 위한 본 발명의 플래쉬 메모리 소자 제조 방법은 반도체 기판 상에 터널 산화막과 플로팅 게이트용 물질막을 차례로 형성하는 단계; 상기 플로팅 게이트용 물질막의 소정 영역 상에 패드 질화막 및 트렌치 마스크를 형성하는 단계; 상기 트렌치 마스크를 사용하여 상기 패드 질화막, 상기 플로팅 게이트용 물질막, 상기 터널 산화막 및 상기 반도체 기판을 차례로 식각하여 플로팅 게이트 및 트렌치를 형성하는 단계; 상기 트렌치에 소자분리용 절연막을 완전히 매립하여 소자분리막을 형성하는 단계; 상기 패드 질화막을 스트립하는 단계; 상기 소자분리막을 선택적으로 식각하여 상기 소자분리막의 높이를 낮추는 단계; 및 상기 높이가 낮아진 소자분리막에 의해 노출된 상기 플로팅 게이트의 양측벽에 어택방지용 스페이서를 형성하는 단계를 포함하고, 상기 어택방지용 스페이서를 형성하기 전에 전세정(Pre-cleaning)을 진행하고, 상기 어택방지용 스페이서를 형성한 후에 후세정(Post-Cleaning)을 진행하는 것을 특징으로 한다.The flash memory device manufacturing method of the present invention for achieving the above object comprises the steps of sequentially forming a tunnel oxide film and a floating gate material film on a semiconductor substrate; Forming a pad nitride film and a trench mask on a predetermined region of the floating gate material film; Etching the pad nitride layer, the floating gate material layer, the tunnel oxide layer, and the semiconductor substrate by using the trench mask to sequentially form the floating gate and the trench; Forming a device isolation film by completely filling an insulating film for device isolation in the trench; Stripping the pad nitride film; Selectively etching the device isolation layer to lower the height of the device isolation layer; And forming an attack preventing spacer on both sidewalls of the floating gate exposed by the device isolation layer having the lowered height, and performing pre-cleaning before forming the attack preventing spacer, Post-cleaning is performed after the prevention spacers are formed.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention. .

도 4는 본 발명의 일실시예에 따른 플래쉬 메모리 소자의 구조를 도시한 단면도이다.4 is a cross-sectional view illustrating a structure of a flash memory device according to an embodiment of the present invention.

도 4를 참조하면, 반도체 기판(41)의 소정 영역 상에 순차적으로 터널 산화막(42)과 플로팅 게이트(43)가 형성되고, 플로팅 게이트(43) 사이의 소정 영역에 일정 높이가 반도체 기판(41) 상부로 돌출되도록 소자분리막(47)이 형성된다. 그리고, 플로팅 게이트(43)의 양측벽 및 소자분리막(47)에 접하는 어택방지용 스페이 서(48a)가 형성된다.Referring to FIG. 4, the tunnel oxide film 42 and the floating gate 43 are sequentially formed on a predetermined region of the semiconductor substrate 41, and the semiconductor substrate 41 has a predetermined height in the predetermined region between the floating gate 43. The isolation layer 47 is formed to protrude upward. Then, an attack preventing spacer 48a is formed in contact with both side walls of the floating gate 43 and the element isolation film 47.

어택방지용 스페이서(48a)는 100Å 두께의 폴리실리콘막으로 형성되며, 소자분리막(47)의 높이를 낮추는 단계에서 습식 케미컬이 소자분리막으로 침투하는 플로팅 게이트의 측면 디펙트를 방지하므로 액티브 영역과 필드 영역 간의 어택이 발생하는 것을 방지하여 종래 기술에서 문제가 되었던 소자의 디펙트 유발을 방지할 수 있다. The attack preventing spacer 48a is formed of a polysilicon film having a thickness of 100 Å and prevents the side defects of the floating gate in which the wet chemical penetrates into the device isolation layer in the step of lowering the height of the device isolation layer 47. It is possible to prevent the attack of the liver to prevent the occurrence of defects of the device that has been a problem in the prior art.

또한, 어택방지용 스페이서(48a)이 폴리실리콘막으로 형성되므로 스페이서 식각시 플로팅 게이트의 식각 손실을 보상하는 효과도 있다.In addition, since the attack preventing spacer 48a is formed of a polysilicon layer, the etching loss of the floating gate may be compensated for when the spacer is etched.

또한, 어택방지용 스페이서(48a) 하부의 소자분리막(47)이 단차를 가지므로 플로팅 게이트의 커플링비가 증가하여 소자의 특성을 더 향상시킬 수 있다.In addition, since the device isolation layer 47 under the attack preventing spacer 48a has a step, the coupling ratio of the floating gate may be increased to further improve device characteristics.

한편, 미설명 도면부호 45는 트렌치, 46은 라이너 산화막을 나타낸다.In addition, reference numeral 45 designates a trench and 46 designates a liner oxide film.

이하에서는, 도 4에서 참조한 플래쉬 메모리 소자를 구현하기 위해 도 5a 내지 도 5d를 참조하여 ASA-STI 공정을 적용한 플래쉬 메모리 소자의 제조 방법에 대해 설명하기로 하며, 설명의 편의를 위해 셀영역에 대해서만 설명하기로 한다. 그리고, 셀영역을 제외한 다른 영역은 후술되는 설명들을 통해 당업자가 충분히 유추 및 실시가 가능할 것으로 판단된다.Hereinafter, a method of manufacturing a flash memory device to which the ASA-STI process is applied will be described with reference to FIGS. 5A through 5D to implement the flash memory device described with reference to FIG. 4. Let's explain. In addition, other areas except the cell area may be inferred and implemented by those skilled in the art through the following description.

도 5a 내지 도 5d는 본 발명의 실시예에 따른 플래쉬 메모리 소자 제조 방법을 도시한 단면도이다.5A through 5D are cross-sectional views illustrating a method of manufacturing a flash memory device according to an exemplary embodiment of the present invention.

도 5a에 도시된 바와 같이, 반도체 기판(41) 상에 터널 산화막(42), 플로팅 게이트용 폴리실리콘막(43), 패드 질화막(44)을 차례로 적층 형성한다. 그리고 나 서, 패드 질화막(44)의 소정 영역 상에 소자분리마스크(도시하지 않음)를 형성하고, 소자분리마스크를 사용하여 패드 질화막(44), 플로팅 게이트용 폴리실리콘막(43), 터널 산화막(42) 및 반도체 기판(41)을 차례로 식각하여 STI 구조의 트렌치(45)를 형성한다. 이렇게 하여 반도체 기판(41)은 액티브 영역과 필드 영역으로 정의된다. As shown in FIG. 5A, a tunnel oxide film 42, a floating silicon polysilicon film 43, and a pad nitride film 44 are sequentially stacked on the semiconductor substrate 41. Then, a device isolation mask (not shown) is formed on a predetermined region of the pad nitride film 44, and the pad nitride film 44, the polysilicon film 43 for the floating gate, and the tunnel oxide film are formed using the device isolation mask. The 42 and the semiconductor substrate 41 are sequentially etched to form trenches 45 having an STI structure. In this way, the semiconductor substrate 41 is defined as an active region and a field region.

한편, 트렌치(45) 형성시 소자분리마스크는 모두 식각되며, 잔류하는 식각 잔유물들을 제거하기 위해 세정을 실시한다.Meanwhile, when the trench 45 is formed, all of the device isolation masks are etched and cleaned to remove residual etch residues.

다음으로, 트렌치(45) 형성 공정시 손상된 트렌치(45)의 측벽을 보상하기 위하여 건식 산화를 실시하여 측벽 산화막(도시하지 않음)을 형성한다. 측벽 산화막은 트렌치(45) 측벽의 식각 손실 보상 이외에, 트렌치(45)의 상부 및 바텀부 모서리의 라운딩 처리와 활성 영역의 임계 치수를 감소시키기 위해 실시될 수 있다.Next, dry oxidation is performed to compensate for sidewalls of the damaged trench 45 during the trench 45 forming process to form sidewall oxide films (not shown). In addition to the etch loss compensation of the trench 45 sidewalls, the sidewall oxide layer may be implemented to reduce the critical dimension of the active region and the rounding treatment of the top and bottom edges of the trench 45.

계속해서, 트렌치(45) 내부의 측벽 산화막 상에 라이너 산화막(46)을 형성한다. 라이너 산화막(46)은, 액티브 영역의 모서리 부위의 터널 산화막(42)이 후속 갭필 절연막 증착시 플라즈마에 그대로 노출되어 손상되는 것을 방지하기 위함이다. Subsequently, a liner oxide film 46 is formed on the sidewall oxide film inside the trench 45. The liner oxide film 46 is intended to prevent the tunnel oxide film 42 in the corner portion of the active region from being exposed to the plasma and being damaged during subsequent gap fill insulating film deposition.

이어서, 트렌치(45)를 포함하는 반도체 기판(41)의 전면에 트렌치 갭필절연막을 증착하고, 패드 질화막(44)이 드러나는 타겟으로 평탄화 공정을 실시하여 트렌치(45)에 트렌치 갭필절연막이 매립된 소자분리막(47)을 형성한다.Subsequently, a trench gap fill insulating film is deposited on the entire surface of the semiconductor substrate 41 including the trench 45, and a planarization process is performed on the target on which the pad nitride film 44 is exposed to fill the trench gap fill insulating film in the trench 45. The separator 47 is formed.

도 5b에 도시된 바와 같이, 질화막 스트립(Strip) 공정을 진행하여 패드 질화막을 스트립한다. 스트립 공정은 소정의 공정이 진행된 웨이퍼를 BOE 용액에 760 초, 인산 용액(H3PO4)에 16분 담가 소자분리용 패드 질화막 만을 제거한다. 스트립 공정을 진행한 후에 패드 질화막 후세정(Post Cleaning)을 BN을 사용한다. As shown in FIG. 5B, a pad nitride film is stripped by performing a nitride film strip process. The strip process immerses the wafer subjected to a predetermined process in a BOE solution for 760 seconds in a phosphoric acid solution (H 3 PO 4 ) for 16 minutes to remove only the pad nitride layer for device isolation. After the strip process, pad nitride post cleaning is performed using BN.

다음으로, 플로팅 게이트용 폴리실리콘막(43)의 양측벽에 어택방지용 스페이서를 형성하기 위한 공간을 확보하기 위해 플로팅 게이트용 폴리실리콘막(43)과 선택비를 갖는 식각 케미컬로 소자분리막(47)을 일정 깊이(d) 식각하여 소자분리막(47)의 높이를 낮춘다. Next, in order to secure a space for forming a spacer for preventing attack on both sidewalls of the polysilicon film 43 for floating gate, the element isolation layer 47 may be an etching chemical having a selectivity with respect to the floating gate polysilicon film 43. Etch a predetermined depth (d) to lower the height of the device isolation layer 47.

도 5c에 도시된 바와 같이, 플로팅 게이트용 폴리실리콘막(43)과 소자분리막(47)의 표면을 따라 어택방지용 스페이서를 형성하기 위한 스페이서용 물질막(48)을 증착한다. 스페이서용 물질막(48)은 폴리실리콘막을 사용하며 100Å의 두께로 증착한다. As shown in FIG. 5C, a spacer material layer 48 for forming an attack preventing spacer is deposited along the surfaces of the floating gate polysilicon layer 43 and the device isolation layer 47. The material film 48 for the spacer uses a polysilicon film and is deposited to a thickness of 100 μs.

한편, 스페이서용 물질막(48)을 증착하기 전에 NF 케미컬로 1670초 동안 전세정(Pre-cleaning)을 진행한다.Meanwhile, before depositing the material layer 48 for the spacer, pre-cleaning is performed for 1670 seconds with NF chemical.

도 5d에 도시된 바와 같이, 습식 식각(Wet etch)을 실시하여 스페이서용 물질막(48)을 식각하여 반도체 기판(41)으로부터 일정 높이 돌출된 플로팅 게이트용 폴리실리콘막(43)의 양측벽에 어택방지용 스페이서(48a)를 형성한다. 어택방지용 스페이서(48a)를 형성하므로서, 후속 공정인 소자분리막(47) 높이를 낮추는 식각 공정에서 식각 케미컬이 소자분리막(47)과 액티브 영역의 계면으로 침투하는 어택을 방지할 수 있다. 여기서, 소자분리막(47)의 높이를 낮추는 공정을 진행하므로서 도 5c의 소자분리막(47) 높이와 비교하여 소자분리막(47)의 높이가 낮아짐을 확인 할 수 있다. As shown in FIG. 5D, wet etching is performed to etch the material layer 48 for spacers to both sides of the floating silicon polysilicon layer 43 protruding a predetermined height from the semiconductor substrate 41. An attack preventing spacer 48a is formed. Since the attack preventing spacer 48a is formed, an attack in which the etch chemical penetrates into the interface between the device isolation layer 47 and the active region may be prevented in the etching process of lowering the height of the device isolation layer 47. Here, as the process of lowering the height of the device isolation layer 47 is performed, it can be seen that the height of the device isolation layer 47 is lower than that of the device isolation layer 47 of FIG. 5C.

또한, 소자분리막(47) 높이를 낮추는 식각 공정에서 플로팅 게이트용 폴리실리콘막(43)의 식각 손실을 보상하는 효과도 있다.In addition, in the etching process of lowering the height of the device isolation layer 47, the etching loss of the polysilicon layer 43 for the floating gate may be compensated for.

또한, 소자분리막의 상단부에 스텝 구조가 형성되므로, 플래쉬 메모리 소자의 커플링비가 증가하여 소자의 동작 특성을 더욱 향상할 수 있게 한다. In addition, since the step structure is formed at the upper end of the device isolation layer, the coupling ratio of the flash memory device is increased to further improve the operating characteristics of the device.

어택방지용 스페이서(48a)를 형성한 후, 메가소닉 OFF(초음파를 사용하지 않는 방법)로 RON 케미컬을 사용하여 2초간 후세정(Post Cleaning)진행한다.After the attack preventing spacer 48a is formed, post-cleaning is performed for 2 seconds using RON chemical by megasonic OFF (method not using ultrasonic waves).

도 6은 본 발명의 실시예를 부연 설명하기 위한 사진이다.6 is a photograph for explaining the embodiment of the present invention.

도 6의 (a)와 (b)를 참조하면, 어택방지용 스페이서를 형성한 후 후속 공정을 나타낸 사진으로, 플로팅 게이트의 측면 어택이 방지된 것을 알 수 있다. 즉, 플로팅 게이트의 두께를 증가시켜 유전체막의 커플링비가 증가하여 소자의 특성을 개선하는데 크게 기여할 수 있다.Referring to FIGS. 6A and 6B, after forming the attack preventing spacer, a photograph showing a subsequent process shows that the side attack of the floating gate is prevented. That is, by increasing the thickness of the floating gate to increase the coupling ratio of the dielectric film can greatly contribute to improving the characteristics of the device.

도 7은 본 발명의 실시예를 부연 설명하기 위한 그래프이다.7 is a graph for further explaining an embodiment of the present invention.

도 7을 참조하면, 가로축은 플로팅 게이트의 두께(Å), 세로축은 게이트 커플링비(Gate Coupling Ratio)를 나타내고, 액티브 영역의 선폭은 110㎚, 게이트 길이는 115㎚, 유전체막(ONO)의 두께는 147Å, 터널 산화막(Tox)의 두께는 85Å 일 때, 플로팅 게이트 두께가 두꺼워질수록 게이트 커플링비가 증가하는 것을 알 수 있다. 여기서, 커플링비는 터널 산화막에 인가되는 바이어스와 유전체막에 인가되는 바이어스 비율을 의미하는 것으로, 다른 요소를 모두 고정시킬 경우 플로팅 게 이트의 두께가 증가할수록 유전체막의 커플링비가 증가함을 보여준다. Referring to FIG. 7, the horizontal axis represents the thickness of the floating gate, the vertical axis represents the gate coupling ratio, the line width of the active region is 110 nm, the gate length is 115 nm, and the thickness of the dielectric film ONO. When the thickness of the tunnel oxide film (T ox ) is 85 kW, the gate coupling ratio increases as the floating gate thickness increases. Here, the coupling ratio refers to a bias ratio applied to the tunnel oxide layer and a dielectric layer layer. When the other elements are fixed, the coupling ratio of the dielectric layer increases as the thickness of the floating gate increases.

반도체 소자가 점점 고집적화되고 미세 패턴화되면서, 작은 조건 하나에도 치명적인 페일을 유발하고, 컨트롤 게이트의 측면 어택 현상이 발생하게 되었다. 이는 플로팅게이트의 두께를 감소시켜 유전체막의 커플링비를 감소시켜 소자의 페일을 야기시킨다.As semiconductor devices become increasingly integrated and finely patterned, they cause fatal failing even in a small condition, causing side attack of the control gate. This reduces the thickness of the floating gate, thereby reducing the coupling ratio of the dielectric film, causing the device to fail.

따라서 본 발명의 일실시예에서는 돌출된 플로팅 게이트의 양측벽에 어택방지용 스페이서를 형성하여 액티브 영역과 필드 영역의 경계면에 측면 어택을 방지하여 종래 기술에서 문제가 되었던 디펙트를 없애고, 액티브 영역과 필드 영역 간의 계면 어택을 방지하여 소자분리막의 상단부를 계단 구조로 형성하므로, 플로팅 게이트의 커플링 비를 증가시켜 소자의 특성을 향상시킬 수 있다.Therefore, in one embodiment of the present invention, by forming an anti-attack spacer on both side walls of the protruding floating gate to prevent side attack on the interface between the active area and the field area to eliminate the defects that have been a problem in the prior art, the active area and the field Since the upper surface of the device isolation layer is formed in a staircase structure by preventing an interface attack between regions, the coupling ratio of the floating gate may be increased to improve device characteristics.

또한, 커플링 비 향상에 따른 수율 향상의 효과를 기대할 수 있다.Moreover, the effect of the yield improvement by the coupling ratio can be anticipated.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 본 발명은 플래쉬 메모리 소자 제조 공정 중, 소자분리용 패드 질화막을 스트립한 후, 기판 상부로 일정 높이 돌출된 플로팅 게이트용 폴리실리콘막의 양측벽에 어택방지용 스페이서를 형성하여 액티브 영역과 필드 영역 간의 경계부의 측면 어택을 방지하여 디펙트를 없애고, 플로팅 게이트의 커플링비를 증가시켜 소자의 특성을 향상시킬 수 있는 효과가 있다.In the above-described present invention, after stripping the device nitride pad nitride film during the flash memory device manufacturing process, an attack preventing spacer is formed on both sidewalls of the polysilicon film for floating gate which protrudes a certain height to the upper portion of the substrate to form a gap between the active region and the field region. The side attack of the boundary is prevented to eliminate defects, and the coupling ratio of the floating gate is increased, thereby improving the characteristics of the device.

Claims (12)

삭제delete 삭제delete 삭제delete 반도체 기판 상에 터널 산화막과 플로팅 게이트용 물질막을 차례로 형성하는 단계;Sequentially forming a tunnel oxide film and a floating gate material film on the semiconductor substrate; 상기 플로팅 게이트용 물질막의 소정 영역 상에 패드 질화막 및 트렌치 마스크를 형성하는 단계;Forming a pad nitride film and a trench mask on a predetermined region of the floating gate material film; 상기 트렌치 마스크를 사용하여 상기 패드 질화막, 상기 플로팅 게이트용 물질막, 상기 터널 산화막 및 상기 반도체 기판을 차례로 식각하여 플로팅 게이트 및 트렌치를 형성하는 단계;Etching the pad nitride layer, the floating gate material layer, the tunnel oxide layer, and the semiconductor substrate by using the trench mask to sequentially form the floating gate and the trench; 상기 트렌치에 소자분리용 절연막을 완전히 매립하여 소자분리막을 형성하는 단계;Forming a device isolation film by completely filling an insulating film for device isolation in the trench; 상기 패드 질화막을 스트립하는 단계;Stripping the pad nitride film; 상기 소자분리막을 선택적으로 식각하여 상기 소자분리막의 높이를 낮추는 단계; 및Selectively etching the device isolation layer to lower the height of the device isolation layer; And 상기 높이가 낮아진 소자분리막에 의해 노출된 상기 플로팅 게이트의 양측벽에 어택방지용 스페이서를 형성하는 단계를 포함하고,Forming an anti-attack spacer on both sidewalls of the floating gate exposed by the device isolation layer having the lowered height; 상기 어택방지용 스페이서를 형성하기 전에 전세정(Pre-cleaning)을 진행하고, 상기 어택방지용 스페이서를 형성한 후에 후세정(Post-Cleaning)을 진행하는 플래쉬 메모리 소자 제조 방법.The pre-cleaning before the formation of the attack prevention spacer, and post-cleaning after the formation of the attack prevention spacers. 제4항에 있어서,The method of claim 4, wherein 상기 어택방지용 스페이서를 형성하는 단계는,Forming the attack preventing spacer, 상기 높이가 낮아진 소자분리막을 포함한 전면에 어택방지용 스페이서 물질막을 형성하는 단계; 및Forming an attack prevention spacer material film on the entire surface including the device isolation film having a lowered height; And 상기 어택방지용 스페이서 물질막을 선택적으로 식각하는 단계Selectively etching the attack preventing spacer material film 를 포함하는 플래쉬 메모리 소자 제조 방법.Flash memory device manufacturing method comprising a. 제5항에 있어서,The method of claim 5, 상기 어택방지용 스페이서 물질막은,The attack prevention spacer material film, 100Å 두께의 폴리실리콘막으로 형성하는 플래쉬 메모리 소자 제조 방법.A flash memory device manufacturing method formed of a polysilicon film having a thickness of 100 kHz. 제4항에 있어서,The method of claim 4, wherein 상기 전세정(Pre-cleaning)은,The pre-cleaning is, NF 케미컬을 사용하여 1670 초동안 진행하는 플래쉬 메모리 소자 제조 방법.A method of manufacturing a flash memory device using NF chemical for 1670 seconds. 삭제delete 제4항에 있어서,The method of claim 4, wherein 상기 후세정은,The post-cleaning, 메가소닉을 사용하지 않는 방법으로 RON 식각 케미컬을 사용하여 2초 동안 실시하는 플래쉬 메모리 소자 제조 방법.A method of manufacturing a flash memory device using a RON etch chemical for 2 seconds without using a megasonic. 제4항에 있어서,The method of claim 4, wherein 상기 플로팅 게이트용 물질막은,The material layer for the floating gate, 언도프드 폴리실리콘막을 800Å 두께 증착한 후 선택적으로 도펀트를 주입하여 도핑된 폴리실리콘막으로 사용하는 플래쉬 메모리 소자 제조 방법.A method of manufacturing a flash memory device using an undoped polysilicon film by depositing 800 Å thick and selectively injecting a dopant to use the doped polysilicon film. 제4항에 있어서,The method of claim 4, wherein 상기 패드 질화막을 스트립하는 단계는,Stripping the pad nitride film, BOE 용액을 760초, 인산용액(H3PO4)을 16분 동안 사용하여 스트립하는 플래쉬 메모리 소자 제조 방법.A method of manufacturing a flash memory device in which a BOE solution is stripped using 760 seconds and a phosphoric acid solution (H 3 PO 4 ) for 16 minutes. 제11항에 있어서,The method of claim 11, 상기 패드 질화막을 스트립한 후,After stripping the pad nitride film, 후세정으로 BN 케미컬을 사용하는 플래쉬 메모리 소자 제조 방법.Flash memory device manufacturing method using BN chemical in post-cleaning.
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