KR20100085663A - Method of fabricating the trench isolation layer for semiconductor device - Google Patents

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KR20100085663A
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조종혜
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Abstract

PURPOSE: A method for forming a device isolation layer is provided to prevent a gate insulation layer or insulation layer formed on the lower side of the trench from being damaged due to over etch by uniformly removing the insulation layer on the entire area of the trench. CONSTITUTION: A gate insulation layer(104) and a conductive layer(106) are formed on an active area of a semiconductor substrate(102) and a trench is formed on a device isolation area of the semiconductor substrate. A first insulation layer(116) is formed on the lower side of the trench. A second insulation layer is formed on the sidewall of the conductive layer and the upper side of the first insulation layer. The part of the surface of the conductive film in contact with the second insulation layer is changed into the second insulation layer. The part of the surface of the conductive layer is removed by removing the second insulation layer.

Description

반도체 소자의 소자 분리막 형성 방법{Method of fabricating the trench isolation layer for semiconductor device}Method of fabricating the trench isolation layer for semiconductor device

본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 특히 게이트의 폭을 감소시킬 수 있는 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.The present invention relates to a method of forming a device isolation film of a semiconductor device, and more particularly to a method of forming a device isolation film of a semiconductor device capable of reducing the width of a gate.

일반적으로 실리콘 웨이퍼에 형성되는 반도체 장치는 각각의 반도체 소자들을 전기적으로 분리하기 위한 소자 분리막을 포함한다. 특히 반도체 장치가 고집적화되고 미세화 되어감에 따라 각 개별 소자의 크기를 축소시키는 것뿐만 아니라 소자 분리막의 축소에 대한 연구가 활발히 진행되고 있다. 그 이유는 소자 분리막의 형성은 모든 제조 단계에 있어서 초기 단계의 공정으로서, 활성영역의 크기 및 후공정 단계의 공정마진을 좌우하게 되기 때문이다.Generally, a semiconductor device formed on a silicon wafer includes an element isolation film for electrically separating each semiconductor element. In particular, as semiconductor devices have been highly integrated and miniaturized, research on the reduction of device isolation films as well as the size of each individual device is being actively conducted. The reason for this is that the formation of the device isolation layer is an initial step in all manufacturing steps, and depends on the size of the active region and the process margin of the post-process step.

이러한 소자 분리막을 형성하는 공정 중 하나인 STI(Shallow Trench Isolation) 방법은 미세한 폭의 소자 분리막을 형성할 수 있는 장점이 있어 널리 사용되고 있다. STI 방법으로 소자 분리막을 형성하는 공정을 간략하게 설명하면 다음과 같다. 먼저, 반도체 기판상에 소정의 적층막을 형성한 뒤 적층막 상에 하드 마스크 패턴을 형성한다. 그리고, 하드 마스크 패턴을 사용하는 식각 공정으로 적 층막과 반도체 기판을 소정 깊이까지 식각하여 트렌치(trench)를 형성한 후, 트렌치에 절연막, 예를 들면 산화막으로 갭필(gap fill)한다. 이때, 한번에 트렌치를 갭필하는 것이 어렵기 때문에 2회 이상 반복적으로 갭필 공정을 실시하여 트렌치를 완전히 갭필할 수 있다. 이후에 적층막 상부에 형성된 절연 물질에 대해 화학 기계적 연마(Chemical Mechanical Polishing; CMP) 방법으로 제거함으로써 트렌치에 소자 분리막이 형성된다.The shallow trench isolation (STI) method, which is one of the processes for forming the device isolation layer, is widely used because of the advantage of forming a device isolation layer having a fine width. A process of forming the device isolation layer by the STI method will be briefly described as follows. First, a predetermined laminated film is formed on a semiconductor substrate, and then a hard mask pattern is formed on the laminated film. The trench is formed by etching the laminated film and the semiconductor substrate to a predetermined depth by an etching process using a hard mask pattern, and then gap fill the trench with an insulating film, for example, an oxide film. In this case, since it is difficult to gap fill the trench at one time, the gap fill process may be repeatedly performed two or more times to completely gap fill the trench. Subsequently, an isolation layer is formed in the trench by removing the insulating material formed on the stacked layer by chemical mechanical polishing (CMP).

그런데, 반도체 소자의 폭이 미세해짐에 따라 활성 영역의 폭 또한 협소하게 형성되고 있다. 이에 따라 활성 영역 사이의 소자 분리 영역의 폭 또한 매우 협소하게 형성되는데, 이러한 경우 소자 분리막 상에 일부 형성되는 콘트롤 게이트의 폭을 충분하게 형성할 수 없기 때문에 반도체 소자의 특성이 열화될 수 있다.However, as the width of the semiconductor element becomes smaller, the width of the active region is also narrowed. Accordingly, the width of the device isolation region between the active regions is also very narrow. In this case, since the width of the control gate partially formed on the device isolation layer cannot be sufficiently formed, the characteristics of the semiconductor device may be degraded.

본 발명은 트렌치의 상부에 노출된 도전막의 측벽에 대해 절연막을 형성하면서 도전막의 표면 일부를 절연막으로 변성시킨 뒤, 절연막을 제거하으로써 도전막의 폭을 감소시킬 수 있다.According to the present invention, a portion of the surface of the conductive film is modified with an insulating film while the insulating film is formed on the sidewalls of the conductive film exposed on the trench, and the width of the conductive film can be reduced by removing the insulating film.

본 발명의 일실시예에 따른 반도체 소자의 소자 분리막 형성 방법은, 반도체 기판의 활성 영역에는 게이트 절연막과 도전막이 형성되고 반도체 기판의 소자 분리 영역에는 트렌치가 형성되는 단계와, 상기 트렌치 하부에 제1 절연막을 형성하는 단계와, 상기 제1 절연막 상부 및 상기 도전막의 측벽에 제2 절연막을 형성하되, 상기 제2 절연막과 접하는 상기 도전막 표면의 일부가 상기 제2 절연막으로 변성되는 단계 및 상기 제2 절연막을 제거하여 상기 도전막 표면의 일부가 제거되는 단계를 포함할 수 있다. In the method of forming a device isolation film of a semiconductor device according to an embodiment of the present invention, a gate insulating film and a conductive film are formed in an active region of a semiconductor substrate, and a trench is formed in the device isolation region of a semiconductor substrate. Forming an insulating film, and forming a second insulating film on the first insulating film and on the sidewalls of the conductive film, wherein a part of the surface of the conductive film contacting the second insulating film is modified into the second insulating film, and the second insulating film is formed. It may include removing a portion of the surface of the conductive film by removing the insulating film.

상기 제2 절연막은 상기 제1 절연막에 비해 식각이 덜되는 막으로 형성할 수 있다. 상기 제1 절연막은 PSZ 절연막으로 형성할 수 있다. 상기 제2 절연막은 HDP 절연막으로 형성할 수 있다. 상기 제2 절연막을 제거하는 단계는 H2SO4를 함유하는 식각액을 사용하거나 H2SO4를 함유하는 식각액과 HF 식각액을 사용할 수 있다.The second insulating layer may be formed of a film that is less etched than the first insulating layer. The first insulating layer may be formed of a PSZ insulating layer. The second insulating layer may be formed of an HDP insulating layer. Removing said second insulating film may be used as the etching liquid HF etchant used for etching solution containing H 2 SO 4, or containing H 2 SO 4.

본 발명의 반도체 소자의 소자 분리막 형성 방법에 따르면, 트렌치의 상부에 노출된 도전막의 표면 일부를 절연막으로 변성시키고 절연막을 제거할 때 트렌치의 다른 표면에도 동일한 절연막이 형성되기 때문에 트렌치의 전 영역에서 고른 두께로 절연막이 제거되면서 도전막의 표면이 고르게 제거되어 도전막의 폭을 효과적으로 좁힐 수 있다. 또한, 트렌치의 하부에 형성된 절연막에 비해 식각이 덜되는 절연막으로 형성하고 이를 제거함으로서 과도 식각으로 인하여 트렌치 하부에 형성된 절연막이나 게이트 절연막이 손상되는 것을 방지할 수 있다.According to the device isolation film forming method of the semiconductor device of the present invention, since the same insulating film is formed on the other surface of the trench when the portion of the surface of the conductive film exposed on the trench is denatured and the insulating film is removed, As the insulating film is removed to a thickness, the surface of the conductive film is evenly removed, thereby effectively narrowing the width of the conductive film. In addition, by forming and removing an insulating film which is less etched than the insulating film formed under the trench, it is possible to prevent the insulating film or the gate insulating film formed under the trench from being damaged due to the excessive etching.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention.

그러나, 본 발명은 이하에서 설명하는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. 또한, 임의의 막이 다른 막 또는 반도체 기판 '상'에 형성된다고 기재된 경우 상기 임의의 막은 상기 다른 막 또는 상기 반도체 기판에 직접 접하여 형성될 수도 있고, 그 사이에 제3의 막이 개재되어 형성될 수도 있다. 또한, 도면에 도시된 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장될 수 있다.However, the present invention is not limited to the embodiments described below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention. Only this embodiment is provided to complete the disclosure of the present invention and to fully inform those skilled in the art, the scope of the present invention should be understood by the claims of the present application. In addition, when an arbitrary film is described as being formed on another film or on a semiconductor substrate, the arbitrary film may be formed in direct contact with the other film or the semiconductor substrate, or may be formed with a third film interposed therebetween. . In addition, the thickness or size of each layer shown in the drawings may be exaggerated for convenience and clarity of description.

도 1a 내지 도 1h는 본 발명의 일실시예에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위하여 도시한 소자의 단면도이다. 이하에서는, 반도체 소자 중 낸드 플래시 메모리 소자를 예로 들어 설명한다.1A to 1H are cross-sectional views illustrating a device for explaining a method of forming a device isolation layer of a semiconductor device according to an embodiment of the present invention. Hereinafter, a NAND flash memory device will be described as an example.

도 1a를 참조하면, 반도체 기판(102) 상에 스크린 산화막(screen oxide; 도시하지 않음)을 형성하고 반도체 기판(102)에 대해 웰(well) 이온 주입 공정 또는 문턱 전압 이온 주입 공정을 실시한다. 웰 이온 주입 공정은 반도체 기판(102)에 웰 영역을 형성하기 위해 실시하고 문턱 전압 이온 주입 공정은 트랜지스터와 같은 반도체 소자의 문턱 전압을 조절하기 위해 실시한다. 이때, 스크린 산화막(도시하지 않음)은 웰 이온 주입 공정 또는 문턱 전압 이온 주입 공정시 반도체 기판(102)의 계면이 손상되는 것을 방지한다. 이로써, 반도체 기판(102)에는 웰 영역(도시하지 않음)이 형성될 수 있다.Referring to FIG. 1A, a screen oxide layer (not shown) is formed on a semiconductor substrate 102, and a well ion implantation process or a threshold voltage ion implantation process is performed on the semiconductor substrate 102. The well ion implantation process is performed to form a well region in the semiconductor substrate 102, and the threshold voltage ion implantation process is performed to adjust the threshold voltage of a semiconductor device such as a transistor. In this case, the screen oxide layer (not shown) prevents the interface of the semiconductor substrate 102 from being damaged during the well ion implantation process or the threshold voltage ion implantation process. As a result, a well region (not shown) may be formed in the semiconductor substrate 102.

그리고, 스크린 산화막(도시하지 않음)을 제거한 후, 반도체 기판(102) 상에 터널 절연막(104)을 형성한다. 터널 절연막(104)은 F/N 터널링(Fowler/Nordheim tunneling) 현상을 통해 전자가 통과할 수 있다. 이에 따라, 프로그램 동작시에는 터널 절연막(104) 하단의 채널 영역에서 터널 절연막(104) 상부의 플로팅 게이트로 전자가 이동하고, 소거 동작시에는 플로팅 게이트에서 터널 절연막(104) 하단의 채널 영역으로 전자가 이동할 수 있다. 터널 절연막(104)은 산화막으로 형성할 수 있다.After the screen oxide film (not shown) is removed, the tunnel insulating film 104 is formed on the semiconductor substrate 102. The tunnel insulating layer 104 may pass electrons through F / N tunneling phenomenon. Accordingly, electrons move from the channel region under the tunnel insulating film 104 to the floating gate above the tunnel insulating film 104 during the program operation, and from the floating gate to the channel region under the tunnel insulating film 104 during the erase operation. Can move. The tunnel insulating film 104 may be formed of an oxide film.

터널 절연막(104) 상에는 제1 도전막(106)과 제2 도전막(108)을 포함하는 플로팅 게이트용 도전막(110)을 형성한다. 제1 도전막(106)은 언도프드(undoped) 폴 리 실리콘막으로 형성하며, 제2 도전막(108)은 도프트(doped) 폴리 실리콘막으로 형성하는 것이 바람직하다. 도전막(110)은 프로그램 동작시 전자가 축적되거나 소거 동작시 저장된 전하가 방출될 수 있다. The floating gate conductive film 110 including the first conductive film 106 and the second conductive film 108 is formed on the tunnel insulating film 104. The first conductive film 106 may be formed of an undoped polysilicon film, and the second conductive film 108 may be formed of a doped polysilicon film. In the conductive layer 110, electrons may be accumulated during a program operation or stored charge may be emitted during an erase operation.

이어서, 도전막(110) 상에 하드 마스크막(112)을 형성한다. 하드 마스크막(112)은 후속하는 평탄화 공정시 식각 정지막으로 사용될 수 있으며, 도전막(110)과 식각 선택비가 다른 물질막, 예를 들면 질화막으로 형성할 수 있다.Next, a hard mask film 112 is formed on the conductive film 110. The hard mask layer 112 may be used as an etch stop layer in a subsequent planarization process, and may be formed of a material layer having a different etching selectivity from the conductive layer 110, for example, a nitride layer.

도 1b를 참조하면, 하드 마스크막(112) 상에 포토 레지스트 패턴(도시하지 않음)을 형성한다. 그리고, 포토 레지스트 패턴(도시하지 않음)을 이용한 식각 공정으로 소자 분리 영역 상의 하드 마스크막(112), 도전막(110), 터널 절연막(104) 및 반도체 기판(102)을 식각하여 트렌치(T)를 형성한다. 이때 식각 공정은 건식 식각 공정으로 실시할 수 있다. 이로써, 반도체 기판(102)의 활성 영역에는 게이트 절연막(104), 도전막(110) 및 하드 마스크막(112)이 형성되고 반도체 기판(102)의 소자 분리 영역에는 트렌치(T)가 형성된다. 이후에, 포토 레지스트 패턴(도시하지 않음)을 제거한다.Referring to FIG. 1B, a photoresist pattern (not shown) is formed on the hard mask film 112. The hard mask layer 112, the conductive layer 110, the tunnel insulation layer 104, and the semiconductor substrate 102 may be etched by an etching process using a photoresist pattern (not shown) to form a trench T. To form. In this case, the etching process may be performed by a dry etching process. As a result, the gate insulating film 104, the conductive film 110, and the hard mask film 112 are formed in the active region of the semiconductor substrate 102, and the trench T is formed in the device isolation region of the semiconductor substrate 102. Thereafter, the photoresist pattern (not shown) is removed.

도 1c를 참조하면, 트렌치(T)를 포함하는 반도체 기판(102) 상에 월 산화막(도시하지 않음)을 형성한다. 월 산화막(도시하지 않음)은 트렌치(T)의 내측벽을 따라 형성되며 트렌치(T) 형성 공정을 통해 손상된 트렌치(T)의 내측벽을 치유할 수 있다. 그리고, 월 산화막(도시하지 않음) 상에 트렌치(T)의 내측벽을 따라 라이너 산화막(114)을 형성한다. 라이너 산화막(114)은 트렌치(T)의 측벽을 보호하며 트렌치(T) 하부의 일부를 미리 매립함으로써 후속하는 공정에서 트렌치(T)의 매립 공정을 용이하게 할 수 있다.Referring to FIG. 1C, a wall oxide film (not shown) is formed on the semiconductor substrate 102 including the trench T. Referring to FIG. The wall oxide layer (not shown) may be formed along the inner wall of the trench T and may heal the inner wall of the damaged trench T through the trench T forming process. The liner oxide film 114 is formed on the wall oxide film (not shown) along the inner wall of the trench T. The liner oxide layer 114 may protect the sidewalls of the trench T and may partially fill the lower portion of the trench T to facilitate the filling of the trench T in a subsequent process.

도 1d를 참조하면, 라이너 산화막(114) 상에 제1 절연막(116)을 형성한다. 제1 절연막(116)은 종횡비가 큰 트렌치(T)를 용이하게 매립할 수 있도록 PSZ(Polysilazane)막으로 형성할 수 있다. Referring to FIG. 1D, a first insulating layer 116 is formed on the liner oxide layer 114. The first insulating layer 116 may be formed of a polysilazane (PSZ) film to easily fill the trench T having a large aspect ratio.

도 1e를 참조하면, 도전막(110)이 노출될 때까지 반도체 기판(102) 상부에 대해 화학 기계적 연마(Chemical Mechanical Polishing; CMP) 방법과 같은 평탄화 공정을 실시한다. 이로써 제1 절연막(116)은 트렌치(T) 내부에만 잔류하며, 도전막(110) 상에 형성된 하드 마스크막(112)과 라이너 산화막(114)은 제거된다.Referring to FIG. 1E, a planarization process such as a chemical mechanical polishing (CMP) method is performed on the upper portion of the semiconductor substrate 102 until the conductive film 110 is exposed. As a result, the first insulating layer 116 remains only in the trench T, and the hard mask layer 112 and the liner oxide layer 114 formed on the conductive layer 110 are removed.

도 1f를 참조하면, 트렌치(T) 내부에 형성된 제1 절연막(116)의 높이를 낮추기 위하여 반도체 기판(102) 상부에 대해 에치백(etch back) 공정을 실시한다. 그리고, 플로팅 게이트로 형성되는 도전막(110)의 폭을 축소하기 위하여 노출된 도전막(110) 측벽의 일부를 제거하는 공정을 실시한다. 도전막(110)의 폭을 좁혀 트렌치(T)의 상부 폭을 넓히면 후속하는 트렌치(T)에 절연막을 형성하는 공정이 더욱 용이할 수 있다. 또한, 후속하는 공정에서 트렌치(T)에 형성된 소자 분리막의 높이를 낮추고 소자 분리막을 포함하는 도전막(110) 상에 콘트롤 게이트 형성시, 플로팅 게이트 사이의 폭이 넓어져서 콘트롤 게이트가 형성될 수 있는 폭이 넓어지기 때문에, 콘트롤 게이트를 충분한 폭으로 형성할 수 있다.Referring to FIG. 1F, an etch back process is performed on the upper portion of the semiconductor substrate 102 to lower the height of the first insulating layer 116 formed in the trench T. Referring to FIG. In order to reduce the width of the conductive film 110 formed of the floating gate, a part of the exposed sidewall of the conductive film 110 is removed. If the width of the conductive layer 110 is narrowed to increase the upper width of the trench T, a process of forming an insulating layer in the subsequent trench T may be easier. In addition, in a subsequent process, when the height of the device isolation layer formed in the trench T is lowered and the control gate is formed on the conductive layer 110 including the device isolation layer, the width between the floating gates is widened so that the control gate may be formed. Since the width becomes wider, the control gate can be formed with a sufficient width.

이를 위하여, 도전막(110)의 노출된 측벽에 산화막을 형성한 뒤 산화막 제거 공정을 실시하여 도전막(110)의 폭을 좁힐 수 있다. 하지만, 이 경우 도전막(110)의 측벽에 형성된 산화막과 제1 절연막(116)의 막질이 서로 달라 식각 선택비도 다 르기 때문에, 도전막(110)과 제1 절연막(116)이 서로 다른 두께로 제거되어 게이트 패턴이 불규칙하게 형성될 수 있다.To this end, an oxide film may be formed on the exposed sidewall of the conductive film 110 and then an oxide film removing process may be performed to narrow the width of the conductive film 110. However, in this case, since the oxide film formed on the sidewalls of the conductive film 110 and the first insulating film 116 are different from each other so that the etching selectivity is different, the conductive film 110 and the first insulating film 116 have different thicknesses. It may be removed to form an irregular gate pattern.

또는, 도전막(110)의 측벽에 산화막을 형성하지 않고 도전막(110)의 측벽을 직접 식각하여 도전막(110)의 폭을 좁힐 수도 있다. 하지만, 이 경우 폴리 실리콘으로 형성된 도전막(110)은 식각되지만 산화막으로 형성된 제1 절연막(116)이 식각되지 않는 적절한 식각 공정을 맞추기 어려울 뿐 아니라 식각 공정 시간이 길어져서 게이트 패턴이 불규칙하게 형성될 수 있다.Alternatively, the width of the conductive film 110 may be narrowed by directly etching the sidewall of the conductive film 110 without forming an oxide film on the sidewall of the conductive film 110. However, in this case, the conductive layer 110 formed of polysilicon is etched, but it is difficult to match an appropriate etching process in which the first insulating layer 116 formed of the oxide layer is not etched, and the etching process may take a long time, resulting in irregular gate patterns. Can be.

따라서, 본 발명은 도전막(110)의 측벽 및 트렌치(T) 내부에 얇은 절연막을 형성하고 이를 제거함으로써 도전막(110)의 폭을 축소시키는데, 이를 하기에서 상세하게 설명한다.Accordingly, the present invention reduces the width of the conductive film 110 by forming a thin insulating film on the sidewalls and trenches T of the conductive film 110 and removing the thin film, which will be described in detail below.

도 1g를 참조하면, 트렌치(T)를 포함하는 반도체 기판(102) 상에 제2 절연막(118)을 형성한다. 즉, 제2 절연막(118)은 제1 절연막(116)의 상부와 도전막(110)의 측벽 및 상부에 형성되며, 단차를 유지할 수 있는 두께로 형성된다. 제2 절연막(118)은 제1 절연막(116)보다 막질이 치밀하여 제1 절연막(116)에 비해 식각이 덜 되고, 제1 절연막(116) 상에 충분한 두께로 형성될 수 있도록 저면 스텝 커버지리(bottom step coverage)가 우수한 절연막, 예를 들면 HDP 산화막으로 형성할 수 있다. 제2 절연막(118)은 트렌치(T)의 측벽과 저면에 형성되며, 이때 제2 절연막(118)과 접하는 제2 도전막(108) 표면의 일부도 절연막으로 변성될 수 있으며, 균일한 두께로 형성되기 때문에 제2 도전막(108)의 측벽에 버즈비크(bird's beak)가 발생하지 않는다. 이로써 제2 절연막(118)의 일측벽의 폭은 소정 두께(h1)만큼 축소될 수 있다.Referring to FIG. 1G, a second insulating layer 118 is formed on the semiconductor substrate 102 including the trench T. Referring to FIG. That is, the second insulating layer 118 is formed on the upper portion of the first insulating layer 116 and the sidewalls and the upper portion of the conductive layer 110, and is formed to a thickness capable of maintaining a step. The second insulating film 118 is denser than the first insulating film 116, so that the second insulating film 118 is less etched than the first insulating film 116, and the bottom step cover region can be formed to a sufficient thickness on the first insulating film 116. It can be formed of an insulating film having excellent (bottom step coverage), for example, an HDP oxide film. The second insulating layer 118 is formed on the sidewalls and the bottom of the trench T. At this time, a part of the surface of the second conductive layer 108 in contact with the second insulating layer 118 may also be modified as an insulating layer, and have a uniform thickness. Since it is formed, bird's beak does not occur on the sidewall of the second conductive film 108. As a result, the width of one side wall of the second insulating layer 118 may be reduced by a predetermined thickness h1.

도 1h를 참조하면, 제2 절연막(118)에 대해 식각 공정을 실시하여 제2 절연막(118)을 제거한다. 이러한 식각 공정은 H2SO4를 함유하는 식각액을 사용하거나 H2SO4를 함유하는 식각액과 HF 식각액을 사용할 수 있다. 이때, 전술한 공정에서 변성된 제2 도전막(108)의 표면 일부도 함께 제거될 수 있다. 이로써, 제2 도전막(108)의 폭은 초기에 형성된 폭에 비해 축소될 수 있다.이후에, 도면에는 도시하지 않았지만 트렌치(T)의 제1 절연막(116) 상에 절연막을 형성하며 트렌치(T)에 소자 분리막의 형성을 완료한다. Referring to FIG. 1H, an etching process is performed on the second insulating layer 118 to remove the second insulating layer 118. This etching process may use a chemical etch with HF etchant used for etching solutions containing H 2 SO 4, or containing H 2 SO 4. In this case, a part of the surface of the second conductive layer 108 modified in the above-described process may also be removed. As a result, the width of the second conductive film 108 may be reduced compared to the width formed initially. After that, although not shown in the drawing, an insulating film is formed on the first insulating film 116 of the trench T and the trench ( The formation of the device isolation film in T) is completed.

이와 같이, 본 발명은 PSZ막으로 형성되는 제1 절연막(116)보다 막질이 치밀한 제2 절연막(118)을 트렌치(T)의 내측벽에 형성하고 제2 절연막(118)에 대해 식각공정을 실시함으로써, 제1 절연막(116)이 식각 공정중에 직접 노출되는 것을 방지할 수 있어 게이트 절연막(104)이 손상되는 문제점을 방지할 수 있다. 또한, 제2 절연막(118)은 트렌치(T)의 내측벽을 따라 형성되었기 때문에 제2 절연막(118)을 제거하는 공정 동안 제2 절연막(118)의 두께만큼 균일하게 제거될 수 있다.As described above, in the present invention, the second insulating film 118 having a denser film quality than the first insulating film 116 formed of the PSZ film is formed on the inner wall of the trench T, and the etching process is performed on the second insulating film 118. As a result, the first insulating layer 116 may be prevented from being directly exposed during the etching process, thereby preventing the gate insulating layer 104 from being damaged. In addition, since the second insulating layer 118 is formed along the inner wall of the trench T, the second insulating layer 118 may be uniformly removed by the thickness of the second insulating layer 118 during the process of removing the second insulating layer 118.

도 1a 내지 도 1h는 본 발명의 일실시예에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위하여 도시한 소자의 단면도이다.1A to 1H are cross-sectional views illustrating a device for explaining a method of forming a device isolation layer of a semiconductor device according to an embodiment of the present invention.

<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>

102 : 반도체 기판 104 : 터널 절연막102 semiconductor substrate 104 tunnel insulating film

106 : 제1 도전막 108 : 제2 도전막106: first conductive film 108: second conductive film

110 : 도전막 112 : 하드 마스크막110: conductive film 112: hard mask film

114 :라이너 산화막 116 : 제1 절연막114: liner oxide film 116: first insulating film

118 : 제2 절연막118: second insulating film

Claims (5)

반도체 기판의 활성 영역에는 게이트 절연막과 도전막이 형성되고 반도체 기판의 소자 분리 영역에는 트렌치가 형성되는 단계;Forming a gate insulating film and a conductive film in an active region of the semiconductor substrate and forming a trench in an isolation region of the semiconductor substrate; 상기 트렌치 하부에 제1 절연막을 형성하는 단계;Forming a first insulating layer under the trench; 상기 제1 절연막 상부 및 상기 도전막의 측벽에 제2 절연막을 형성하되, 상기 제2 절연막과 접하는 상기 도전막 표면의 일부가 상기 제2 절연막으로 변성되는 단계; 및Forming a second insulating film on the first insulating film and on the sidewalls of the conductive film, wherein a part of the surface of the conductive film in contact with the second insulating film is modified into the second insulating film; And 상기 제2 절연막을 제거하여 상기 도전막 표면의 일부가 제거되는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법.And removing a portion of the surface of the conductive film by removing the second insulating film. 제1항에 있어서,The method of claim 1, 상기 제2 절연막은 상기 제1 절연막에 비해 식각이 덜되는 막으로 형성하는 반도체 소자의 소자 분리막 형성 방법.The second insulating layer is a method of forming a device isolation layer of a semiconductor device to form a less etched film than the first insulating film. 제1항에 있어서,The method of claim 1, 상기 제1 절연막은 PSZ 절연막으로 형성하는 반도체 소자의 소자 분리막 형성 방법.And the first insulating film is a PSZ insulating film. 제1항에 있어서,The method of claim 1, 상기 제2 절연막은 HDP 절연막으로 형성하는 반도체 소자의 소자 분리막 형성 방법.And forming the second insulating film as an HDP insulating film. 제1항에 있어서,The method of claim 1, 상기 제2 절연막을 제거하는 단계는 H2SO4를 함유하는 식각액을 사용하거나 H2SO4를 함유하는 식각액과 HF 식각액을 사용하는 반도체 소자의 소자 분리막 형성 방법.The removing of the second insulating layer may be performed using an etchant containing H 2 SO 4 , or an etchant containing H 2 SO 4 and an HF etchant.
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