KR101105264B1 - Ｃｍｐ 공정 중 연마 완료 시점 검출 시스템 및 방법 - Google Patents

Ｃｍｐ 공정 중 연마 완료 시점 검출 시스템 및 방법 Download PDF

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Abstract

본 발명은 CMP 공정 중 연마 완료 시점 검출 시스템 및 방법에 대한 것으로서, 더 상세하게는 화학적 기계적 폴리싱(CMP: Chemical Mechanical Polishing) 공정 중 웨이퍼의 도전성 막 두께를 실시간으로 측정하여 폴리싱 공정의 연마 완료 시점을 결정할 수 있게 하는 연마 완료 시점 검출 시스템 및 방법에 관한 것이다.
본 발명에 따르면, 도전성 막 두께에 따른 임피던스 변화 중 리액턴스 성분에 의한 위상 변화는 검출하지 않고 저항 성분(R)에 의한 신호변화만을 측정하여 도전성 막 두께를 정밀하게 모니터링하는 것이 가능하다.

Description

ＣＭＰ 공정 중 연마 완료 시점 검출 시스템 및 방법{Polishing end point detection system and method in the process of Chemical Mechanical Polishing}
본 발명은 CMP 공정 중 연마 완료 시점 검출 시스템 및 방법에 대한 것으로서, 더 상세하게는 화학적 기계적 폴리싱(CMP: Chemical Mechanical Polishing) 공정 중 웨이퍼의 도전성 막 두께를 실시간으로 측정하여 폴리싱 공정의 연마 완료 시점을 결정할 수 있게 하는 연마 완료 시점 검출 시스템 및 방법에 관한 것이다.
반도체 공정은 일반적으로 실리콘 웨이퍼에 도전성층과 반도체층, 절연층의 패턴을 번갈아 증착하는 과정으로 공정이 진행될수록, 층층이 쌓인 패턴들로 인하여 웨이퍼 표면은 굴곡이 나타나 이를 평탄화시키는 작업이 필요하다.
화학적 기계적 폴리싱(CMP: Chemical Mechine Polishing) 공정은 웨이퍼 표면의 굴곡을 평탄화하는 일 방법으로, 절연층(Oxide) 위에 포토(photo) 공정과 에칭(etching) 공정을 거쳐 형성된 미세한 패턴 위에 도금된 구리(텡스텐)층의 불필요한 부분을 연마하는 방법이다. 보통, 반도체의 집적도가 높아질수록 요구되는 미세가공 기술이다.
만일 화학적 기계적 폴리싱(CMP) 공정이 불충분하면(under-polishing) 소자들은 단락되어 반도체로 사용할 수 없고, 공정이 과도하게(over-polishing) 진행되면 절연층과 함께 금속배선이 연마되고 회로 저항이 증가하여 품질저하의 원인이 된다.
이러한 이유로 화학적 기계적 폴리싱(CMP) 공정은 반도체 공정에서 중요한 기술 중 하나이며, 화학적 기계적 폴리싱(CMP) 공정 중에는 연마 완료 시점(End Point Detection)을 정확하게 제어할 필요가 있다.
화학적 기계적 폴리싱(CMP) 공정에서 연마 완료 시점을 제어하기 위해 광학식 표면형상 측정법, 전기저항 측정법, 마찰계수 측정법, 와전류 방식에 의한 측정법 등을 이용할 수 있다.
이 중 광학식 표면형상 측정법과 전기 저항 측정법은 공정을 정지시키고 도전성 막의 잔여 두께를 측정하는 방법으로, 공정 중에는 측정하기 어려운 방법이다.
화학적 기계적 폴리싱(CMP)공정 중에 연마공정을 멈추지 않고 실시간으로 연마완료시점을 측정하는 대표적인 방법이 마찰계수 측정법과 와전류 방식에 의한 측정법이다. 이중 마찰계수 측정법은 도전성층과 절연층이 연마되는 마찰계수의 변화를 감지하는 기술로서 사실상 공정 중의 도전성막 두께를 측정하기보다는 절연층(Oxide)이 연마되는 시점을 검출하는 기술로서 도전성막의 잔여두께를 측정하기 어렵다는 단점이 있다.
반면, 와전류 방식에 의한 측정법은 도전성 막에 형성되는 와전류를 이용하여 화학적 기계적 폴리싱(CMP) 공정에서의 도전성층의 잔여두께 변화를 실시간으로 관찰하여 완료시점을 결정할 수 있으며, 총 공정시간과 잔여공정시간도 예측할 수 있다는 장점이 있다.
또한, 공정 초기에는 웨이퍼 도전성 막의 두께가 정상 범위를 벗어난 경우, 예외처리 할 수 있는 기능과 작업자의 실수로 발생될 수 있는 이중 작업을 방지할 수 있다는 이점이 있다.
그러나, 종래의 와전류 방식에 의한 측정법은 저항 성분(R)과 리액턴스 성분(X)을 검출하고 임피던스(
Figure 112010057223228-pat00001
) 성분과 위상(
Figure 112010057223228-pat00002
)을 계산하기 위해 위상 시프트 회로, 위상 검출 회로, 산술 회로 등의 복잡한 회로로 구성되어야 하는 단점이 있다.
또한, 이러한 복잡한 회로로 인하여 고장 발생율 상승에 의한 신뢰성 문제와 장비 구성의 단가 상승하고, 장비를 소형으로 제작하기 어려운 문제점이 있다.
본 발명은 종래 기술에 따른 문제점을 해소하기 위해 제안된 것으로서, 임피던스 성분과 위상을 계산하기 위해 요구되는 복잡한 회로를 단순화하여 웨이퍼 도전성 막의 두께를 측정하여 연마 완료 시점(End Point)을 결정하는 CMP 공정 중 연마 완료 시점 검출 시스템 및 방법을 제공하는데 목적이 있다.
또한, 본 발명은 이러한 복잡한 회로로 인하여 발생하는 신뢰성 문제와 장비 구성의 단가 상승, 장비 소형화의 어려움을 해소하는 CMP 공정 중 연마 완료 시점 검출 시스템 및 방법을 제공하는데 다른 목적이 있다.
본 발명은 위에서 제기된 과제를 수행하기 위한 CMP(Chemical Mechanical Polishing) 공정 중 연마 완료 시점 검출 시스템을 제공한다. 연마 완료 시점 검출 시스템은, 연마중인 웨이퍼 상에 와전류를 가하여 상기 웨이퍼의 도전성막을 측정하는 와전류 센서; 상기 와전류 센서에 고정 주파수의 AC(Altenative Current) 신호를 공급하는 신호 발생부; 상기 와전류 센서의 밸런스를 조정하여 임피던스 성분 중 리액턴스에 의한 위상변화를 최소화하고 저항성분에 의한 신호변화를 최대로 제어하여 도전성막 두께 변화에 의한 도전성막 두께 변화 신호를 검출하는 임피던스 제어부; 검출된 상기 도전성막 두께 변화 신호를 차동 증폭한 후 증폭하는 신호 증폭부; FPGA(Field Programmable Gate Array)를 이용하여 증폭된 상기 도전성막 두께 변화 신호의 피크점을 추적하여 샘플링하는 신호 처리부; 및 상기 신호 처리부로부터 출력되는 샘플링된 도전성막 두께 변화 신호를 실시간으로 모니터링하여 상기 샘플링된 도전성막 두께 변화 신호로부터 상기 웨이퍼의 연마 완료 시점을 결정하는 연산 처리 수단을 포함한다.
여기서, 상기 와전류 센서는, 상기 AC 신호를 이용하여 상기 웨이퍼의 도전성 막에 와전류를 유도시키는 구동코일; 유도된 와전류에 의한 신호변화를 측정하는 검출 코일; 및 상기 검출 코일과 직렬로 연결되어 동상의 신호를 제거하고 임피던스 변화점을 조절하는 밸런스 코일을 포함한다.
여기서, 상기 신호 증폭부는 상기 검출 코일에서 생성된 신호로부터 상기 밸런스 코일에서 생성된 신호를 감산하여 차동 증폭하고, 차동 증폭된 신호를 증폭하는 것을 특징으로 한다.
또한, 상기 도전성막 두께 변화 신호는 저항 성분의 진폭 변화 신호인 것을 특징으로 한다.
또한, 상기 진폭은 상기 도전성 막의 두께인 것을 특징으로 한다.
또한, 상기 연산 처리 수단은 상기 도전성막 두께 변환 신호를 그래프로 출력하는 표시 수단을 더 포함하는 것을 특징으로 한다.
한편, 본 발명의 다른 실시예는 CMP 공정 중 연마 완료 시점 검출 방법을 제공한다. 이 연마 완료 시점 검출 방법은, 와전류 센서가 연마중인 웨이퍼 상에 와전류를 가하여 상기 웨이퍼의 도전성막을 측정하는 측정 단계; 신호 발생부가 상기 와전류 센서에 고정 주파수의 AC(Altenative Current) 신호를 공급하는 신호 공급 단계; 임피던스 제어부가 상기 와전류 센서의 밸런스를 조정하여 임피던스 성분 중 리액턴스에 의한 위상변화를 최소화하고 저항성분에 의한 신호변화를 최대로 제어하여 도전성막 두께 변화에 의한 도전성막 두께 변화 신호를 검출하는 검출 단계; 신호 증폭부는 검출된 상기 도전성막 두께 변화 신호를 차동 증폭한 후 증폭하는 증폭 단계; 신호 처리부는 FPGA를 이용하여 증폭된 상기 도전성막 두께 변화 신호의 피크점을 추적하여 샘플링하는 샘플링 단계; 및 연산 처리 수단은 상기 신호 처리부로부터 출력되는 샘플링된 도전성막 두께 변화 신호를 실시간으로 모니터링하여 상기 샘플링된 도전성막 두께 변화 신호로부터 상기 웨이퍼의 연마 완료 시점을 결정하는 연마 완료 시점 결정 단계를 포함한다.
또한, 상기 연마 완료 시점 결정 단계는, 상기 연산 처리 수단이 표시 수단상에 상기 도전성막 두께 변환 신호를 그래프로 출력하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명에 의하면, 도전성 막 두께에 따른 임피던스 변화 중 리액턴스 성분에 의한 위상 변화는 검출하지 않고 저항 성분(R)에 의한 신호변화만을 측정하여 도전성 막 두께를 정밀하게 모니터링하는 것이 가능하다.
또한, 본 발명의 다른 효과로서는 전문적인 지식 없이도 검출된 데이터를 용이하게 사용하는 것이 가능하다는 점을 들 수 있다.
또한, 본 발명의 또 다른 효과로서는 밸런스 코일을 이용하여 측정시 발생되는 노이즈를 제거하여 감도가 좋은 상태의 와전류 신호를 증폭시켜 도전성 막 두께를 정밀하게 측정하므로 회로를 간소화하고 측정 장치를 소형으로 제작하는 것이 가능하다는 점을 들 수 있다.
도 1은 본 발명의 일실시예에 따른 ＣＭＰ 공정 중 연마 완료 시점 검출 시스템도.
도 2는 도 1에 도시된 와전류 센서(20)의 구성을 도시한 단면도.
도 3은 본 발명의 일실시예에 따른 플레이튼 패드(81) 하단에 부착된 와전류 센서(20)의 자기 경로를 도시한 단면도.
도 4는 본 발명의 다른 일실시예에 따른 플레이튼 패드(81) 하단에 부착된 와전류 센서(20)의 자기 경로를 도시한 단면도.
도 5는 본 발명의 일실시예에 따른 ＣＭＰ 공정 중 연마 완료 시점 검출 과정을 보여주는 순서도.
도 6은 본 발명의 일실시예에 따른 드리프트(drift)를 최소화하기 위한 알고리즘 그래프.
도 7은 본 발명의 일실시예에 따른 ＣＭＰ 공정 중 연마 완료 시점 검출 그래프.
도 8은 본 발명의 일실시예에 따른 구리로 도금된 도전성 막 두께 측정 그래프.
본 발명은 그 원리를 다양하게 응용하여 여러 가지로 실시할 수 있는바, 특정 실시 예를 도면에 예시하고 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니라 원리를 설명하기 위한 것으로서 본 발명의 원리와 기술요소가 동일 범주에 속하는 모든 변형요소, 대등요소 내지 대체물 이용을 포함하는 것으로 이해되어야한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
제 1, 제 2 또는 A, B 등을 다수의 구성요소들을 설명할 때, 하나의 구성요소를 다른 구성요소와 구별하는 목적으로 사용할 수 있으나, 특정한 구성요소를 확정하기 위한 목적으로 사용하지는 않는다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 보아야 한다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 보아야 한다.
본 명세서에서 사용되는 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 보아야 한다.
특별히 따로 정의하지 않는 한, 기술적이거나 과학적인 용어를 비롯하여 여기서 사용하는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 일반적으로 이해하는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되며 사전에 정의되어 있는 용어들은 관련 기술의 문맥상 같은 의미를 가지는 것으로 보아야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하 첨부된 도면을 참조하여, 본 발명에 따른 CMP 공정 중 연마 완료 시점 검출 시스템 및 방법에 대하여 설명한다.
도 1은 본 발명의 일실시예에 따른 CMP 공정 중 연마 완료 시점 검출 시스템도이다. 도 1을 참조하면, 연마 완료 시점 검출 시스템은 연마중인 웨이퍼(6) 상에 와전류를 가하여 상기 웨이퍼의 도전성막을 측정하는 와전류 센서(20)와, 이 와전류 센서에 고정 주파수의 AC(Altenative Current) 신호를 공급하는 신호 발생부(10)와, 이 와전류 센서(20)의 밸런스를 조정하여 도전성막 두께 변화 신호를 검출하는 임피던스 제어부(30)와, 검출된 상기 도전성막 두께 변화 신호를 차동 증폭후 증폭하는 신호 증폭부(40)와, FPGA(Field Programmable Gate Array)를 이용하여 증폭된 상기 도전성막 두께 변화 신호의 피크점을 추적하여 샘플링하는 신호 처리부(50); 및 이 샘플링된 도전성막 두께 변화 신호로부터 상기 웨이퍼의 연마 완료 시점을 결정하는 컴퓨터(60) 등을 포함한다.
웨이퍼(6)는 웨이퍼의 크기는 50 mm ~ 300 mm까지 다양한 종류가 있으며, 주로 실리콘 웨이퍼가 된다. 이 웨이퍼(6)는 톱링(90)에 연결된 캐리어(91)에 의해 운반되며, 플레이튼(platen) 패드(81) 상에 안치된다. 따라서, 톱링(90)이 회전함에 따라 이 톱링(90)에 부착된 캐리어(91)가 회전하게 되어 웨이퍼(6)가 플레이튼 패드(81) 상에서 회전된다. 물론, 톱링(90)은 캐리어(91)를 가압하여 웨이퍼(6)를 플레이튼 패드(81) 쪽으로 밀착시키게 한다. 따라서, 웨이퍼(6)에 성층된 도전성막을 연마(polishing)하는 것이 가능하게 된다.
물론, 플레이튼 패드(81)는 플레이튼 테이블(80)상에 조립되며, 이 플레이튼 테이블(80)의 하단에도 플레이튼 테이블(80)을 회전시키기 위한 회전 테이블(70)이 구성된다. 회전 테이블(70)에는 모터(미도시) 및 이 모터를 제어하는 구동부(미도시)가 구비된다.
이 플레이튼 테이블(81)과 톱링(90)은 화살표로 도시한 바와 같이 서로 독립적으로 회전가능하며 톱링(90)은 웨이퍼(6)를 플레이튼 패드(81) 상에 가압한다. 이 톱링(90)과 플레이튼 테이블(81)은 서로 독립적으로 회전하며 웨이퍼(6)를 기계적으로 연마하며 이와 동시에 슬러리 공급 노즐(미도시)에서 슬러리를 플레이튼 패드(81)에 공급한다. 공급된 슬러리는 웨이퍼(6)의 도전성 막을 산화 또는 화학적 반응을 유도하여 웨이퍼(6)의 도전성 막이 기계적 화학적으로 폴리싱되게 한다.
계속 도 1을 참조하면, 와전류 센서(20)는 플레이튼 테이블(80) 내부를 관통하여 플레이튼 패드(81)의 하단에 위치한다. 이 와전류 센서(20)에 수용된 구동코일(미도시)은 신호 발생부(10)로부터 제공되는 고정 주파수의 AC(Alternative Current) 신호를 이용하여 도전성 막에 와전류를 유도한다.
임피던스 제어부(30)는 커패시터, 가변저항 및 OP AMP(OPerational AMPlifier) 등으로 구성된 회로(예를 들면, OP AMP 입력단의 한 선에 커패시터와 가변 저항을 병렬로 연결)를 이용하여 리액턴스 성분에 의한 위상 변화가 최소이며 저항 성분에 의한 신호 변화가 최대가 되도록 조정한 후 신호를 측정한다.
상기 측정된 신호는 신호 증폭부(40)에서 유도된 와전류에 의한 임피던스 변화를 측정하기 위해 검출코일(미도시)과 밸런스 코일(미도시)의 신호를 차동 증폭하고, 차동 증폭에 의한 미세한 신호를 다시 증폭시킨다.
상기 신호 처리부(50)는 FPGA(Field Programmable Gate Array)를 이용하여 검출된 신호의 피크점을 샘플링하여 저항성분에 의한 신호변화를 검출하며 아날로그 회로의 드리프트(drift) 현상을 최소화하기 위해 신호 변화중 진폭 변화만을 추적하여 도전성 막 두께를 측정한다. 상기 신호 처리부(50)에서 측정된 신호는 컴퓨터(60)로 전송된다.
컴퓨터(60)는 이 측정된 신호를 그래프로 출력하며, 웨이퍼(6)의 도전성막 두께를 실시간으로 모니터링하여 CMP공정 중의 연마 완료 시점을 결정한다. 물론, 이를 위해 컴퓨터(60)에는 CMP공정 의 연마 완료 시점을 결정하기 위한 알고리즘을 구현하는 프로그램이 저장되는 저장 장치(미도시), 이 프로그램을 구동시키는 마이크로프로세서(미도시), 컴퓨터(60)를 동작시키는 소프트웨어, 그래프를 출력하는 디스플레이(미도시) 등이 구비되어 있다.
저장 장치로는 하드 디스크 드라이브, 플래시 메모리, FRAM (Ferro-electric RAM), PRAM (Phase-change RAM), MRAM(Magnetic RAM) 등과 같은 비휘발성 메모리, RAM(Random Access Memory) 등과 같은 휘발성 메모리가 사용될 수 있다. 디스플레이로는 CRT(Cathod Ray Tube), LCD(Liquid Crystal Display), OLED(Organic Light Emitting Display) 모니터 등이 사용된다. 이들 디스플레이는 컴퓨터(60)에 내장될 수도 있고, 그래픽 어댑터(미도시)를 이용하여 연결되는 독립형일 수도 있다.
도 2는 도 1에 도시된 와전류 센서(20)의 구성을 도시한 단면도이다. 도 2를 참조하면, 와전류 센서(20)는 내부에 AC 신호를 이용하여 도전성 막에 와전류를 유도시키는 구동코일(21)과 상기 유도된 와전류에 의한 신호변화를 검출하는 검출코일(22), 임피던스 작동점을 조정하기 위한 밸런스 코일(23), 및 이들 코일(21, 22, 23)이 감기는 보빈(25)을 포함한다.
상기 와전류 센서(20)의 중앙에는 코어(29)를 중심으로 구동코일(26)이 권선되며, 상기 구동코일(21)의 상단과 하단에 대칭으로 검출코일(22)과 밸런스 코일(23)이 반대 방향으로 권선되어 직렬로 연결된다. 물론, 와전류 센서(20)의 앞단에는 케이블(28)과 연결되는 커넥터(27)가 구성된다. 코어(29)로는 감도를 높이기 위해 투자율이 높은 재료로서 페라이트, 비정질 합금 등이 사용된다.
또한, 상기 와전류 센서(20)의 하우징(26)은 자기 경로를 제한하기 위해 투자율이 높은 재료를 이용하여 제작된다.
도 3은 본 발명의 일실시예에 따른 플레이튼 패드(81) 하단에 부착된 와전류 센서(20)의 자기 경로를 도시한 단면도이다. 도 3은 와전류 센서(20)의 자기 경로(300)를 이해하기 쉽게, 와전류 센서(20)와 플레이튼 패드(81)만을 도시한 것이다. 특히, 도 3은 하우징(26)이 투자율이 높지 않은 재료로 제작된 경우의 와전류 센서(20)의 자기 경로(300)를 도시한 것이다. 자기 경로(300)가 코어(29)를 중심으로 형성되는 것을 볼 수 있다.
도 3을 참조하면, 와전류 센서(20)는 플레이튼 테이블(도 1의 80)을 관통하여 플레이튼 테이블(81) 하단에 위치된다. 구동코일(도 2의 21)은 고정된 주파수의 AC신호를 이용하여 자속을 형성시키며, 형성된 자속은 웨이퍼(6)의 도전성 막을 통과하여 자기 경로(300)를 형성한다. 상기 도전성 막에 형성된 자속(300)은 패러데이 법칙과 렌츠의 법칙에 의해 도전성 막에 형성된 자속의 방향과 반대 방향을 가지는 와전류를 도전성막에 유도한다.
상기 유도된 와전류는 구동코일(도 2의 21)에 의해 형성된 자속의 세기를 변화시키며, 패러더이 법칙에 의한 자속의 변화에 따른 신호의 변화를 검출코일(도 2의 22)을 이용하여 측정한다. CMP 공정 중에 측정된 신호 변화는 도전성막의 두께 변화만이 존재하기 때문에 상기 검출코일(도 2의 22)에 의해 측정되는 신호 변화는 도전성 막의 두께 변화 정보(즉, 도전성막 두께 변화 신호이다)를 포함한다.
도 4는 본 발명의 다른 일실시예에 따른 플레이튼 패드(81) 하단에 부착된 와전류 센서(20)의 자기 경로를 도시한 단면도이다. 특히, 도 3은 하우징(26)이 투자율이 높은 재료로 제작된 경우의 와전류 센서(20)의 자기 경로(300)를 도시한 것이다. 즉, 부연하면, 도 4는 연자성 재료를 이용하여 하우징(26)을 제작한 와전류센서(20)의 자기경로(300)를 도시한 단면도이다.
도 4를 참조하면, 연자성 재료를 사용한 하우징(26)은 도 3에 도시된 연자성 재료를 사용하지 않은 와전류 센서(20)에 보다 자기 경로를 작게 형성시킬 수 있다.
도 3에 도시된 와전류 센서(20)의 자기경로는 웨이퍼(6)의 웨이퍼 중심에서는 균일한 자기 경로를 형성하여 도전성 막의 두께 측정에 큰 영향을 주지 않으나, 웨이퍼(6)의 에지 부분에 가까울수록 공기 중의 투자율과 도전성 막의 투자율 차이로 균일하게 형성된 자기 경로가 부분적으로 불균일하게 형성되어 도전성막 두께 측정시 오차를 유발한다.
부연하면, 자기 경로(300)가 코어(29)를 중심으로 하우징(26) 내로 한정된다. 이에 따라 구동코일(도 2의 21)에 의해 생성되는 자기 경로를 제한하여 웨이퍼의 에지 부분에서의 오차를 개선하는 것이 가능하다.
도 5는 본 발명의 일실시예에 따른 ＣＭＰ 공정 중 연마 완료 시점 검출 과정을 보여주는 순서도이다. 도 5를 참조하면, 와전류 센서(20)의 구동코일(도 2의 21)에 의해 생성된 와전류는 검출코일(도 2의 22)을 통하여 측정(즉, 센싱)된다(단계 S500, S510).
이때, 출력신호의 임피던스는 저항 성분(R)과 리액턴스 성분(X)으로 구성되는데, 즉 임피던스는
Figure 112010057223228-pat00003
으로 표시된다. 여기서, 본 발명의 일실시예에서는 커패시터, 가변저항 및 OP AMP 등으로 구성된 임피던스 제어부(도 1의 30)가 리액턴스 성분을 최소화하여 이 리액턴스 성분에 의한 위상(
Figure 112010057223228-pat00004
) 변화를 최소점으로 제어하여 출력신호를 조정한다(단계 S520).
부연하면, 임피던스 제어부(도 1의 30)가 와전류 센서(20)의 밸런스를 조정하여 임피던스 성분 중 리액턴스에 의한 위상변화를 최소화하고 저항성분에 의한 신호변화를 최대로 제어하여 도전성막 두께 변화에 의한 출력신호인 도전성막 두께 변화 신호를 검출한다.
임피던스 제어부(도 1의 30)에 의해 조정된 출력신호는 신호 증폭부(도 1의 40)의 차동 증폭을 이용하여 검출코일(도 2의 22)과 밸런스 코일(도 2의 23)의 동상의 신호를 제거하여 도전성 막 두께 변화에 따른 출력신호 변화를 측정한다. 상기 측정된 출력신호는 동상의 신호를 제거한 미세한 신호로 이를 다시 증폭시킨다(단계 S530, S540).
부연하면, 검출코일(도 2의 22)에서 생성된 신호로부터 밸런스 코일(도 2의 23)에서 생성된 신호를 감산하여 차동 증폭하고, 차동 증폭된 신호가 미세하므로 이를 다시 증폭하게 된다.
증폭된 출력신호는 신호 처리부(도 1의 50)에서 아날로그 신호에서 디지털 신호로 변환되며 이때 FPGA(Field Programmable Gate Array)를 이용하여 저항 성분에 의한 진폭 변화만을 피크점에서 샘플링한다(단계 S550).
물론, 이때 드리프트(drift) 신호를 최소화하고 진폭 변화를 추적하게 된다(단계 S560). 드리프트 신호를 최소화하는 방식에 대하여는 도 6에 도시되어 있다. 이에 대하여는 후술하기로 한다.
상기 컴퓨터(도 1의 60)로 전송된 데이터는 드리프트의 영향을 최소화하기 위하여 진폭변화만을 추적하고, 실시간으로 도전성막 두께에 대한 그래프를 디스플레이한다. 또한, 컴퓨터(60)는 출력신호를 모니터링하여 화학적 기계적 폴리싱(CMP) 공정의 연마 완료시점을 결정한다(단계 S570, S580).
부연하면, 컴퓨터(60)에 구현된 프로그램에 의해 신호 처리부(도 1의 50)로부터 출력되는 샘플링된 출력신호(즉, 도전성막 두께 변화 신호)를 실시간으로 모니터링하여 이 샘플링된 도전성막 두께 변화 신호로부터 웨이퍼(도 1의 6)의 연마 완료 시점을 결정하게 된다. 이를 보여주는 도면이 도 7에 도시된다. 도 7을 참조하면, 웨이퍼(도 1의 6)에 형성된 도전성막 두께(d)가 처음 센싱된 시작점(700)에서부터 도 1에 도시된 플레이튼 패드(도 1의 81)에 의해 연마되면서 감소하게 된다. 시간(t)이 지나면서, 최적의 도전성막 두께(d)를 결정하는 시점을 분석하게 되는데 이를 연마 완료 시점 결정점(710)이라고 한다.
물론, 이 연마 완료 시점 결정점(710)에서 연마를 중지할 수 있고, 이 시점(710)으로부터 소정 시간 이후 연마가 중지될 수 있다.
도 6은 본 발명의 일실시예에 따른 드리프트(drift)를 최소화하기 위한 알고리즘 그래프이다. 도 6을 참조하면, 웨이퍼(도 1의 6)의 도전성막 두께 측정 시 발생하는 아날로그 회로의 드리프트 현상을 최소화하기 위한 알고리즘을 도시한 그래프이다.
플레이튼 패드(도 1의 81) 하단에 위치한 와전류 센서(도 1의 20)는 CMP 공정 중 톱링(도 1의 90) 및 플레이튼 테이블(80)에 의한 연마 과정으로 인하여 발생하는 높은 열과 습도 등 여러 가지 요인에 의해 출력신호에 드리프트가 발생할 수 있다.
그러나, 본 발명에 따르면, 신호 처리부(도 1의 50)에서 드리프트 신호를 최소화하게 되는데, 도 6에서 도시된 바와 같이 드리프트에 의해 발생되는 전압 변화(일정하게 상승)에 관계없이 도전성막 두께(D)에 의한 출력신호의 진폭 변화는 일정하다.
그러므로 본 발명에 따른 CMP 공정 중 연마 완료 시점 검출 시스템은 드리프트에 의한 출력신호의 영향을 최소화하기 위하여 도전성 막에 의한 진폭 변화만을 추적하기 때문에 도전성 막 두께 변화 측정 시 발생할 수 있는 드리프트 영향을 최소화하였다. 즉, 도전성막 두께(D)와 출력신호의 진폭 변화가 동일하다. 여기서, 도전성막 두께(D)는 공기중 도전성막 위치(600)와 도전성막 표면 위치(610)의 사이가 된다.
도 8은 본 발명의 일실시예에 따른 구리로 도금된 도전성 막 두께 측정 그래프이다. 도 8을 참조하면, 구리(CU)로 도금된 도전성막 두께를 측정한 그래프이다. 본 발명에 따른 CMP 공정 중 연마 완료 시점 검출 시스템을 이용하면 구리로 도금된 도전성 막 두께를 측정한 결과, 별도의 보정 없이 12000Å(800) 이내에서 도전성 막 두께를 측정하는 것이 가능하다.
6: 웨이퍼(wafer)
10: 신호 발생부 20: 와전류 센서
21: 구동코일 22: 검출코일
23: 밸런스 코일 25: 보빈
26: 하우징 27: 커넥터
28: 케이블 29: 코어
30: 임피던스 제어부 40: 신호 증폭부
50: 신호 처리부 60: 컴퓨터
70: 회전 테이블 80: 플레이튼 테이블(platen)
81: 플레이튼 패드 90: 톱링(top ring)
91: 캐리어 300: 자기장
D: 도전성막 두께 600: 공기중 도전성막 위치
610: 도전성막 표면 위치 700: 연마 시작점
710: 연마 완료 시점 결정점 800: CU 도금 전도성막 최대 두께

Claims (8)

  1. 연마중인 웨이퍼 상에 와전류를 가하여 상기 웨이퍼의 도전성막을 측정하는 와전류 센서;
    상기 와전류 센서에 고정 주파수의 AC(Altenative Current) 신호를 공급하는 신호 발생부;
    커패시터, 가변저항, 및 연산증폭기를 포함하여 구성되고 상기 와전류 센서의 밸런스를 조정하여 임피던스 성분 중 리액턴스에 의한 위상변화를 최소화하고 저항성분에 의한 신호변화를 최대로 제어하여 도전성막 두께 변화에 의한 도전성막 두께 변화 신호를 검출하는 임피던스 제어부;
    검출된 상기 도전성막 두께 변화 신호를 차동 증폭한 후 증폭하는 신호 증폭부;
    FPGA(Field Programmable Gate Array)를 이용하여 증폭된 상기 도전성막 두께 변화 신호의 피크점을 추적하여 샘플링하는 신호 처리부; 및
    상기 신호 처리부로부터 출력되는 샘플링된 도전성막 두께 변화 신호를 실시간으로 모니터링하여 상기 샘플링된 도전성막 두께 변화 신호로부터 상기 웨이퍼의 연마 완료 시점을 결정하는 연산 처리 수단
    을 포함하는 CMP(Chemical Mechanical Polishing) 공정 중 연마 완료 시점 검출 시스템.
  2. 제 1 항에 있어서,
    상기 와전류 센서는,
    상기 AC 신호를 이용하여 상기 웨이퍼의 도전성 막에 와전류를 유도시키는 구동코일;
    유도된 와전류에 의한 신호변화를 측정하는 검출 코일; 및
    상기 검출 코일과 직렬로 연결되어 동상의 신호를 제거하고 임피던스 변화점을 조절하는 밸런스 코일을 포함하는 CMP 공정 중 연마 완료 시점 검출 시스템.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 도전성막 두께 변화 신호는 저항 성분의 진폭 변화 신호이고, 드리프트 영향이 최소화된 신호로서, 상기 진폭은 상기 도전성 막의 두께인 CMP 공정 중 연마 완료 시점 검출 시스템.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 연산 처리 수단은 상기 도전성막 두께 변화 신호를 그래프로 출력하는 표시 수단을 더 포함하는 CMP 공정 중 연마 완료 시점 검출 시스템.
  5. 와전류 센서가 연마중인 웨이퍼 상에 와전류를 가하여 상기 웨이퍼의 도전성막을 측정하는 측정 단계;
    신호 발생부가 상기 와전류 센서에 고정 주파수의 AC(Altenative Current) 신호를 공급하는 신호 공급 단계;
    커패시터, 가변저항, 및 연산증폭기를 포함하여 구성되는 임피던스 제어부가 상기 와전류 센서의 밸런스를 조정하여 임피던스 성분 중 리액턴스에 의한 위상변화를 최소화하고 저항성분에 의한 신호변화를 최대로 제어하여 도전성막 두께 변화에 의한 도전성막 두께 변화 신호를 검출하는 검출 단계;
    신호 증폭부는 검출된 상기 도전성막 두께 변화 신호를 차동 증폭한 후 증폭하는 증폭 단계;
    신호 처리부는 FPGA를 이용하여 증폭된 상기 도전성막 두께 변화 신호의 피크점을 추적하여 샘플링하는 샘플링 단계; 및
    연산 처리 수단은 상기 신호 처리부로부터 출력되는 샘플링된 도전성막 두께 변화 신호를 실시간으로 모니터링하여 상기 샘플링된 도전성막 두께 변화 신호로부터 상기 웨이퍼의 연마 완료 시점을 결정하는 연마 완료 시점 결정 단계
    를 포함하는 CMP 공정 중 연마 완료 시점 검출 방법.
  6. 제 5 항에 있어서,
    상기 와전류 센서는,
    상기 AC 신호를 이용하여 상기 웨이퍼의 도전성 막에 와전류를 유도시키는 구동코일;
    유도된 와전류에 의한 신호변화를 측정하는 검출 코일; 및
    상기 검출 코일과 직렬로 연결되어 동상의 신호를 제거하고 임피던스 변화점을 조절하는 밸런스 코일을 포함하는 CMP 공정 중 연마 완료 시점 검출 방법.
  7. 제 5 항 또는 제 6 항에 있어서,
    상기 도전성막 두께 변화 신호는 저항 성분의 진폭 변화 신호이고, 드리프트 영향이 최소화된 신호로서, 상기 진폭은 상기 도전성 막의 두께인 CMP 공정 중 연마 완료 시점 검출 방법.
  8. 제 5 항 또는 제 6 항에 있어서,
    상기 연마 완료 시점 결정 단계는, 상기 연산 처리 수단이 표시 수단상에 상기 도전성막 두께 변화 신호를 그래프로 출력하는 단계를 더 포함하는 CMP 공정 중 연마 완료 시점 검출 방법.
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