KR101103242B1 - 반도체 장치 - Google Patents

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KR101103242B1
KR101103242B1 KR1020077010322A KR20077010322A KR101103242B1 KR 101103242 B1 KR101103242 B1 KR 101103242B1 KR 1020077010322 A KR1020077010322 A KR 1020077010322A KR 20077010322 A KR20077010322 A KR 20077010322A KR 101103242 B1 KR101103242 B1 KR 101103242B1
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 반송파로부터 고정된 펄스폭을 갖는 클록 신호를 생성하는 반도체 장치를 제공하는 것이다. 본 발명은 또한 고정된 펄스폭을 갖는 클록 신호를 이용하여 반송파로부터 정확하게 데이터를 얻을 수 있는 반도체 장치를 제공하는 것이다. 게다가, 본 발명은 PLL 회로와 비교하여 더욱 간단한 회로 구성 및 더욱 작은 규모를 갖고 더 적은 전력을 소모하는 반도체 장치를 제공하는 것이다. 본 발명을 따르면, 100% 변조를 포함한 반송파를 분할함으로써 얻어진 신호는 클록 신호로서 사용되지 않고 보정 회로는 100% 변조를 포함한 반송파를 분할함으로써 얻어진 신호 및 복조 신호를 이용하여 클록 신호를 생성하도록 사용된다. 이와 같은 구성을 갖는 본 발명을 따르면, 고정된 펄스폭을 갖는 클록 신호가 발생될 수 있다.
Figure R1020077010322
반송파, 고정된 펄스폭, 클록 신호, 복조 신호, 보정 회로

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반송파로부터 클록 신호를 생성하는 반도체 장치에 관한 것이며 반송파로부터 생성된 클록 신호를 이용하여 동작되고 무선으로 데이터를 통신하는 반도체 장치에 관한 것이다. 게다가, 본 발명은 근방형의 무선 IC 카드들에 대한 규격인 ISO/IEC 15693(JIS6323) 등에 의해 규정된 통신 시스템을 이용할 때 반송파로부터 클록 신호를 생성하는 반도체 장치에 관한 것이다.
무선으로 데이터를 통신하는 반도체 장치에서, 리더/라이터(reader/writer)로부터 전송된 고주파수 전자파들이 회로 동작에 필요한 전원을 생성하기 위하여 안테나에 의해 수신된다. 게다가, 신호에 의해 어떤 방식으로 전자파들에 영향을 미치고 전자파들의 진폭, 주파수, 위상(또한 위치라 함)등을 변화시켜 데이터가 전송된다. 전자파들의 이와 같은 진폭 등의 변화를 변조라 칭한다. 신호들을 전송하는 전자파들을 소위 반송파들이라 칭한다. 무선으로 데이터를 통신하는 반도체 장치를 무선 IC 카드, RFID 태그, 무선 칩, 트랜스폰더(transponder), 무선 메모리, ID 태그, IC 칩 또는 ID 카드라 칭한다.
변조된 반송파의 진폭의 변화율을 변조도(modulation depth)라 칭한다. 예를 들어, 100%의 변조도를 갖는 반송파는 진폭이 변화되지 않는 상태(도7A 참조)를 포 함하고, 10%의 변조도를 갖는 반송파는 진폭이 10%만큼 변화되는 상태(도7B 참조)를 포함한다. 이하부터 변조된 반송파를 간단히 반송파 또는 변조를 포함한 반송파라 칭한다. 게다가, 100%의 변조도를 갖는 반송파를 100% 변조를 포함한 반송파라 칭할 수 있다.
근방형의 무선 IC 카드들을 위한 규격인 ISO/IEC 15693에 의해 규정된 통신 시스템을 따르면, 펄스 위치를 변화시키고 데이터를 검출하기 위하여 13.56MHz의 주파수를 갖는 반송파가 100% 또는 10%에서 변조되는 펄스 위치 변조 시스템을 이용하여 데이터가 코딩된다. ISO/IEC 14443(TYPE-A) 및 ISO/IEC18000-3은 ISO/IEC 15693 규격과 유사한 규격들이다. ISO/IEC 14443(TYPE-A) 규격은 100% 변조가 초기 진폭(신호가 변조되지 않는 상태에서의 진폭)의 5% 또는 보다 작은 진폭을 갖는다는 것을 규정한다.
4PPM(Pulse Position Modulation)라 칭하는 상술된 규격들에 의해 규정된 펄스 위치 변조 시스템들 중 하나는 도8A와 관련하여 설명된다. 도8A는 2비트 데이터 "00", "01", "10" 및 "11"의 반송파 파형들 및 프레임 코드들 "SOF" 및 "EOF"의 반송파 파형들을 도시한다. 직사각형의 검은 부분들 간의 라인은 반송파의 펄스-변조된 위치를 도시하고, "00", "01", "10", "11", "SOF" 및 "EOF"를 표시하는 각 반송파는 상이한 펄스-변조된 위치들을 갖는다.
"00", "01", "10", "11", 및 "SOF"를 표시하는 각 반송파의 지속기간은 75.2㎲ 이며, "EOF"를 표시하는 반송파의 지속기간은 37.76㎲이고, 각 반송파의 변조된 부분의 지속기간은 9.44㎲ 이다. 프레임 코드 "SOF"(Start Of Frame)는 프레임의 시작을 표시하는 신호인 반면에, 프레임 코드 "EOF"(End of Frame)은 프레임의 끝을 표시하는 신호이다. 프레임 코드 "SOF"는 "00", "01", "10", 및 "11"을 표시하는 각 반송파 전에 전송되는 신호인 반면에, 프레임 코드 "EOF"는 "00", "01", "10" 및 "11"을 표시하는 각 반송파 다음에 전송되는 신호이다.
플래그 신호 및 명령과 같은 데이터는 상술된 펄스 위치 변조 시스템에 의해 코딩되고, 코딩된 반송파는 리더/라이터로부터 반도체 장치로 전송된다. 반도체 장치는 리더/라이터로부터 수신된 변조된 반송파를 복조하고 데이터를 얻기 위하여 펄스 위치를 판독한다.
반도체 장치의 데이터를 얻기 위한 보편적인 방법은 도8B와 관련하여 설명된다. 여기서, 반도체 장치에 의해 얻어진 데이터는 100%에서 변조된 반송파이고, 이는 "00", "01", "10", 및 "11"를 표시하고 시작 신호로서 "SOF"를 이용한다.
반도체 장치는 데이터를 얻기 위하여 클록 신호를 이용한다. 여기서 클록 신호는 100%에서 변조된 반송파와 동기되는 신호이고 클록 신호의 1/2 기간은 변조 폭과 동일하다. 반도체 장치는 클록 신호를 이용하여 카운트 1 및 카운트 2의 2 비트들을 카운팅하는 카운터를 갖는다. "00"이 "SOF"가 최초 100%에서 변조되는 타이밍이라면, 카운터는 "00"으로부터 "11"까지 반복적으로 카운트된다. 100%에서 각 반송파를 변조하는 타이밍은 카운터 값에 대응한다. 따라서, 반도체 장치는 변조된 반송파를 복조하고 펄스 위치를 판독하여 100%에서 반송파를 변조하는 타이밍으로서 카운터 값을 이용함으로써 데이터를 얻는다.
데이터 "00"을 표시하는 반송파는 카운터가 "00"을 카운트할 때 100%에서 변 조되고 데이터 "01"을 표시하는 반송파는 카운터가 "01"을 카운트할 때 100%에서 변조된다(도8B 참조). 유사하게, 데이터 "10"을 표시하는 반송파는 카운터가 "10"을 카운트할 때 100%에서 변조되고 데이터 "11"을 표시하는 반송파는 카운터가 "11"을 카운트할 때 100%에서 변조된다. 따라서, 반도체 장치는 100%에서 각 반송파를 변조하는 타이밍으로서 카운터 값을 이용함으로써 데이터 "00", "01", "10" 및 "11"을 얻을 수 있다.
상술된 바와 같이, 반도체 장치는 변조된 반송파를 복조하고 클록 신호 및 카운터를 이용함으로써 데이터를 얻기 위하여 펄스 위치를 판독한다. 그러나, 안테나로부터 반도체 장치에 의해 수신되는 신호는 단지 반송파이고 복조 신호는 상기 반송파를 복조함으로써 얻어진다. 그러므로, 반도체 장치에서 펄스 위치를 검출하기 위하여 클록 신호를 발생시킬 필요가 있다.
반도체 장치에서 클록 신호를 생성하기 위해선, PLL(Phase Locked Loop) 회로가 반도체 장치에 제공될 수 있다. PLL 회로는 입력 신호 및 출력 신호 간의 위상 차를 검출하고 출력 신호를 생성하기 위하여 전압 제어 발진기(VCO)를 제어함으로써, 입력 신호와 정확하게 동기화되는 주파수를 갖는 출력 신호를 얻을 수 있다. 반도체 장치에 PLL 회로를 제공함으로써, 내부 동작을 위하여 사용되는 클록 신호를 생성하기 위하여 반송파 또는 복조 신호와 동기된 파형이 얻어질 수 있다.
반도체 장치는 카운터 및 클록 신호를 이용하는 반송파로부터 데이터를 얻는다. 그러나, 100% 변조를 포함한 반송파로부터 클록 신호를 발생시킬 때, 이의 펄스폭은 고정될 수 있는 것이 아니라 일 부분에서 소정 폭보다 길게될 수 있다. 가변 펄스폭을 갖는 클록 신호의 발생을 시뮬레이트하는 결과가 도9 및 도10과 관련하여 설명된다. 도9에서, 클록 신호는 2로 반송파를 반복적으로 분할함으로써 발생된다. 도9 및 도10에서, "파형 정형(waveform shaping)"은 반송파를 파형 정형함으로써 얻어진 신호의 파형을 도시하고 "분할 1" 내지 "분할 7"은 2로 반송파를 반복적으로 분할함으로써 얻어진 신호의 파형을 도시한다. 도10은 도9의 점선 부분(400)의 확대도이다.
반송파가 100%에서 변조되는 기간(예를 들어, 기간(401)) 동안, 반송파는 진폭을 갖지 않음으로, 2로 분할되는 각 신호의 진폭은 변화되지 않는다(도9 및 10 참조). 유사하게, 클록 신호는 반송파가 100%에서 변조되는 기간 동안 진폭(예를 들어, 기간(402))을 갖지 않는다. 결국, 클록 신호의 펄스폭은 고정되지 않고 일부분에서 미리결정된 폭보다 길게 된다. 가변 펄스폭을 갖는 이와 같은 신호를 이용할 때, 반송파의 100% 변조된 위치는 정확하게 판독될 수 없는데, 이는 반송파로부터 데이터를 정확하게 얻을 수 없게 한다.
상술된 바에서, 본 발명은 반송파로부터 고정된 펄스폭을 갖는 클록 신호를생성하는 반도체 장치를 제공한다. 본 발명은 또한 고정된 펄스폭을 갖는 클록 신호를 이용하여 반송파로부터 데이터를 정확하게 얻을 수 있는 반도체 장치를 제공한다.
PLL 회로는 일반적으로 복잡하며, 규모가 크고 많은 전력을 소모함으로, 제한된 전원을 갖는 반도체 장치에 포함되는데 적합하지 않다. 이 점에서, 본 발명은 PLL 회로와 비교하여 더욱 간단한 회로 구성과 더 작은 규모를 갖고 더 적은 전력을 소모하는 반도체 장치를 제공한다.
본 발명을 따르면, 100% 변조를 포함하는 반송파를 분할함으로써 얻어지는 신호는 클록 신호로서 사용되지 않고, 보정 회로는 복조 신호를 이용하여 클록 신호를 생성하도록 제공되고 이 신호는 100% 변조를 포함한 반송파를 분할함으로써 얻어진다. 이와 같은 보정 회로를 갖는 본 발명을 따르면, 고정된 펄스폭을 갖는 클록 신호가 발생될 수 있다.
본 발명의 반도체 장치는 100% 변조를 포함한 반송파를 분할하는 분할 회로, 상기 반송파로부터 복조된 복조 신호를 이용하여 다수의 복조 신호들을 생성하는 복조 신호 분리 회로, 및 상기 분할 회로로부터 출력 신호 및 상기 복조 신호 분리 회로로부터 공급되는 다수의 복조 신호들을 이용하여 클록 신호를 생성하는 보정 회로를 갖는다.
본 발명의 반도체 장치는 100% 변조를 포함한 반송파를 분할하는 분할 회로, 상기 반송파를 이용하여 복조 신호를 생성하는 복조 회로, 상기 복조 신호를 이용하여 다수의 복조 신호들을 생성하는 복조 신호 분리 회로, 및 상기 분할 회로로부터 출력 신호 및 상기 복조 신호 분리 회로로부터 공급되는 다수의 복조 신호들을 이용하여 클록 신호를 생성하는 보정 회로를 갖는다.
본 발명의 반도체 장치는 100% 변조를 포함한 반송파를 분할하는 분할 회로, 상기 반송파를 이용하여 제1 복조 신호를 생성하는 복조 회로, 상기 제1 복조 신호를 증폭시킴으로써 얻어진 제2 복조 신호, 상기 제1 복조 신호로부터 제1 펄스를 분리함으로써 얻어진 제3 복조 신호 및, 상기 제1 복조 신호로부터 상기 제1 펄스 이외의 펄스들을 분리함으로써 얻어진 제4 복조 신호를 상기 제1 복조 신호로부터 생성하는 복조 신호 분리 회로, 및 상기 분할 회로로부터의 출력 신호, 상기 제3 복조 신호 및 상기 제4 복조 신호를 이용하여 클록 신호를 생성하는 보정 회로를 갖는다.
본 발명의 반도체 장치는 100% 변조를 포함한 반송파를 분할하는 분할 회로, 상기 반송파를 이용하여 제1 복조 신호를 생성하는 복조 회로, 상기 제1 복조 신호를 증폭시킴으로써 얻어진 제2 복조 신호, 상기 제1 복조 신호로부터 제1 펄스를 분리함으로써 얻어진 제3 복조 신호 및, 상기 제1 복조 신호로부터 상기 제1 펄스 이외의 펄스들을 분리함으로써 얻어진 제4 복조 신호를 상기 제1 복조 신호로부터 생성하는 복조 신호 분리 회로, 상기 제4 복조 신호를 지연시킴으로써 얻어진 제5 복조 신호를 상기 제3 및 제4 복조 신호들로부터 생성하는 복조 신호 발생 회로, 및 상기 분할 회로로부터의 출력 신호 및 제5 복조 신호를 이용하여 클록 신호를 생성하는 보정 회로를 갖는다.
상술된 구성을 갖는 본 발명의 반도체 장치에서, D-형 플립 플롭이 복조 신호 발생 회로에 사용될 수 있다. 다수의 D-형 플립 플롭들이 분할 회로에 사용될 수 있다. 다수의 D-형 플립 플롭들이 분할 회로에 사용될 수 있고 최종단의 D-형 플립 플롭은 비동기 네거티브 리셋 기능(asynchronous negative reset function)을 갖는 D-형 플립 플롭일 수 있다. EXNOR 회로가 보정 회로에 사용될 수 있다. 게다가, 반도체 장치는 반송파를 수신하는 안테나 및 공진 용량소자를 가질 수 있다.
100% 변조는 100%의 깊이를 갖는 변조를 의미한다. 변조도는 진폭의 변화율 대 변조된 진폭 및 변조되지 않은 진폭 간의 평균이다. 변조도가 100%일 때, 진폭의 변화율은 변조된 진폭 및 변조되지 않은 진폭간의 평균과 동일하다. 즉, 100%의 변조도는 복조된 진폭이 제로인 상태이다.
본 발명의 반도체 장치는 100% 변조를 포함한 반송파로부터 복조 신호(1)를 생성하는 복조 회로(104), 복조 신호(1)를 분리함으로써 복조 신호(2), 복조 신호(3) 및 복조 신호(4)를 생성하는 복조 신호 분리 회로(105), 100% 변조를 포함한 반송파를 분할하는 분할 회로(106), 분할 회로(106)로부터 출력 신호 및 복조 신호 분리 회로(105)로부터 출력 신호를 이용하여 클록 신호를 생성하는 보정 회로(230), 안테나(100) 및 공진 용량소자(101)(도1 참조)를 갖는다.
본 발명을 따르면, 반도체 장치는 분할 회로에 의해 반송파를 분할함으로써 얻어진 신호 및 복조 신호 분리 회로로부터 출력되는 복조 신호를 이용하여 클록 신호를 발생시킴으로써, 고정된 펄스폭을 갖는 클록 신호를 발생시킬 수 있다. 고정된 펄스폭을 갖는 클록 신호는 데이터가 반송파로부터 정확하게 얻어지도록 한다. 게다가, 본 발명의 반도체 장치는 PLL 회로와 비교하여 더욱 간단한 회로 구성을 갖고 더욱 작은 규모를 갖는데, 이에 따라서 전력 소모가 감소될 수 있다.
도1은 본 발명의 반도체 장치를 도시한 도면.
도2는 본 발명의 반도체 장치를 도시한 도면.
도3A 및 도3B는 타이밍 챠트들.
도4A 및 도4B는 보정 회로를 도시한 도면들.
도5는 시뮬레이션 결과를 도시한 도면.
도6은 시뮬레이션 결과를 도시한 도면.
도7A 및 도7B는 100% 변조를 포함한 반송파의 파형 및 10% 변조를 포함한 반송파의 파형 각각을 도시한 도면들.
도8A 및 도8B는 펄스 위치 변조 시스템에 의해 데이터를 얻는 방법을 도시한 도면들.
도9는 시뮬레이션 결과를 도시한 도면.
도10은 시뮬레이션 결과를 도시한 도면.
도11은 반도체 장치의 통신 단계들을 도시한 도면.
도12A 및 도12B는 반도체 장치의 애플리케이션들을 도시한 도면들.
도13A 내지 도13E는 반도체 장치의 애플리케이션들을 도시한 도면들.
본 발명이 첨부한 도면과 관련하여 실시예 모드들에 의해 설명될 것이지만, 각종 변경들 및 수정들이 당업자에게 명백할 것이라는 것을 이해하여야 한다. 그러므로, 이와 같은 변화들 및 수정들이 본 발명의 범위를 벗어나지 않는 한, 이들은 본 발명에 포함되는 것으로서 해석되어야 한다. 본 발명의 이하의 설명에서 동일한 부분은 상이한 도면들에서 동일한 참조 번호들로 표시된다.
[실시예 모드 1]
반도체 장치의 구성 및 동작이 도2 및 도3A와 도3B와 관련하여 설명된다. 반도체 장치는 안테나(100), 공진 용량소자(101), 용량소자들(102 및 103), 복조 회로(104), 복조 신호 분리 회로(105), 분할 회로(106), 복조 신호 발생 회로(229), 보정 회로(230), 버퍼 회로(220), 및 인버터(231)를 갖는다(도2 참조).
안테나(100) 및 공진 용량소자(101)는 리더/라이터로부터 전송되는 반송파를 수신한다. 수신된 반송파는 용량소자들(102 및 103) 및 버퍼 회로(220)를 통해서 복조 회로(104) 및 분할 회로(106)로 입력된다. 반송파는 짧은 펄스폭을 지닌 파형을 갖는다(도3A 및 도3B의 "반송파"의 파형을 참조). 도3B는 도3A의 점선 부분(405)의 확대도이다.
복조 회로(104)는 100% 변조를 포함한 반송파로부터 복조 신호(1)를 발생시킨다. 복조 회로(104)는 용량소자(240), 저항기들(241 및 242), 및 용량소자(243)를 갖는다. 복조 신호(1)는 다수의 펄스들을 포함하고 여기선 4개의 펄스들을 포함한다(도3A의 "복조 신호(1)"의 파형 참조).
복조 신호 분리 회로(105)는 복조 신호(1)로부터 복조 신호(2), 복조 신호(3), 및 복조 신호(4)를 발생시킨다. 복조 신호 분리 회로(105)는 버퍼 회로(201), 리셋 회로(202), D-형 플립 플롭들(204 및 206), AND 회로(205), 인버터(207), NAND 회로들(208 및 209), 및 버퍼 회로들(210 내지 212)을 갖는다. 버퍼 회로들(201 및 210 내지 212)는 신호들을 증폭시키기 위하여 제공되고, 이들은 여기서 인버터들의 2개의 단들로 구성된다. 리셋 회로(202)는 저항(245) 및 용량소자(246)를 갖는다. D-형 플립 플롭들(204 및 206)은 비동기 네거티브 설정 기능(asynchronous negative set function)을 갖는 D-형 플립 플롭들이고, 이들은 2개의 단들을 갖는 2-비트 카운터를 구성한다. 제1 단의 D-형 플립 플롭(204)의 출력 단자(QB)는 제2 단의 D-형 플립 플롭(206)의 CLK 단자에 연결된다. 제2 단의 D-형 플립 플롭(206)의 출력 단자(QB)는 제2 단의 D-형 플립 플롭(206)의 입력 단자(D)에 연결된다. 제1 단의 D-형 플립 플롭(204)의 출력 단자(QB) 및 제2 단의 D-형 플립 플롭(206)의 출력 단자(Q)는 AND 회로(205)의 입력 단자들에 연결된다. AND 회로(205)의 출력 단자는 제1 단의 D-형 플립 플롭(204)의 입력 단자(D)에 연결된다.
버퍼 회로(201)는 복조 회로(104)로부터 출력되는 복조 신호(1)를 정형하고 정형된 복조 신호(1)를 제1 단의 D-형 플립 플롭(204)의 CLK 단자, 인버터(207), 및 버퍼 회로(210)로 출력한다. 버퍼 회로(201)로부터의 출력 신호는 버퍼 회로(210)에 의해 증폭되고 복조 신호(2)로서 분할 회로(106)로 출력된다. 복조 신호(2)는 복조 신호(1)을 증폭시킴으로써 얻어지는 신호이고 복조 신호(2)는 여기서 4개의 펄스들을 포함한다(도3A의 "복조 신호(2)"의 파형 참조).
NAND 회로(208)의 2개의 입력 단자들 중 하나는 제1 단의 D-형 플립 플롭(204)의 출력 단자(Q)에 연결되고, 다른 하나는 인버터(207)에 연결된다. NAND 회로(208)로부터의 출력 신호는 버퍼 회로(212)에 의해 증폭되고 복조 신호(3)로서 분할 회로(106)로 출력된다. 복조 신호(3)는 복조 신호(1)로부터 제1 펄스만을 분리함으로써 얻어지는 신호이고 복조 신호(3)은 하나의 펄스를 포함한다(도3A의 "복조 신호(3)"의 파형 참조).
NAND 회로(209)의 2개의 입력 단자들 중 하나는 제1 단의 D-형 플립 플롭(204)의 출력 단자(QB)에 연결되고 다른 하나는 인버터(207)에 연결된다. NAND 회로(209)로부터 출력 신호는 버퍼 회로(211)에 의해 증폭되고 분할 회로(106)로 복조 신호(4)로서 출력된다. 복조 신호(4)는 복조 신호(1)로부터 제1 펄스 이외의 펄스들을 분리시킴으로써 얻어진 신호이고, 복조 신호(4)는 여기서 3개의 펄스들을 포함한다(도3A의 "복조 신호(4)"의 파형을 참조).
버퍼 회로(220)는 용량소자(103)를 통해서 입력되는 반송파의 파형을 정형하도록 제공되고 여기서 인버터들의 2개의 단들로 구성된다.
분할 회로(106)는 100% 변조를 포함하는 반송파를 분할한다. 분할 회로(106)의 분할들의 수는, 클록 신호의 1/2 기간은 변조폭과 동일하게 되도록 결정된다. 따라서, 분할 회로(106)는 n-단의 플립 플롭들(또한 분할기로 불림)을 가져, 클록 신호의 1/2 기간이 100%에서 변조된 반송파의 복조 폭과 동일하게 한다. n-단의 플립 플롭들 각각에서, 입력 단자에 입력되는 신호의 주파수는 출력될 1/2으로 분할된다. 통신 시스템의 ISO/IEC 15693 규격을 따르면, 13.56MHz의 반송파 주파수에서 펄스 위치 변조에 사용되는 변조 폭은 약 9.44㎲로서 규정된다. 13.56MHz의 1/2 기간은 약 73.74ns이다. 그러므로, 펄스 위치 변조에 사용되는 변조 폭은 13.56MHz의 1/2 기간의 256배이다. 8-단의 플립 플롭들이 연속적으로 연결될 때, 펄스 위치 변조에 사용되는 변조폭과 동일한 폭을 갖는 1/2 폭이 얻어질 수 있다. 따라서, 분할 회로(106)가 8-단의 플립 플롭들(221 내지 228)을 갖는 경우가 후술된다.
비동기 네거티브 설정 기능을 갖는 D-형 플립 플롭은 8-단의 플립 플롭들(221 내지 228)의 제1 단의 플립 플롭(221) 내지 제7 단의 플립 플롭(227)에 사용되고 비동기 네거티브 리셋 기능을 갖는 D-형 플립 플롭은 최종(제8)단의 플립 플롭(228)에 사용된다. 100% 변조를 포함한 반송파는 8-단의 플립 플롭들(221 내지 228)에 의해 분할되고 이들로부터 출력 신호는 보정 회로(230)로 공급된다.
제1 단의 플립 플롭(221) 내지 제7 단의 플립 플롭(227)에 사용되는 비동기 네거티브 설정 기능을 갖는 D-형 플립 플롭은 CLK 단자, 입력 단자(D), 입력 단자(S), 출력 단자(Q), 및 출력 단자(QB)를 갖는다. 출력 단자(QB)는 출력 단자(Q)로부터 신호의 반전된 신호를 출력한다. 비동기 네거티브 설정 기능을 갖는 D-형 플립 플롭은 CLK 단자로 입력되는 신호가 상승(또는 하강)될 때마다 출력 상태로 입력 단자(D)의 신호의 상태를 변화시킨다. 이 D-형 플립 플롭은 또한, CLK 단자로 입력되는 신호가 상승(또는 하강)되는지 여부에 관계없이 입력 단자(S)로 입력되는 설정 신호가 Low일 때 출력 단자(Q)로부터 출력되는 신호를 High로 설정하도록 하는 기능을 갖는다. 플립 플롭들(221 내지 227)은 설정 기능을 갖는 신호로서 복조 신호(2)를 이용함으로써, 복조 신호(2)는 플립 플롭들(221 내지 227)의 입력 단자들(S)의 각각으로 입력된다. 플립 플롭들(221 내지 227)은 복조 신호(2)가 Low가 될 때 설정되고, 이 설정은 복조 신호(2)가 High가 될 때 릴리스된다(released). 이 설정이 릴리스될 때, 분할은 100% 변조의 타이밍과 동기화되는 신호를 얻기 위해 시작한다.
최종(제8)단의 플립 플롭(228)에 사용되는 비동기 네거티브 리셋 기능을 갖는 D-형 플립 플롭은 CLK 단자, 입력 단자(D), 입력 단자(R), 출력 단자(Q), 및 출력 단자(QB)를 갖는다. 비동기 네거티브 리셋 기능을 갖는 D-형 플립 플롭은 CLK 단자로 입력되는 신호의 상승(또는 하강)과 동기화되지 않는 비동기 네거티브 리셋 기능을 갖는다. 이 D-형 플립 플롭은 또한, CLK 단자로 입력되는 신호가 상승(또는 하강)되는지 여부에 관계없이 입력 단자(R)로 입력되는 리셋 신호가 Low일 때 출력 단자(Q)로부터 출력되는 신호를 Low로 설정하는 기능을 갖는다. 플립 플롭(228)은 리셋 기능을 갖는 신호로서 복조 신호(3)를 사용함으로, 복조 신호(3)는 플립 플롭(228)의 입력 단자(R)로 입력된다. 플립 플롭(228)은 복조 신호(3)가 Low일 때 리셋되고 리셋은 복조 신호(3)가 High일 때 릴리스된다. 리셋이 릴리스될 때, 분할은 100% 변조의 제1 펄스의 타이밍과 동기되는 신호를 얻도록 시작한다.
제1 단의 플립 플롭(221) 내지 제7 단의 플립 플롭(227) 각각의 출력 단자(QB)는 다음단의 플립 플롭의 CLK 단자에 연결된다. 출력 단자(Q) 및 출력 단자(QB)로부터 출력되는 신호들은 CLK 단자로 입력되는 CLK 신호가 상승될 때 반전된다. 제8 단의 플립 플롭(228)의 CLK 단자는 제7 단의 플립 플롭(227)의 출력 단자(QB)에 연결된다. 보정 회로(230)는 제8 단의 플립 플롭(228)의 출력 단자(QB) 및 입력 단자(D) 사이에 제공된다.
복조 신호 발생 회로(229)는 D-형 플립 플롭(233)을 갖는다. D-형 플립 플롭(233)은 여기서 CLK 단자, 입력 단자(D), 입력 단자(S) 출력 단자(Q) 및 출력 단자(QB)를 포함하고 비동기 네거티브 리셋 기능을 갖는 D-형 플립 플롭이다. D-형 플립 플롭(233)의 CLK 단자는 플립 플롭(221)의 출력 단자(Q)에 연결되고 복조 신호(4)는 배선(113)을 통해서 D-형 플립 플롭(233)의 입력 단자(D)에 연결되는 반면에, 복조 신호(3)는 배선(112)을 통해서 이의 입력 단자(S)로 입력된다. D-형 플립 플롭(233)의 출력 단자(Q)로부터 출력되는 신호는 복조 신호(5)로서 보정 회로(230)로 입력된다. D-형 플립 플롭(233)은 복조 신호(4)를 지연시킴으로써 얻어진 복조 신호(5)를 생성하도록 제공되고 제1 단의 플립 플롭(221) 기간만큼 지연된 복조 신호(5)를 출력한다(도3A의 "복조 신호(5)"의 파형을 참조). 이 구성은 반도체 장치가 정상적으로 동작하게 한다. 반송파의 기간보다 2배 기간만큼 복조 신호(4)를 지연시킴으로써 얻어진 복조 신호(5)를 이용할 때, 복조 신호(4)는 제8 단의 플립 플롭(228)의 출력 단자(QB)로부터의 출력 신호가 반전된 후 상승되는데, 이로 인해 회로가 안정하게 동작된다. 복조 신호 발생 회로(229)가 반드시 제공될 필요가 없고 복조 신호(4)는 보정 회로(230)로 직접 입력될 수 있다는 점에 유의하라.
보정 회로(230)는 입력 단자(in), 입력 단자(cont), 및 출력 단자(out)을 갖는다. 보정 회로(230)는 EXNOR 회로와 동일한 논리로 동작되고 상이한 신호들이 2개의 입력 단자들로 입력될 때 High 신호를 출력하는 반면에 동일한 신호가 2개의 입력 단자들로 입력될 때 Low 신호를 출력한다. 보정 회로(230)의 입력 단자(in)는 제8 단의 플립 플롭(228)의 출력 단자(QB)에 연결된다. 보정 회로(230)의 입력 단자(cont)는 배선(232)에 연결되고 복조 신호(5)를 입력받는다. 보정 회로(230)의 출력 단자(out)는 제8 단의 플립 플롭(228)의 입력 단자(D)에 연결된다.
보정 회로(230)는 D-형 플립 플롭(233)으로부터 공급되는 복조 신호(5) 및 플립 플롭(228)의 출력 단자(QB)로부터 출력 신호를 이용하여 클록 신호를 발생시킨다. 반송파가 100%에서 변조될 때, 최종 플립 플롭(228)의 출력 단자(QB)로부터의 출력 신호는 변화되지 않고 미리결정된 폭보다 긴 펄스 폭을 갖지만(도3A의 "제8 단의 (QB)"파형을 참조), 보정 회로(230)는 복조 신호(5)가 Low일 때 플립 플롭(228)으로부터 출력 신호의 반전된 신호를 출력한다. 보정 회로(230)의 출력 단자로부터 출력된 신호는 인버터(231)에 의해 반전되고 상기 반전된 신호는 클록 신호로서 사용된다. 이와 같은 구성을 따르면, 고정된 펄스폭을 갖는 클록 신호가 얻어질 수 있다(도3A의 "클록 신호"의 파형 참조).
상술된 바와 같이, 본 발명의 반도체 장치는 분할 회로에 의해 반송파를 분할함으로써 얻어진 신호 및 복조 신호 분리 회로로부터 출력되는 복조 신호를 이용하여 클록 신호를 발생시킴으로써, 고정된 펄스폭을 갖는 클록 신호를 얻을 수 있다. 고정된 펄스폭을 갖는 클록 신호를 사용하면 데이터를 정확하게 반송파로부터 얻을 수 있다. 게다가, 본 발명의 반도체 장치는 PLL 회로와 비교하여 회로 구성을 더욱 간단하게 하고 규모를 더욱 작게하여 전력 소모가 감소된다.
[실시예 모드 2]
이 실시예 모드에서, 분할 회로(106) 내 보정 회로(230)의 구성 예는 특히 도4A 및 도4B와 관련하여 설명된다.
보정 회로(230)는 입력 단자(in), 입력 단자(cont), 및 출력 단자(out) 뿐만 아니라 인버터들(300 및 310) 및 NAND 회로들(302 내지 304)을 갖는다(도4A 참조). NAND 회로(302)는 입력 단자(in) 및 입력 단자(cont)로부터 입력되는 신호들의 NAND 논리를 출력한다. NAND 회로(303)는 인버터들(300 및 301) 각각에 의해 입력 단자(in) 및 입력 단자(cont)로부터 입력되는 신호들을 반전시킴으로써 얻어지는 신호들의 NAND 논리를 출력한다. NAND 회로(304)는 NAND 회로들(302 및 303)로부터 출력 신호들의 NAND 논리를 출력한다. NAND 회로(304)로부터의 출력 신호는 출력 단자(out)로부터 출력된다.
보정 회로(230)는 제어 신호(도면에서 "cont"으로 표시)가 High일 때 출력 단자로부터 입력 신호(도면에서 "in"으로 표시)와 동일한 신호를 출력하는 반면에, 제어 신호(cont)가 Low일 때 출력 단자로부터 입력 신호(in)의 반전된 신호를 출력한다(도4B 참조).
따라서, 보정 회로(230)의 논리는 EXNOR 회로의 논리와 동일하다. 즉, 동일한 논리를 갖는 출력이 입력 신호가 EXNOR의 입력 단자들 중 하나로 입력되고 제어 신호가 이의 다른 하나로 입력되는 경우 얻어질 수 있다. 따라서, EXNOR 회로는 보정 회로(230)로서 사용될 수 있다. 보정 회로(230)로서 사용되는 EXNOR 회로는 인버터들(300 및 301) 및 NAND 회로들(302 내지 304)를 갖는 상술된 구성으로 제한되지 않는다. EXNOR 회로와 동일한 논리로 동작하는 각종 구성들은 보정 회로(230)에 채택될 수 있다.
[실시예 1]
본 발명의 반도체 장치에 의한 클록 신호 발생의 시뮬레이션 결과들이 각 신호의 파형을 도시하는 도5 및 도6과 관련하여 설명된다. 도6은 도5의 점선부 분(150)의 확대도이다.
도5에서, "반송파"는 리더/라이터로부터 전송된 반송파의 파형을 도시하고 "복조 신호 (1)"는 반송파를 복조함으로써 얻어진 신호의 파형을 도시한다. "제8 단(CLK)"는 플립 플롭들(221 내지 227)에 의해 반송파를 분할함으로써 얻어지고 제8 단의 플립 플롭(228)의 CLK 단자로 입력되는 신호의 파형을 도시한다. "제8 스테이지 QB"는 제8 단의 플립 플롭(228)의 출력 단자(QB)로부터 출력되는 신호의 파형을 도시한다. "복조 신호(5)"는 복조 신호(1)로부터 제1 펄스 이외의 펄스들을 분리함으로써 얻어지는 신호의 파형을 도시한다. "클록 신호"는 분할 회로로부터 출력되는 클록 신호의 파형을 도시한다.
반송파가 100%에서 변조될 때(예를 들어, 기간(151) 동안), 제8 단의 플립 플롭(228)의 출력 단자(QB)로부터 출력되는 신호(도면에서 "제8 단(QB)"로 표시)는 논리를 변화시키지 않고 미리결정된 폭(예를 들어, 기간(152)동안의 파형)보다 더 긴 펄스폭을 갖는다. 그러나, 본 발명을 따르면, 복조 신호(5)는 클록 신호를 생성하는데 사용되고 제8 단의 플립 플롭(228)의 출력 단자(QB)로부터 출력되는 신호는 복조 신호(5)가 Low일 때 반전된다. 그 후, 클록 신호는 제8 단의 플립 플롭(228)의 출력 단자(QB)로부터 출력된 전체 신호(복조 신호(5)에 의해 정정되는 "제8 단QB)"로 표시)를 반전시킴으로써 얻어지고 복조 신호(5)가 Low일 때 반전된다. 따라서, 제8 단의 플립 플롭(228)의 출력 단자(QB)로부터 출력되는 신호(도면에서 "제8 단(QB)"로 표시)가 복조 신호(5)의 타이밍에서 정정될 때, 고정된 펄스폭을 갖는 클록 신호는 반송파가 100% 변조를 포함하는 경우에도 얻어질 수 있다.
[실시예 2]
본 발명의 반도체 장치의 구성이 도11과 관련하여 설명된다. 본 발명의 반도체 장치(119)는 안테나(100), 공진 용량소자(101), 복조 회로(104), 복조 신호 분리 회로(105), 분할 회로(106), 보정 회로(230), 제어 회로(116), 변조 회로(117), 및 메모리 회로(118)를 갖는다. 제어 회로(116)는 다른 회로들을 제어하도록 하는 기능을 갖고 CPU(중앙 처리 장치)에 대응한다. 변조 회로(117)는 데이터를 변조하는 기능을 갖는다. 메모리 회로(118)는 데이터를 저장하는 기능을 갖는다. 안테나(100), 공진 용량소자(101), 복조 회로(104), 복조 신호 분리 회로(105) 및 분할 회로(106)를 포함하는 회로(120)는 고정된 펄스폭을 갖는 클록 신호를 생성하는 클록 신호 발생 회로이다. 반도체 장치(119)는 안테나(100)를 통해서 무선으로 리더/라이터(121)와 통신한다.
반도체 장치(119)는 무선 통신, 데이터 기록, 각종 형상들로의 형성(formation), 및 선택된 주파수에 따른 광 지향성과 인식 범위(wide directivity and recognition range)와 같은 구성에 의존하는 각종 이점들을 갖는다. 반도체 장치(119)는 개인들 및 물체들, 물체에 부착되는 라벨, 이벤트 및 놀이 공원들에서 사용되는 팔목밴드 등을 인식할 수 있는 IC 태그에 적용될 수 있다. 반도체 장치(119)는 수지 재료로 인해 형상면에서 변경될 수 있거나 물체 직접 부착될 수 있다. 게다가, 반도체 장치(119)는 룸을 들어가고 나가기 위한 지불 시스템들 및 관린 시스템들과 같은 각종 시스템들에 사용될 수 있다.
다음에, 반도체 장치(119)의 실제 사용 예가 설명된다. 리더/라이터(320)는 디스플레이 부(321)를 갖는 휴대용 단말기의 측상에 제공되고 반도체 장치(119)는 물체(322)의 측상에 제공된다(도12A 참조). 리더/라이터(320)가 물체(322)에 포함되는 반도체 장치(119)에 접근하여 이동될 때, 성분들, 원산지, 각 제조 단계에서 테스트 결과, 유통 과정의 내력, 및 물체의 설명과 같은 물체(322)에 관한 데이터가 디스플레이 부(321) 상에 디스플레이된다. 게다가, 물체(326)가 컨베이어 벨트상에서 이동되는 동안 이 물체(326)는 리더/라이터(324) 및 반도체 장치(119)를 이용하여 테스트받을 수 있다(도12B 참조). 이에 따라서 본 발명의 반도체 장치(119)를 시스템에 적용함으로써, 데이터는 손쉽게 얻어질 수 있고 고 부가가치의 고성능 시스템이 성취될 수 있다. 이 실시예는 임의의 상술된 실시예 모드들과 결합하여 구현될 수 있다.
[실시예 3]
본 발명의 반도체 장치(119)의 애플리케이션들이 간략하게 후술된다. 반도체 장치(119)는 예를 들어, 지폐들, 코인들, 보안장치들, 무기명 채권들(bearer bonds), 인증서들(라이센스들, 거주 카드들 등, 도13A 참조), 물체들을 포장하는 컨테이너들(포장지들, 병들 등, 도13B 참조), DVDs, CDs, 및 비디오 테이프들과 같은 기록 매체(도13C 참조), 자동차들, 오토바이들 및 자전거들과 같은 차량들(도13D 참조), 가방들 및 안경들과 같은 소지품들(도13E 참조), 식품, 옷들, 일상용품들, 전자 기기들 등에 통합될 수 있다. 전자 기기들은 액정 디스플레이 장치들, EL 디스플레이 장치들, 텔레비젼 세트들(또한 간단한 텔레비젼들 또는 텔레비젼 수상 기들이라 칭함), 이동 전화 세트들 등을 포함한다.
반도체 장치(119)는 물체의 표면에 부착되거나 고정되도록 물체에 통합될 수 있다. 예를 들어, 반도체 장치(119)는 책의 종이, 포장의 유기 수지에 통합될 수 있다. 반도체 장치(119)가 지폐들, 코인들, 보안장치들, 무기명 채권들, 인증서들 등에 통합될 때, 이의 위조가 방지될 수 있다. 반도체 장치(119)가 물체들을 포장하는 컨테이너들, 기록 매체, 소지품들, 식품, 옷들, 일상용품들, 전자 기기들 등에 통합될 때, 테스트 시스템들, 렌탈 시스템들 등이 더욱 효율적으로 수행될 수 있다. 반도체 장치(119)는 또한 차량들이 위조 또는 도난되는 것을 방지한다. 게다가, 반도체 장치(119)는 동물들과 같은 생물체들에 이식되면, 각 생물체가 손쉽게 식별될 수 있다. 예를 들어, 반도체 장치(119)가 가축들과 같은 생물체들에 이식될 때, 탄생 년도, 성별, 이들의 품종 및 종별을 손쉽게 식별할 수 있다.
상술된 바와 같이, 본 발명의 반도체 장치(119)는 임의의 물체들(생물체들 포함)에 통합될 수 있다. 이 실시예는 상술된 모드들 중 임의의 모드들과 결합하여 구현될 수 있다.

Claims (25)

  1. 반송파를 분할하는 분할 회로;
    상기 반송파로부터 복조된 제1 복조 신호를 이용하여 제2 복조 신호 및 제3 복조 신호를 생성하는 복조 신호 분리 회로; 및
    상기 분할 회로로부터의 출력 신호, 상기 제2 복조 신호, 및 상기 제3 복조 신호를 이용하여 클록 신호를 생성하는 보정 회로를 포함하고,
    상기 제2 복조 신호는 상기 제1 복조 신호로부터 제1 펄스만을 분리시킴으로써 얻어지고,
    상기 제3 복조 신호는 상기 제1 복조 신호로부터 상기 제1 펄스 이외의 다른 펄스들을 분리시킴으로써 얻어지는, 반도체 장치.
  2. 반송파를 분할하는 분할 회로;
    상기 반송파를 이용하여 제1 복조 신호를 생성하는 복조 회로;
    상기 제1 복조 신호를 이용하여 제2 복조 신호, 제3 복조 신호, 및 제4 복조 신호를 생성하는 복조 신호 분리 회로; 및
    상기 분할 회로로부터의 출력 신호, 상기 제3 복조 신호, 및 상기 제4 복조 신호를 이용하여 클록 신호를 생성하는 보정 회로를 포함하고,
    상기 복조 신호 분할 회로의 버퍼 회로는 상기 제1 복조 신호를 수신하고 상기 제2 복조 신호를 출력하고,
    상기 제3 복조 신호는 상기 제1 복조 신호로부터 제1 펄스만을 분리시킴으로써 얻어지고,
    상기 제4 복조 신호는 상기 제1 복조 신호로부터 상기 제1 펄스 이외의 펄스들을 분리시킴으로써 얻어지는, 반도체 장치.
  3. 반송파를 분할하는 분할 회로;
    상기 반송파를 이용하여 제1 복조 신호를 생성하는 복조 회로;
    상기 제1 복조 신호를 증폭시킴으로써 얻어지는 제2 복조 신호, 상기 제1 복조 신호로부터 제1 펄스만을 분리시킴으로써 얻어지는 제3 복조 신호, 및 상기 제1 복조 신호로부터 상기 제1 펄스 이외의 펄스들을 분리시킴으로써 얻어지는 제4 복조 신호를 상기 제1 복조 신호로부터 생성하는 복조 신호 분리 회로; 및
    상기 분할 회로로부터의 출력 신호, 상기 제3 복조 신호 및 상기 제4 복조 신호를 이용하여 클록 신호를 생성하는 보정 회로를 포함하는, 반도체 장치.
  4. 반송파를 분할하는 분할 회로;
    상기 반송파를 이용하여 제1 복조 신호를 생성하는 복조 회로;
    상기 제1 복조 신호를 증폭시킴으로써 얻어지는 제2 복조 신호, 상기 제1 복조 신호로부터 제1 펄스만을 분리시킴으로써 얻어지는 제3 복조 신호, 및 상기 제1 복조 신호로부터 상기 제1 펄스 이외의 펄스들을 분리시킴으로써 얻어지는 제4 복조 신호를 상기 제1 복조 신호로부터 생성하는 복조 신호 분리 회로;
    상기 제4 복조 신호를 지연시킴으로써 얻어지는 제5 복조 신호를 상기 제3 복조 신호 및 상기 제4 복조 신호로부터 생성하는 복조 신호 생성 회로; 및
    상기 분할 회로로부터의 출력 신호 및 상기 제5 복조 신호를 이용하여 클록 신호를 생성하는 보정 회로를 포함하는, 반도체 장치.
  5. 제4항에 있어서,
    D-형 플립 플롭이 상기 복조 신호 발생 회로에 사용되는, 반도체 장치.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 제1항 내지 제4항 중 어느 한 항에 있어서,
    복수의 D-형 플립 플롭들이 상기 분할 회로에 사용되는, 반도체 장치.
  19. 제1항 내지 제4항 중 어느 한 항에 있어서,
    복수의 D-형 플립 플롭들이 상기 분할 회로에 사용되고,
    최종단의 D-형 플립 플롭은 비동기 네거티브 리셋 기능(asynchronous negative reset function)을 갖는 D-형 플립 플롭인, 반도체 장치.
  20. 제1항 내지 제4항 중 어느 한 항에 있어서,
    EXNOR 회로가 상기 보정 회로에 사용되는, 반도체 장치.
  21. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 반송파를 수신하는 안테나 및 공진 용량소자가 제공되는, 반도체 장치.
  22. 삭제
  23. 삭제
  24. 삭제
  25. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 반송파는 ISO/IEC 15693에 의해 규정된 100% 변조, ISO/IEC 14443(TYPE-A)에 의해 규정된 100% 변조, ISO/IEC 18000-3에 의해 규정된 100% 변조, 또는 신호가 변조되지 않은 상태에서 진폭의 5% 또는 그 이하의 진폭을 갖는 변조를 포함하는, 반도체 장치.
KR1020077010322A 2004-10-07 2005-10-05 반도체 장치 KR101103242B1 (ko)

Applications Claiming Priority (3)

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