KR101097445B1 - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 반도체 메모리 장치는 패키지 공정 전 단계에서 활성화 여부가 결정되는 일반적 퓨즈 커팅 신호 및 패키지 공정 후 단계에서 활성화 여부가 결정 되는 전기적 퓨즈 커팅 신호를 입력 받는 반도체 메모리 장치로서, 상기 전기적 퓨즈 커팅 신호 및 상기 일반적 퓨즈 커팅 신호를 입력받아 패키지 리페어 제어 신호, 웨이퍼 리페어 제어 신호, 및 노멀 제어 신호 중 하나를 선택적으로 활성화하여 출력하는 우선순위 판단부를 포함하는 것을 특징으로 하는 반도체 메모리 장치

Description

반도체 메모리 장치{Semiconductor Memory Apparatus}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 패키지 레벨에서의 전기적 리페어 장치를 구비하는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치 제조 시 하나 이상의 셀에 결함에 생기면 메모리로서의 기능을 수행하지 못하므로 해당 메모리 장치는 불량 처리된다. 반도체 메모리 장치가 고집적화됨에 따라 공정상에 발생할 수 있는 결함이 있는 셀들이 더욱 증가하게 되었다. 그러나 메모리 내부의 일부 셀에만 결함이 있음에도 불구하고 해당 반도체 메모리 장치 전체를 불량으로 처리하는 것은 수율(yield) 및 원가 절감에 불리한 요소로 작용된다. 이러한 불량이 발생한 반도체 메모리 장치를 양품으로 사용하기 위하여 결함이 있는 셀을 대체할 여분의 셀을 미리 설계하는데 이러한 회로들을 리던던시 회로라고 한다. 또한 이러한 불량이 발생한 반도체 메모리 장치를 양품으로 전환시킬 수 있는 과정을 리페어(repair) 과정이라 한다.
일반적으로 반도체 메모리 장치의 상기 리페어 과정은 복수 개의 퓨즈 블록을 블로윙(blowing)을 통해 프로그램함으로써 결함이 있는 셀으로의 접근을 할 경우 이를 대체된 정상 셀로 접근할 수 있도록 한다. 상기 결함이 있는 셀 어드레스 정보 및 리던던시 블록의 정보 기록을 위해 퓨즈(fuse)가 사용된다. 상기 퓨즈들은 레이저를 조사하여 블로윙되는 레이저 퓨즈 및 과전압 또는 과전류를 인가하여 블로윙되는 전기적 퓨즈 (electrical fuse)를 포함한다.
일반적으로 반도체 메모리 장치의 제작 공정 중 웨이퍼 레벨에서는 공정이 단순하고 신뢰성이 높은 상기 레이저 퓨즈를 사용한다. 반도체 메모리 장치의 제작 공정 중 패키지 공정 이후, 패키지 레벨 혹은 모듈 레벨에서는 레이저의 조사가 불가능하므로 상기 레이저 퓨즈를 사용할 수가 없고 전기적 퓨즈(electrical fuse)가 사용된다.
상기 리페어 과정은 위에서 설명한 것처럼 웨이퍼 레벨에서 또는 패키지 레벨에서 또는 모듈 레벨에서 가능한데 각 단계에서 리페어되어 기록된 퓨즈의 어드레스 정보가 동일 한 경우, 각 단계에서 발생한 두 신호가 충돌을 일으키게 된다. 메모리 칩들을 적층하여 패키지화시키는 메모리 장치(Multi-Layered Memory Apparatus)의 경우 이러한 현상이 더욱 심하다.
본 발명은 상술한 문제점을 해결하기 위해 인출된 것으로서, 패키지 레벨에서의 퓨즈 어드레스 정보와 웨이퍼 레벨에서의 퓨즈 어드레스 정보가 동일할 때 각 단계에서 발생하는 신호들의 충돌을 막는 반도체 메모리 장치를 제공하는데 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 장치는 패키지 공정 전 단계에서 활성화 여부가 결정되는 일반적 퓨즈 커팅 신호 및 패키지 공정 후 단계에서 활성화 여부가 결정 되는 전기적 퓨즈 커팅 신호를 입력 받는 반도체 메모리 장치로서, 상기 전기적 퓨즈 커팅 신호 및 상기 일반적 퓨즈 커팅 신호를 입력받아 패키지 리페어 제어 신호, 웨이퍼 리페어 제어 신호, 및 노멀 제어 신호 중 하나를 선택적으로 활성화하여 출력하는 우선순위 판단부를 포함한다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 장치는 패키지 공정 전 단계에서 활성화 여부가 결정되는 일반적 퓨즈 커팅 신호 및 패키지 공정 후 단계에서 활성화 여부가 결정 되는 전기적 퓨즈 커팅 신호를 입력 받는 반도체 메모리 장치로서, 상기 전기적 퓨즈 커팅 신호가 활성화되면 스트로브 신호에 따라 패키지 리페어 제어 신호를 활성화하여 출력하는 제 1 순위부 상기 전기적 퓨즈 커팅 신호가 비활성화되고 상기 일반적 퓨즈 커팅 신호가 활성화되면 상기 스트로브 신호에 따라 웨이퍼 리페어 제어 신호를 활성화하여 출력하는 제 2 순위부 및 상기 전기적 퓨즈 커팅 신호가 비활성화되고 상기 일반적 퓨즈 커팅 신호가 비활성화되면 상기 스트로브 신호에 따라 노멀 제어 신호를 활성화하여 출력하는 제 3 순위부를 포함한다.
본 발명의 반도체 메모리 장치는 전기적 퓨즈 커팅 신호 활성화 시 웨이퍼 리페어 제어 신호 및 노멀 제어 신호 보다 패키지 리페어 제어 신호를 우선시 함으로써 패키지 레벨에서의 퓨즈 어드레스 정보와 웨이퍼 레벨에서의 퓨즈 어드레스 정보가 동일할 때 각 단계에서 발생하는 신호들의 충돌을 방지하는 효과를 창출한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치가 해당 어드레스에 대한 상기 노멀 제어 신호(YI), 웨이퍼 리페어 제어 신호(SY) 및 패키지 리페어 제어 신호(EY)에 대한 우선순위를 선정하는 기준에 대한 파형도,
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록도,
도 3은 도 3에서 제시된 반도체 메모리 장치의 일 실시예에 따른 상세한 회로도,
도 4는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 블록도,
도 5는 도 4에서 제시된 제 2 순위부의 더 상세한 블록도,
도 6은 도 4에서 제시된 제 3 순위부의 더 상세한 블록도,
도 7은 도 4, 도 5 및 도 6에서 제시된 반도체 메모리 장치의 일 실시예에 따른 상세한 회로도이다.
본 발명을 설명하기 위해 노멀 제어 신호(YI), 웨이퍼 리페어 제어 신호(SY) 및 패키지 리페어 제어 신호(EY)라는 용어를 설명한다.
제어 신호란 입출력 라인에 인가된 신호를 다음 단계로 인가하기 위해 활성화되는 신호이다. 예를 들어 Write/Read 동작 시 세그먼트 입출력 라인(SIO) 과 비트 라인 사이의 신호 전달 에서, Write 시 세그먼트 입출력 라인(SIO)에 인가되어 있는 신호를 제어 신호(YI)가 활성화되면 비트 라인으로 전달하게 된다. 반대로 Read 시 비트 라인에 인가되어있는 신호를 노멀 제어 신호(YI)가 활성화되면 세그먼트 입출력 라인(SIO)으로 전달하게 되며 일반적인 칼럼 선택신호(Column Selection Signal)가 이에 해당된다.
결함이 발생하지 않은 노멀 셀에 대한 Write/Read 동작 시 상기 노멀 셀에 대한 제어 신호가 활성화되어야 하는데 이 때의 제어 신호를 노멀 제어 신호(YI)라고 한다. 결함이 발생한 셀을 웨이퍼 레벨에서 리페어 하였을 때 웨이퍼 레벨에서 대체된 셀에 대한 제어 신호가 활성화되어야 하는데 이 때의 제어 신호를 웨이퍼 리페어 제어 신호(SY)라고 한다. 결함이 발생한 셀을 패키지 레벨에서 리페어 하였을 때 패키지 레벨에서 대체된 셀에 대한 제어 신호가 활성화되어야 하는데 이 때의 제어 신호를 패키지 리페어 제어 신호(EY)라고 한다.
앞에서 언급한 것처럼 웨이퍼 레벨에서 또는 패키지 레벨에서 리페어되어 기록된 퓨즈의 어드레스 정보가 동일한 경우 각 단계에서 발생한 두 신호가 충돌을 일으키게 된다. 웨이퍼 레벨에서 리페어되어서 발생되는 웨이퍼 리페어 제어 신호(SY) 및 패키지 레벨에서 리페어되어서 발생되는 패키지 리페어 제어 신호(EY)가 동시에 발생되게 되어 각 제어 신에 따른 데이터들이 충돌 하게 된다. 예를 들어 반도체 메모리 장치 제작 중에 웨이퍼 레벨의 테스트 공정에서 어드레스 A가 결함이 있음이 발견되어 레이저 리페어를 통해 어드레스 B로 대체되었다. 이후 패키지 레벨의 테스트 공정에서 어드레스 A (웨이퍼 레벨에서 B로 대체되었기 때문에 실제로는 B)가 결함이 있음이 발견되어 C라는 어드레스로 대체되었다. 이후 어드레스 A에 대한 Write & Read 동작 시 어드레스 B와 어드레스 C의 데이터가 서로 동시에 입출력 되어 충돌을 일으키게 된다.
본 발명에 따른 반도체 메모리 장치는 이러한 패키지 전후에서 발생한 리페어 제어 신호들에 대한 우선권을 정함으로써 발생될 수 있는 신호들의 충돌을 방지한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치에서 Write/Read 동작 시 어드레스로 접근이 들어왔을 때 해당 어드레스에 대한 상기 노멀 제어 신호(YI), 상기 웨이퍼 리페어 제어 신호(SY) 및 상기 패키지 리페어 제어 신호(EY)에 대한 우선순위를 선정하는 기준에 대한 파형도이다.
상기 본 발명의 일 실시예 따른 반도체 메모리 장치는 전기적 퓨즈 커팅 신호(EfuseB), 일반적 퓨즈 커팅 신호(NfuseB)를 입력 받아 스트로브 신호(Strobe)에 따라 상기 노멀 제어 신호(YI), 상기 웨이퍼 리페어 제어 신호(SY) 및 상기 패키지 리페어 제어 신호(EY) 중 하나를 활성화하여 출력한다.
상기 전기적 퓨즈 커팅 신호(EfuseB)는 해당 어드레스가 전기적 퓨즈의 리페어 활성화 여부 정보가 들어있는 신호로서, 해당 어드레스가 패키지 레벨 리페어 시 전기적 퓨즈로 리페어되었으면 활성화되는 신호이고 로우 활성화(Low Active) 신호로 설정하였다. 상기 일반적 퓨즈 커팅 신호(NfuseB)는 일반적 퓨즈의 리페어 활성화 여부 정보가 들어있는 신호로서, 해당 어드레스가 웨이퍼 레벨 리페어 시 레이저 퓨즈로 리페어되었으면 활성화되는 신호이고 로우 활성화(Low Active) 신호로 설정하였다. 상기 스트로브 신호(Strobe)는 Write/Read 명령 시 활성화되는 신호로서, 상기 반도체 메모리 장치에서 출력되는 제어 신호들(New_Strobe), 즉 상기 노멀 제어 신호(YI), 상기 웨이퍼 리페어 제어 신호(SY) 및 상기 패키지 리페어 제어 신호(EY)의 소스(source)가 되는 신호이다.
상기 해당 어드레스가 패키지 레벨에서 리페어 되었다면 해당 어드레스에 대한 Write/Read 동작 시 웨이퍼 레벨에서의 리페어 여부에 상관 없이 패키지 레벨에서 리페어된 어드레스로 접근되어야 한다. 즉, 상기 전기적 퓨즈 커팅 신호(EfuseB)가 활성화되면 상기 일반적 퓨즈 커팅 신호(NfuseB)에 상관없이 상기 스트로브 신호(Strobe)에 따라 상기 패키지 리페어 제어 신호(EY)를 활성화시킨다. (도 1의 (a))
상기 해당 어드레스가 패키지 레벨에서 리페어 되지 않았고 웨이퍼 레벨에서 리페어가 되었다면 웨이퍼 레벨에서 리페어된 어드레스로 접근되어야 한다. 즉, 상기 전기적 퓨즈 커팅 신호(EfuseB)가 비활성화되고 상기 일반적 퓨즈 커팅 신호(NfuseB)가 활성화되면 상기 스트로브 신호(Strobe)에 따라 상기 웨이퍼 리페어 제어 신호(SY)를 활성화시킨다. (도 1의 (b))
상기 해당 어드레스가 패키지 레벨에서 리페어되지 않았고 웨이퍼 레벨에서도 리페어되지 않았다면 상기 해당 어드레스로 직접 접근되어야 한다. 즉, 상기 전기적 퓨즈 커팅 신호(EfuseB)가 비활성화되고 상기 일반적 퓨즈 커팅 신호(NfuseB)도 비활성화되면 상기 스트로브 신호(Strobe)에 따라 노멀 제어 신호(YI)를 활성화시킨다. (도 1의 (c))
이처럼 상기 본 발명의 일 실시예에 따른 반도체 메모리 장치는 상기 패키지 리페어 제어 신호(EY), 상기 웨이퍼 리페어 제어 신호(SY) 및 상기 노멀 제어 신호(YI) 중 하나를 우선순위대로 선택하여 활성화함으로써 상기 제어 신호들이 둘 이상 활성화되어 충돌하는 것을 방지한다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록도이다.
도시한 것처럼 본 발명의 일 실시예에 따른 반도체 메모리 장치는 상기 전기적 퓨즈 커팅 신호(EfuseB), 상기 일반적 퓨즈 커팅 신호(NfuseB) 및 상기 스트로브 신호(Strobe)를 입력받아 상기 웨이퍼 리페어 제어 신호(SY), 상기 노멀 제어 신호(YI) 및 상기 패키지 리페어 제어 신호(EY)를 출력하는 우선순위 판단부(10)를 포함한다.
상기 우선순위 판단부(10)는 상기 전기적 퓨즈 커팅 신호(EfuseB) 및 상기 일반적 퓨즈 커팅 신호(NfuseB)에 따라 우선순위를 설정하여 상기 스트로브 신호(Strobe)에 따라 상기 웨이퍼 리페어 제어 신호(SY), 상기 노멀 제어 신호(YI) 및 상기 패키지 리페어 제어 신호(EY) 중 하나를 선택하여 활성화한다.
상기 우선순위 판단부(10)는 제 1 우선부(100), 제 2 우선부(200), 제 3 우선부(300) 및 우선부 인에이블부(400)를 포함한다.
상기 우선부 인에이블부(400)는 상기 전기적 퓨즈 커팅 신호(EfuseB) 및 상기 일반적 퓨즈 커팅 신호(NfuseB)를 입력받아 논리 연산하여 제 1 인에이블 신호(SYenB) 및 제 2 인에이블 신호(YIen)를 출력한다. 상기 제 1 인에이블 신호(SYenB)는 상기 제 2 우선부(200)를 활성화 또는 비활성화할 수 있는 신호이고 상기 제 2 인에이블 신호(YIen)는 상기 제 3 우선부(300)를 활성화 또는 비활성화할 수 있는 신호이다. 상기 우선부 인에이블부(400)는 상기 전기적 퓨즈 커팅 신호(EfuseB)가 활성화되면 상기 일반적 퓨즈 커팅 신호(NfuseB)에 상관 없이 상기 제 1 인에이블 신호(SYenB) 및 상기 제 2 인에이블 신호(YIen)를 비활성화하여 출력한다. 그리고 상기 우선부 인에이블부(400)는 상기 전기적 퓨즈 커팅 신호(EfuseB)가 비활성화되고 상기 일반적 퓨즈 커팅 신호(NfuseB)가 활성화되면 상기 제 1 인에이블 신호(SYenB)를 활성화하여 출력한다. 그리고 상기 우선부 인에이블부(400)는 상기 전기적 퓨즈 커팅 신호(EfuseB)가 비활성화되고 상기 일반적 퓨즈 커팅 신호(NfuseB)가 비활성화되면 상기 제 2 인에이블 신호(YIen)를 활성화하여 출력한다.
상기 제 1 우선부(100)는 상기 전기적 퓨즈 커팅 신호(EfuseB)와 상기 스트로브 신호(Strobe)를 입력 받고 상기 패키지 리페어 제어 신호(EY)를 출력한다. 상기 전기적 퓨즈 커팅 신호(EfuseB)가 활성화되면 상기 스트로브 신호(Strobe)에 따라 상기 패키지 리페어 제어 신호(EY)를 활성화하여 출력한다.
상기 제 2 우선부(200)는 상기 제 1 인에이블 신호(SYenB) 및 스트로브 신호(Strobe)를 입력받고 상기 웨이퍼 리페어 제어 신호(SY)를 출력한다. 상기 제 1 인에이블 신호(SYenB)가 활성화되면 상기 스트로브 신호(Strobe)에 따라 상기 웨이퍼 리페어 제어 신호(SY)를 활성화하여 출력한다.
상기 제 3 우선부(300)는 상기 제 2 인에이블 신호(YIen) 및 상기 스트로브 신호(Strobe)를 입력받고 상기 노멀 제어 신호(YI)를 출력한다. 상기 제 2 인에이블 신호(YIen)가 활성화되면 상기 스트로브 신호(Strobe)에 따라 상기 노멀 제어 신호(YI)를 활성화여 출력한다.
상기 제 1 우선부(100), 상기 제 2 우선부(200), 상기 제 3 우선부(300) 및 상기 우선부 인에이블부(400)를 포함하는 상기 우선순위 판단부(10)는 도 1에서 제시된 파형도처럼 상기 전기적 퓨즈 커팅 신호(EfuseB) 및 상기 일반적 퓨즈 커팅 신호(NfuseB)의 활성화 여부에 따라 상기 제 1 우선부(100), 상기 제 2 우선부(200) 및 상기 제 3 우선부(300) 중 하나를 활성화함으로써 상기 제어 신호들이 둘 이상 활성화되어 충돌하는 것을 방지한다.
도 3은 도 2에 제시된 본 발명의 일 실시예에 따른 반도체 메모리 장치의 상세한 회로도이다. 도 3에서 제시된 상기 반도체 메모리 장치는, 도 2와 같이 상기 전기적 퓨즈 커팅 신호(EfuseB), 상기 일반적 퓨즈 커팅 신호(NfuseB) 및 상기 스트로브 신호(Strobe)를 입력받아 상기 웨이퍼 리페어 제어 신호(SY), 상기 노멀 제어 신호(YI) 및 상기 패키지 리페어 제어 신호(EY)를 출력하는 우선순위 판단부(10)를 포함한다.
상기 우선순위 판단부(10)는 제 1 우선부(100), 제 2 우선부(200), 제 3 우선부(300) 및 우선부 인에이블부(400)를 포함한다.
상기 우선부 인에이블부(400)는 제 2 낸드 게이트(ND2), 제 3 낸드 게이트(ND3), 제 4 인버터(IV4) 및 제 5 인버터(IV5)를 포함한다. 상기 우선부 인에이블부(400)는 상기 전기적 퓨즈 커팅 신호(EfuseB) 및 상기 일반적 퓨즈 커팅 신호(NfuseB)를 상기 제 3 낸드 게이트(ND3)로 입력받아 낸드 연산하고 상기 제 5 인버터(IV5)를 통해 반전하여 내부 로직 신호인 상기 제 2 인에이블 신호(YIen)를 출력한다. 또 상기 제 2 낸드 게이트(ND2)는 상기 제 2 인에이블 신호(YIen)를 상기 제 4 인버터(IV4)를 통해 반전하여 입력받고 상기 전기적 퓨즈 커팅 신호(EfuseB)와 낸드 연산하여 상기 제 1 인에이블 신호(SYenB)를 출력한다.
상기 제 1 인에이블 신호(SYenB)는 상기 제 2 우선부(200)를 활성화 또는 비활성화할 수 있는 신호이고 상기 제 2 인에이블 신호(YIen)는 상기 제 3 우선부(300)를 활성화 또는 비활성화할 수 있는 신호이다.
상기 우선부 인에이블부(400)는 도 2처럼 상기 전기적 퓨즈 커팅 신호(EfuseB)가 활성화되면 상기 일반적 퓨즈 커팅 신호(NfuseB)에 상관없이 상기 제 1 인에이블 신호(SYenB) 및 상기 제 2 인에이블 신호(YIen)를 비활성화하여 출력한다. 그리고 상기 우선부 인에이블부(400)는 상기 전기적 퓨즈 커팅 신호(EfuseB)가 비활성화되고 상기 일반적 퓨즈 커팅 신호(NfuseB)가 활성화되면 상기 제 1 인에이블 신호(SYenB)를 활성화하여 출력한다. 그리고 상기 우선부 인에이블부(400)는 상기 전기적 퓨즈 커팅 신호(EfuseB)가 비활성화되고 상기 일반적 퓨즈 커팅 신호(NfuseB)가 비활성화되면 상기 제 2 인에이블 신호(YIen)를 활성화하여 출력한다.
상기 제 1 우선부(100)는 제 1 노어 게이트(NR1) 및 제 1 인버터(IV1)를 포함한다. 상기 제 1 우선부(100)는 상기 스트로브 신호(Strobe)를 상기 제 1 인버터(IV1)를 통해 반전하고, 반전된 값과 상기 전기적 퓨즈 커팅 신호(EfuseB)를 상기 제 1 노어 게이트(NR1)를 통해 논리 연산하여 상기 패키지 리페어 제어 신호(EY)를 출력한다. 상기 전기적 퓨즈 커팅 신호(EfuseB)가 비활성화되면 상기 스트로브 신호(Strobe)에 상관없이 상기 패키지 리페어 제어 신호(EY)를 비활성화하여 출력하고 상기 전기적 퓨즈 커팅 신호(EfuseB)가 활성화되면 상기 스트로브 신호(Strobe)에 따라 상기 패키지 리페어 제어 신호(EY)를 활성화하여 출력한다.
상기 제 2 우선부(200)는 제 2 인버터(IV2) 및 제 2 노어 게이트(NR2)를 포함한다. 상기 제 2 인버터(IV2)는 상기 스트로브 신호(Strobe)를 반전하여 상기 제 2 노어 게이트(NR2)에 입력한다. 상기 제 2 노어 게이트(NR2)는 상기 제 1 인에이블 신호(SYenB)와 상기 제 2 인버터(IV2)로부터 출력된 상기 스트로브 신호(Strobe)의 반전된 값을 노어 연산하여 상기 웨이퍼 리페어 제어 신호(SY)를 출력한다.
상기 제 2 우선부(200)는 상기 제 1 인에이블 신호(SYenB)가 비활성화되면 상기 스트로브 신호(Strobe)에 상관 없이 상기 웨이퍼 리페어 제어 신호(SY)를 비활성화하여 출력한다. 반대로 상기 제 1 인에이블 신호(SYenB)가 활성화되면 상기 스트로브 신호(Strobe)에 따라 상기 웨이퍼 리페어 제어 신호(SY)를 활성화하여 출력한다.
상기 제 3 우선부(300)는 제 1 낸드 게이트(ND1) 및 제 3 인버터(IV3)를 포함한다. 상기 제 3 인버터(IV3)는 상기 스트로브 신호(Strobe)를 반전하여 상기 제 1 낸드 게이트(ND1)로 출력한다. 상기 제 1 낸드 게이트 (ND1)는 상기 제 3 인버터(IV3)로부터 출력된 상기 스트로브 신호(Strobe)의 반전된 값과 제 2 인에이블 신호(YIen)를 입력 받아 낸드 연산하여 상기 노멀 제어 신호(YI)를 출력한다.
상기 제 3 우선부(300)는 상기 제 2 인에이블 신호(YIen)가 비활성화되면 상기 스트로브 신호(Strobe)에 상관 없이 상기 노멀 제어 신호(YI)를 비활성화하여 출력한다. 반대로 상기 제 2 인에이블 신호(YIen)가 활성화되면 상기 스트로브 신호(Strobe)에 따라 상기 노멀 제어 신호(YI)를 활성화하여 출력한다.
상기 제 1 우선부(100), 상기 제 2 우선부(200), 상기 제 3 우선부(300) 및 상기 우선부 인에이블부(400)를 포함하는 상기 우선순위 판단부(10)는 도 1에서 제시된 파형도처럼 상기 전기적 퓨즈 커팅 신호(EfuseB) 및 상기 일반적 퓨즈 커팅 신호(NfuseB)의 활성화 여부에 따라 상기 제 1 우선부(100), 상기 제 2 우선부(200) 및 상기 제 3 우선부(300) 중 하나를 활성화함으로써 상기 제어 신호들이 둘 이상 활성화되어 충돌하는 것을 방지한다.
도 4는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 블록도이다.
도시한 것처럼 본 발명의 다른 실시예에 따른 반도체 메모리 장치는 상기 전기적 퓨즈 커팅 신호(EfuseB) 및 상기 스트로브 신호(Strobe)를 입력받아 상기 패키지 리페어 제어 신호(EY)를 출력하는 제 1 순위부(500), 상기 전기적 퓨즈 커팅 신호(EfuseB), 상기 일반적 퓨즈 커팅 신호(NfuseB) 및 상기 스트로브 신호(Strobe)를 입력받아 상기 웨이퍼 리페어 제어 신호(SY)를 출력하는 제 2 순위부(600), 상기 전기적 퓨즈 커팅 신호(EfuseB), 상기 일반적 퓨즈 커팅 신호(NfuseB) 및 상기 스트로브 신호(Strobe)를 입력받아 상기 노멀 제어 신호(YI)를 출력하는 제 3 순위부(700)를 포함한다.
상기 제 1 순위부(500)는 상기 전기적 퓨즈 커팅 신호(EfuseB)가 활성화되면 상기 일반적 퓨즈 커팅 신호(NfuseB)에 상관없이 상기 스트로브 신호(Strobe)에 따라 상기 패키지 리페어 제어 신호(EY)를 활성화하여 출력한다.
상기 제 2 순위부(600)는 상기 전기적 퓨즈 커팅 신호(EfuseB)가 비활성화되고 상기 일반적 퓨즈 커팅 신호(NfuseB)가 활성화되면 상기 스트로브 신호(Strobe)에 따라 상기 웨이퍼 리페어 제어 신호(SY)를 활성화하여 출력한다.
상기 제 3 순위부(700)는 상기 전기적 퓨즈 커팅 신호(EfuseB)가 비활성화되고 상기 일반적 퓨즈 커팅 신호(NfuseB)가 비활성화되면 상기 스트로브 신호(Strobe)에 따라 상기 노멀 제어 신호(YI)를 활성화하여 출력한다.
도 4에서 제시된 본 발명의 다른 실시예에 따른 반도체 메모리 장치는 상기 전기적 퓨즈 커팅 신호(EfuseB) 및 상기 일반적 퓨즈 커팅 신호(NfuseB)에 따라 상기 제 1 순위부(500), 상기 제 2 순위부(600) 및 상기 제 3 순위부(700) 중 하나를 선택하여 활성화함으로써 상기 제어 신호들이 둘 이상 활성화되어 충돌하는 것을 방지한다.
도 5는 도 4에서 제시된 상기 제 2 순위부(600)의 더 자세한 블록도이다.
상기 제 2 순위부(600)는 상기 전기적 퓨즈 커팅 신호(EfuseB) 및 상기 일반적 퓨즈 커팅 신호(NfuseB)를 입력받아 제 1 인에이블 신호(SYenB)를 출력하는 제 1 인에이블부(610) 및 상기 제 1 인에이블 신호(SYenB) 및 상기 스트로브 신호(Strobe)를 입력받아 상기 웨이퍼 리페어 제어 신호(SY)를 출력하는 제 1 패스부(620)를 포함한다.
상기 제 1 인에이블부(610)는 상기 전기적 퓨즈 커팅 신호(EfuseB)가 비활성화되고 상기 일반적 퓨즈 커팅 신호(NfuseB)가 활성화되면 상기 제 1 인에이블 신호(SYenB)를 활성화하여 출력한다.
상기 제 1 인에이블 신호(SYenB)는 상기 제 1 패스부(620)를 활성화 또는 비활성화 시킬 수 있다.
상기 제 1 패스부(620)는 상기 제 1 인에이블 신호(SYenB)를 입력받아 상기 제 1 인에이블 신호(SYenB)가 활성화되면 상기 스트로브 신호(Strobe)에 따라 상기 웨이퍼 리페어 제어 신호(SY)를 활성화하여 출력한다.
도 6는 도 4에서 제시된 상기 제 3 순위부(700)의 더 자세한 블록도이다.
상기 제 3 순위부(700)는 상기 전기적 퓨즈 커팅 신호(EfuseB) 및 상기 일반적 퓨즈 커팅 신호(NfuseB)를 입력받아 제 2 인에이블 신호(YIen)를 출력하는 제 2 인에이블부(710) 및 상기 제 2 인에이블 신호(YIen) 및 상기 스트로브 신호(Strobe)를 입력받아 상기 노멀 제어 신호(YI)를 출력하는 제 2 패스부(720)를 포함한다.
상기 제 2 인에이블부(710)는 상기 전기적 퓨즈 커팅 신호(EfuseB)가 비활성화되고 상기 일반적 퓨즈 커팅 신호(NfuseB)가 비활성화되면 상기 제 2 인에이블 신호(YIen)를 활성화하여 출력한다.
상기 제 2 인에이블 신호(YIen)는 상기 제 2 패스부(720)를 활성화 또는 비활성화 시킬 수 있다.
상기 제 2 패스부(720)는 상기 제 2 인에이블 신호(YIen)를 입력받아 상기 제 2 인에이블 신호(YIen)가 활성화되면 상기 스트로브 신호(Strobe)에 따라 상기 노멀 제어 신호(YI)를 활성화하여 출력한다.
도 7은 도 4, 도 5 및 도 6에서 제시된 본 발명의 일 실시예에 따른 반도체 메모리 장치의 상세한 회로도이다.
상기 반도체 메모리 장치는 도 4, 도 5 및 도 6에서 도시한 것처럼 상기 제 1 순위부(500), 상기 제 1 인에이블부(610)와 상기 제 1 패스부(620)를 포함하는 상기 제 2 순위부(600) 및 상기 제 2 인에이블부(710)와 상기 제 2 패스부(720)를 포함하는 상기 제 3 순위부(700)를 포함한다.
상기 제 1 순위부(500)는 상기 스트로브 신호(Strobe)를 반전하여 제 1 노어 게이트(NR1)에 출력하는 제 1 인버터(IV1) 및 상기 전기적 퓨즈 커팅 신호(EfuseB) 및 상기 제 1 인버터(IV)로부터 출력된 상기 스트로브 신호(Strobe)의 반전된 값을 노어 연산하여 상기 패키지 리페어 제어 신호(EY)를 출력하는 상기 제 1 노어 게이트(NR1)를 포함한다.
상기 제 1 순위부(500)에서, 상기 전기적 퓨즈 커팅 신호(EfuseB)가 활성화되면 상기 제 1 노어 게이트(NR1)는 인버터처럼 동작하게 된다. 그러므로 상기 제 1 순위부(500)는 상기 전기적 퓨즈 커팅 신호(EfuseB)가 활성화되면 상기 스트로브 신호(Strobe)에 따라 상기 패키지 리페어 제어 신호(EY)를 활성화하여 출력한다.
상기 제 1 인에이블부(610)는 상기 일반적 퓨즈 커팅 신호(NfuseB)를 반전하는 제 2 인버터(IV2) 및 상기 제 2 인버터(IV)로부터 출력된 상기 일반적 퓨즈 커팅 신호(NfuseB)의 반전된 값과 상기 전기적 퓨즈 커팅 신호(EfuseB)를 낸드 연산하여 제 1 인에이블 신호(SYenB)를 출력하는 제 1 낸드 게이트(ND1)를 포함한다.
상기 제 1 인에이블부(610)에서, 상기 전기적 퓨즈 커팅 신호(EfuseB)가 비활성화되면 상기 제 1 낸드 게이트(ND1)는 인버터처럼 동작하게 된다. 그러므로 상기 제 1 인에이블부(610)는 상기 전기적 퓨즈 커팅 신호(EfuseB)가 비활성화되고 상기 일반적 퓨즈 커팅 신호(NfuseB)가 활성화되면 상기 제 1 인에이블 신호(SYenB)를 활성화하여 출력한다.
상기 제 1 패스부(620)는 상기 스트로브 신호(Strobe)를 반전하는 제 3 인버터(IV3) 및 상기 제 1 인에이블 신호(SYenB)와 상기 제 3 인버터(IV3)로부터 출력된 상기 스트로브 신호(Strobe)의 반전된 값과 상기 제 1 인에이블 신호(SYenB)를 노어 연산하여 출력하는 제 2 노어 게이트(NR2)를 포함한다.
상기 제 1 패스부(620)에서, 상기 제 1 인에이블 신호(SYenB)가 활성화되면 상기 제 2 노어 게이트(NR2)는 인버터처럼 동작된다. 그러므로 상기 제 1 패스부(620)는 상기 제 1 인에이블 신호(SYenB)가 활성화되면 상기 스트로브 신호(Strobe)에 따라 상기 웨이퍼 리페어 제어 신호(SY)를 활성화하여 출력한다.
상기 제 1 인에이블부(610) 및 상기 제 1 패스부(620)를 통해 상기 제 2 순위부(600)는 상기 전기적 퓨즈 커팅 신호(EfuseB)가 비활성화되고 상기 일반적 퓨즈 커팅 신호(NfuseB)가 활성화되면 상기 스트로브 신호(Strobe)에 따라 웨이퍼 리페어 제어 신호(SY)를 활성화하여 출력한다.
상기 제 2 인에이블부(710)는 상기 전기적 퓨즈 커팅 신호(EfuseB)와 상기 일반적 퓨즈 커팅 신호(NfuseB)를 낸드 연산하여 출력하는 제 2 낸드 게이트(ND2) 및 상기 제 2 낸드 게이트(ND2)로부터 출력된 값을 반전하여 상기 제 2 인에이블 신호(YIen)를 출력하는 제 4 인버터(IV4)를 포함한다.
상기 제 2 인에이블부(710)는 상기 전기적 퓨즈 커팅 신호(EfuseB)가 비활성화되고 상기 일반적 퓨즈 커팅 신호(NfuseB)가 비활성화되면 상기 제 2 인에이블 신호(YIen)를 활성화하여 출력한다.
상기 제 2 패스부(720)는 상기 스트로브 신호(Strobe)를 반전하는 제 5 인버터(IV5) 및 상기 제 2 인에이블 신호(YIen)와 상기 제 5 인버터(IV5)로부터 출력된 상기 스트로브 신호(Strobe)의 반전된 값과 상기 제 2 인에이블 신호(YIen)를 낸드 연산하여 출력하는 제 3 낸드 게이트(ND3)를 포함한다.
상기 제 2 패스부(720)에서, 상기 제 2 인에이블 신호(YIen)가 활성화되면 상기 제 3 낸드 게이트(ND3)는 인버터처럼 동작된다. 그러므로 상기 제 2 패스부(720)는 상기 제 2 인에이블 신호(YIen)가 활성화되면 상기 스트로브 신호(Strobe)에 따라 상기 노멀 제어 신호(YI)를 활성화하여 출력한다.
상기 제 2 인에이블부(710) 및 상기 제 2 패스부(720)를 통해 상기 제 3 순위부(700)는 상기 전기적 퓨즈 커팅 신호(EfuseB)가 비활성화되고 상기 일반적 퓨즈 커팅 신호(NfuseB)가 비활성화되면 상기 스트로브 신호(Strobe)에 따라 노멀 제어 신호(YI)를 활성화하여 출력한다.
위에서 설명한 것처럼 웨이퍼 레벨에서 또는 패키지 레벨, 각 단계에서 리페어되어 기록된 퓨즈의 어드레스 정보가 동일 한 경우, 각 단계에서 발생한 두 신호가 충돌을 일으키게 된다. 이러한 현상들은 메모리 칩들을 적층하여 패키지화시키는 메모리 장치(Multi-Layered Memory Apparatus)의 경우 이러한 현상이 더욱 심하다. 본 발명은 웨이퍼 레벨에서 또는 패키지 레벨, 각 단계에서 리페어되어 기록된 퓨즈의 어드레스 정보가 동일 한 경우 발생할 수 있는 복수개의 제어 신호 중 하나를 선택하여 활성화시킴으로써, 상기 제어 신호에서 발생되는 데이터들의 충돌을 방지한다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10: 우선순위 판단부 100: 제 1 우선부
200: 제 2 우선부 300: 제 3 우선부
400: 우선부 인에이블부 500: 제 1 순위부
600: 제 2 순위부 610: 제 1 인에이블부
620: 제 1 패스부 710: 제 2 인에이블부
720: 제 2 패스부

Claims (15)

  1. 삭제
  2. 패키지 공정 전 단계에서 활성화 여부가 결정되는 일반적 퓨즈 커팅 신호 및 패키지 공정 후 단계에서 활성화 여부가 결정되는 전기적 퓨즈 커팅 신호를 입력받는 반도체 메모리 장치로서,
    상기 전기적 퓨즈 커팅 신호 및 상기 일반적 퓨즈 커팅 신호를 입력받아 패키지 리페어 제어 신호, 웨이퍼 리페어 제어 신호, 및 노멀 제어 신호 중 하나를 선택적으로 활성화하여 출력하는 우선순위 판단부를 포함하며,
    상기 우선순위 판단부는 상기 전기적 퓨즈 커팅 신호와 상기 일반적 퓨즈 커팅 신호를 입력받아 제 1 인에이블 신호 및 제 2 인에이블 신호를 출력하는 우선부 인에이블부;
    상기 전기적 퓨즈 커팅 신호와 스트로브 신호를 입력 받아 상기 패키지 리페어 제어 신호를 활성화하여 출력하는 제 1 우선부;
    상기 제 1 인에이블 신호 및 상기 스트로브 신호를 입력 받아 상기 웨이퍼 리페어 제어 신호를 활성화하여 출력하는 제 2 우선부; 및
    상기 제 2 인에이블 신호 및 상기 스트로브 신호를 입력 받아 상기 노멀 제어 신호를 활성화하여 출력하는 제 3 우선부를 포함하는 반도체 메모리 장치.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 2 항에 있어서,
    상기 제 1 인에이블 신호 및 상기 제 2 인에이블 신호는 각각 상기 제 2 우선부 및 상기 제 3 우선부를 활성화 또는 비활성화 시킬 수 있는 것을 특징으로 하는 반도체 메모리 장치.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제 2 항에 있어서,
    상기 우선부 인에이블부는 상기 전기적 퓨즈 커팅 신호가 활성화되면 상기 일반적 퓨즈 커팅 신호에 상관없이 상기 제 1 인에이블 신호 및 상기 제 2 인에이블 신호를 비활성화하여 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 2 항에 있어서,
    상기 우선부 인에이블부는 상기 전기적 퓨즈 커팅 신호가 비활성화되고 상기 일반적 퓨즈 커팅 신호가 활성화되면 상기 제 1 인에이블 신호를 활성화하여 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 2 항에 있어서,
    상기 우선부 인에이블부는 상기 전기적 퓨즈 커팅 신호가 비활성화되고 상기 일반적 퓨즈 커팅 신호가 비활성화되면 상기 제 2 인에이블 신호를 활성화하여 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제 2 항에 있어서,
    상기 제 1 우선부는 상기 전기적 퓨즈 커팅 신호가 활성화되면 상기 일반적 퓨즈 커팅 신호에 상관없이 상기 스트로브 신호에 따라 상기 패키지 리페어 제어 신호를 활성화하여 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제 2 항에 있어서,
    상기 제 2 우선부는 상기 제 1 인에이블 신호가 활성화되면 상기 스트로브 신호에 따라 상기 웨이퍼 리페어 제어 신호를 활성화하여 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제 2 항에 있어서,
    상기 제 3 우선부는 상기 제 2 인에이블 신호가 활성화되면 상기 스트로브 신호에 따라 상기 노멀 제어 신호를 활성화하여 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 패키지 공정 전 단계에서 활성화 여부가 결정되는 일반적 퓨즈 커팅 신호 및 패키지 공정 후 단계에서 활성화 여부가 결정 되는 전기적 퓨즈 커팅 신호를 입력 받는 반도체 메모리 장치로서,
    상기 전기적 퓨즈 커팅 신호가 활성화되면 스트로브 신호에 따라 패키지 리페어 제어 신호를 활성화하여 출력하는 제 1 순위부;
    상기 전기적 퓨즈 커팅 신호가 비활성화되고 상기 일반적 퓨즈 커팅 신호가 활성화되면 상기 스트로브 신호에 따라 웨이퍼 리페어 제어 신호를 활성화하여 출력하는 제 2 순위부; 및
    상기 전기적 퓨즈 커팅 신호가 비활성화되고 상기 일반적 퓨즈 커팅 신호가 비활성화되면 상기 스트로브 신호에 따라 노멀 제어 신호를 활성화하여 출력하는 제 3 순위부를 포함하는 반도체 메모리 장치.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제 10 항에 있어서,
    상기 제 1 순위부는 상기 전기적 퓨즈 커팅 신호가 활성화되면 상기 일반적 퓨즈 커팅 신호에 상관없이 상기 스트로브 신호에 따라 상기 패키지 리페어 제어 신호를 활성화하여 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제 10항에 있어서,
    상기 제 2 순위부는 상기 전기적 퓨즈 커팅 신호가 비활성화되고 상기 일반적 퓨즈커팅 신호가 활성화되면 제 1 인에이블 신호를 활성화하여 출력하는 제 1 인에이블 부; 및
    상기 제 1 인에이블 신호를 입력받아 상기 제 1 인에이블 신호가 활성화되면 상기 스트로브 신호에 따라 상기 웨이퍼 리페어 제어 신호를 활성화하여 출력하는 제 1 패스부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제 12항에 있어서,
    상기 제 1 인에이블 신호는 상기 제 1 패스부를 활성화 또는 비활성화시킬 수 있는 것을 특징으로 하는 반도체 메모리 장치.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제 10항에 있어서,
    상기 제 3 순위부는 상기 전기적 퓨즈 커팅 신호가 비활성화되고 상기 일반적 퓨즈커팅 신호가 비활성화되면 제 2 인에이블 신호를 활성화하여 출력하는 제 2 인에이블 부; 및
    상기 제 2 인에이블 신호를 입력받아 상기 제 2 인에이블 신호가 활성화되면 상기 스트로브 신호에 따라 상기 노멀 제어 신호를 활성화하여 출력하는 제 2 패스부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제 14항에 있어서,
    상기 제 2 인에이블 신호는 상기 제 2 패스부를 활성화 또는 비활성화시킬 수 있는 것을 특징으로 하는 반도체 메모리 장치.
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