KR101096677B1 - 이방성 도전 접속제, 이를 이용한 나노 도전성 패턴의 형성방법 및 전자부품의 실장방법 - Google Patents

이방성 도전 접속제, 이를 이용한 나노 도전성 패턴의 형성방법 및 전자부품의 실장방법 Download PDF

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Abstract

본 발명은 이방성 도전 접속제를 이용한 나노 도전성 패턴의 형성방법 및 전자부품의 실장방법에 관한 것으로, 보다 구체적으로 본 발명에 따른 나노 도전성 패턴의 형성방법은 (a) 용융 가능하며, 1nm 내지 30㎛의 입경을 갖는 도전성 입자와 상기 도전성 입자의 융점에서 경화가 완료되지 않는 폴리머를 포함하는 이방성 도전 접속제를 웨팅영역이 형성된 기판상에 배치하는 단계와, (b) 상기 이방성 도전 접속제를 상기 도전성 입자는 용융되고 상기 폴리머는 경화가 완료되지 않는 온도까지 가열하여 웨팅영역의 표면에 도전층을 형성하는 단계와, (c) 경화 온도 이상으로 가열하여 폴리머를 경화시키는 단계, 및 (d) 웨팅영역이 형성되지 않은 기판의 표면에 경화된 폴리머를 선택적으로 제거하는 단계를 포함한다.
이방성 도전 접속제, 폴리머, 도전성 입자, 나노 패턴, 실장

Description

이방성 도전 접속제, 이를 이용한 나노 도전성 패턴의 형성방법 및 전자부품의 실장방법{Anisotropic conductive adhesive, method for forming nana conductive pattern and method for packaging electronic parts using the same}
본 발명은 이방성 도전 접속제, 이를 이용한 나노 도전성 패턴의 형성방법 및 전자부품의 실장방법에 관한 것으로서, 보다 구체적으로 기판 상에 나노 스케일의 미세 패턴을 형성할 수 있고, 전자 부품의 고집적화 및 고밀도화를 실현할 수 있으며, 초미세 피치화가 가능하고, 리페어 특성이 우수한 이방성 도전 접속제, 이를 이용한 나노 도전성 패턴의 형성방법 및 전자부품의 실장방법에 관한 것이다.
일반적으로 전도성 필름은 이방성 도전 필름과 등방성 도전 필름으로 구분할 수 있으며, 특히 이방성 도전 접속제는 반도체와 같은 전자부품, 예를 들어 LCD, PDP, EL 등의 평판표시소자의 실장에 사용된다. 이방성 도전 접속제는 도전성분과 열에 의해 경화되는 접착 성분을 포함하고 있으며, 주로 LCD 패널과 TCP 또는 PCB와 TCP 등의 전기적인 접속에 사용되고 있다.
전자분야에서는 고속화, 대용량화, 소형화 또는 경량화의 요구에 부응하여, 반도체 팁과 같은 전자 부품의 고집적화나 고밀도화를 실현하기 위한 실장기술의 개발이 진행되고 있으며, 특히 내열 온도가 낮은 전자 디바이스 등의 실장을 수행하는 경우에는 열화를 방지하기 위하여 저온에서 접합될 것이 요구되고 있다.
반도체 패키지 기술 중 하나인 플립 칩 패키지 기술의 경우에는 종래 솔더를 이용한 패키지 기술이 주류를 이루었으나, 공정이 복잡하고 제조원가가 상승되는 문제점이 있었다.
또한, 상부기판과 하부기판의 금속 패드 간의 물리적 접촉을 통해 도전이 이루어지므로, 접촉저항이 매우 큰 단점이 있었으며, 초미세 피치화가 어렵고, 리페어 특성이 떨어지는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 본 발명의 목적은 기판 상에 나노 스케일의 미세 패턴을 형성할 수 있고, 전자 부품의 고집적화 및 고밀도화를 실현할 수 있으며, 초미세 피치화가 가능하고, 리페어 특성이 우수한 이방성 도전 접속제, 이를 이용한 나노 도전성 패턴의 형성방법 및 전자부품의 실장방법을 제공하는 것이다.
본 발명의 상기한 목적을 달성하기 위하여,
(a) 용융 가능하며, 1nm 내지 30㎛의 입경을 갖는 도전성 입자와 상기 도전성 입자의 융점에서 경화가 완료되지 않는 폴리머를 포함하는 이방성 도전 접속제를 웨팅영역이 형성된 기판상에 배치하는 단계와, (b) 상기 이방성 도전 접속제를 상기 도전성 입자는 용융되고 상기 폴리머는 경화가 완료되지 않는 온도까지 가열하여 웨팅영역의 표면에 도전층을 형성하는 단계와, (c) 경화 온도 이상으로 가열하여 폴리머를 경화시키는 단계, 및 (d) 웨팅영역이 형성되지 않은 기판의 표면에 경화된 폴리머를 선택적으로 제거하는 단계를 포함하는 나노 도전성 패턴의 형성방법이 제공된다.
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본 발명의 또 다른 측면에 따르면,
(a) 용융 가능하며, 1nm 내지 30㎛의 입경을 갖는 도전성 입자와 상기 도전성 입자의 융점에서 경화가 완료되지 않는 폴리머를 포함하는 이방성 도전 접속제를 제 1 웨팅영역이 형성된 기판상에 배치하는 단계와, (b) 상기 이방성 도전 접속제를 상기 도전성 입자는 용융되고 상기 폴리머는 경화가 완료되지 않는 온도까지 가열하여 웨팅영역의 표면에 도전층을 형성하는 단계와, (c) 경화 온도 이상으로 가열하여 폴리머를 경화시킨 후, 제 1 웨팅영역이 형성되지 않은 기판의 표면에 경화된 폴리머를 선택적으로 제거 하는 단계, 및 (d) 표면에 상기 제 1 웨팅영역에 대응되는 제 2 웨팅영역이 형성된 칩을 도전층과 제 2 웨팅영역이 대응되도록 배치시킨 후, 가열하는 단계를 포함하는 전자부품의 실장방법이 제공된다.
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이상에서 살펴본 바와 같이, 본 발명에 따른 이방성 도전 접속제, 이를 이용한 나노 도전성 패턴의 형성방법 및 전자부품의 실장방법은 기판 상에 나노 스케일의 미세 패턴을 형성할 수 있고, 전자 부품의 고집적화 및 고밀도화를 실현할 수 있으며, 초미세 피치화가 가능하고, 리페어 특성이 우수하다.
이하, 본 발명의 일 실시예에 따른 이방성 도전 접속제, 이를 이용한 나노 도전성 패턴의 형성방법 및 전자부품의 실장방법을 첨부된 도면을 참고하여 상세히 설명한다.
첨부된 도면은 본 발명의 예시적인 형태를 도시한 것으로, 이는 본 발명을 보다 상세히 설명하기 위해 제공되는 것일 뿐, 이에 의해 본 발명의 기술적인 범위가 한정되는 것은 아니며, 도면에 도시된 각 부재의 두께 및 크기는 설명의 편의를 위하여 과장되거나 축소될 수 있다.
이방성 도전 접속제
도 1은 본 발명의 일 실시예에 따른 이방성 도전 접속제를 나타내는 개념도로서, 본 발명의 일 실시예에 따른 이방성 도전 접속제(1)는 용융 가능하며, 1nm 내지 30㎛의 입경을 갖는 도전성 입자(2) 및 상기 도전성 입자(2)의 융점에서 경화가 완료되지 않는 폴리머(3)를 포함한다.
여기서, 상기 도전성 입자(2)는 상대적으로 저융점(약 250℃)을 갖는 금속, 비금속 및 합금으로 이루어진 그룹으로부터 선택된 하나 이상으로 형성될 수 있으며, 이에 제한되지 않으나, 예를 들어 도전층(11)은 주석(Sn), 인듐(In), 비스무스(Bi), 은(Ag), 동(Cu), 아연(Zn), 납(Pb), 카드뮴(Cd), 갈륨(Ga), 은(Ag) 및 타륨(Tl) 등으로 형성될 수 있고, 저온에서 용융 가능한 합금으로는 예를 들어, Sn/58Bi, Sn/48In, Sn/57Bi/1Ag, Sn/9Zn, Sn/8Zn/3Bi 및 Sn/3.5Ag 등을 들 수 있으나, 이에 제한되지 않는다.
또한, 상기 폴리머(3)는 도전성 입자(2)의 융점보다 높은 경화 완료온도를 갖는 것이면 제한 없이 사용될 수 있고, 이에 제한되지 않으나, 예를 들어 열가소성 수지, 열경화성 수지 및 광경화성 수지로 이루어진 그룹으로부터 선택된 하나 이상일 수 있다.
열가소성 수지로는 초산비닐계 수지, 폴리비닐 부티날계 수지, 염화 비닐계 수지, 스틸렌계 수지, 비닐 메틸 에테르계 수지, 그리브틸 수지, 에틸렌-초산비닐 공중합계 수지, 스틸렌-부타디엔 공중합계 수지, 폴리 부타디엔 수지 및 폴리비닐 알코올계 수지 등을 들 수가 있으며, 열경화성 수지로서는, 에폭시계수지, 우레탄계 수지, 아크릴계 수지, 실리콘계 수지, 페놀계 수지, 멜라민계 수지, 알키드계 수지, 요소수지 및 불포화 폴리에스테르수지 등을 사용할 수 있다.
또한, 광경화성 수지는 광중합성 모노머나 광중합성 올리고머와 광중합 개시제등을 혼합한 것으로, 광조사에 의해 중합 반응이 개시되는 특성을 갖는다. 이러한 광중합성 모노머나 광중합성 올리고머로는 (메타)아크릴산 에스테르류 모노머, 에테르 (메타)아크릴레이트, 우레탄 (메타)아크릴레이트, 에폭시 (메타)아크릴레이트, 아미노 수지 (메타)아크릴레이트, 불포화 폴리에스테르, 실리콘계 수지 등을 사용할 수 있다.
한편, 상기 도전성 입자(2)은 1nm 내지 30㎛의 입경을 가지며, 바람직하게 1nm 내지 30nm의 입경을 갖는다. 도전성 입자(2)은 입경 사이즈가 작을수록 저융점을 가지며, 이에 따라 반도체 장치에서 기판에 탑재되는 칩이나 전자 부품 등의 열화를 방지할 수 있다. 다만, 상기 수치보다 도전성 입자(2)의 입경이 큰 경우에는 융점이 높아져 전자 부품의 실장 공정 등에서 열화가 발생할 수 있다.
나노 도전성 패턴의 제조방법
도 2 및 도 3은 본 발명의 일 실시예에 따른 나노 도전성 패턴의 제조방법을 나타내는 요부 공정도이다.
본 발명의 또 다른 실시예에 따른 도전성 나노 패턴의 형성방법은 (a) 용융 가능하며, 1nm 내지 30㎛의 입경을 갖는 도전성 입자(21)와 상기 도전성 입자(21)의 융점에서 경화가 완료되지 않는 폴리머(22)를 포함하는 이방성 도전 접속제(20)를 웨팅영역(11)이 형성된 기판(10)상에 배치하는 단계와, (b) 상기 이방성 도전 접속제(20)를 상기 도전성 입자(21)는 용융되고 상기 폴리머(22)는 경화가 완료되지 않는 온도까지 가열하여 웨팅영역(11)의 표면에 도전층(23)을 형성하는 단계와, (c) 경화 온도 이상으로 가열하여 폴리머(22)를 경화시키는 단계, 및 (d) 웨팅영역이 형성되지 않은 기판(10)의 표면에 경화된 폴리머(22)를 선택적으로 제거하는 단계를 포함한다.
여기서, 상기 이방성 도전 접속제(20)는 도 1을 통하여 설명한 이방성 도전 접속제(1)와 동일하며, 다만, 본 실시예에서 사용되는 이방성 도전 접속제(20)는 표면 활성화 수지를 더 포함할 수 있으며, 이러한 표면 활성화 수지는 도전성 입자(21)의 표면이나 웨팅영역(11)의 표면을 환원시키는 환원성을 가지는 것으로, 예 를 들어, 가열하여 유기산을 유리시키는 수지를 사용할 수 있다. 또한, 본 발명에 따른 이방성 도전 접속제는 페이스트(paste), 필름(film) 또는 분말(powder)형태로 모두 사용될 수 있다.
이방성 도전 접속제(20)가 페이스트인 경우가 도시된 도 2를 참조하여, 기판(10)의 표면에 이방성 도전 접속제(20)를 배치시키는 단계를 구체적으로 살펴보면, 우선, 웨팅영역(11)이 형성된 기판(10)이 마련된다.
여기서, 상기 웨팅영역(11)은 가열공정을 통하여 이방성 도전 접속제(20)의 도전성 입자가 유동하며, 그 표면에 도전층(23)이 형성되는 곳으로, 요구되는 패턴에 따라 다양한 폭 및 두께를 갖도록 형성될 수 있다.
또한, 상기 웨팅영역(11)은 도전성 패드일 수 있으며, 상기 도전성 패드는 기판(10) 표면에 형성된 제 1 금속층 및 제 1 금속층의 표면에 형성된 제 2 금속층을 포함할 수 있고, 제 2 금속층은, 예를 들어, 니켈 또는 금 등으로 형성될 수 있으며, 전기 도금법에 의하여 형성될 수 있고, 전기전도성을 높여주는 기능을 수행한다.
한편, 제 1 금속층이 전기적 특성이 우수한 재료로 형성될 수 있으며, 예를 들어, 납(Pb), 주석(Sn), 은(Ag), 구리(Cu) 철(Fe), 니켈(Ni) 및 코발트(Co)로 이루어진 그룹으로부터 선택된 단일 금속 또는 2이상으로 구성된 합금이 사용될 수 있다.
이후, 기판(10) 상에 웨팅영역(11)내에 이방성 전도 접속제(20)를 용이하게 배치할 수 있도록, 둘레방향으로 따라 격벽(30)을 배치시키고, 그 내부 공간에 이방성 도전 접속제(20)를 배치할 수 있으며, 요구되는 두께 이상의 이방성 도전 접속제(20)는 블레이드(B)를 통하여 제거할 수 있으며, 이후 진공을 가하여 기공을 제거한 후, 이방성 도전 필름을 제조할 수 있다.
도 3을 참조하면, 도 2를 통하여 제조된 이방성 도전 필름(20)을 기판(10)의 표면에 배치시키고, 이방성 도전 필름(20)의 각 에지부에는 격벽(40)을 배치할 수 있다.
이후, 이방성 도전 필름(20)에 열을 가하게 되고, 이때 도전성 입자(21)은 용융되고 폴리머(22)는 완전히 경화하기 전까지 가열하면, 폴리머(22)의 경화온도보다 낮은 융점을 갖는 도전성 입자(21)는 유동성이 높아져 웨팅영역(11)의 표면에 금속학적 결합을 통해 도전층(23)을 형성하게 된다.
한편, 하나 이상의 도전성 입자(21)가 웨팅영역(11) 표면에 구속되도록 도전성 패드의 크기, 피치, 도전성 입자(21)의 분산성, 도전성 입자(21)의 입자 크기, 함유량 등이 면밀히 고려되어야 하며, 전술한 바와 같이, 나노 스케일의 패턴 형성, 미세 피치화 및 저융점 공정의 관점에서 상기 도전성 입자(21)의 입경은 1nm 내지 30㎛이며, 바람직하게는 1nm 내지 30nm이다.
또한, 본 발명의 일 실시예에 따른 나노 도전성 패턴의 제조방법은 상기 폴리머(22)의 경화가 완료될 때까지 가열한 후, 웨팅영역(11)이 형성되지 않은 기판의 표면(12)에 경화된 폴리머(22)를 선택적으로 제거하는 단계를 더 포함할 수 있다.
이와 같은 나노 패턴은, 예를 들어, 직선(line), 원형(circular type) 및 사변형(quadrilateral type) 등으로 다양하게 형성될 수 있다.
전자부품의 실장방법
도 4는 본 발명의 일 실시예에 따른 전자부품의 실장방법을 나타내는 요부 공정도이고, 도 5는 본 발명의 일 실시예에 따른 전자부품의 실장방법의 각 단계에 따른 온도변화를 나타내는 그래프이다.
본 발명의 일 실시예에 따른 전자부품의 실장방법은 (a) 용융 가능하며, 1nm 내지 30㎛의 입경을 갖는 도전성 입자와 상기 도전성 입자의 융점에서 경화가 완료되지 않는 폴리머를 포함하는 이방성 도전 접속제를 제 1 웨팅영역(101)이 형성된 기판(100)상에 배치하는 단계와, (b) 상기 이방성 도전 접속제를 상기 도전성 입자는 용융되고 상기 폴리머는 경화가 완료되지 않는 온도(T1)까지 가열하여 웨팅영역의 표면에 도전층(123)을 형성하는 단계와, (c) 경화 온도(T2) 이상으로 가열하여 폴리머를 경화시킨 후, 제 1 웨팅영역(101)이 형성되지 않은 기판(100)의 표면에 경화된 폴리머를 선택적으로 제거 하는 단계, 및 (d) 표면에 상기 제 1 웨팅영역에 대응되는 제 2 웨팅영역이 형성된 칩을 도전층과 제 2 웨팅영역이 대응되도록 배치시킨 후, 가열하는 단계를 포함한다.
여기서, 온도 T2와 T1은 20℃ 내지 40℃의 차이를 가질 수 있다.
즉, 폴리머를 선택적으로 제거하여 기판(100)의 웨팅영역(101) 표면에 도전층(123)을 형성하는 방법은 도 2 및 도 3을 통해 설명한 나노 도전성 패턴의 형성방법과 동일하다.
다만, 본 실시예에 따른 전자부품의 실장방법은 (d) 표면에 상기 제 1 웨팅영역(101)에 대응되는 제 2 웨팅영역(201)이 형성된 칩(200)을 도전층(123)과 제 2 웨팅영역(201)이 대응되도록 배치시킨 후, 가열하는 단계를 더 포함한다.
한편, 각 웨팅영역(101, 201)은 도 2 및 도 3을 통해 설명한 웨팅영역(30)과 동일하다.
온도를 상온에서부터 서서히 증가시켜 도전층(123)의 녹는점에 도달하면, 저융점 도전성 입자는 용융되기 시작한다. 기판(100)에 형성된 도전층(123)과 칩(200)의 제 2 웨팅영역(201)이 전기적으로 접속된다.
지금까지는 기판(100)의 제 1 웨팅영역(101)에 도전층(123)을 형성한 후, 칩을 접속시키는 방법을 설명하였으나, 본 발명은 이에 제한되지 않고, 칩의 제 2 웨팅영역(201)의 표면에 도전층을 형성한 후, 기판을 접속시킬 수 있다.
이와 같이, 본 발명에 따른 전자부품의 실장방법은 전자 부품의 고집적화 및 고밀도화를 실현할 수 있으며, 초미세 피치화가 가능하고, 리페어 특성이 우수하며, 칩을 배치시킨 상태에서 가열하는 공정만을 수행하면 되므로 제조가 간단하고, 생산성을 높일 수 있다.
위에서 설명된 본 발명의 바람직한 실시예는 예시의 목적을 위해 개시된 것이고, 본 발명에 대한 통상의 지식을 가지는 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가가 가능할 것이며, 이러한 수정, 변경 및 부가는 하기의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 본 발명의 일 실시예에 따른 이방성 도전 접속제를 나타내는 개념도.
도 2 및 도 3은 본 발명의 일 실시예에 따른 나노 도전성 패턴의 제조방법을 나타내는 요부 공정도.
도 4는 본 발명의 일 실시예에 따른 전자부품의 실장방법을 나타내는 요부 공정도.
도 5는 본 발명의 일 실시예에 따른 전자부품의 실장방법의 각 단계에 따른 온도변화를 나타내는 그래프.

Claims (21)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. (a) 용융 가능하며 1nm 내지 30㎛의 입경을 갖는 도전성 입자와, 상기 도전성 입자의 융점에서 경화가 완료되지 않는 폴리머를 포함하는 이방성 도전 접속제를 웨팅영역이 형성된 기판상에 배치하는 단계;
    (b) 상기 이방성 도전 접속제를 상기 도전성 입자는 용융되고 상기 폴리머는 경화가 완료되지 않는 온도까지 가열하여 웨팅영역의 표면에 도전층을 형성하는 단계;
    (c) 경화 온도 이상으로 가열하여 폴리머를 경화시키는 단계; 및
    (d) 웨팅영역이 형성되지 않은 기판의 표면에 경화된 폴리머를 선택적으로 제거하는 단계를 포함하는 나노 도전성 패턴의 형성방법.
  6. 삭제
  7. 제 5 항에 있어서,
    상기 도전성 입자의 입경은 1nm 내지 30nm인 것을 특징으로 하는 나노 도전성 패턴의 형성방법.
  8. 제 5 항에 있어서,
    상기 도전성 입자는 금속, 비금속 및 합금으로 이루어진 그룹으로부터 선택된 하나 이상인 것을 특징으로 하는 나노 도전성 패턴의 형성방법.
  9. 제 5 항에 있어서,
    상기 폴리머는 열가소성 수지, 열경화성 수지 및 광반응성 수지로 이루어진 그룹으로부터 선택된 하나 이상인 것을 특징으로 하는 나노 도전성 패턴의 형성방법.
  10. 제 5 항에 있어서,
    상기 이방성 도전 접속제는 표면활성화 수지를 더 포함하는 것을 특징으로 하는 나노 도전성 패턴의 형성방법.
  11. 제 5 항에 있어서,
    상기 웨팅영역은 도전성 패드로 형성된 것을 특징으로 하는 나노 도전성 패턴의 형성방법.
  12. 제 11 항에 있어서,
    상기 도전성 패드는 기판 표면에 형성된 제 1 금속층 및 제 1 금속층의 표면에 형성된 제 2 금속층을 포함하는 것을 특징으로 하는 나노 도전성 패턴의 형성방법.
  13. 제 12 항에 있어서,
    상기 제 2 금속층은 니켈 또는 금으로 형성된 것을 특징으로 하는 나노 도전성 패턴의 형성방법.
  14. (a) 용융 가능하며 1nm 내지 30㎛의 입경을 갖는 도전성 입자와, 상기 도전성 입자의 융점에서 경화가 완료되지 않는 폴리머를 포함하는 이방성 도전 접속제를 제 1 웨팅영역이 형성된 기판상에 배치하는 단계;
    (b) 상기 이방성 도전 접속제를 상기 도전성 입자는 용융되고 상기 폴리머는 경화가 완료되지 않는 온도까지 가열하여 웨팅영역의 표면에 도전층을 형성하는 단계;
    (c) 경화 온도 이상으로 가열하여 폴리머를 경화시킨 후, 제 1 웨팅영역이 형성되지 않은 기판의 표면에 경화된 폴리머를 선택적으로 제거하는 단계; 및
    (d) 표면에 상기 제 1 웨팅영역에 대응되는 제 2 웨팅영역이 형성된 칩을 도전층과 제 2 웨팅영역이 대응되도록 배치시킨 후, 가열하는 단계를 포함하는 전자부품의 실장방법.
  15. 제 14 항에 있어서,
    상기 도전성 입자의 입경은 1nm 내지 30nm인 것을 특징으로 하는 전자부품의 실장방법.
  16. 제 14 항에 있어서,
    상기 도전성 입자는 금속, 비금속 및 합금으로 이루어진 그룹으로부터 선택된 하나 이상인 것을 특징으로 하는 전자부품의 실장방법.
  17. 제 14 항에 있어서,
    상기 폴리머는 열가소성 수지, 열경화성 수지 및 광반응성 수지로 이루어진 그룹으로부터 선택된 하나 이상인 것을 특징으로 하는 전자부품의 실장방법.
  18. 제 14 항에 있어서,
    상기 이방성 도전 접속제는 표면활성화 수지를 더 포함하는 것을 특징으로 하는 전자부품의 실장방법.
  19. 제 14 항에 있어서,
    각 웨팅영역은 도전성 패드로 형성된 것을 특징으로 하는 전자부품의 실장방법.
  20. 제 19 항에 있어서,
    상기 도전성 패드는 기판 표면에 형성된 제 1 금속층 및 제 1 금속층의 표면에 형성된 제 2 금속층을 포함하는 것을 특징으로 하는 전자부품의 실장방법.
  21. 제 20 항에 있어서,
    상기 제 2 금속층은 니켈 또는 금으로 형성된 것을 특징으로 하는 전자부품의 실장방법.
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