KR101089960B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치에서는, 측벽이 SiO2, SiN 또는 SiON으로 이루어지고, 상부 절연막 또는 게이트 절연막은 Al, Si 및 금속 원소 M을 포함하는 산화물로 이루어지고, 원자수 비율 Si/M은 금속 원소 M과 Al을 포함하는 복합 산화물에서 SiO2 조성의 고체 용해도 한계에서의 원자수 비율 Si/M보다 적지 않게 설정되고, 그 유전 상수가 Al2O3의 유전 상수와 같은 조건에서의 원자수 비율 Si/M보다 크지 않게 설정되며, 원자수 비율 Al/M은, 금속 원소 M의 산화물의 결정화가 Al 원소로 인해 억제되는 경우의 원자수 비율 Al/M보다 적지 않게 설정되고, Al2O3의 결정화가 금속 원소 M으로 인해 억제되는 경우의 원자수 비율 Al/M보다 크지 않게 설정된다.
터널 절연막, 상부 절연막, 제어 전극, 결정화, 측벽

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING A SEMICONDUCTOR DEVICE}
관련 출원에 대한 상호참조
본 출원은 2008년 3월 28일에 출원된 일본 특허 출원 제2008-086770호에 기초한 것으로, 그 우선권을 주장하며, 상기 출원의 전체 내용은 본 명세서에 참조 인용된다.
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
EEPROM으로 대표되는 불휘발성 반도체 기억 장치는, 터널 절연막, 전하 저장층, 상부 절연막 및 제어 게이트 전극이 반도체 기판상에 적층되는 식으로 구성되어 있다. 여기서, 터널 절연막을 통해 반도체 기판으로부터 전하 저장층으로 전자들이 침투하여 기입 동작을 수행하도록 고전압이 제어 게이트 전극에 인가된다. 이때, 전하 저장층이 다결정 실리콘과 같은 도전 물질로 구성될 때에는, 이러한 불휘발성 반도체 기억 장치를 부유 게이트형 반도체 기억 장치라고 부른다. 한편, 전하 저장층이 실리콘 질화물과 같은 절연 물질로 구성될 때에는, 이러한 불휘발성 반도체 기억 장치를 부유 트랩형 반도체 기억 장치라고 부른다.
부유 게이트형 반도체 기억 장치에서 충분한 양의 전자들을 부유 게이트에 침투시키기 위해서는, 상부 절연막에 대한 터널 절연막의 커패시턴스비(결합비)를 적절한 소정값으로 설정할 필요가 있다. 통상적으로는, 상부 절연막으로 부유 게이트의 측면을 둘러싸서 상부 절연막에 대한 터널 절연막의 커패시턴스비(결합비)가 소정값으로 설정되게 한다.
그러나, 반도체 기억 장치의 소형화에 따라, 부유 게이트의 높이를 줄이는 것이 필요하다. 부유 게이트의 높이를 줄이면서, 소정의 결합비를 원하는대로 실현하기 위해서는, 상부 절연막을 박막화하는 것이 필요하다. 하지만, 상부 절연막의 박막화는 부유 게이트로부터의 누설 전류를 증가시키고, 전하 저장을 어렵게 한다. 이에 따라, 상부 절연막의 두께를 유지하면서 원하는 결합비를 실현하기 위해서는 고 유전 상수를 갖는 물질로 상부 절연막을 구성하여야 한다.
또한, 부유 트랩형 반도체 기억 장치는 소거 동작이 느리다는 단점이 있다. 빠른 소거 동작을 실현하기 위해서는, 제어 전극으로부터 전하 저장층으로의 전자들의 침투가 억제되는 조건하에 전하 저장층으로부터 반도체 기판으로 전자들을 방출시키는 것이 필요하다. 이에 따라, 이러한 반도체 기억 장치의 상부 절연막은 높은 절연성을 달성하기 위해 고 유전 상수를 갖는 물질로 구성되게 된다.
더욱이, CMOS 트랜지스터 등의 반도체 장치에서는, 그 반도체 장치가 소형화됨에 따라 게이트 절연막이 박막화되어, 박막 게이트 절연막을 통해 큰 누설 전류가 흐른다는 것이 주요 문제로 대두된다.
반도체 기억 장치 등의 상부 절연막으로서 이용가능하고 고 유전 상수를 갖 는 절연막으로서, HfO2, HfAlO, HfSiO, HfSiON, ZrO2, ZrSiO, ZrSiON 또는 이들의 조합으로 구성되는 그룹으로부터 선택된 적어도 하나를 이용하는 것이 다음의 참고문헌 1에 개시되어 있다. 또한, 고 유전 상수를 갖는 절연 물질로서, La, Al 및 Si를 함유한 산화물이 다음의 참고문헌 2에 개시되어 있다.
[참고문헌 1] JP-A 2003-68897
[참고문헌 2] D. Mazza 및 S. Ronchetti, Mater Res Bull., vol. 34, No. 9, pp. 1375-1382, 1999
고 유전 상수를 갖는 이러한 절연막이 소정의 온도 보다 높은 온도에서의 열처리를 통해 SiO2와 반응하여 규산염을 형성한다고 알려져 있다. 이러한 반도체 기억 장치에서는, SiO2로 이루어진 측벽이 터널 절연막, 전하 저장층, 상부 절연막 및 제어 게이트 전극의 적층 구조의 양 측면에 형성된다. 따라서, 상부 절연막은 불순물 활성화를 위한 열처리를 통해 측벽과 반응함으로써 반도체 기억 장치의 특성을 악화시킬 수도 있다.
이에 비해, CMOS 트랜지스터에서는, SiN으로 이루어진 측벽이 게이트 절연막과 게이트 전극의 적층 구조의 양 측면에 형성되기 때문에, 게이트 절연막은 고 유전 상수를 갖는 물질로 이루어지더라도, 열처리를 통해 측벽과 거의 반응하지 않는다는 점에서 반도체 기억 장치와 다르다. 그러나, 게이트 절연막이 열처리의 조건에 따라 측벽과 반응하여 CMOS 트랜지스터의 특성을 악화시킬 수도 있다.
또한, CMOS 트랜지스터 등의 반도체 장치에서는, 게이트 절연막이 고 유전 상수를 갖는 절연막으로 이루어지면, 그 게이트 절연막은 실리콘 기판의 표면에 SiO2층을 형성하여, 다량의 계면 상태를 형성해 트랜지스터의 특성을 악화시킬 수도 있다.
본 발명의 일 측면은 반도체 장치에 관한 것으로, 이 반도체 장치는 반도체 기판; 반도체 기판상에 터널 절연막, 전하 저장층, Al, Si 및 La를 포함하는 산화물로 이루어진 상부 절연막 및 제어 전극이 순차 형성되어 있는 적층 구조; SiO2, SiN 및 SiON으로 구성되는 그룹으로부터 선택된 적어도 하나로 이루어지며 적층 구조의 측면에 형성된 측벽; 및 터널 절연막에 인접한 반도체 기판의 표면에 형성된 불순물 도핑층을 포함하고, 상부 절연막은, 0.93보다 작지 않고 2.78보다 크지 않은 원소 La에 대한 원소 Si의 원자수 비율 Si/La; 0.0625보다 작지 않고 96보다 크지 않은 원소 La에 대한 원소 Al의 원자수 비율 Al/La; 및 0.6보다 작지 않은 원소 La와 원소 Al에 대한 원소 Si의 원자수 비율 Si/(La+Al)을 갖는다.
본 발명의 다른 측면은 반도체 장치에 관한 것으로, 이 반도체 장치는 반도체 기판; 반도체 기판상에 순차 형성된 게이트 절연막과 게이트 전극을 포함하는 적층 구조; 적층 구조의 측면들을 제각기 덮도록 형성된 측벽; 및 게이트 절연막의 양 측면에서 반도체 기판의 표면에 형성된 불순물 도핑층을 포함하며, 측벽은 SiO2, SiN 및 SiON으로 구성되는 그룹으로부터 선택된 적어도 하나로 이루어지고, 게이트 절연막의 금속 원소 M에 대한 Si 원소의 원자수 비율 Si/M은 금속 원소 M과 Al을 포함하는 복합 산화물에서 SiO2 조성의 고체 용해도 한계에서의 원자수 비율 Si/M보다 적지 않게 설정되고, 게이트 절연막의 유전 상수가 Al2O3의 유전 상수와 같은 조건에서의 원자수 비율 Si/M보다 크지 않게 설정되며, 게이트 절연막의 금속 원소 M에 대한 Al 원소의 원자수 비율 Al/M은, 금속 원소 M의 산화물의 결정화가 Al 원소로 인해 억제되는 경우의 원자수 비율 Al/M보다 적지 않게 설정되고, Al2O3의 결정화가 금속 원소 M으로 인해 억제되는 경우의 원자수 비율 Al/M보다 크지 않게 설정되도록 게이트 절연막이 Al, Si, 및 희토류 금속, Y, Zr 및 Hf로 구성되는 그룹으로부터 선택된 적어도 하나의 금속 원소 M을 포함하는 산화물로 이루어진다.
본 발명의 또다른 측면은 반도체 장치의 제조 방법에 관한 것으로, 이 방법은 반도체 기판상에 터널 절연막과 전하 저장층을 형성하는 공정; 전하 저장층상에, SiO2층과, La의 산화물층, Al2O3층, 및 La과 Al을 포함하는 복합 산화물층 중에서 선택된 적어도 2개의 층을 열처리하여 열 확산을 통해 상부 절연막을 형성하는 공정; 상부 절연막상에 제어 전극을 형성하는 공정; 터널 절연막, 전하 저장층, 상부 절연막 및 제어 전극을 그 적층 방향으로 에칭하여 터널 절연막, 전하 저장층, 상부 절연막 및 제어 전극을 포함하는 적층 구조를 형성하는 공정; 적층 구조의 측면에 SiO2, SiN 및 SiON으로 구성되는 그룹으로부터 선택된 적어도 하나로 이루어진 측벽을 형성하는 공정; 및 적층 구조 및 측벽을 마스크로서 사용하여 반도체 기판에 대한 이온 주입을 수행함으로써, 터널 절연막에 인접한 반도체 기판의 표면에 불순물 도핑층을 형성하는 공정을 포함하고, 열처리는 0.93보다 작지 않고 2.78보다 크지 않은 원소 La에 대한 원소 Si의 원자수 비율 Si/La; 0.0625보다 작지 않고 96보다 크지 않은 원소 La에 대한 원소 Al의 원자수 비율 Al/La; 및 0.6보다 작지 않은 원소 La와 원소 Al에 대한 원소 Si의 원자수 비율 Si/(La+Al)을 갖는 상부 절연막을 형성하도록 행해진다.
본 발명의 또다른 측면은 반도체 장치의 제조 방법에 관한 것으로, 이 방법은 반도체 기판상에, SiO2층, 희토류 금속, Y, Zr 및 Hf의 그룹으로부터 선택된 적어도 하나의 금속 원소 M의 산화물, Al2O3층, 및 금속 원소 M과 Al을 포함하는 복합 산화물층으로부터 선택된 적어도 2개의 층을 형성하고, 열 확산을 통해 서로 혼합되도록 적어도 2개의 층을 열처리하며, 이에 따라 게이트 절연막의 금속 원소 M에 대한 Si 원소의 원자수 비율 Si/M이 금속 원소 M과 Al을 포함하는 복합 산화물에서 SiO2 조성의 고체 용해도 한계에서의 원자수 비율 Si/M보다 적지 않게 설정되고, 게이트 절연막의 유전 상수가 Al2O3의 유전 상수와 같은 조건에서의 원자수 비율 Si/M보다 크지 않게 설정되며, 게이트 절연막의 금속 원소 M에 대한 Al 원소의 원자수 비율 Al/M이, 금속 원소 M의 산화물의 결정화가 Al 원소로 인해 억제되는 경우의 원자수 비율 Al/M보다 적지 않게 설정되고, Al2O3의 결정화가 금속 원소 M으로 인해 억제되는 경우의 원자수 비율 Al/M보다 크지 않게 설정되도록 게이트 절연막을 형성하는 공정; 게이트 절연막상에 게이트 전극을 형성하는 공정; 게이트 절연막과 게이트 전극을 그 적층 방향으로 에칭하고, 이에 따라 게이트 절연막과 게이트 전극을 포함하는 적층 구조를 형성하는 공정; 적층 구조의 측면들을 덮도록 SiO2, SiN 및 SiON으로 구성되는 그룹으로부터 선택된 적어도 하나로 측벽을 형성하는 공정; 및 적층 구조 및 측벽을 마스크로서 이용하여 반도체 기판에 대한 이온 주입을 수행함으로써 게이트 절연막의 양 측면에서 반도체 기판의 표면에 불순물 도핑층을 형성하는 공정을 포함한다.
이제, 첨부된 도면들을 참조하여 본 발명에 대해 상세히 설명한다.
(제1 반도체 장치)
제1 반도체 장치는, 반도체 기판, 상기 반도체 기판상에 순차 형성된 터널 절연막, 전하 저장층, 상부 절연막 및 제어 게이트 전극으로 이루어진 적층 구조, 상기 적층 구조의 측면을 덮도록 형성된 측벽, 및 터널 절연막의 양 측면에서 반도 체 기판의 표면에 형성된 불순물 도핑층을 포함한다.
이러한 제1 반도체 장치에서는, 상부 절연막이 희토류 금속, Y, Zr 및 Hf; Al; 및 Si의 그룹으로부터 선택된 적어도 하나의 금속 M의 산화물로 이루어지는 것이 필요하다(제1 요건). 금속 M을 함유한 산화물은 Al 원소의 함유로 인해 고 유전 상수와 높은 결정화 온도를 나타낼 수 있으므로, 제1 요건은 상부 절연막에 대한 필수 조건이다.
이어서, 상부 절연막의 M 원소에 대한 Si 원소의 원자수 비율(number ratio) Si/M은 금속 M과 Al 원소로 이루어진 복합 산화물에서의 SiO2 조성의 고체 용해도 한계(solid solubility limit)에서의 원자수 비율 Si/M 또는 그 이상으로 설정되고(제2 요건), 상부 절연막의 유전 상수가 Al2O3의 유전 상수와 같은 조건에서의 원자수 비율 Si/M 또는 그 이하로 설정되는(제3 요건) 것이 필요하다. 또한, 상부 절연막의 M 원소에 대한 Al 원소의 원자수 비율 Al/M은 산화물 MO의 결정화가 Al 원소로 인해 억제되는 상황에서의 원자수 비율 Al/M 또는 그 이상으로 설정되고, Al2O3의 결정화가 M 원소로 인해 억제되는 상황에서의 원자수 비율 Al/M 또는 그 이하로 설정되는(제4 요건) 것이 필요하다. 이하에서는, 제2 내지 제4 요건에 대해 설명한다.
<M 원소에 대한 Si 원소의 원자수 비율 Si/M은 금속 M과 Al 원소로 이루어진 복합 산화물에서 SiO2 조성의 고체 용해도 한계에서의 원자수 비율 Si/M 또는 그 이상으로 설정됨(제2 요건)>
제1 반도체 장치의 상부 절연막에서는, M 원소에 대한 Si 원소의 원자수 비율 Si/M이 금속 M과 Al 원소로 이루어진 복합 산화물에서 SiO2 조성의 고체 용해도 한계에서의 원자수 비율 Si/M 또는 그 이상으로 설정되는 것이 필요하다. 이에 의해, 제1 반도체 장치의 측벽이 SiO2로 이루어진 경우, 특히, 제어 전극이 폴리실리콘으로 이루어지고, 불순물 활성화를 위해 열처리되더라도, 상부 절연막과 측벽 간의 반응이 억제될 수 있다.
즉, 상부 절연막이 그 고체 용해도 한계 또는 그 이상의 비율로 SiO2 조성을 이미 함유하기 때문에, 측벽에서의 SiO2 조성은 전술한 바와 같이 열처리되더라도 상부 절연막으로 침투될 수 없다. 따라서, 상부 절연막과 측벽 간의 반응은 제1 반도체 기억 장치의 특성을 악화시키지 않도록 억제될 수 있다.
측벽이 SiON으로 이루어진 경우에는, 상부 절연막이 그 고체 용해도 한계 또는 그 이상의 비율로 SiO2 조성을 함유한다면, 측벽으로부터 분리된 SiO2 조성은 상부 절연막으로 침투될 수 없다. 따라서, 상부 절연막과 측벽 간의 반응은 제1 반도체 기억 장치의 특성을 악화시키지 않도록 억제될 수 있다.
측벽이 SiN으로 이루어진 경우에는, 상부 절연막이 그 고체 용해도 한계 또는 그 이상의 비율로 SiO2 조성을 함유한다면, 측벽의 SiN 조성, SiO2 불순물 등은 상부 절연막으로 침투될 수 없다. 따라서, 상부 절연막과 측벽 간의 반응은 제1 반도체 기억 장치의 특성을 악화시키지 않도록 억제될 수 있다.
전하 저장층이 SiN 또는 SiON으로 이루어진 경우에는, 상부 절연막이 그 고체 용해도 한계 또는 그 이상의 비율로 SiO2 조성을 함유하기 때문에, 전하 저장층의 SiO2 불순물 등은 상부 절연막으로 침투될 수 없다. 따라서, 상부 절연막과 전하 저장층 간의 반응은 제1 반도체 기억 장치의 특성을 악화시키지 않도록 억제될 수 있다.
그리고, 금속 M이 La 원소이어서 상부 절연막이 LaAlSiO 조성으로 표현될 수 있는 경우에는, 복합 산화물 LaAlO에서 SiO2 조성의 고체 용해도 한계에서의 Si/La의 원자수 비율이 정량된다. 먼저, 그 Al/La 비율이 변한 LaAlO막 상에 SiO2막이 형성되고, LaAlO막과 반응하도록 N2 분위기하에서 30초간 900℃에서 열처리된다. 도 1은 LaAlO막에 고용된 Si 원소의 함유량(content)과 LaAlO막에서의 La 원소의 함유량 간의 관계를 나타내는 그래프이다.
도 1에 도시된 바와 같이, 원자수 비율 La/Al에 상관없이, 원자수 비율 Si/La가 거의 1의 관계를 충족시키는 것을 볼 수 있다. 한편, La2O3 조성에서의 SiO2 조성의 고체 용해도 한계가 원자수 비율 Si/La=1의 관계를 충족시키기 때문에, LaAlO막에서의 SiO2 조성의 고체 용해도 한계는 La2O3 조성에서의 SiO2의 고체 용해도 한계와 거의 같다. 따라서, 원자수 비율 Si/La≥1의 관계가 충족되면, LaAlSiO 조성은 그 고체 용해도 한계 또는 그 이상의 범위내에서 SiO2 조성을 함유하고, 이 에 제2 요건이 충족될 수 있다.
도 1에 도시된 바와 같이 거의 직선의 기울기를 고려할 때, Si/La≥0.93의 관계가 엄밀히 충족되면, LaAlSiO 조성은 그 고체 용해도 한계 또는 그 이상의 범위내에서 SiO2 조성을 함유한다.
<M 원소에 대한 Si 원소의 원자수 비율 Si/M은 상부 절연막의 유전 상수가 Al2O3의 유전 상수와 같은 조건에서의 원자수 비율 Si/M 또는 그 이하로 설정됨(제3 요건)>
전술한 바와 같이, 상부 절연막은 희토류 금속, Y, Zr 및 Hf; Al; 및 Si의 그룹으로부터 선택되는 적어도 하나의 금속 M의 산화물로 이루어져 있다. 이 경우, 상부 절연막 원소의 함유량 비율이 변하면, 상부 절연막의 유전 상수도 변한다. 이 때에는, 상부 절연막의 유전 상수가 소정값 이하로 감소하지 않도록 상부 절연막 원소의 함유량 비율을 소정값으로 설정함으로써, 상부 절연막이 원하는 고 유전 상수를 유지하게 하는 것이 필요하다.
이러한 점을 고려하면, 고 유전막을 갖는 절연막으로서 상업적으로 이용가능한 Al2O3막이 표준(benchmark)으로 이용되고, 상부 절연막의 소정의 유전 상수가 Al2O3막의 유전 상수 또는 그 이상으로 설정된다. 상부 절연막이 MAlSiO 조성으로 표현되는 경우에는, Al2O3막의 유전 상수가 10이고, SiO2막의 유전 상수가 3.9이기 때문에, MAlSiO 조성의 유전 상수는 다음과 같이 표현될 수 있다.
(M×k+Al×10+Si×3.9)/(M+Al+Si),
여기서, 금속 M을 함유한 산화물 MO의 유전 상수는 "k"로 설정되고, M, Al, Si의 원자수 비율은 M:Al:Si이다.
이를 고려하면, 상부 절연막의 유전 상수를 Al2O3막의 유전 상수와 같거나 그 이상으로 설정하기 위해서는, 10≤(M×k+Al×10+Si×3.9)/(M+Al+Si)의 관계를 충족시키는 것이 필요하다. 이러한 관계가 바뀔때에는, Si/M≤(k-10)/6.1의 관계가 얻어질 수 있다. 따라서, 원자수 비율 Si/M의 상한을 규정할 수 있다.
원자수 비율 Si/M의 하한은 제2 요건에서 설명한 바와 같이 MAlO 조성에서의 SiO2 조성의 고체 용해도 한계를 참조하여 규정될 수 있다. SiO2 조성의 고체 용해도 한계에서의 원자수 비율 Si/M이 "x"로 설정된다고 하면, 제2 요건을 충족시키기 위해서는 "x"≤Si/M의 관계가 충족되어야 한다. 그 결과, 제2 요건과 제3 요건을 충족시키는 원자수 비율 Si/M은 x≤Si/M≤(k-10)/6.1의 관계로 표현될 수 있다. 금속 M이 La 원소인 경우에는, LaAlO막에서의 SiO2 조성의 고체 용해도 한계가 La2O3 조성에서의 SiO2의 고체 용해도 한계와 거의 같다. 따라서, 금속 M이 다른 물질이면, 원자수 비율 x는 MO 조성에서 SiO2의 고체 용해도 한계에서의 원자수 비율 Si/M과 거의 같다.
이 경우, 원자수 비율 "x" 및 유전 상수 "k"는 x≤(k-10)/6.1의 관계를 충족시키는 것이 필요하다. 상부 절연막에 함유되고 희토류 금속, Y, Zr 및 Hf로 이루 어지는 그룹으로부터 선택된 금속 M은 x≤(k-10)/6.1의 관계를 충족시켜야 한다.
예컨대, 금속 M이 La 원소인 경우에는, 복합 산화물 La2O3의 유전 상수 k가 27이고, Si/La의 원자수 비율 x가 SiO2 조성의 고체 용해도 한계에서 0.93이기 때문에, x≤Si/M≤(k-10)/6.1의 관계는 La2O3의 유전 상수의 치환과 Si/La의 원자수 비율 x=0.93에 의해 0.93≤Si/La≤2.78의 관계로 바뀔 수 있다.
금속 M이 Zr 원소인 경우에는, 복합 산화물 ZrO2의 유전 상수 k가 25이고, Si/Zr의 원자수 비율 x가 SiO2 조성의 고체 용해도 한계에서 1이기 때문에, x≤Si/M≤(k-10)/6.1의 관계는 ZrO2의 유전 상수의 치환과 Si/Zr의 원자수 비율 x=1에 의해 1≤Si/Zr≤2.459의 관계로 바뀔 수 있다. 금속 M이 Hf 원소인 경우에는, 복합 산화물 HfO2의 유전 상수 k가 25이고, Si/Hf의 원자수 비율 x가 SiO2 조성의 고체 용해도 한계에서 1이기 때문에, x≤Si/M≤(k-10)/6.1의 관계는 HfO2의 유전 상수의 치환과 Si/Hf의 원자수 비율 x=1에 의해 1≤Si/Hf≤2.459의 관계로 바뀔 수 있다.
<M 원소에 대한 Al 원소의 원자수 비율 Al/M은 산화물 MO의 결정화가 Al 원소로 인해 억제되는 경우의 원자수 비율 Al/M 또는 그 이상으로 설정되고, Al2O3의 결정화가 M 원소로 인해 억제되는 경우의 원자수 비율 Al/M 또는 그 이하로 설정됨(제4 요건)>
M 원소에 대한 Al 원소의 원자수 비율 Al/M은, 일정한 결정상(crystal phase)이 상부 절연막에 형성되는 경우 일정한 도전 경로가 결정 경계들에 형성되어 상부 절연막의 절연성을 악화시키고 일정한 누설 전류가 발생될 수 있으므로 산화물 MO와 Al2O3의 결정화가 억제될 수 있는 원자수 비율 Al/M으로 설정되는 것이 필요하다.
또한, 열처리에 의해 SiO2층과 MAlO 복합층을 혼합함으로써 MAlSiO 산화물층을 형성하는 경우, 열처리시 산화물 MO와 Al2O3의 결정화는 SiO2층과 MAlO 복합층 간에 불균일한 반응이 일어나게 하여 균일한 MAlSiO 산화물층의 형성을 어렵게 한다.
교대로 배열된 복수의 단위 셀로 결정이 이루어지기 때문에, 그 결정을 고유하게 구성하지 않는 이종 원소는 단위 셀의 교대 배열과 결정의 성장을 방해한다. 따라서, Al 원소는 MO 산화물에 대해 이종 원소의 역할을 하고, M 원소는 Al2O3에 대해 이종 원소의 역할을 하여 MO 산화물과 Al2O3의 결정화를 억제한다. 결정화의 보다 효과적인 억제의 면에서 볼 때, 하나 이상의 이종 원소가 8개의 단위 셀에 배치되는 것이 요망된다. 이 경우, 하나 이상의 이종 원소가 평균하여 인접한 단위 셀들에 배치되기 때문에, 전이 대칭성을 나타낼 수 없는 MO 산화물과 Al2O3의 결정화를 보다 효과적으로 억제할 수 있다.
이제, 금속 M이 La 원소인 실시예에 대해 설명한다. Al 원소는 La2O3 조성에 대한 이종 원소이다. 2개의 La 원자가 La2O3 조성의 단위 셀에 포함되기 때문 에, 16개의 La 원자가 8개의 단위 셀에 포함된다. 하나 이상의 Al 원자가 La2O3 조성의 인접한 단위 셀에 평균하여 배치되기 위해서는, 원자수 비율 Al/La가 1/16≤Al/La의 관계를 충족시키는 것이 필요하다. 이에 따라, La2O3 조성의 결정화를 억제할 수 있다.
La 원자는 Al2O3 조성에 대해 이종 원자이다. 12개의 Al 원자가 α-Al2O3 조성의 단위 셀에 포함되기 때문에, 8개의 단위 셀에는 96개의 Al 원자가 포함되게 된다. 하나 이상의 La 원자가 Al2O3 조성의 인접한 단위 셀에 평균하여 배치되기 위해서는, 원자수 비율 La/Al이 1/96≤La/Al의 관계를 충족시키고, 이에 따라 원자수 비율 Al/La가 Al/La≤96의 관계를 충족시키는 것이 필요하다. 그 결과, Al2O3 조성의 결정화를 억제할 수 있다.
따라서, La2O3 결정화와 Al2O3 결정화를 억제하는 면에서 볼 때, 0.0625≤Al/La≤96의 관계가 충족되는 것이 요망된다.
도 2는 산화물 MO(M=Y, Pr, Zr, Nd, Sm, Gd, Hf)의 단위 셀마다의 M 원자의 수와, 원자수 비율 Al/M의 하한값과 상한값을 보여주는 도면이다.
(제2 반도체 장치)
제2 반도체 장치는, 반도체 기판, 상기 반도체 기판상에 순차 형성된 게이트 절연막과 게이트 전극으로 이루어진 적층 구조, 상기 적층 구조의 측면을 덮도록 형성된 측벽, 및 게이트 절연막의 양 측면에서 반도체 기판의 표면에 형성된 불순 물 도핑층을 포함한다.
이러한 제2 반도체 장치에서는, 게이트 절연막이 희토류 금속, Y, Zr 및 Hf; Al; 및 Si의 그룹으로부터 선택된 적어도 하나의 금속 M으로 이루어지는 것이 필요하다(제1 요건). 이어서, M의 수에 대한 Si의 수의 원자수 비율 Si/M은 금속 M과 Al 원소로 이루어진 복합 산화물에서 SiO2의 고체 용해도 한계에서의 원자수 비율 Si/M 또는 그 이상으로 설정되고(제2 요건), 게이트 절연막의 유전 상수가 Al2O3의 유전 상수와 같은 조건에서의 원자수 비율 Si/M 또는 그 이하로 설정되는(제3 요건) 것이 필요하다. 또한, M 원소에 대한 Al 원소의 원자수 비율 Al/M은, 산화물 MO의 결정화가 Al 원소로 인해 억제되는 경우의 원자수 비율 Al/M 또는 그 이상으로 설정되고, Al2O3의 결정화가 M 원소로 인해 억제되는 경우의 원자수 비율 Al/M 또는 그 이하로 설정되는 것이 필요하다(제4 요건). 이하에서는, 제1 내지 제4 요건에 대해 설명한다.
<게이트 절연막은 희토류 금속, Y, Zr 및 Hf; Al; 및 Si의 그룹으로부터 선택된 적어도 하나의 금속 M의 산화물로 이루어짐(제1 요건)>
금속 M을 함유한 산화물은 Al 원소의 함유로 인해 고 유전 상수와 높은 결정화 온도를 나타낼 수 있으므로, 제1 요건은 상부 절연막에 대한 필수 조건이다.
도 3은 LaAlSiO막의 단면 TEM 이미지이다. 이러한 LaAlSiO막은 다음과 같이 형성된다. 먼저, LaAlO막이 열 산화에 의해 5nm 막 두께로 SiO2 상에 형성되고, N2 분위기하에서 30초간 900℃에서 열처리된다. 이 경우, La, Al 및 Si의 비율은 La:Al:Si=1:1:1.2로 설정된다. 도 3으로부터 알 수 있는 바와 같이, LaAlSiO는 900℃의 열처리 후에 균일한 비결정으로 유지된다.
도 4는 LaAlSiO막의 C-V(커패시턴스 대 전압) 특성을 나타내는 그래프이다. 도 5는 LaAlSiO막의 EOT(effective oxide thickness) 조건하의 전계-누설 전류 밀도를 나타내는 그래프이다. 도 4로부터 알 수 있는 바와 같이, C-V 특성 곡선이 급격히 상승하기 때문에, LaAlSiO막이 적은 양의 계면 상태만을 포함하게 된다. LaAlSiO막의 유전 상수(진공 조건의 상대 유전율)는 12.4이고, 이는 단면 TEM 이미지에서의 물리적 두께로부터 유도된다. 도 5로부터 알 수 있는 바와 같이, 10MV/cm의 EOT 조건하의 전계에서의 누설 전류 밀도는 동일한 조건에서의 SiO2 조성의 누설 전류 밀도보다 1000배 또는 그 이하만큼 크므로, LaAlSiO막의 누설 특성이 양호한 조건하에 있다.
<M 원소에 대한 Si 원소의 원자수 비율 Si/M은 금속 M과 Al 원소로 이루어진 복합 산화물에서 SiO2 조성의 고체 용해도 한계에서의 원자수 비율 Si/M 또는 그 이상으로 설정됨(제2 요건)>
제2 반도체 장치의 게이트 절연막에서는, M 원소에 대한 Si 원소의 원자수 비율 Si/M이 제1 반도체 장치에서와 동일한 이유로 금속 M과 Al 원소로 이루어진 복합 산화물에서 SiO2 조성의 고체 용해도 한계에서의 원자수 비율 Si/M 또는 그 이상으로 설정되는 것이 필요하다. 즉, 제2 반도체 장치의 측벽이 SiO2로 이루어진 경우, 특히, 게이트 전극이 폴리실리콘으로 이루어지고, 불순물 활성화를 위해 열 처리되더라도, 게이트 절연막과 측벽 간의 반응이 억제될 수 있다.
다시 말해, 게이트 절연막이 그 고체 용해도 한계 또는 그 이상의 비율로 SiO2 조성을 이미 함유하기 때문에, 측벽에서의 SiO2 조성은 열처리되더라도 게이트 절연막으로 침투될 수 없다. 따라서, 게이트 절연막과 측벽 간의 반응은 제2 반도체 기억 장치의 특성을 악화시키지 않도록 억제될 수 있다.
측벽이 SiON 또는 SiN으로 이루어진 경우에는, 측벽으로부터 분리된 SiO2 조성이 상부 절연막으로 침투될 수 없고, 제2 반도체 기억 장치의 특성을 악화시키지 않도록 게이트 절연막과 측벽 간의 반응이 억제될 수 있다.
도 6은 Si 기판상에 순차 형성된 SiO2층, SiON층, LaAlSiO층, SiO2층으로 이루어진 적층 구조의 단면 TEM 이미지로, N2 분위기하에서 10분간 950℃에서 열처리되기 전과 그 후의 이미지이다. 이 경우, LaAlSiO층 아래에 위치한 SiON층의 두께가 변하지 않기 때문에, SiON층이 LaAlSiO층과 반응하지 않음을 볼 수 있다. 또한, SiN층이 SiON층의 산소 원소 전부를 질소 원소로 치환함으로써 구성되기 때문에 SiN층이 LaAlSiO층과 반응하지 않음을 쉽게 생각할 수 있다.
제2 반도체 장치가 CMOS 트랜지스터 등인 경우에는, 실리콘 기판의 표면에 형성된 SiO2 내부층을 형성하는 것과 같은 단점을 피할 수 있다. 따라서, 트랜지스터의 특성이 악화되지 않도록 SiO2 내부층에 의해 발생되는 계면 상태의 수를 줄일 수 있다.
금속 M은 제1 반도체 장치와 동일한 방식으로 La 원소로 설정될 수 있다. 이러한 경우에 대해서는, 금속 M이 La 원소인 실시예가 전술한 바와 같이 설명될 수 있다.
<금속 M에 대한 Si의 원자수 비율 Si/M은 게이트 절연막의 유전 상수가 Al2O3의 유전 상수와 같은 조건에서의 원자수 비율 Si/M 또는 그 이하로 설정됨(제3 요건)>
전술한 바와 같이, 게이트 절연막은 희토류 금속, Y, Zr 및 Hf; Al; 및 Si의 그룹으로부터 선택되는 적어도 하나의 금속 M의 산화물로 이루어진다. 이 경우, 게이트 절연막 원소의 함유량 비율이 변하면, 게이트 절연막의 유전 상수도 변한다. 이때에는, 게이트 절연막의 유전 상수가 소정값 이하로 감소되지 않고 그 게이트 절연막을 원하는 고 유전 상수로 유지할 수 있도록 게이트 절연막 원소의 함유량 비율이 소정값으로 설정되는 것이 필요하다. 이러한 점을 고려하면, 고 유전막을 갖는 절연막으로서 상업적으로 이용가능한 Al2O3막이 표준으로 이용되고, 게이트 절연막의 소정의 유전 상수가 Al2O3막의 유전 상수와 같거나 또는 그 이상으로 설정된다.
게이트 절연막이 MAlSiO 조성으로 표현되는 경우에는, MAlSiO 조성의 유전 상수가 Al2O3막의 유전 상수와 같거나 그 이상으로 설정될 수 있도록 Si/M≤(k-10)/6.1의 관계가 충족되는 것이 필요하다. 원자수 비율 Si/M의 하한값은 전술한 바와 같이 MAlO 조성에서 SiO2 조성의 고체 용해도 한계에서의 Si/M의 원자수 비율 "x"를 이용한 x≤Si/M의 관계로 표현될 수 있다. 이에 따라, 제2 및 제3 요건을 충족시키는 원자수 비율 Si/M은 x≤Si/M≤(k-10)/6.1의 관계로 표현될 수 있다.
금속 M은 제1 반도체 장치에서와 같은 방식으로 La 원소, Zr 원소 또는 Hf 원소로 설정될 수 있다. 이 경우에 대해서는, 금속 M이 La 원소, Zr 원소 또는 Hf 원소인 실시예가 전술한 바와 같이 설명될 수 있다.
<M 원소에 대한 Al 원소의 원자수 비율 Al/M은, 산화물 MO의 결정화가 Al 원소로 인해 억제되는 경우의 원자수 비율 Al/M 또는 그 이상으로 설정되고, Al2O3의 결정화가 M 원소로 인해 억제되는 경우의 원자수 비율 Al/M 또는 그 이하로 설정됨(제4 요건)>
M 원소에 대한 Al 원소의 원자수 비율 Al/M은 또한 일정한 결정상이 게이트 절연막에 형성되는 경우 이러한 결정상으로부터의 그레인 경계로 인해 게이트 절연막의 절연성과 평탄성이 악화되어 그 반도체 장치의 성능을 악화시킬 수 있으므로 산화물 MO와 Al2O3의 결정화가 억제될 수 있는 원자수 비율 Al/M으로 설정되는 것이 필요하다.
구체적으로, Al 원소는 MO 조성에 대해 이종 원소이고, M 원소는 Al2O3 조성에 대해 이종 원소이다. 산화물 MO와 Al2O3의 결정화를 보다 효과적으로 억제하기 위해서는, 하나 이상의 이종 원소가 8개의 단위 셀에 배치되는 것이 요망된다. 이 경우, 하나 이상의 이종 원소가 평균하여 인접한 단위 셀에 배치되기 때문에, 전이 대칭성을 나타낼 수 없는 MO 산화물과 Al2O3의 결정화를 보다 효과적으로 억제할 수 있다.
금속 M은 제1 반도체 장치에서와 동일한 방식으로 La 원소로 설정될 수 있다. 이 경우에 대해서는, 금속 M이 La 원소인 실시예가 전술한 바와 같이 설명될 수 있다.
(LaAlSiO 상부 절연막 및 게이트 절연막)
상부 절연막과 게이트 절연막이 LaAlSiO 조성을 함유한 경우의 제1 반도체 장치와 제2 반도체 장치에 대해 상세히 설명한다. 기본적으로, La 원소를 함유한 산화물은 고 유전 상수를 나타낼 수 있고, 또한 그 산화물이 Al 원소를 함유하는 경우에는 높은 결정화 온도를 나타낼 수 있다. 전술한 바와 같이, LaAlSiO 조성이 그 고체 용해도 한계 비율로 Si 원소(SiO2 조성)를 함유하는 경우에만, LaAlSiO 조성이 측벽의 SiO2 조성, SiON 조성 또는 SiN 조성과 반응할 수 없다.
상부 절연막과 게이트 절연막이 LaAlSiO 조성으로 이루어진 경우, 상부 절연막과 게이트 절연막은 La:Al:Si=1:1:1의 관계가 충족될 때 LaAlSiO5 결정상을 함유한다. 이 경우, LaAlSiO5 결정상으로 인해 상부 절연막과 게이트 절연막의 누설 특성이 악화되기 때문에, LaAlSiO5 결정상의 형성을 억제하는 것이 요망된다.
상부 절연막과 게이트 절연막이 LaAlSiO5 결정상을 함유하는지(즉, LaAlSiO5 결정상이 상부 절연막과 게이트 절연막에 형성되는지)는 La 원소의 조성 비율에 의존하고, LaAlSiO 조성을 갖는 산화물의 Al 원소와 Si 원소는 특히 La 및 Al 원소에 대한 Si 원소의 조성 비율에 의존한다. 따라서, 이 경우에는, LaAlSiO를 상부 절연막 및/또는 게이트 절연막으로 이용하기 위해 LaAlSiO5 결정상이 상부 절연막과 게이트 절연막에 형성되지 않도록 비율 Si/(La+Al)을 설정하는 것이 필요하다.
도 3을 참조하여 전술한 바와 같이, 원자수 비율 La:Al:Si=1:1:1.2의 관계가 충족될 때, LaAlSiO막은 Si 원소의 비율을 증가시켜 LaAlSiO5 결정상의 형성을 억제할 수 있도록 비결정이 된다.
원자수 비율 La:Al:Si=1:1:1.2의 관계가 충족되는 경우, LaAlSiO막은 도 3에 도시된 바와 같이 LaAlSiO5 결정상을 함유하지 않고, Si 원소의 원자수 비율은 La 원소의 원자수 비율 1과 Al 원소의 원자수 비율 1에 대해 1.2 또는 그 이상으로 설정된다. 이에 따라, 비율 Si/(La+Al)≥0.6의 관계가 필요하다.
LaAlSiO 산화물의 유전 상수는 표준으로서 Al2O3 조성의 유전 상수 또는 그 이상으로 설정된다. LaAlSiO 조성의 유전 상수가 (La×27+Al×10+Si×3.9)/(La+Al+Si)로 표현될 수 있으므로, (La×27+Al×10+Si×3.9)/(La+Al+Si)≥10의 관계가 충족되는 것이 필요하다. 따라서, Si/(La+Al)≤2.78의 관계가 필요하다.
도 3에 도시된 바와 같이 비결정 LaAlSiO 산화물의 유전 상수가 12.4이므로, 비결정 LaAlSiO 산화물에 대해 전술한 Si/(La+Al)≤2.78의 관계가 충족된다. 이 때, LaAlSiO 산화물의 유전 상수는 그 LaAlSiO 산화물이 비결정인 한 더 높아지는 것이 요망된다. 구체적으로, LaAlSiO 산화물의 유전 상수는 La2O3의 유전 상수 27에 근접하는 것이 요망된다. 그러나, LaAlSiO 산화물이 비결정이기 위해 Si 원소를 함유해야 하므로, LaAlSiO 산화물의 유전 상수는 La2O3의 유전 상수 27보다 낮아진다.
(제1 반도체 장치의 구체적인 실시예)
도 7은 제1 반도체 장치의 일 실시예로서 NAND형 플래시 메모리를 나타내는 단면도이다. 도 7은 그 채널 방향을 따른 NAND형 플래시 메모리를 보여주고 있다.
도 7에 도시된 바와 같이, 본 실시예의 NAND형 플래시 메모리(10)는, 터널 절연막(12), 전하 저장층(13), 상부 절연막(14) 및 제어 전극(15)이 실리콘 기판(11)상에 순차 형성되어 있다. 이때, 측벽(16)은 터널 절연막(12) 내지 제어 전극(15)으로 이루어진 적층 구조의 측면을 덮도록 형성되어 있고, 불순물 도핑층(11A)은 터널 절연막(12)의 양 측면에서 실리콘 기판(11)의 표면에 형성되어 있다.
터널 절연막(12)은 실리콘 기판(11)을 열산화함으로써 2 내지 6nm의 두께를 갖는 SiO2막으로 이루어질 수 있다. 전하 저장층(13)은 CVD법 등의 종래의 방법에 의해 1 내지 10nm의 두께를 갖는 SiN막으로 이루어질 수 있다. 제어 전극(15)은 티타늄 질화막과 탄탈 질화막 등의 도전성 질화막 또는 폴리실리콘막으로 이루어질 수 있다. 측벽(16)은 SiO2로 이루어질 수 있다.
상부 절연막(14)은 전술한 바와 같은 상부 절연막으로, 희토류 금속, Y, Zr 및 Hf, Al 및 Si의 그룹으로부터 선택된 적어도 하나의 금속 M의 산화물로 이루어진다. 따라서, 플래시 메모리(10)의 제조 공정에서 상부 절연막(14)에 대해 소정의 열처리가 수행되더라도, 상부 절연막(14)은 측벽(16)과 반응하지 않는다. 이에 따라, 플래시 메모리의 특성이 악화되지 않는다.
전하 저장층(13)은 매트릭스 형태의 마이크로 결정 구조를 포함하는 점으로 된(dotted) 전하 저장층으로 구성될 수 있다. 이러한 마이크로 결정 구조는 Si, Ti, Hf, Ge 또는그 산화물, 질화물 혹은 산화질화물로 구성되는 그룹으로부터 선택된 적어도 하나로 이루어진다. 전하 저장층(13) 대신에, 플로팅 게이트가 제공되어 플로팅 게이트형 플래시 메모리를 구성할 수도 있다. 플로팅 게이트는 폴리실리콘으로 이루어진다.
이제, 도 7에 도시되어 있는 NAND형 플래시 메모리의 제조 방법에 대해 설명한다. 도 8 내지 도 13은 NAND형 플래시 메모리(10)의 제조 공정에 관한 것이다.
먼저, 도 8에 도시된 바와 같이, 터널 절연막(12)과 전하 저장층(13)이 실리콘 기판(11)상에 순차 형성된다. 전술한 바와 같이, 터널 절연막(12)은 실리콘 기판(11)을 열산화함으로써 형성될 수 있고, 전하 저장층(13)은 CVD법 등의 종래의 방법에 의해 형성될 수 있다.
이어서, 도 9에 도시된 바와 같이, SiO2층, 희토류 금속, Y, Zr 및 Hf의 그룹으로부터 선택된 적어도 하나의 금속 M을 함유한 산화물층, Al2O3층, 및 금속 M과 Al의 복합 산화물층으로부터 선택되는 적어도 2개의 층이 전하 저장층(13)상에 형성된다. 이 실시예에서는, SiO2층(141)과 MAlO 복합 산화물층(142)이 순차 형성된다. 이러한 SiO2층(141)과 MAlO 복합 산화물층(142)은 ALD(atomic layer deposition), CVD, 열 성막, 전자빔 성막 또는 스퍼터링 등의 종래의 방법에 의해 형성될 수 있다. 이 실시예에서와 같이 전하 저장층(13)이 SiN 또는 SiON으로 이루어진 경우에는, SiO2층(141)이 전하 저장층(13)의 표면 산화에 의해 형성될 수 있다. 이 경우, SiO2층(141)은 질소 원소를 함유하고, 이 SiO2층(141)을 MAlO 복합 산화물층(142)과 혼합함으로써 형성되는 상부 절연막(14) 또한 질소 원소를 함유하여 예를 들어 LaAlSiON 조성을 나타낸다. LaAlSiON 조성의 유전 상수는 LaAlSiO 조성의 유전 상수보다 높다. MAlO 복합 산화물층(142)은 금속 M을 Al2O3층에 이온 주입하여 형성될 수 있다.
이어서, 얻어진 적층 구조는, SiO2층(141)을 MAlO 복합층(142)과 혼합하기 위해 760 Torr의 질소 분위기하에서 30초간 900~1000℃의 온도 범위내에서 열처리되어 MAlSiO 산화물층으로 이루어진 상부 절연막(14)을 형성한다(도 10).
상부 절연막(14)의 형성을 위한 열처리는 후술하는 제어 전극(15)의 형성 후에 이루어질 수도 있다. 이 경우, 외부의 과도한 산소 원소가 전하 저장층(13)에 섞이지 않기 때문에 전하 저장층(13)의 산화를 방지할 수 있다. 또한, 제어 전극(15)이 폴리실리콘으로 이루어지면, 제어 전극(15)의 불순물 활성화를 위한 어닐 링 처리로서 열처리가 행해질 수 있어, 플래시 메모리(10)의 제조 공정의 수를 줄일 수 있다. 한편, 열처리는 측벽이 형성되기 전의 어느 단계에서도 행해질 수 있다. 예컨대, 열처리는 후술하는 패터닝 공정 후에 행해질 수도 있다.
이어서, 도 11에 도시된 바와 같이, 제어 전극(15)이 상부 절연막(14)상에 형성되고, 도 12에 도시된 바와 같이, 포토레지스트 패턴(17)이 제어 전극(15)상에 형성된다. 그리고 나서, 도 13에 도시된 바와 같이, 제어 전극(15), 상부 절연막(14), 전하 저장층(13) 및 터널 절연막(12)은 마스크로서 포토레지스트 패턴(17)을 이용한 반응성 이온 에칭에 의해 적층 방향으로 순차 에칭 및 분할되어 터널 절연막(12), 전하 저장층(13), 상부 절연막(14) 및 제어 전극(15)이 순차 적층되어 이루어진 적층 구조(18)를 형성한다.
이어서, 측벽(16)이 적층 구조(18)의 양 측면에 SiO2로 형성되고, 마스크로서 적층 구조(18)와 측벽(16)을 이용한 이온 주입이 수행되어 불순물 도핑층(11A)을 형성하고, 이에 따라 도 7에 도시된 바와 같은 NAND형 플래시 메모리(10)를 형성한다. 불순물 도핑(이온 주입)은, 인 가속 전압(phosphorus accelerating voltage)이 40 keV로 설정되고, 인 투여량이 2×1015 cm2으로 설정되는 조건하에 수행된다.
(제2 반도체 장치의 구체적인 실시예)
도 14는 제2 반도체 장치의 일 실시예로서 전계-효과 트랜지스터를 나타내는 단면도이다.
도 14에 도시된 바와 같이, 본 실시예에서의 전계-효과 트랜지스터(20)는, 게이트 절연막(22)과 게이트 전극(23)이 실리콘 기판(21)상에 형성되어 있다. 이어서, 측벽(24)이 게이트 절연막(22)과 게이트 전극(23)으로 이루어진 적층 구조의 측면을 덮도록 SiN 등으로 형성된다. 그리고 나서, 실리콘 기판(21)에 소자 분리 절연막(25)이 SiO2 등으로 형성된다. 이어서, 불순물 도핑층(21A)이 게이트 절연막(22)의 양 측면에서 실리콘 기판(21)의 표면에 형성된다.
배선층(27)은 SiO2 등으로 이루어진 층간 절연막(26)을 통해 게이트 전극(23)과 전기적으로 접속되고, 배선층(28)은 또한 층간 절연막(26)을 통해 실리콘 기판(21)의 불순물 도핑층(21A)과 전기적으로 접속된다. 배선층(27)은 게이트 배선층 역할을 하고, 배선층(28)은 신호 배선층 역할을 각각 한다.
게이트 절연막(22)은 전술한 바와 같은 게이트 절연막으로, 희토류 금속, Y, Zr 및 Hf; Al; 및 Si의 그룹으로부터 선택된 적어도 하나의 금속 M의 산화물로 이루어진다. 따라서, 전계-효과 트랜지스터(20)의 제조 공정에서 게이트 절연막(22)에 대해 소정의 열처리가 행해지더라도, 게이트 절연막(22)은 SiN으로 이루어진 측벽(24)과 반응할 수 없다. 또한, 게이트 절연막(22)은 실리콘 기판(21)의 표면에 형성된 SiO2 내부층을 포함하지 않는다. 따라서, 트랜지스터의 특성이 악화되지 않도록 SiO2 내부층에 의해 발생되는 계면 상태의 수를 줄일 수 있다.
게이트 전극(23)은, 폴리실리콘, 티타늄 질화물과 탄탈 질화물 등의 도전성 질화물, 또는 티타늄 실리사이드, 코발트 실리사이드, 니켈 실리사이드, 백금 실리 사이드, 팔라듐 실리사이드, 에르븀 실리사이드, 이테르븀 실리사이드, 루테늄 실리사이드, 사마륨 실리사이드, 스트론튬 실리사이드, 이트륨 실리사이드 및 란탄 실리사이드 등의 금속 실리사이드로 이루어진다. 이와 달리, 게이트 전극(23)은 전술한 목록의 실리사이드들 중 2개 또는 그 이상의 실리사이드, 즉 3개 이상의 실리사이드로 이루어질 수도 있다. 배선층(27 및 28)은 Au, Pt, Al, Cu 등의 도전성 물질로 이루어질 수 있다.
이제, 도 14에 도시되어 있는 전계-효과 트랜지스터(20)의 제조 방법에 대해 설명한다. 도 15 내지 도 21은 전계-효과 트랜지스터(20)의 제조 공정에 관한 것이다.
먼저, 도 15에 도시된 바와 같이, 실리콘 기판(21)에 대해 반응성 이온 에칭이 수행되어 소자 분리를 위한 트렌치를 형성하고, 이어서 CVD에 의해 트렌치를 SiO2 등으로 매립하여 소자 분리 절연막(25)을 형성한다. 그 후, 실리콘 기판(21)에 대해 열 산화를 수행하여 실리콘 기판(21)의 표면에 SiO2막(도시되지 않음)을 형성한다. 이러한 도시되지 않은 SiO2막은 열 산화 대신에 CVD에 의해 바로 형성될 수도 있다.
이어서, 도 16에 도시된 바와 같이, SiO2층, 희토류 금속, Y, Zr 및 Hf의 그룹으로부터 선택된 적어도 하나의 금속 M을 함유한 산화물층, Al2O3층, 및 금속 M과 Al의 복합 산화물층으로부터 선택되는 적어도 2개의 층이 열 산화에 의해 형성되는 SiO2막을 통해 실리콘 기판(21)상에 형성된다. 이 실시예에서는, SiO2층(221)과 MAlO 복합 산화물층(222)이 순차 형성된다. SiO2층(221)과 MAlO 복합 산화물층(222)은 ALD, CVD, 열 성막, 전자빔 성막 또는 스퍼터링 등의 종래의 방법에 의해 형성될 수도 있다. 또한, MAlO 복합 산화물층(222)은 금속 M을 Al2O3층에 이온-주입함으로써 형성될 수도 있다.
이어서, 얻어진 적층 구조는, SiO2층(221)과 MAlO 복합 산화물층(222)을 혼합하기 위해 760 Torr의 질소 분위기하에서 30초간 900~1000℃의 온도 범위 내에서 열처리되고, 이에 따라 MAlSiO 산화물층으로 이루어진 게이트 절연막(22)을 형성한다.
게이트 절연막(22)의 형성을 위한 열처리는 후술하는 게이트 전극(23)의 형성 후에 행해질 수도 있다. 이 경우, 외부의 과도한 산소 원소가 실리콘 기판(21)에 섞이지 않기 때문에 그 표면에서 저 유전 상수층을 형성하지 않도록 실리콘 기판(21)의 산화를 방지할 수 있다. 또한, 제어 전극(15)이 폴리실리콘으로 이루어지면, 게이트 전극(23)의 불순물 활성화를 위한 어닐링 처리로서 열처리가 행해질 수 있어, 전계-효과 트랜지스터(20)의 제조 공정의 수를 줄일 수 있다. 한편, 열처리는 측벽이 형성되기 전의 어느 단계에서도 행해질 수 있다. 예컨대, 열처리는 후술하는 패터닝 공정 후에 행해질 수도 있다.
이어서, 게이트 전극층이 게이트 절연막(22)상에 형성되고, 실리콘 기판(21)상에 순차 형성된 게이트 절연막(22)과 게이트 전극(23)으로 이루어진 적층 구 조(29)를 형성하도록 패터닝된다.
이어서, 도 19에 도시된 바와 같이, CVD에 의해 SiN막이 형성되고, 반응성 이온 에칭을 통해 적층 구조(29)의 양 측면에 측벽(24)을 형성한다. 그 후, 적층 구조(29)와 측벽(24)을 마스크로서 이용한 이온 주입을 수행하여 게이트 절연막(22)의 양 측면에서 불순물 도핑층(21A)을 형성한다.
그 후, 도 21에 도시된 바와 같이, 적층 구조(29)와 측벽(24)을 덮는 층간 절연막(26)을 SiO2로 형성한다. 이어서, 층간 절연막(26)의 상부에 개구를 형성하고, 그 개구를 매립하도록 배선층(27 및 28)을 형성하여, 도 14에 도시된 바와 같은 전계-효과 트랜지스터(20)를 구성한다.
전술한 예들을 통해 본 발명을 상세히 설명하였지만, 본 발명은 이러한 예들에 국한되지 않으며 본 발명의 사상과 범주를 벗어나지 않고서 여러 다양한 변경 및 수정을 행할 수 있다.
예컨대, 전술한 바와 같은 적층 구조는 실리콘 기판상에 형성되는 것이 반드시 필요한 것은 아니며, 실리콘 기판의 웰 구조상에 형성될 수도 있다. 또한, 이러한 적층 구조는 SiGe 기판, Ge 기판 또는 SiGeC 기판과 같은 다른 기판상에 형성될 수도 있다. 아울러, SiGe 기판, Ge 기판 또는 SiGeC 기판의 웰 구조상에 이러한 적층 구조가 형성될 수도 있다. 또한, 이러한 적층 구조는 절연막상에 반도체막을 갖는 SOI(silicon on insulator) 기판, GOI(germanium on insulator) 기판, SGOT(silicon-germanium on insulator) 기판 또는 이러한 기판들의 웰 구조상에 형 성될 수도 있다.
본 실시예들에서는, 채널 구조가 편평하게 구성되어 있지만, 핀 구조로 대표되는 3차원 채널 구조에도 또한 본 발명이 적용될 수 있다. 또한, 구성요소들의 배열이 언제나 평탄한 것은 아니며, 적층 배열 또는 종단 배열로 설정될 수도 있다.
본 실시예들에서는, NAND형 플래시 메모리에 대해 구체적으로 설명하였지만, 본 발명은 NOR형 플래시 메모리, AND형 플래시 메모리 또는 DINOR형 플래시 메모리와 같은 다른 유형의 플래시 메모리에도 적용될 수 있다. 또한, 본 발명은 하나의 저장 메모리가 2개의 선택 트랜지스터에 의해 샌드위치되는 3Tr-NAND형 플래시 메모리에도 적용될 수 있다.
또한, 본 실시예들에서는, 금속 M, Si, Al 및 O를 함유한 쿼턴 산화물(quarternary oxide)에 대해 구체적으로 설명하였지만, 본 발명은 금속 M, Si, Al 및 O 이외의 다른 원소를 함유한 쿼턴 또는 그 이상의 산화물을 이용할 수도 있다. 쿼턴 산화물의 산소 원소는 부분적으로 또는 전체적으로 질소 원소로 치환될 수도 있다.
도 1은 LaAlO 조성에 고용된 Si 원소의 함유량과 LaAlO 조성에서의 La 원소의 함유량 간의 관계를 나타내는 그래프.
도 2는 산화물 MO(M=Y, Pr, Zr, Nd, Sm, Gd, Hf)의 단위 셀에서의 M 원소의 수와, 원자수 비율 Al/M의 하한값과 상한값을 나타내는 도면.
도 3은 LaAlSiO막의 단면 TEM 이미지를 나타내는 도면.
도 4는 LaAlSiO막의 C-V(커패시턴스 대 전압) 특성을 나타내는 그래프.
도 5는 LaAlSiO막의 유효 산화물 두께(EOT) 조건하의 전계-누설 전류 밀도를 나타내는 그래프.
도 6은 열처리 전후에 Si 기판상에 이어서 형성되는 SiO2층, SiON층, LaAlSiO층, SiO2층으로 이루어진 적층 구조의 단면 TEM 이미지를 나타내는 도면.
도 7은 제1 반도체 장치의 일 실시예로서 NAND형 플래시 메모리를 나타내는 단면도.
도 8은 도 7의 NAND형 플래시 메모리의 제조 방법에서의 하나의 공정을 나타내는 단면도.
도 9는 도 7의 NAND형 플래시 메모리의 제조 방법에서의 또하나의 공정을 나타내는 단면도.
도 10은 도 7의 NAND형 플래시 메모리의 제조 방법에서의 또하나의 공정을 나타내는 단면도.
도 11은 도 7의 NAND형 플래시 메모리의 제조 방법에서의 또하나의 공정을 나타내는 단면도.
도 12는 도 7의 NAND형 플래시 메모리의 제조 방법에서의 또하나의 공정을 나타내는 단면도.
도 13은 도 7의 NAND형 플래시 메모리의 제조 방법에서의 또하나의 공정을 나타내는 단면도.
도 14는 제2 반도체 장치의 일 실시예로서 전계-효과 트랜지스터를 나타내는 단면도.
도 15는 도 14의 전계-효과 트랜지스터의 제조 방법에서의 하나의 공정을 나타내는 단면도.
도 16은 도 14의 전계-효과 트랜지스터의 제조 방법에서의 또하나의 공정을 나타내는 단면도.
도 17은 도 14의 전계-효과 트랜지스터의 제조 방법에서의 또하나의 공정을 나타내는 단면도.
도 18은 도 14의 전계-효과 트랜지스터의 제조 방법에서의 또하나의 공정을 나타내는 단면도.
도 19는 도 14의 전계-효과 트랜지스터의 제조 방법에서의 또하나의 공정을 나타내는 단면도.
도 20은 도 14의 전계-효과 트랜지스터의 제조 방법에서의 또하나의 공정을 나타내는 단면도.
도 21은 도 14의 전계-효과 트랜지스터의 제조 방법에서의 또하나의 공정을 나타내는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11 : 실리콘 기판 11A : 불순물 도핑층
12 : 터널 절연막 13 : 전하 저장층
14 : 상부 절연막 15 : 제어 전극
16 : 측벽

Claims (12)

  1. 반도체 장치로서,
    반도체 기판;
    상기 반도체 기판상에 터널 절연막, 전하 저장층, Al, Si 및 La를 포함하는 산화물로 이루어진 상부 절연막 및 제어 전극이 순차 형성되어 있는 적층 구조;
    SiO2, SiN 및 SiON으로 구성되는 그룹으로부터 선택된 적어도 하나로 이루어지며 상기 적층 구조의 측면에 형성된 측벽; 및
    상기 터널 절연막에 인접한 상기 반도체 기판의 표면에 형성된 불순물 도핑층을 포함하고,
    상기 상부 절연막은,
    0.93보다 작지 않고 2.78보다 크지 않은 원소 La에 대한 원소 Si의 원자수 비율 Si/La;
    0.0625보다 작지 않고 96보다 크지 않은 원소 La에 대한 원소 Al의 원자수 비율 Al/La; 및
    0.6보다 작지 않은 원소 La와 원소 Al에 대한 원소 Si의 원자수 비율 Si/(La+Al)을 갖는, 반도체 장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 상부 절연막은 유전 상수가 12.4 이상 27 미만인, 반도체 장치.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 반도체 장치의 제조 방법으로서,
    반도체 기판상에 터널 절연막과 전하 저장층을 형성하는 공정;
    상기 전하 저장층상에, SiO2층과, La의 산화물층, Al2O3층, 및 La과 Al을 포함하는 복합 산화물층 중에서 선택된 적어도 2개의 층을 열처리하여 열 확산을 통해 상부 절연막을 형성하는 공정;
    상기 상부 절연막상에 제어 전극을 형성하는 공정;
    상기 터널 절연막, 상기 전하 저장층, 상기 상부 절연막 및 상기 제어 전극을 그 적층 방향으로 에칭하여 상기 터널 절연막, 상기 전하 저장층, 상기 상부 절연막 및 상기 제어 전극을 포함하는 적층 구조를 형성하는 공정;
    상기 적층 구조의 측면에 SiO2, SiN 및 SiON으로 구성되는 그룹으로부터 선택된 적어도 하나로 이루어진 측벽을 형성하는 공정; 및
    상기 적층 구조 및 상기 측벽을 마스크로서 사용하여 상기 반도체 기판에 대한 이온 주입을 수행함으로써, 상기 터널 절연막에 인접한 상기 반도체 기판의 표면에 불순물 도핑층을 형성하는 공정을 포함하고,
    상기 열처리는,
    0.93보다 작지 않고 2.78보다 크지 않은 원소 La에 대한 원소 Si의 원자수 비율 Si/La;
    0.0625보다 작지 않고 96보다 크지 않은 원소 La에 대한 원소 Al의 원자수 비율 Al/La; 및
    0.6보다 작지 않은 원소 La와 원소 Al에 대한 원소 Si의 원자수 비율 Si/(La+Al)을 갖는 상부 절연막을 형성하도록 행해지는,
    반도체 장치의 제조 방법.
  8. 삭제
  9. 제7항에 있어서,
    유전 상수가 12.4 이상이고 27 미만인 상기 상부 절연막을 형성하도록 상기 열처리가 행해지는, 반도체 장치의 제조 방법.
  10. 삭제
  11. 삭제
  12. 삭제
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