KR101080720B1 - Circuit to guarantee operating PLL of central processing unit - Google Patents

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Abstract

본 발명은 연속적으로 발생되는 리세트신호에 의해, 중앙처리장치의 내부에 구비되어 있는 PLL(Phase Locked Loop)이 정상적으로 완료되지 못하여 중앙처리장치가 정지되는 것을 방지하는 중앙처리장치의 PLL 동작을 보장하는 회로에 관한 것으로서 리세트신호 발생부가 리세트신호를 발생할 경우에 중앙처리장치가 PLL의 동작을 정지시킴과 아울러 설정된 시간동안 시스템 리세트신호를 발생하고, 리세트신호 발생부가 리세트를 해제할 경우에 중앙처리장치가 PLL을 동작시키고, 시스템 리세트신호를 해제함과 아울러 PLL이 정상으로 클럭신호를 발생할 때까지 소요되는 설정시간동안 리세트 차단신호를 발생하며, 발생한 리세트 차단신호와 리세트신호 발생부가 발생하는 리세트신호를 이용하여 리세트 출력소자가, PLL이 정상으로 안정하게 클럭신호를 발생할 때까지 소요되는 시간동안 중앙처리장치가 다시 리세트되지 않도록 차단한다.The present invention guarantees the PLL operation of the central processing unit that prevents the central processing unit from being stopped due to the PLL (Phase Locked Loop) provided inside the central processing unit not being completed normally due to the continuously generated reset signal. The circuit of the present invention relates to a circuit for generating a reset signal when the reset signal generator generates a reset signal. The central processing unit stops the operation of the PLL, generates a system reset signal for a set time, and the reset signal generator cancels the reset. In this case, the central processing unit operates the PLL, releases the system reset signal, and generates a reset blocking signal for the set time required until the PLL normally generates a clock signal. By using the reset signal generated by the set signal generator, the reset output element generates a clock signal stably with the PLL. Block the central processing unit from being reset again.

중앙처리장치, CPU. PLL, 위상고정루프, 리세트, 클럭신호 CPU, CPU. PLL, Phase Locked Loop, Reset, Clock Signal

Description

중앙처리장치의 ＰＬＬ 동작을 보장하는 회로{Circuit to guarantee operating PLL of central processing unit}Circuit to guarantee PLL operation of central processing unit {Circuit to guarantee operating PLL of central processing unit}

본 발명은 각종 시스템에 사용되는 중앙처리장치의 동작이, 연속적으로 발생되는 리세트신호에 의해 정지하는 것을 방지하는 중앙처리장치의 PLL 동작을 보장하는 회로에 관한 것이다.The present invention relates to a circuit for assuring a PLL operation of a central processing unit which prevents the operation of the central processing unit used in various systems from being stopped by a continuously generated reset signal.

중앙처리장치를 구비하고 있는 각종 시스템들은 각종 리세트신호 발생기를 구비하고 있다. 상기 리세트신호 발생기들은 동작에 이상이 발생하였음을 감지할 경우에 리세트신호를 발생하고, 발생한 리세트신호에 따라 중앙처리장치가 리세트 동작을 수행하여 시스템의 오동작을 방지하고 있다.Various systems having a central processing unit have various reset signal generators. The reset signal generators generate a reset signal when it detects that an abnormality has occurred in the operation, and prevents a malfunction of the system by performing a reset operation according to the generated reset signal.

예를 들면, 시스템에 동작전력을 공급하는 레귤레이터는 동작전력의 공급에 이상이 발생할 경우에 리세트신호를 발생하여 중앙처리장치를 리세트시키고 있다.For example, a regulator that supplies operating power to a system generates a reset signal when an abnormality occurs in supplying operating power, thereby resetting the central processing unit.

상기 리세트신호 발생기가 연속적으로 이상을 발생하여 연속적으로 리세트신호를 발생하고, 연속적으로 발생하는 리세트신호의 시간간격이 충분히 길 경우에는 상기 중앙처리장치는 처음 발생하는 리세트신호에 따른 동작을 충분히 수행한 후 다시 리세트되므로 상기 중앙처리장치는 발생하는 리세트신호에 따른 동작을 정상으로 수행하게 된다.When the reset signal generator continuously generates an abnormality and continuously generates the reset signal, and if the time interval of the continuously generated reset signal is long enough, the central processing unit operates according to the first reset signal. After performing enough times, the CPU is reset again, so that the CPU performs a normal operation according to the generated reset signal.

그러나 상기 리세트신호를 발생하는 시간 간격이 상기 중앙처리장치가 발생한 리세트신호에 따른 동작을 수행하는 시간 간격보다 짧을 경우에 상기 중앙처리장치는 정상으로 완료되지 못하고 동작이 정지된다.However, when the time interval for generating the reset signal is shorter than the time interval for performing the operation according to the reset signal generated by the CPU, the CPU cannot be completed normally and the operation is stopped.

예를 들면, 상기 중앙처리장치는 내부에 클럭신호를 발생하는 PLL(Phase Locked Loop)를 구비하고, 그 PLL이 발생하는 클럭신호에 따라 동작하고 있다. 그리고 상기 중앙처리장치는 외부에서 리세트신호가 입력될 경우에 상기 PLL의 동작을 정지시키고, 리세트신호가 해제될 경우에 상기 PLL을 동작시키게 된다. 이때, 상기 PLL이 정상으로 동작하여 요구되는 주파수의 클럭신호를 발생할 때까지 소정의 시간이 소요된다.For example, the CPU has a PLL (Phase Locked Loop) for generating a clock signal therein and operates according to the clock signal generated by the PLL. When the reset signal is input from the outside, the CPU stops the operation of the PLL and operates the PLL when the reset signal is released. At this time, it takes a predetermined time until the PLL operates normally and generates a clock signal having a required frequency.

그러므로 리세트신호가 해제되어 상기 중앙처리장치가 상기 PLL을 동작시키기 시작한 후 상기 PLL이 정상으로 클럭신호를 발생하기 전에 다시 리세트신호가 발생하게 되면, 상기 PLL이 중단되고, 상기 PLL의 중단에 따라 상기 중앙처리장치도 동작이 정지된다.Therefore, if a reset signal is released and the reset signal is generated again before the PLL normally generates a clock signal after the central processing unit starts operating the PLL, the PLL is stopped and the interruption of the PLL occurs. Accordingly, the CPU also stops operating.

이러한 종래의 기술을 도 1 및 도 2의 도면을 참조하여 상세히 설명한다. 도 1은 일반적으로 중앙처리장치를 구비하고 있는 시스템의 구성을 보인 회로도이다.This conventional technique will be described in detail with reference to the drawings of FIGS. 1 and 2. 1 is a circuit diagram showing a configuration of a system generally having a central processing unit.

리세트신호 발생부(100)는 예를 들면, 시스템 전체에 동작전력을 공급하는 레귤레이터로서 동작전력의 공급에 이상이 발생할 경우에 리세트신호(/RO)를 발생 한다.The reset signal generator 100 is a regulator for supplying operating power to the entire system, for example, and generates a reset signal / RO when an abnormality occurs in the supply of the operating power.

중앙처리장치(110)는 내부에 PLL(112)을 구비하고, 중앙처리장치(110)는 PLL(112)이 발생하는 클럭신호에 따라 시스템 전체의 동작을 제어한다. 또한, 중앙처리장치(110)는 리세트신호 발생부(100)가 리세트신호(/RO)를 발생할 경우에 시스템 리세트신호(/RSTOUT)를 발생한다.The central processing unit 110 includes a PLL 112 therein, and the central processing unit 110 controls the operation of the entire system according to a clock signal generated by the PLL 112. In addition, the central processing unit 110 generates a system reset signal / RSTOUT when the reset signal generator 100 generates a reset signal / RO.

이와 같이 중앙처리장치(110)를 구비하고 있는 시스템은 리세트신호 발생부(100)가 정상으로 동작할 경우에 리세트신호(/RO)를 발생하지 않는다.As such, the system having the central processing unit 110 does not generate the reset signal / RO when the reset signal generator 100 operates normally.

그러면, 중앙처리장치(110)는 시스템 리세트신호(/RSTOUT)를 발생하지 않고, PLL(112)이 발생하는 클럭신호에 따라 정상으로 동작하여 시스템의 동작을 제어하게 된다.Then, the central processing unit 110 does not generate the system reset signal / RSTOUT, but operates normally according to the clock signal generated by the PLL 112 to control the operation of the system.

이와 같은 상태에서 리세트신호 발생부(100)의 동작에 에러가 발생하게 되면, 리세트신호 발생부(100)는 리세트신호(/RO)를 발생하게 된다. 예를 들면, 리세트신호 발생부(100)는 레귤레이터로서 도 2의 (a)에 도시된 바와 같이 시간(t0)에 동작전력의 공급에 이상이 발생하게 되면, 리세트신호 발생부(100)는 도 2의 (b)에 도시된 바와 같이 리세트신호(/RO)를 발생하게 된다.When an error occurs in the operation of the reset signal generator 100 in this state, the reset signal generator 100 generates a reset signal / RO. For example, the reset signal generator 100 is a regulator, when an abnormality occurs in the supply of operating power at a time t0 as shown in FIG. Generates a reset signal / RO as shown in FIG.

리세트신호 발생부(100)가 발생한 리세트신호(/RO)는 중앙처리장치(110)에 입력된다.The reset signal / RO generated by the reset signal generator 100 is input to the central processing unit 110.

그러면, 중앙처리장치(110)는 PLL(112)의 동작을 정지시킴과 아울러 도 2의 (c)에 도시된 바와 같이 시스템 리세트신호(/RSTOUT)를 발생하여 시스템 전체를 리세트시키게 된다.Then, the central processing unit 110 stops the operation of the PLL 112 and generates a system reset signal / RSTOUT as shown in FIG. 2C to reset the entire system.

이와 같은 상태에서 도 2의 (b)에 도시된 바와 같이 리세트신호 발생부(100)의 시간(t1)에 리세트신호(/RO)를 출력하지 않아 리세트를 해제하면, 중앙처리장치(110)는 PLL(112)의 다시 동작시킴과 동시에 도 2의 (c)에 도시된 바와 같이 시스템 리세트신호(/RSTOUT)를 해제하여 시스템이 정상으로 동작하게 된다.In such a state, as shown in FIG. 2B, when the reset signal is not outputted at the time t1 of the reset signal generator 100, the reset signal is cancelled. The 110 operates the PLL 112 again and simultaneously releases the system reset signal / RSTOUT as shown in FIG. 2C to operate the system normally.

이와 같이 리세트가 해제된 상태에서 도 2의 (b)에 도시된 바와 같이 시간(t2)에 리세트신호 발생부(100)가 다시 리세트신호(/RO)를 발생하게 되면, 중앙처리장치(110)는 다시 PLL(112)의 동작을 정지시킴과 아울러 도 2의 (c)에 도시된 바와 같이 시스템 리세트신호(/RSTOUT)를 발생하여 시스템 전체를 리세트시키게 된다.When the reset signal generator 100 again generates the reset signal / RO at a time t2 as shown in FIG. 2B in the state where the reset is released, the central processing unit 110 stops the operation of the PLL 112 again and generates a system reset signal / RSTOUT as shown in FIG. 2C to reset the entire system.

이 때, PLL(112)은 시간(t1)에 동작하기 시작한 후 정상으로 클럭신호를 발생할 때까지 요구되는 시간보다 짧은 시간(T1) 이내에 다시 동작이 정지되므로 PLL(112)은 정상으로 완료되지 못하고 동작이 정지된다.At this time, since the PLL 112 starts to operate at the time t1 and stops again within a time T1 shorter than the time required until the clock signal is generated normally, the PLL 112 cannot be completed normally. The operation is stopped.

이와 같은 상태에서 충분한 시간이 경과되어 도 2의 (a)에 도시된 바와 같이 시간(t3)에 정상으로 동작전력이 공급되고, 리세트신호 발생부(100)가 도 2의 (b)에 도시된 바와 같이 리세트신호(/RO)를 해제하여도 상술한 바와 같이 PLL(112)이 정상적으로 완료되지 못하여 클럭신호를 발생하지 않게 된다.In this state, sufficient time has elapsed, and as shown in FIG. 2 (a), the operating power is normally supplied at time t3, and the reset signal generator 100 is shown in FIG. 2 (b). Even if the reset signal / RO is released as described above, the PLL 112 does not complete normally as described above, and thus the clock signal is not generated.

그러므로 중앙처리장치(110)는 정상으로 동작하지 못하고, 도 2의 (c)에 도시된 바와 같이 계속 시스템 리세트신호(/RSTOUT)를 발생하여 시스템의 동작이 정지된다.Therefore, the central processing unit 110 does not operate normally and continuously generates a system reset signal / RSTOUT as shown in (c) of FIG. 2 to stop the operation of the system.

본 발명이 해결하고자 하는 과제는 리세트신호 발생부가, PLL이 정상으로 동작하는데 필요한 시간보다 짧은 시간 이내에 연속적으로 리세트신호를 발생하여도 PLL이 정상으로 동작하여 중앙처리장치가 정상으로 시스템의 동작을 제어할 수 있도록 하는 중앙처리장치의 PLL 동작을 보장하는 회로를 제공한다.The problem to be solved by the present invention is that even if the reset signal generation unit continuously generates the reset signal within a time shorter than the time required for the PLL to operate normally, the PLL operates normally so that the central processing unit operates normally. It provides a circuit to guarantee the PLL operation of the central processing unit to control the control.

또한, 본 발명은 리세트신호 발생부가, PLL이 정상으로 동작하는데 필요한 시간보다 짧은 시간 이내에 연속적으로 리세트신호를 발생하여도 PLL이 정상으로 동작하는 시간 이내에는 중앙처리장치가 다시 리세트되지 않도록 하는 중앙처리장치의 PLL 동작을 보장하는 회로를 제공한다.In addition, the present invention is such that even if the reset signal generation unit continuously generates the reset signal within a time shorter than the time required for the PLL to operate normally, the central processing unit is not reset within the time when the PLL operates normally. It provides a circuit to ensure the PLL operation of the central processing unit.

본 발명이 이루고자 하는 기술적 과제들은 상기에서 언급한 기술적 과제들로 제한되지 않고, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 명확하게 이해될 수 있을 것이다.Technical problems to be achieved by the present invention are not limited to the above-mentioned technical problems, and other technical problems not mentioned above may be clearly understood by those skilled in the art to which the present invention pertains. There will be.

본 발명의 중앙처리장치의 PLL 동작을 보장하는 회로는 리세트신호 발생부가 리세트신호를 발생할 경우에 중앙처리장치가 PLL의 동작을 정지시킴과 아울러 설정된 시간동안 시스템 리세트신호를 발생한다.In the circuit which guarantees the PLL operation of the central processing unit of the present invention, when the reset signal generation unit generates the reset signal, the central processing unit stops the operation of the PLL and generates a system reset signal for a predetermined time.

그리고 리세트신호 발생부가 리세트를 해제할 경우에 중앙처리장치가 PLL을 동작시키도록 하고, 시스템 리세트신호를 해제함과 아울러 PLL이 정상으로 클럭신호를 발생할 때까지 소요되는 설정시간동안 리세트 차단신호를 발생한다.When the reset signal generator releases the reset, the CPU operates the PLL, releases the system reset signal, and resets it for a set time required until the PLL normally generates a clock signal. Generate a blocking signal.

상기 PLL이 정상으로 클럭신호를 발생하기 이전에 리세트신호 발생부가 다시 리세트신호를 발생하게 되면, 리세트 출력소자가, 상기 중앙처리장치가 발생한 리세트 차단신호와 상기 리세트신호 발생부가 발생하는 리세트신호를 이용하여 PLL이 정상으로 안정하게 클럭신호를 발생할 때까지 소요되는 시간동안 중앙처리장치가 다시 리세트되지 않도록 차단한다.If a reset signal generator generates a reset signal before the PLL normally generates a clock signal, a reset output element generates a reset block signal generated by the central processing unit and the reset signal generator. The reset signal is used to block the central processing unit from being reset again for the time required for the PLL to generate a stable and stable clock signal.

그러므로 본 발명의 중앙처리장치의 ＰＬＬ 동작을 보장하는 회로는, 동작에 이상이 발생하였을 경우에 리세트신호를 발생하는 리세트신호 발생부와, PLL(Phase Loop Loop)를 내장하여 PLL이 발생하는 클럭신호에 따라 동작하고, 상기 리세트신호 발생부가 리세트신호를 발생할 경우에 상기 PLL의 동작을 정지시킴과 아울러 미리 설정된 시간동안 상기 시스템 리세트신호를 발생하며, 상기 리세트신호 발생부가 리세트신호를 해제할 경우에 상기 PLL을 동작시킴과 아울러 상기 시스템 리세트신호를 해제하고, 상기 PLL이 클럭신호를 정상으로 발생할 때까지 소요되는 시간동안 리세트 차단신호를 발생하는 중앙처리장치와, 상기 리세트신호 발생부가 상기 리세트신호를 해제할 경우에 상기 PLL이 상기 클럭신호를 발생할 때까지 소요되는 시간 동안 상기 중앙처리장치가 리세트되지 않도록 하는 리세트 출력소자를 포함하는 것을 특징으로 한다.Therefore, the circuit which guarantees the PL operation of the CPU according to the present invention includes a reset signal generator for generating a reset signal when an abnormality occurs in operation and a PLL (Phase Loop Loop) built in the PLL. When the reset signal generator generates a reset signal, the PLL stops the operation of the PLL and generates the system reset signal for a predetermined time. The reset signal generator resets the reset signal generator. A central processing unit for activating the PLL, releasing the system reset signal when generating a signal, and generating a reset blocking signal for a time required until the PLL normally generates a clock signal; The center unit for a time required until the PLL generates the clock signal when a reset signal generation unit releases the reset signal; It characterized in that it comprises a reset output device to prevent the device is reset.

상기 리세트신호 발생부는 시스템에 동작전력을 공급하고, 동작전력의 공급에 이상이 발생할 경우에 리세트신호를 발생하는 레귤레이터인 것을 특징으로 한다.The reset signal generator is a regulator for supplying operating power to the system and generating a reset signal when an abnormality occurs in the supply of the operating power.

상기 리세트 출력소자는 상기 리세트신호 발생부가 발생하는 리세트신호와 상기 중앙처리장치가 발생하는 리세트 차단신호를 논리 합하는 오아게이트인 것을 특징으로 한다.The reset output element may be an orifice that logically sums the reset signal generated by the reset signal generator and the reset block signal generated by the CPU.

상기 미리 설정된 시간은 상기 PLL이 동작하기 시작하여 정상으로 클럭신호를 발생할 때까지 소요되는 시간 이상인 것을 특징으로 한다.The predetermined time may be longer than a time required until the PLL starts to operate and normally generates a clock signal.

본 발명의 중앙처리장치의 PLL 동작을 보장하는 회로에 따르면, 중앙처리장치가 리세트된 후 리세트가 해제될 경우에, PLL이 동작하여 안정된 클럭신호를 발생할 때까지 소요되는 시간 이상으로 리세트 차단신호를 발생하고, 발생한 리세트 차단신호에 의해 상기 PLL이 안정된 클럭신호를 발생할 때까지 상기 중앙처리장치가 리세트되지 않도록 한다.According to the circuit which guarantees the PLL operation of the central processing unit of the present invention, when the reset is released after the central processing unit is reset, the PLL is operated for longer than the time required until the PLL operates to generate a stable clock signal. A blocking signal is generated and the central processing unit is not reset until the PLL generates a stable clock signal by the generated reset blocking signal.

그러므로 연속적으로 리세트신호가 발생하더라고 PLL이 정상 완료되고, 이로 인하여 중앙처리장치가 정지되지 않고 안정하게 시스템의 동작을 제어할 수 있다.Therefore, even if the reset signal is continuously generated, the PLL is normally completed, thereby enabling the CPU to be stably controlled without stopping the CPU.

이하의 상세한 설명은 예시에 지나지 않으며, 본 발명의 실시 예를 도시한 것에 불과하다. 또한, 본 발명의 원리와 개념은 가장 유용하고, 쉽게 설명할 목적으로 제공된다.The following detailed description is only illustrative, and merely illustrates embodiments of the present invention. In addition, the principles and concepts of the present invention are provided for the purpose of explanation and most useful.

따라서, 본 발명의 기본 이해를 위한 필요 이상의 자세한 구조를 제공하고자 하지 않았음은 물론 통상의 지식을 가진 자가 본 발명의 실체에서 실시될 수 있는 여러 가지의 형태들을 도면을 통해 예시한다.Accordingly, various forms that can be implemented by those of ordinary skill in the art, as well as not intended to provide a detailed structure beyond the basic understanding of the present invention through the drawings.

도 3은 본 발명의 실시예에 따른 중앙처리장치의 PLL 동작을 보장하는 회로의 구성을 보인 회로도이다.3 is a circuit diagram showing the configuration of a circuit for ensuring the PLL operation of the CPU according to an embodiment of the present invention.

리세트신호 발생부(200)는 예를 들면, 시스템 전체에 동작전력을 공급하는 레귤레이터로서 동작전력의 공급에 이상이 발생할 경우에 리세트신호(/RO)를 발생한다.The reset signal generator 200 is a regulator for supplying operating power to the entire system, for example, and generates a reset signal / RO when an abnormality occurs in the supply of the operating power.

부호 210은 중앙처리장치이다. 중앙처리장치(210)는 내부에 PLL(212)을 구비하고, PLL(212)이 발생하는 클럭신호에 따라 시스템 전체의 동작을 제어한다. 또한, 중앙처리장치(210)는 리세트신호 발생부(200)가 리세트신호(/RO)를 발생할 경우에 시스템 리세트신호(/RSTOUT)를 발생한다. 또한, 중앙처리장치(210)는 리세트신호(/RO)가 입력될 경우에 PLL(212)이 정상으로 동작하여 클럭신호를 발생할 때까지 소요되는 시간동안 리세트 차단신호(ETPU)를 발생한다.Reference numeral 210 denotes a central processing unit. The central processing unit 210 includes a PLL 212 therein, and controls the operation of the entire system according to a clock signal generated by the PLL 212. Also, the central processing unit 210 generates the system reset signal / RSTOUT when the reset signal generator 200 generates the reset signal / RO. Also, when the reset signal / RO is input, the central processing unit 210 generates a reset blocking signal ETPU for a time required until the PLL 212 operates normally to generate a clock signal. .

부호 220은 리세트신호 발생부(200)가 발생하는 리세트신호(/RO)와 중앙처리장치(210)가 발생하는 리세트 차단신호(ETPU)를 조합하여 중앙처리장치(210)를 리세트시키는 리세트신호 출력소자이다. 예를 들면, 리세트신호 출력소자(220)는 오 아 게이트로서 리세트신호 발생부(200)가 발생하는 리세트신호(/RO)와 중앙처리장치(210)가 발생하는 리세트 차단신호(ETPU)를 논리 합하여 중앙처리장치(210)의 리세트 단자(/RST)에 인가한다.Reference numeral 220 designates the central processing unit 210 by combining the reset signal / RO generated by the reset signal generating unit 200 and the reset blocking signal ETPU generated by the central processing unit 210. Is a reset signal output element. For example, the reset signal output element 220 is an or gate, and the reset signal / RO generated by the reset signal generator 200 and the reset cutoff signal generated by the CPU 210 are generated. ETPU is logically applied to the reset terminal / RST of the central processing unit 210.

이와 같이 구성된 본 발명은 리세트신호 발생부(200)가 정상으로 동작할 경우에 리세트신호(/RO)를 발생하지 않는다.The present invention configured as described above does not generate the reset signal / RO when the reset signal generator 200 operates normally.

그러면, 중앙처리장치(210)는 시스템 리세트신호(/RSTOUT)를 발생하지 않고, PLL(212)이 발생하는 클럭신호에 따라 정상으로 동작하게 된다.Then, the central processing unit 210 does not generate the system reset signal / RSTOUT, and operates normally according to the clock signal generated by the PLL 212.

이와 같은 상태에서 리세트신호 발생부(200)의 동작에 에러가 발생하게 되면, 리세트신호 발생부(200)는 리세트신호(/RO)를 발생하게 된다. 예를 들면, 리세트신호 발생부(200)는 레귤레이터로서 도 4의 (a)에 도시된 바와 같이 시간(t10)에 동작전력의 공급에 이상이 발생하게 되면, 리세트신호 발생부(200)는 도 4의 (b)에 도시된 바와 같이 리세트신호(/RO)를 발생하게 된다.When an error occurs in the operation of the reset signal generator 200 in this state, the reset signal generator 200 generates a reset signal / RO. For example, the reset signal generator 200 is a regulator, when an abnormality occurs in the supply of the operating power at a time t10 as shown in FIG. As shown in (b) of FIG. 4, the reset signal / RO is generated.

이 때, 중앙처리장치(210)는 내부에 구비되어 있는 PLL(212)이 정상으로 동작하여 클럭신호를 공급하고 있으므로 도 4의 (c)에 도시된 바와 같이 리세트 차단신호(ETPU)를 발생하지 않는다.At this time, the central processing unit 210 generates a reset cutoff signal (ETPU) as shown in (c) of FIG. 4 because the PLL 212 provided therein operates normally to supply a clock signal. I never do that.

그러므로 리세트신호 발생부(200)가 발생한 리세트신호(/RO)가 리세트신호 출력소자(220)인 오아 게이트(220)를 통해 제 4의 (d)에 도시된 바와 같이 출력되어 중앙처리장치(210)의 리세트 단자(/RESET)에 인가된다.Therefore, the reset signal / RO generated by the reset signal generator 200 is output as shown in (d) of the fourth through the OR gate 220 which is the reset signal output element 220 to perform the central processing. Is applied to the reset terminal (/ RESET) of the device 210.

그러면, 중앙처리장치(210)는 리세트되어 PLL(212)의 동작을 정지시킴과 아 울러 도 4의 (e)에 도시된 바와 같이 시스템 리세트신호(/RSTOUT)를 발생하여 시스템의 동작을 리세트시킨다.Then, the central processing unit 210 is reset to stop the operation of the PLL 212 as well as to generate a system reset signal (/ RSTOUT) as shown in FIG. Reset.

이와 같은 상태에서 도 4의 (a)에 도시된 바와 같이 시간(t11)에 순간적으로 정상으로 동작전력이 공급되거나 또는 리세트신호 발생부(200)의 오동작 등으로 도 4의 (b)에 도시된 바와 같이 리세트신호(/RO)를 해제하면, 리세트신호 출력소자(220)가 도 4의 (d)에 도시된 바와 같이 리세트 해제신호를 발생하여 중앙처리장치(210)의 리세트 단자(/RESET)에 인가된다.In this state, as shown in (a) of FIG. 4, as shown in FIG. 4 (b) due to an operation power supplied to the normal state instantaneously at a time t11 or a malfunction of the reset signal generator 200. When the reset signal / RO is released as described above, the reset signal output element 220 generates a reset release signal as shown in FIG. 4 (d) to reset the central processing unit 210. Applied to terminal (/ RESET).

그러면, 중앙처리장치(210)는 시스템 리세트신호(/RSTOUT)를 해제하고, 또한, 중앙처리장치(210)는 PLL(212)을 다시 동작시키기 시작함과 아울러 도 4의 (c)에 도시된 바와 같이 PLL(212)이 동작하여 정상으로 클럭신호를 발생할 때까지 소요되는 충분한 시간(T2)동안 리세트 차단신호(ETPU)를 발생하고, 발생한 리세트 차단신호(ETPU)는 리세트신호 출력소자(220)에 인가된다.Then, the central processing unit 210 releases the system reset signal (/ RSTOUT), and the central processing unit 210 starts to operate the PLL 212 again, and is shown in FIG. As described above, the PLL 212 operates to generate the reset blocking signal ETPU for a sufficient time T2 until the clock signal is generated normally, and the generated reset blocking signal ETPU is outputted to the reset signal. Applied to device 220.

이와 같은 상태에서 PLL(212)이 동작하여 정상으로 클럭신호를 발생할 때까지 소요되는 충분한 시간(T2)이 경과되기 전의 시간(t13)에 리세트신호 발생부(200)가 도 4의 (b)에 도시된 바와 같이 다시 리세트신호(/RO)를 발생하게 되면, 발생한 리세트신호(/RO)는 리세트신호 출력소자(220)의 일측 입력단자에 인가된다.In this state, the reset signal generating unit 200 is shown in FIG. 4B at a time t13 before a sufficient time T2 required for the PLL 212 to operate and generate a clock signal normally. When the reset signal / RO is generated again as shown in FIG. 6, the generated reset signal / RO is applied to one input terminal of the reset signal output device 220.

이 때, 중앙처리장치(210)는 계속 리세트 차단신호(ETPU)를 출력하고 있으므로 리세트신호 출력소자(220)는 도 4의 (c)에 도시된 바와 같이 리세트신호(/RO)를 출력하지 못하게 되어 중앙처리장치(210)는 리세트되지 않고, 계속 PLL(212)를 동 작시키게 된다.At this time, since the central processing unit 210 continues to output the reset cutoff signal ETPU, the reset signal output device 220 generates the reset signal / RO as shown in FIG. The output of the CPU 210 is not reset and continues to operate the PLL 212.

이와 같은 상태에서 PLL(212)이 동작하여 정상으로 클럭신호를 발생할 때까지 소요되는 충분한 시간(T2)이 경과된 시간(t13)에 중앙처리장치(210)가 도 4의 (c)에 도시된 바와 같이 리세트 차단신호(ETPU)를 출력하지 않게 된다.In this state, the central processing unit 210 is shown in (c) of FIG. 4 at a time t13 after a sufficient time T2 for the PLL 212 to operate and generate a clock signal. As described above, the reset cutoff signal ETPU is not output.

그러면, 리세트신호 발생부(200)가 도 4의 (b)에 도시된 바와 같이 발생한 리세트신호(/RO)가 리세트신호 출력소자(220)를 통해 도 4의 (d)에 도시된 바와 같이 중앙처리장치(210)의 리세트 단자(/RESET)에 인가되므로 중앙처리장치(210)는 리세트되어 PLL(212)의 동작을 정지시킴과 아울러 도 4의 (e)에 도시된 바와 같이 시스템 리세트신호(/RSTOUT)를 발생하여 시스템의 동작을 리세트시킨다.Then, the reset signal / RO generated by the reset signal generator 200 as shown in FIG. 4B is shown in FIG. 4D through the reset signal output element 220. As it is applied to the reset terminal / RESET of the central processing unit 210, the central processing unit 210 is reset to stop the operation of the PLL (212) and as shown in (e) of FIG. Similarly, the system reset signal (/ RSTOUT) is generated to reset the operation of the system.

이와 같은 상태에서 도 4의 (b)에 도시된 바와 같이 시간(t14)에 리세트신호 발생부(200)가 리세트신호(/RO)를 해제하면, 리세트신호 출력소자(220)가 도 4의 (d)에 도시된 바와 같이 리세트 해제신호를 발생하여 중앙처리장치(210)의 리세트 단자(/RESET)에 인가된다.In this state, when the reset signal generator 200 releases the reset signal / RO at a time t14, as shown in FIG. 4B, the reset signal output device 220 is shown in FIG. As shown in 4 (d), a reset release signal is generated and applied to the reset terminal (/ RESET) of the central processing unit 210.

그러면, 중앙처리장치(210)는 시스템 리세트신호(/RSTOUT)를 해제하고, 또한, 중앙처리장치(210)는 PLL(212)을 다시 동작시키기 시작함과 아울러 도 4의 (c)에 도시된 바와 같이 PLL(212)이 동작하여 정상으로 클럭신호를 발생할 때까지 소요되는 충분한 시간(T2)동안 리세트 차단신호(ETPU)를 발생하고, 발생한 리세트 차단신호(ETPU)는 리세트신호 출력소자(220)에 인가된다.Then, the central processing unit 210 releases the system reset signal (/ RSTOUT), and the central processing unit 210 starts to operate the PLL 212 again, and is shown in FIG. As described above, the PLL 212 operates to generate the reset blocking signal ETPU for a sufficient time T2 until the clock signal is generated normally, and the generated reset blocking signal ETPU is outputted to the reset signal. Applied to device 220.

이상에서는 대표적인 실시 예를 통하여 본 발명에 대하여 상세하게 설명하였 으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 상술한 실시 예에 대하여 본 발명의 범주에서 벗어나지 않는 한도 내에서 다양한 변형이 가능함을 이해할 것이다.While the present invention has been described in detail with reference to exemplary embodiments, those skilled in the art may make various modifications without departing from the scope of the present invention with respect to the above-described embodiments. Will understand.

그러므로 본 발명의 권리범위는 설명된 실시 예에 국한되어 정해져서는 안 되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.Therefore, the scope of the present invention should not be limited to the described embodiments, but should be defined by the claims below and equivalents thereof.

본 발명은 중앙처리장치를 구비하고 있는 각종 시스템에서 연속적으로 리세트신호가 발생하여도 중앙처리장치가 정지되지 않고, 정상으로 동작하게 한다.According to the present invention, even when the reset signal is continuously generated in various systems including the central processing unit, the central processing unit does not stop but operates normally.

도 1은 일반적으로 중앙처리장치를 구비하고 있는 시스템의 구성을 보인 회로도.1 is a circuit diagram showing a configuration of a system generally having a central processing unit.

도 2는 도 1의 각부의 동작 파형도.FIG. 2 is an operational waveform diagram of each part of FIG. 1. FIG.

도 3은 본 발명의 실시예에 따른 중앙처리장치의 PLL 동작을 보장하는 회로의 구성을 보인 회로도.3 is a circuit diagram showing the configuration of a circuit to ensure the PLL operation of the central processing unit according to an embodiment of the present invention.

도 4는 도 3의 각부의 동작 파형도.4 is an operational waveform diagram of each part of FIG. 3.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

100,200 : 리세트신호 발생부 110, 210 : 중앙처리장치100,200: reset signal generator 110, 210: central processing unit

112, 212 : PLL 220: 리세트신호 출력소자112, 212: PLL 220: Reset signal output device

Claims (4)

동작에 이상이 발생하였을 경우에 리세트신호를 발생하는 리세트신호 발생부;A reset signal generator for generating a reset signal when an abnormality occurs in operation; PLL(Phase Loop Loop)를 내장하여 PLL이 발생하는 클럭신호에 따라 동작하고, 상기 리세트신호 발생부가 리세트신호를 발생할 경우에 상기 PLL의 동작을 정지시킴과 아울러 미리 설정된 시간동안 시스템 리세트신호를 발생하며, 상기 리세트신호 발생부가 리세트신호를 해제할 경우에 상기 PLL을 동작시킴과 아울러 상기 시스템 리세트신호를 해제하고, 상기 PLL이 정상으로 동작하여 클럭신호를 발생할 때까지 소요되는 시간동안 리세트 차단신호를 발생하고, 상기 리세트신호 발생부가 리세트신호를 다시 발생하면, 상기 리세트 차단신호를 근거로 상기 PLL을 계속 동작시키는 중앙처리장치; 및Built-in Phase Loop Loop (PLL) operates according to the clock signal generated by the PLL, and when the reset signal generator generates a reset signal, stops the operation of the PLL, and resets the system reset signal for a predetermined time. When the reset signal generator releases the reset signal, the time required for the PLL to be released, the system reset signal is released, and the PLL operates normally to generate a clock signal. A central processing unit which generates a reset blocking signal for a second period, and continuously operates the PLL based on the reset blocking signal when the reset signal generating unit generates the reset signal again; And 상기 중앙처리장치로부터 발생된 리세트 차단신호가 인가됨과 아울러, 상기 PLL이 정상으로 동작하여 클럭신호를 발생할 때까지 소요되는 시간이 경과되기 전에, 상기 리세트신호 발생부가 리세트신호를 다시 발생하여 인가되면, 상기 리세트 차단신호를 근거로 상기 PLL이 상기 클럭신호를 발생할 때까지 소요되는 시간 동안 상기 중앙처리장치가 리세트되지 않도록 하는 리세트 출력소자를 포함하는 중앙처리장치의 PLL 동작을 보장하는 회로.The reset signal generator generates the reset signal again before the reset block signal generated from the CPU is applied and before the time required for the PLL to operate normally to generate a clock signal has elapsed. When applied, guarantee the PLL operation of the central processing unit including a reset output element which prevents the central processing unit from being reset for the time required until the PLL generates the clock signal based on the reset blocking signal. Circuit. 청구항 1에 있어서,The method according to claim 1, 상기 리세트신호 발생부는,The reset signal generator, 시스템에 동작전력을 공급하고, 동작전력의 공급에 이상이 발생할 경우에 리세트신호를 발생하는 레귤레이터인 것을 특징으로 하는 중앙처리장치의 PLL 동작을 보장하는 회로.And a regulator for supplying operating power to the system and generating a reset signal when an abnormality occurs in supplying the operating power. 청구항 1에 있어서,The method according to claim 1, 상기 리세트 출력소자는,The reset output element, 상기 리세트신호 발생부가 발생하는 리세트신호와 상기 중앙처리장치가 발생하는 리세트 차단신호를 논리 합하는 오아게이트인 것을 특징으로 하는 중앙처리장치의 PLL 동작을 보장하는 회로.And an orifice that logically sums the reset signal generated by the reset signal generator and the reset block signal generated by the CPU. 청구항 1에 있어서,The method according to claim 1, 상기 미리 설정된 시간은 상기 PLL이 동작하여 정상으로 클럭신호를 발생할 때까지 소요되는 시간 이상인 것을 특징으로 하는 중앙처리장치의 PLL 동작을 보장하는 회로.Wherein the predetermined time is equal to or greater than a time required for the PLL to operate and generate a clock signal normally.
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