KR101071493B1 - 시간-연속 시그마-델타 변환기의 필터를 조정하는 방법,신호 변환 장치, 제어 신호 생성 장치, 및 대응하는 컴퓨터프로그램 및 컴퓨터 판독가능 매체 - Google Patents

시간-연속 시그마-델타 변환기의 필터를 조정하는 방법,신호 변환 장치, 제어 신호 생성 장치, 및 대응하는 컴퓨터프로그램 및 컴퓨터 판독가능 매체 Download PDF

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Abstract

본 발명은 아날로그 입력 신호(Sin)를 디지털 출력 신호(Sout)로 변환하도록 배열된 시간-연속 시그마-델타 변환기(100)의 필터(110; 112) 조정에 관한 것이다. 필터의 이득을 나타내는 제어 신호(Sdet)가 제공되고, 필터의 이득은 제어 신호에 의존하여 조정된다. 제어 신호(Sdet)는 시그마-델타 변환기의 디지털 출력 신호로부터 제공된다. 이러한 방식으로, 시그마-델타 변환기의 성능은 추가 아날로그 컴포넌트를 전혀 또는 거의 필요로 하지 않는 단순한 방식으로 개선될 수 있고, 시그마-델타 변환기 자체가 자신의 성능을 조정하기 위해 사용된다. 시그마-델타 변환기의 디지털 도메인으로부터의 신호의 사용은 디지털 도메인에서 신호를 처리하는 것이 전형적으로 더 쉽고, 더 빠르며, 더 정확하다는 점에서 유리하다.
아날로그 입력 신호, 디지털 출력 신호, 제어 신호, 필터, 적분기, 이득, 시그마-델타 변환기,

Description

시간-연속 시그마-델타 변환기의 필터를 조정하는 방법, 신호 변환 장치, 제어 신호 생성 장치, 및 대응하는 컴퓨터 프로그램 및 컴퓨터 판독가능 매체{ADJUSTING A FILTER OF A TIME-CONTINUOUS SIGMA-DELTA CONVERTER}
본 발명은 아날로그 입력 신호를 디지털 출력 신호로 변환하도록 배열된 시간-연속 시그마-델타 변환기의 필터를 조정하는 방법에 관한 것으로, 이 방법은 상기 필터의 이득을 나타내는 제어 신호를 생성하는 단계 및 상기 제어 신호에 의존하여 상기 필터의 이득을 조정하는 단계를 포함한다. 본 발명은 또한 아날로그 입력 신호를 디지털 출력 신호로 변환하는 장치, 시간-연속 시그마-델타 변환기 내의 필터의 이득을 나타내는 제어 신호를 생성하는 장치, 및 대응하는 컴퓨터 프로그램 및 컴퓨터 판독가능 매체에 관한 것이다.
최근 몇 년 동안에, 시그마-델타 변환기는 아날로그-디지털(AD) 변환기에서 성공적으로 사용되어 왔다.
종래의 나이퀴스트 율(Nyquist-rate) 변환기는 신호가 표현되는 비트 수, 예를 들어 8비트, 12비트 또는 16비트에 의해 전형적으로 지정된 비교적 미세한 해상도를 갖는 양자화기 주위에 설치된다. 예를 들어, 아날로그 입력을 256 이산 값들 중의 하나로 인코드하는 AD 변환기는 28=256이므로 8비트의 해상도를 갖는다.
그러나, 미세-해상도 양자화기로 인해, 종래의 변환기는 시그마-델타 변환기에 비해 구조가 비교적 복잡하다. 종래 변환기의 더 나은 개선은 한편으로, 종래 변환기의 미세 해상도의 더 나은 개선이 변환기의 극적인 복잡도 증가를 야기할 것이라는 점에서 비효율적이다. 게다가, 비용이 많이 드는 컴포넌트들의 매칭 또는 트리밍(trimming)이 요구된다. 다른 한편으로, 증가된 샘플링 주파수는 일반적으로 변환기의 제조에 별도의 비용을 추가할 것이다. 종래의 나이퀴스트 율 변환기는 나이퀴스트 주파수에서 입력 신호를 샘플링하지만, 전형적으로 2 내지 16배의 오버샘플링이 적용될 수 있다.
시그마-델타 변환기는 종래의 변환기보다 기본 구조가 덜 복잡하다. 그러한 시그마-델타 변환기는 전형적으로 1 내지 5 비트에 대응하는 비교적 조악한 해상도를 갖는 양자화기 주위에 설치된다. 이러한 낮은 해상도 양자화기는 미세 해상도 양자화기보다 더 높은 샘플링 주파수에서 동작될 수 있지만, 더 큰 양자화 에러, 즉 입력 신호와 출력 사이의 차를 생기게 할 수 있다.
더 큰 양자화 에러를 보상하기 위해, 시그마-델타 변환기는 원하는 신호가 위치하게 되는 관심 있는 주파수 대역 밖의 영역으로 양자화 잡음의 주파수 도메인이 효과적으로 맞추어 지게 하는 피드백 루프를 갖게 구성된다. 이것은 시그마-델타 변환기의 중요한 특징 중의 하나이고, 시그마-델타 변환기 설계 분야에 숙련된 사람들에게 널리 인식되어 있고 잘 알려져 있다. 일반적으로, 시그마-델타 변환기 는 종래의 변환기에 비해 낮은 왜곡 및 낮은 비용을 제공한다.
시그마-델타 변환기에서 사용될 수 있는 CMOS 공정 기술의 계속적인 개발은 가능한 최대 공급 전압을 감소시키는 대가로 속도를 증가시킨다. AD 변환기가 관계되는 한, 이것은 시그마-델타 변환기가 종래의 나이퀴스트 율(NR) 변환기보다 더욱 실용적인 선택이 되어왔다는 것을 의미한다.
시그마-델타 변환기는 시간-불연속 시그마-델타 변환기(TD-SDC) 또는 시간-연속 시그마-델타 변환기(TC-SDC)일 수 있다. 후자는 시간-불연속 시그마-델타 변환기(TD-SDC)의 경우에 제공하지 않는 고유한 앤티-앨리어싱(anti-aliasing)을 제공한다. 더욱이, 시간-연속 시그마-델타 변환기의 클록 주파수에 대한 이론적인 제한은 시간-불연속 시그마-델타 변환기의 것보다 훨씬 높다. 아래에 나타낸 본 발명은 시간-연속 시그마-델타 변환기에 적용된다.
설명된 시그마-델타 변환기는 전형적으로, OFDM(orthogonal frequency division multiplex) 신호와 같은 무선 신호용 수신기에서 사용되고, 애플리케이션은 이동 전화 시스템, TV 방송 시스템 등을 포함할 수 있다. 구체적으로, DVB-T(digital video broadcasting terrestrial), DAB(digital audio broadcasting) 및 WLAN(wireless local area network)이 언급될 수 있다.
시간-불연속 시그마-델타 변환기 내의 아날로그 적분기/필터는 그들의 동작이 캐패시터 비 및 클록 주파수에 의해 제어되므로 정확하다. 후자는 항상 매우 정확하고, 전자는 1% 이내 또는 훨씬 더 작은 범위에서 정확하다(시그마-델타 변환기가 단일 칩 상에 제조된다는 가정 하에). 이것은 동적 범위 및 안정성 면에서 성능을 위태롭지 않게 하기 위해 필요한 것보다 훨씬 더 양호하다. 그러나, 시간-연속 시그마-델타 변환기의 경우에, 적분기/필터의 동작, 예를 들어 적분기의 이득 대역폭 곱(GBP)은 적분기/필터 내의 저항기 및 캐패시터의 절대 정확도에 의존하는데, 이 둘은 매우 부정확하다. 전형적으로, 그러한 컴포넌트의 값은 ±50% 변할 수 있다. 적분기의 이득 대역폭 곱이 또한 (2개의 독립적인 유형의 컴포넌트에 의존하기 때문에) ±50% 이상으로 변화하면, 시그마-델타 변환기는 완전히 기능을 하지 못하거나, 또는 동적 범위 및 최대 안정 진폭과 관련하여 최적 성능보다 훨씬 낮게 최소한 실행할 수 있다.
대체로, 시간-연속 시그마-델타 변환기는 상기 설명된 바와 같이 시간-불연속 시그마-델타 변환기보다 몇 가지 장점을 제공한다. 그러나, 주요 단점은 적분기/필터의 파라미터의 변화성에 관한 감도인데, 이것은 시그마-델타 변환기의 성능을 상당히 떨어뜨리거나 또는 심지어 기능을 하지 못하게 할 수 있다.
이러한 문제에 대한 가능한 해결책은 아날로그 필터의 조정을 위해 사용된 기술에 기초할 수 있는데, 여기에서 필터 내에서와 동일한 중요 컴포넌트에 기초한 오실레이터는 위상 동기 루프(PLL)를 사용하여 미리 정해진 주파수에 맞춰진다. 그 다음, 오실레이터 내의 컴포넌트들의 조정은 필터의 컴포넌트들에 카피될 수 있다. 그러나, 이 해결책은 많은 아날로그 컴포넌트를 사용하므로 큰 칩 면적을 소모하는 설계를 필요로 한다.
그러므로, 본 발명의 목적은 시간-연속 시그마-델타 변환기의 적분기/필터를 조정하는 방법을 제공하기 위한 것으로, 이 방법은 적분기/필터의 파라미터의 변화 성에 관한 감도를 감소시키고, 따라서 아날로그 컴포넌트에 너무 많은 칩 면적을 소모하지 않고 시간-연속 시그마-델타 변환기의 성능 및 안정성을 개선한다.
본 발명에 따르면, 본 발명의 목적은 시그마-델타 변환기의 디지털 출력 신호로부터 제어 신호를 생성하는 단계를 포함하는 방법으로 달성된다. 시그마-델타 변환기의 자체 디지털 출력 신호로부터 제공된 신호에 의해 시간-연속 시그마-델타 변환기의 필터를 제어함으로써, 시그마-델타 변환기의 성능은 추가 아날로그 컴포넌트를 전혀 또는 거의 필요로 하지 않는 단순한 방식으로 개선될 수 있고, 시그마-델타 변환기 자체가 자신의 성능을 조정하기 위해 사용된다. 제어 신호를 제공하기 위해 시그마-델타 변환기의 디지털 도메인으로부터의 신호를 사용하는 것은 디지털 도메인에서 신호를 처리하는 것이 전형적으로 더 쉽고, 더 빠르며, 더 정확하다는 점에서 유리하다. 게다가, 시그마-델타 변환기는 이미, 아날로그-디지털 변환된 출력 신호를 생성하도록 배열되므로; 제어 신호를 제공하기 위해 시그마-델타 변환기에서 추가 처리 능력 또는 회로가 전혀 필요 없다.
본 발명의 실시양상에 따르면, 제어 신호를 생성하는 단계는 상기 시그마-델타 변환기로부터의 출력 신호 내의 연속적인 동일 샘플들을 카운트하는 단계를 더 포함한다. 한 실시예에서, 이 단계는 상기 시그마-델타 변환기로부터의 출력 신호 내의 연속적인 동일 샘플들의 특정 수(유지 길이)가 주어진 측정 간격 동안에 카운트되는 횟수(유지 길이 카운트 HLC)를 검출하는 단계; 및 상기 필터의 이득을 나타내는 제어 신호로서 상기 검출된 횟수를 제공하는 단계를 더 포함한다. 그러므로, 직접 시그마-델타 변환기의 필터(들)의 이득을 측정하는 대신에, 시그마-델타 변환기로부터의 디지털 출력은 특정 유지 길이에 대한 유지 길이 카운트를 기록함으로써 분석된다. 주어진 시그마-델타 변환기 형태 및 측정 간격에 대해, 최적 필터 이득은 주어진 최적 유지 길이 카운트(HLC0)에 대응하고, 즉 소정의 유지 길이가 측정 간격 동안에 기록되는 경우의 수에 대응한다. 유지 길이 카운트가 HLC0로부터 미리 정해진 값보다 많이 벗어나면, 필터의 이득은 이에 따라 조정될 수 있다.
본 발명의 또 다른 실시양상에 따르면, 상기 시그마-델타 변환기로부터의 출력 신호 내의 연속적인 동일 샘플들의 특정 수는 1과 같다. 전형적으로, 유지 길이 1, 2, 3 및 4에 대한 유지 길이 카운트가 사용될 수 있는데, 그 이유는 이들 유지 길이의 값이 이차 시그마-델타 변환기 내의 필터를 위한 최적 이득의 영역에서 유용한 감도를 제공하는 것으로 드러났기 때문이다. 그러나, 유지 길이 HL=1에 대한 유지 길이 카운트가 이득 편차를 평가하기 위한 최상의 측정치인 것으로 보인다. 이러한 이유는 첫째, 유지 길이 HL=1에 대한 유지 길이 카운트가 이득 편차의 단조 함수이기 때문이고, 둘째, 그것이 최적 이득 주위의 최고 감도를 제공하기 때문이다.
본 발명의 다른 실시양상에 따르면, 방법은 시그마-델타 변환기에서 변환하기 이전에 아날로그 입력 신호에 DC 성분을 추가하는 단계를 더 포함한다. 시그마-델타 변환기에 입력된 신호로의 DC 신호(또는 공지된 가변 신호)의 추가는 특히 작은 입력 신호 레벨에서 유지 길이 카운트의 동작을 개선하는 것으로 밝혀졌다. DC 신호 또는 공지된 가변 신호의 레벨은 유지 길이 카운트가 입력 신호 레벨에 관계없는 범위 내에서 설정되는 한 중요하지 않다.
한 실시예에서, 필터의 이득을 조정하는 단계는 상기 제어 신호를 참조 값과 비교하는 단계; 및 제어 신호가 참조 값을 초과하면 상기 이득이 미리 정해진 이득 변화만큼 증가되고, 그렇지 않으면 상기 이득이 상기 미리 정해진 이득 변화만큼 감소되도록, 미리 정해진 이득 변화에 의해 필터의 이득을 조정하는 단계를 포함한다. 이것은 매우 단순한 수단에 의해 시그마-델타 변환기의 필터 이득을 조정하는 방법을 제공한다.
대안적으로, 상기 필터의 이득을 조정하는 단계는 상기 제어 신호와 참조 값 사이의 차를 계산하는 단계; 상기 차를, 상기 제어 신호와 상기 필터의 이득 사이의 관계로부터 구한 제1 인수로 곱함으로써, 이득 에러를 계산하는 단계; 제2 인수로 곱한 상기 이득 에러를 이전의 이득 값에서 뺌으로써 새로운 이득 값을 계산하는 단계 - 상기 제2 인수는 1보다 작거나 같음-; 및 상기 필터의 이득을 상기 새로운 이득 값으로 조정하는 단계를 포함할 수 있다. 이러한 방식으로, 시그마-델타 변환기의 필터 이득은 최적한 방식으로 조정될 수 있다.
본 발명의 또 다른 실시양상에 따르면, 시그마-델타 변환기는 다수의 필터를 포함하고, 방법은 상기 제어 신호에 의존하여 각 필터의 이득을 조정하는 단계를 더 포함할 수 있다. 그러므로, 시그마-델타 변환기 내의 각 필터는 동일한 조정량으로 조정될 수 있다. 이것은 컴포넌트 값들 사이의 상대 에러, 즉 불일치가 항상 매우 작으므로, 시그마-델타 변환기 내의 적분기/필터가 동일한 양으로, 즉 동일한 보정 신호에 의해 조정될 수 있다는 점에서 유리하다. 게다가, 칩이 그 위에 존재하는 2개 이상의 시그마-델타 변환기를 포함하면, 동일한 보정 신호에 의해 모든 시그마-델타 변환기 내의 필터를 조정하는 것이 유리할 수 있다.
시그마-델타 변환기 및 기타 빌딩 블록들(building blocks)이 공통 칩 상에 집적될 때, 방법은 상기 제어 신호에 의존하여 상기 기타 빌딩 블록들 중의 최소한 하나를 조정하는 단계를 더 포함할 수 있다. 시그마-델타 변환기 내의 필터들 내에서 컴포넌트 값 확산을 야기하는 저항기, 캐패시터 및 이득단과 같은 컴포넌트는 전형적으로 아날로그 필터 및 오실레이터와 같은 기타 빌딩 블록에서도 사용되므로, 시그마-델타 변환기에 적용된 보정은 또한, 이들 기타 빌딩 블록 내의 컴포넌트가 시그마-델타 변환기 내의 컴포넌트를 따를 때 기타 빌딩 블록에 적용될 수 있는데, 이것은 일반적으로 이들 블록이 동일 칩 상에 집적되는 경우이다.
본 발명의 다른 실시양상에서, 필터의 이득을 조정하는 단계는 상기 시그마-델타 변환기의 전원 온(power-on) 시에 실행될 수 있고, 및/또는 조정 단계가 상기 시그마-델타 변환기의 정상 동작에 지장을 주지 않을 때, 미리 정해진 시간 인스턴스(time instances)에서 실행될 수 있다. 이로 인해, 시그마-델타 변환기 내의 필터(들)의 이득 조정은 신호가 변환되는 시그마-델타 변환기의 정상에 확실하게 지장을 주지 않을 것이다. 보정 신호의 생성, 따라서 시그마-델타 변환기 내의 필터(들)의 이득 조정은 측정된 유지 길이 카운트가 미리 결정된 범위 내에 있을 때까지 적용된다.
언급된 바와 같이, 본 발명은 또한 아날로그 입력 신호를 디지털 출력 신호로 변환하는 장치에 관한 것으로, 이 장치는 필터를 갖는 시간-연속 시그마-델타 변환기; 상기 필터의 이득을 나타내는 제어 신호를 생성하는 수단; 및 상기 제어 신호에 의존하여 상기 필터의 이득을 조정하는 수단을 포함한다. 이 장치가 상기 시그마-델타 변환기의 디지털 출력 신호로부터 상기 제어 신호를 생성하도록 적응될 때, 시그마-델타 변환기의 성능은 추가 아날로그 컴포넌트를 전혀 또는 거의 필요로 하지 않는 단순한 방식으로 개선될 수 있고, 시그마-델타 변환기 자체가 자신의 성능을 조정하기 위해 사용될 수 있다. 제어 신호를 제공하기 위해 시그마-델타 변환기의 디지털 도메인으로부터의 신호를 사용하는 것은 디지털 도메인에서 신호를 처리하는 것이 전형적으로 더 쉽고, 더 빠르며, 더 정확하다는 점에서 유리하다. 게다가, 시그마-델타 변환기는 이미, 아날로그-디지털 변환된 출력 신호를 생성하도록 배열되므로; 제어 신호를 제공하기 위해 시그마-델타 변환기에서 추가 처리 능력 또는 회로가 전혀 필요 없다.
한 실시예에서, 시간-연속 시그마-델타 변환기는 단일-비트 AD 변환기를 포함하여, 시그마-델타 변환기가 비교적 높은 샘플링 주파수에서 동작될 수 있게 할 수 있다.
본 발명의 실시양상에 따르면, 제어 신호를 생성하는 수단은 상기 시그마-델타 변환기로부터의 출력 신호 내의 연속적인 동일 샘플들을 카운트하는 수단을 더 포함한다. 한 실시예에서, 이 수단은 상기 시그마-델타 변환기로부터의 출력 신호 내의 연속적인 동일 샘플들의 특정 수(유지 길이)가 주어진 측정 간격 동안에 카운트되는 횟수(유지 길이 카운트 HLC)를 검출하고, 상기 검출된 횟수를 상기 필터의 이득을 나타내는 제어 신호로서 제공하는 수단을 더 포함한다. 그러므로, 직접 시그마-델타 변환기의 필터(들)의 이득을 측정하는 대신에, 장치는 특정 유지 길이에 대한 유지 길이 카운트를 기록함으로써 시그마-델타 변환기로부터의 디지털 출력을 분석하도록 적응된다. 주어진 시그마-델타 변환기 형태 및 측정 간격에 대해, 최적 필터 이득은 주어진 최적 유지 길이 카운트(HLC0)에 대응하고, 즉 소정의 유지 길이가 측정 간격 동안에 기록되는 경우의 수에 대응한다. 유지 길이 카운트가 HLC0로부터 미리 정해진 값보다 많이 벗어나면, 필터의 이득은 이에 따라 조정될 수 있다.
본 발명의 또 다른 실시양상에 따르면, 상기 시그마-델타 변환기로부터의 출력 신호 내의 연속적인 동일 샘플들의 특정 수는 1과 같다. 전형적으로, 유지 길이 1, 2, 3 및 4에 대한 유지 길이 카운트가 사용될 수 있는데, 그 이유는 이들 유지 길이의 값이 이차 시그마-델타 변환기 내의 필터를 위한 최적 이득의 영역에서 유용한 감도를 제공하는 것으로 드러났기 때문이다. 그러나, 유지 길이 HL=1에 대한 유지 길이 카운트가 이득 편차를 평가하기 위한 최상의 측정치인 것으로 보인다. 이러한 이유는 첫째, 유지 길이 HL=1에 대한 유지 길이 카운트가 이득 편차의 단조 함수이기 때문이고, 둘째, 최적 이득 주위의 최고 감도를 제공하기 때문이다.
본 발명의 다른 실시양상에 따르면, 장치는 시그마-델타 변환기에서 변환하기 이전에 아날로그 입력 신호에 DC 성분을 추가하는 수단을 더 포함한다. 시그마-델타 변환기에 입력된 신호로의 DC 신호(또는 공지된 가변 신호)의 추가는 특히 작은 입력 신호 레벨에서 유지 길이 카운트의 동작을 개선하는 것으로 밝혀졌다. DC 신호 또는 공지된 가변 신호의 레벨은 유지 길이 카운트가 입력 신호 레벨에 관계없는 범위 내에서 설정되는 한 중요하지 않다.
한 실시예에서, 상기 필터의 이득을 조정하는 수단은 상기 제어 신호를 참조 값과 비교하고; 상기 제어 신호가 상기 참조 값을 초과하면 상기 이득이 미리 정해진 이득 변화만큼 증가되고, 그렇지 않으면 상기 이득이 상기 미리 정해진 이득 변화만큼 감소되도록, 미리 정해진 이득 변화에 의해 필터의 이득을 조정하도록 배열된다. 이것은 시그마-델타 변환기의 필터 이득을 조정하는 매우 단순한 장치를 제공한다.
대안적으로, 상기 필터의 이득을 조정하는 수단은 상기 제어 신호와 참조 값 사이의 차를 계산하고; 상기 차를, 상기 제어 신호와 상기 필터의 이득 사이의 관계로부터 구한 제1 인수로 곱함으로써, 이득 에러를 계산하며; 제2 인수로 곱한 상기 이득 에러를 이전의 이득 값에서 뺌으로써 새로운 이득 값을 계산하고 - 상기 제2 인수는 1보다 작거나 같음-; 상기 필터의 이득을 상기 새로운 이득 값으로 조정하도록 배열된다. 이러한 방식으로, 시그마-델타 변환기의 필터 이득은 최적한 방식으로 조정될 수 있다.
본 발명의 또 다른 실시양상에 따르면, 시그마-델타 변환기가 다수의 필터를 포함하고, 장치는 상기 제어 신호에 의존하여 각 필터의 이득을 조정하도록 더욱 적응될 수 있다. 그러므로, 시그마-델타 변환기 내의 각 필터는 동일한 조정량으로 조정될 수 있다. 이것은 컴포넌트 값들 사이의 상대 에러, 즉 불일치가 항상 매우 작으므로, 시그마-델타 변환기 내의 적분기/필터가 동일한 양으로, 즉 동일한 보정 신호에 의해 조정될 수 있다는 점에서 유리하다. 게다가, 칩이 그 위에 존재하는 2개 이상의 시그마-델타 변환기를 포함하면, 동일한 보정 신호에 의해 모든 시그마-델타 변환기 내의 필터를 조정하는 것이 유리할 수 있다.
시그마-델타 변환기 및 기타 빌딩 블록들이 공통 칩 상에 집적될 때, 장치는 상기 제어 신호에 의존하여 상기 기타 빌딩 블록들 중의 최소한 하나를 조정하도록 더욱 적응될 수 있다. 시그마-델타 변환기 내의 필터들 내에서 컴포넌트 값 확산을 야기하는 저항기, 캐패시터 및 이득단과 같은 컴포넌트는 전형적으로 아날로그 필터 및 오실레이터와 같은 기타 빌딩 블록에서도 사용되므로, 시그마-델타 변환기에 적용된 보정은 또한, 이들 기타 빌딩 블록 내의 컴포넌트가 시그마-델타 변환기 내의 컴포넌트를 따를 때 기타 빌딩 블록에 적용될 수 있는데, 이것은 일반적으로 이들 블록이 동일 칩 상에 집적되는 경우이다.
본 발명의 다른 실시양상에 따르면, 상기 필터의 이득을 조정하는 수단은 상기 시그마-델타 변환기의 전원 온 시에, 및/또는 조정이 상기 시그마-델타 변환기의 정상 동작에 지장을 주지 않는 경우에 미리 정해진 시간 인스턴스에서 이득을 조정하도록 배열될 수 있다. 이로 인해, 시그마-델타 변환기 내의 필터(들)의 이득 조정은 신호가 변환되는 시그마-델타 변환기의 정상 동작에 확실하게 지장을 주지 않을 것이다. 보정 신호의 생성, 따라서 시그마-델타 변환기 내의 필터(들)의 이득 조정은 측정된 유지 길이 카운트가 미리 결정된 범위 내에 있을 때까지 적용된다.
장치는 무선 신호를 수신하는 회로를 더 포함할 수 있다. 이들 무선 신호는 OFDM(orthogonal frequency division multiplex) 신호일 수 있고, 애플리케이션은 이동 전화 시스템, TV 방송 시스템 등을 포함할 수 있다. 구체적으로, DVB-T(digital video broadcasting terrestrial), DAB(digital audio broadcasting) 및 WLAN(wireless local area network)이 언급될 수 있다.
본 발명은 또한 상기 설명된 바와 같이 아날로그 입력 신호를 디지털 출력 신호로 변환하는 장치를 포함하는 무선 통신 장치에 관한 것이다.
언급된 바와 같이, 본 발명은 또한 시간-연속 시그마-델타 변환기 내의 필터의 이득을 나타내는 제어 신호를 생성하는 장치에 관한 것으로, 이 장치는 상기 제어 신호를 생성하도록 배열된 처리 수단을 포함하고; 이 장치는 상기 필터의 이득을 조정하는 수단에 상기 제어 신호를 제공하도록 적응된다. 장치가 상기 시그마-델타 변환기의 디지털 출력 신호를 수신하고, 수신된 디지털 출력 신호로부터 상기 제어 신호를 생성하도록 적응될 때, 시그마-델타 변환기의 성능은 추가 아날로그 컴포넌트를 전혀 또는 거의 필요로 하지 않는 단순한 방식으로 개선될 수 있고, 시그마-델타 변환기 자체가 자신의 성능을 조정하기 위해 사용될 수 있다. 제어 신호를 제공하기 위해 시그마-델타 변환기의 디지털 도메인으로부터의 신호를 사용하는 것은 디지털 도메인에서 신호를 처리하는 것이 전형적으로 더 쉽고, 더 빠르며, 더 정확하다는 점에서 유리하다. 게다가, 시그마-델타 변환기는 이미, 아날로그-디지털 변환된 출력 신호를 생성하도록 배열되므로; 제어 신호를 제공하기 위해 시그마-델타 변환기에서 추가 처리 능력 또는 회로가 전혀 필요 없다.
본 발명의 실시양상에 따르면, 장치는 상기 시그마-델타 변환기로부터의 출력 신호 내의 연속적인 동일 샘플들을 카운트하는 수단을 더 포함한다. 한 실시예에서, 장치는 상기 시그마-델타 변환기로부터의 출력 신호 내의 연속적인 동일 샘플들의 특정 수(유지 길이)가 주어진 측정 간격 동안에 카운트되는 횟수(유지 길이 카운트 HLC)를 검출하고, 상기 검출된 횟수를 상기 필터의 이득을 나타내는 제어 신호로서 제공하는 수단을 더 포함한다. 그러므로, 직접 시그마-델타 변환기의 필터(들)의 이득을 측정하는 대신에, 장치는 특정 유지 길이에 대한 유지 길이 카운트를 기록함으로써 시그마-델타 변환기로부터의 디지털 출력을 분석하도록 적응된다. 주어진 시그마-델타 변환기 형태 및 측정 간격에 대해, 최적 필터 이득은 주어진 최적 유지 길이 카운트(HLC0)에 대응하고, 즉 소정의 유지 길이가 측정 간격 동안에 기록되는 경우의 수에 대응한다. 유지 길이 카운트가 HLC0로부터 미리 정해진 값보다 많이 벗어나면, 필터의 이득은 이에 따라 조정될 수 있다.
본 발명의 또 다른 실시양상에 따르면, 상기 시그마-델타 변환기로부터의 출력 신호 내의 연속적인 동일 샘플들의 특정 수는 1과 같다. 전형적으로, 유지 길이 1, 2, 3 및 4에 대한 유지 길이 카운트가 사용될 수 있는데, 그 이유는 이들 유지 길이의 값이 이차 시그마-델타 변환기 내의 필터를 위한 최적 이득의 영역에서 유용한 감도를 제공하는 것으로 드러났기 때문이다. 그러나, 유지 길이 HL=1에 대한 유지 길이 카운트가 이득 편차를 평가하기 위한 최상의 측정치인 것으로 보인다. 이러한 이유는 첫째, 유지 길이 HL=1에 대한 유지 길이 카운트가 이득 편차의 단조 함수이기 때문이고, 둘째, 그것이 최적 이득 주위의 최고 감도를 제공하기 때문이다.
본 발명은 또한 상기 설명된 방법을 실행하는 프로그래 코드 수단을 갖는 컴퓨터 프로그램 및 컴퓨터 판독가능 매체에 관한 것이다.
본 발명은 이제 도면을 참조하여 더욱 상세하게 설명될 것이다.
도 1은 이차 시그마-델타 변환기를 도시한 도면.
도 2는 OFDM 입력 신호 레벨의 함수로서 신호 대 잡음 비(SNR)를 나타낸 도표.
도 3은 입력 신호 레벨의 함수로서 다양한 유지 길이에 대한 유지 길이 카운트(HLC)를 나타낸 도표.
도 4는 입력 신호 레벨의 함수로서 HL=1인 경우의 HLC를 나타낸 도표.
도 5는 -40 dB에서의 입력 신호 레벨에 대한 적분기 이득 편차의 함수로서 유지 길이가 1, 2 및 3인 경우의 HLC를 나타낸 도표.
도 6 내지 도 8은 각각 도 3 내지 도 5에 대응하는 도표인데, 입력 신호에 DC 신호가 추가된 도표.
도 9는 시간-연속 시그마-델타 변환기 및 HLC 검출 수단의 개략도.
도 10은 도 9와 유사한 개략도인데, 시그마-델타 변환기의 입력에 DC 신호가 추가된 도면.
도 11은 HLC 검출에 기초하여, 시그마-델타 변환기 내의 필터의 이득을 조정 하는 방법의 플로우 차트.
도 12는 HLC 검출에 기초하여, 시그마-델타 변환기 내의 필터의 이득을 조정하는 대안적인 방법의 플로우 차트.
도 13은 HLC 검출 수단 및 보정 신호 생성 수단과 결합한 시간-연속 시그마-델타 변환기의 개략도.
시간-연속 적분기를 갖는 공지된 저역 통과 이차 시그마-델타 변환기(SDC)(100)의 예는 도 1과 관련하여 설명될 것이다. 시그마-델타 변환기의 차수는 변환기 내의 적분기의 수를 나타낸다는 것을 알 수 있을 것이다.
도 1에 도시된 시그마-델타 변환기(100)는 기본 교과서적인 구성의 예이고, 본 발명은 이 특정 구조에 제한되지 않고, 아키텍처, 차수, 필터 특성 등과 관련하여 임의 유형의 시간-연속 시그마-델타 변환기와 함께 사용될 수 있다는 것을 알 수 있을 것이다.
도 1에서, 시그마-델타 변환기(100)는 적분기 형태의 2개의 필터(110, 112), 아날로그-디지털 변환기(ADC)(120) 및 디지털-아날로그 변환기(DAC)(130)를 포함한다는 것을 알 수 있다. 적분기(112)의 출력은 아날로그-디지털 변환기(120)의 입력에 접속된다. 게다가, 시그마-델타 변환기(100)는 2개의 가산기(106, 108)를 포함하는데, 시그마-델타 변환기(100)로의 입력 신호 Sin은 가산기(106)에 입력되고, 가산기(106)의 출력은 적분기(110)에 입력된다. 다른 가산기(108)는 2개의 적분 기(110, 112) 사이에 접속된다. AD 변환기(120)로부터의 출력 신호 Sout은 시그마-델타 변환기로부터 출력되고, 또한 시그마-델타 변환기에 피드백 신호를 제공하기 위해 시그마-델타 변환기의 DA 변환기(130)에 입력된다. DA 변환기(130)로부터의 출력은 피드백 계수 c1 및 c2를 각각 제공하는 2개의 피드백 계수 블록(140 및 142)에 입력된다. 피드백 계수는 설명된 예에서 c1=c2=1로 설정된다. 피드백 계수 블록(140 및 142)으로부터의 출력은 가산기(106 및 108)에 입력된다. 도시된 예에서, 도 1의 적분기(110, 112) 둘 다는 2π로 나누어진 클록 주파수에서 단위 이득을 갖는다. 더욱이, AD 변환기 및 DA 변환기에서 지연이 없고, AD 변환기의 출력은 2개의 상태 [0,1]에 의해 정의되는 반면, DA 변환기는 이들 상태를 2개의 출력 값 [-1,+1]에 매핑하므로, 변환기의 단일 비트 해상도를 제공한다고 하자.
시그마-델타 변환기의 동작을 시연하기 위해, MATLAB(대화형 프로그래밍 환경으로서 운영되는 시판용 "Matrix Laboratory" 패키지 형태의 잘 알려진 수학적 프로그램) 시스템-레벨 시뮬레이션은 6817 캐리어가 활성상태(비제로)이고 64 QAM(Quadrature Amplitude Modulation)을 사용하여 변조되는 8192 캐리어를 갖는 DVB-T 신호와 유사한 OFDM 신호에 기초하여 실행되었다. 8192 캐리어 위치는 9.14 MHz 대역폭에 대응하고, 시그마-델타 변환기의 샘플링 주파수는 이 주파수의 64배, 즉 대략 585 MHz이다. 시그마-델타 변환기는 이 신호의 기저대역 성분, 즉 I 또는 Q 경로에서 동작하고, 기저대역 대역폭은 9.14/2 = 4.57 MHz이다(비활성 캐리어 위치를 포함한 모든 캐리어 위치에 기초함). 그러나, 여기에서 사용된 신호의 성질 은 한 예일 뿐이다.
도 2는 dB로 주어진 총 신호의 입력 RMS(root mean square) 레벨의 함수로서 시그마-델타 변환기의 출력 신호에 대한 신호 대 잡음 비(SNR)를 도시한 것으로, 0dB 입력은 단위 크기에 대응한다. 이 명세서에서 주어진 숫자의 예는 OFDM 신호에 모두 관련되지만; 본 발명의 원리는 임의 유형의 신호에 적용될 수 있다는 것을 알 수 있을 것이다.
도 2로부터, 신호 대 잡음 비는 급격히 0dB로 떨어지는 소정의 지점까지 대충 선형 형태로 증가한다는 것을 알 수 있다. 이것은 시그마-델타 변환기의 전형적인 동작 양상이다. 신호가 시그마-델타 변환기 내의 제1 가산기로 피드백되는 DAC 출력 레벨에 가까운 레벨 또는 그 이상의 레벨에 도달할 때, 시그마-델타 변환기는 더 이상 입력 신호를 추적할 수 없다. 이것은 시그마-델타 변환기가 과부하로 되어 불안정하게 되게 하고, 어쩌면 적분기가 또한 포화 상태로 될 것이다(실제 구현시에 최대 허용 신호 스윙을 갖는 것으로 추정됨). 요컨대, 시그마-델타 변환기는 완전히 고장날 것이다. 이러한 일이 발생하는 입력 레벨은 입력 신호의 특성에 의존한다. 예를 들어, 시그마-델타 변환기는 입력 신호가 WCDMA 신호와 같은 단일 사인파 또는 단일 피변조 반송파일 경우에, 그러한 신호에 대한 진폭 분포가 작은 피크 대 평균 비(PAR) 값으로 인해 상당히 조밀하므로, 더 높은 입력 레벨(몇 dB)의 경우에 동작할 수 있을 것이다.
약 -10 dB에서의 OFDM 신호에 대한 조기 강하는 이러한 유형의 신호에 대한 큰 PAR 값에 의해 야기된다. 때때로 큰 펄스는 RMS 레벨보다 훨씬 더 클 수 있는 OFDM 신호에서 나타나고, 이들은 시그마-델타 변환기의 안정된 입력 신호 범위 이상으로 연장될 수 있다. 도 2에 도시된 결과는 AD 및 DA 변환기의 단일-비트 구성에 기초하고, 즉 시그마-델타 변환기의 출력 신호는 개개의 1과 0의 연속이다.
시간-불연속 시그마-델타 변환기와 대조적으로, 시간-연속 시그마-델타 변환기의 적분기/필터의 동작, 예를 들어 적분기의 이득-대역폭 곱(GBP)은 매우 부정확한 저항기 및 캐패시터의 절대 정확도에 의존한다. 전형적인 프로세스에서, 그러한 컴포넌트의 값은 ±50% 변할 수 있다. 적분기의 GBP가 (2개의 독립적인 유형의 컴포넌트에 의존하므로) 동일한 양 또는 그 이상으로 변화하면, 시그마-델타 변환기는 완전히 기능하지 못하거나, 또는 동적 범위 및 최대 안정 진폭과 관련하여 훨씬 아래의 최적 성능을 최소한 실행할 수 있다.
본 발명은 최적 성능에 도달하고 불안정성을 방지하기 위해 시간-연속 시그마-델타 변환기의 아날로그 적분기/필터 내의 이득을 조정할 필요성에 대해 다룬다. 적분기/필터의 이득은 직접 측정되지 않는다. 그 대신에, 시그마-델타 변환기의 디지털 출력 스트림이, 예를 들어 다양한 유지 길이에 대한 유지 길이 카운트(HLC)를 기록함으로써 분석되는데, 유지 길이(HL)는 시그마-델타 변환기가 출력 신호를 변화시키지 않는 클록 사이클의 수로 정의된다. 주어진 시그마-델타 변환기 형태 및 측정 간격에 대해, 최적 적분기/필터 이득은 주어진 최적 유지 길이 카운트(HLC0)에 대응하고, 즉 측정 간격 동안 소정의 유지 길이가 기록되는 경우의 수에 대응한다. 예를 들어, HL=1인 경우, HLC가 HLC0보다 크면, 적분기 이득은 너무 작고, 이에 대응하여, HLC가 HLC0보다 작으면, 적분기 이득은 너무 크다. 그러므로, 이 편차는 적분기/필터 이득의 조정을 관리하기 위해 사용될 수 있다.
도 3은 입력 신호 레벨의 함수로서 다양한 유지 길이에 대한 유지 길이 카운트(HLC)를 유지 길이 카운트에 대한 로그 눈금으로 나타낸 도표이다. 본 발명은 주어진 측정 간격 동안, 시그마-델타 변환기가 주어진 샘플 수 동안 출력 상수를 유지하는 일이 일어난 발생 횟수의 저장에 기초한다. 예를 들어, 시그마-델타 변환기가 출력 변경 전에 이를테면 3 클록 사이클(유지 길이, HL) 동안 일정한 출력을 생성하는 일이 일어난 발생 횟수는 충분히 긴 측정 간격 동안 기록된다. 아래에 나타낸 바와 같이, 그러한 발생 횟수, 즉 유지 길이 카운트(HLC)는 입력 신호 강도가 너무 크거나 너무 작지 않다고 하면 적분기/필터 내의 이득의 정확한 간접 측정치이다.
도 3에서, HLC는 HLC의 로그 눈금으로 입력 신호 레벨의 함수로서 다양한 HL에 대해 표시된다. 측정 간격은 시그마-델타 변환기로부터의 512 k 샘플에 대응하는 하나의 OFDM 심볼이다. 각각의 유지 길이에 대해, 3가지 경우; 즉 공칭 필터 이득 G=G0, 높은 필터 이득 G=1.1·G0 및 낮은 필터 이득 G=0.9·G0에 대한 유지 길이 카운트를 나타내는 3개의 곡선이 있다. 위에서, G는 시그마-델타 변환기 내의 각 필터의 이득을 나타내고, G0는 각 필터의 최적 이득을 나타낸다. 시그마-델타 변환기가 2개 이상의 필터를 포함하는 경우에, 필터의 에러가 전형적으로 서로 추적된다는 것을 알 수 있을 것이다. 그러므로, 제1 필터가 예를 들어, 10% 만큼 보 정될 필요가 있으면, 이 보정은 또한 시그마-델타 변환기 내의 다른 모든 필터에 적용될 수 있을 것이다.
도 3으로부터, 유지 길이 HL=1, 2 및 3인 경우에, 각각의 유지 길이에 대한 3개의 곡선을 로그 눈금에서 서로 구별하기 어렵다는 것을 알 수 있다. 게다가, 3개의 곡선은 모두 사실상 입력 신호 레벨에 관계없는 것으로 보인다는 것을 알 수 있다. 3보다 큰 HL의 경우에, 유지 길이 카운트 HLC는 이득에 따라 변할 뿐만 아니라 입력 신호 레벨에 따라 변한다. 그러므로, 예에서 사용된 구성이 이득 에러를 검출하기 위한 측정치로서 HL=1, 2 또는 3인 경우의 유지 길이 카운트를 이용하는 것이 유리할 것이다.
시그마-델타 변환기 내의 필터의 주파수 종속 이득 또는 전달 함수 H(f)는 필터의 주파수 독립 이득 G와 주파수 종속 전달 함수 H0(f)의 곱으로 정의될 수 있다는 것을 알 수 있을 것이다: 즉,
H(f) = G·H0(f)
여기에서, H(f)는 주파수 f의 함수로서의 필터의 실제 전달 함수를 나타내고; H0(f)는 주파수 f에 대한 필터의 최적 전달 함수를 나타내며; G는 필터의 주파수 독립 이득을 나타낸다.
필터가 적분기인 경우에, 적분기의 이득과 전달 함수 사이의 관계는 다음과 같이 정의될 수 있다:
Figure 112008052084258-pct00001
여기에서, Hint(f)는 주파수의 함수로서 적분기의 전달 함수를 나타낸다. 이 예에서 전반적으로 사용된 시그마-델타 변환기(도 1 참조)의 경우에, 최적 이득 G0은 클록 주파수에서 1/(2π)의 전달 함수 크기로 변환되는 시그마-델타 변환기의 클록 주파수, 즉 fclock과 동일해야 한다.
도 4는 입력 신호 레벨의 함수로서 HL=1인 경우의 유지 길이 카운트 HLC를 나타낸 도표로서, 여기에서는 HLC에 대해 선형 눈금이 사용된다. 다시, 3개의 곡선은 각각 10%의 초과 이득을 갖는 시그마-델타 변환기, 최적 이득보다 10% 낮은 이득을 갖는 시그마-델타 변환기, 및 최적 이득을 갖는 시그마-델타 변환기에 대응한다. 도 4로부터, HLC는 약 -20 dB까지 입력 신호 레벨에 무관하다는 것을 알 수 있다. 낮은 입력 레벨의 경우에, 즉 대략 -65 dB 이하에서, HLC는 부정확하게 된다. 그러나, 측정 간격의 증가는 정확도를 개선할 수 있을 것이다.
도 5는 최적 적분기/필터 이득으로부터의 이득 편차의 함수로서 유지 길이 1, 2 및 3에 대한 HLC를 나타낸 도표이다. 도표는 -40 dBd에서의 입력 신호 레벨에 대해 도시된 것이다. 도 5로부터, 유지 길이 카운트(HLC)는 적분기/필터 내의 이득의 정확한 간접 측정치라는 것을 알 수 있다. "간접"이라는 단어는 도 5로부터 알 수 있는 바와 같이, HLC가 이득 에러에 비례하지 않는다는 점에서 사용된 것이다. 도 5로부터, 유지 길이 l에 대한 HLC가 이득 편차를 평가하기 위한 최상의 측정치인 것으로 보인다는 것을 또한 알 수 있다. 이것은 HLC가 유지 길이 1인 경우에 이득 편차의 단조 함수이고, 유지 길이 1인 경우의 곡선이 최적 이득 G0 부근에서, 즉 도 5에서 정규화된 적분기 이득 값이 1인 경우에 최고 감도를 제공한다는 사실 때문이다. 그러나, 도 5로부터, 유지 길이 2 및 3도 이득 편차의 평가를 제공하기 위해 사용될 수 있다는 것을 알 수 있다.
도 3 및 4로부터, HLC는 작은 입력 신호 레벨에 대해 변동이 심하다는 것을 알 수 있다. 그러므로, HLC는 이들 작은 입력 신호 레벨에 대한 이득의 측정치가 대략 -65 dB 이상의 입력 신호 레벨에 대한 것만큼 유용하지 않다. 그러나, DC 신호 또는 공지된 가변 신호가 실제 신호 이외에 시그마-델타 변환기에 입력되는 신호에 추가되면, 이들 낮은 입력 신호 레벨에 대해서도 동작이 상당히 개선된다는 것이 판명되었다. 이것은 도 3 내지 도 5에 각각 대응하는 도표로서, DC 신호가 입력 신호에 추가된 도 6 내지 도 8로부터 알 수 있다. 도면에 도시된 예에서의 DC 신호는 -30 dB 또는 0.0316으로 설정된다. 그러나, DC 신호의 레벨은 HLC가 입력 신호 레벨에 무관한 범위 내에서 설정되면 중요하지 않다. 도 7과, 대응하는 도 4(DC 신호 없음)를 비교하면, 실제 HLC 레벨은 DC 신호의 도입에 의해 영향을 받지 않는다는 것을 알 수 있다. 도 7로부터, 도시된 모든 입력 레벨에 대해, HLC는 상당히 안정적이므로; HLC는 DC 신호 또는 공지된 가변 신호가 입력 신호에 추가될 때, 도시된 모든 입력 레벨에 대해 유용한 이득 측정치로서 이용될 수 있다는 것을 알 수 있다.
도 6으로부터, 유지 길이 1, 2 및 3인 경우의 HLC는 도 3에 비해 시그마-델타 변환기로의 입력 신호에 DC 신호가 추가되었을 때 작은 입력 레벨에 대해 더욱 안정적이라는 것을 알 수 있다. 게다가, 유지 길이 4인 경우의 HLC는 도 3에서보다 도 6에서 상당히 더 안정적이라는 것을 알 수 있다. 그러므로, DC 신호의 추가로, 유지 길이 4는 시그마-델타 변환기 내의 필터/적분기의 최적 이득에 관한 정보 제공에 유용할 수 있다. 이 결론은 또한 도 8로부터 명백해지는데, 도 8은 DC 신호가 시그마-델타 변환기로 입력된 신호에 추가된 경우의 유지 길이 1, 2, 3 및 4에 대한 HLC를 도시한 것이다.
도 6 내지 도 8로부터, 시그마-델타 변환기 내의 필터(들)의 이득의 조정 동안에, DC 신호 또는 공지된 가변 신호, 또는 어쩌면 둘 다가 시그마-델타 변환기로 입력된 신호에 추가되는 경우가 유리하다는 것을 알 수 있다. 그러나, 시그마-델타 변환기의 입력에서의 총 레벨은 시그마-델타 변환기 내의 필터(들)의 이득의 정확한 평가를 제공하기 위해, HLC가 정확하고, HLC에 대한 입력 신호 레벨에 대체로 무관한 범위 내에 놓여야 한다는 것을 알 수 있을 것이다.
도 9는 시간-연속 시그마-델타 변환기(100), 예를 들어 도 1의 시그마-델타 변환기(100) 또는 다른 차수 및/또는 구성의 시그마-델타 변환기, 및 유지 길이 카운트 HLC를 기록하는 수단(250)을 포함하는 회로(200)의 개략도이다. 수단(250)은 시그마-델타 변환기(100)의 하류에 접속된 수단(210, 220, 230, 232, 240, 241, 242)을 포함한다.
하나의 시간 인스턴스에서 시그마-델타 변환기(100)(도 9)로부터 출력된 샘 플은 1 클록 주기 지연 소자(T)(210)의 사용에 의해 1 클록 주기 지연된 이전의 샘플과, 가산기(220)에서의 감산에 의해 비교된다. 이로 인해, 시그마-델타 변환기 출력 Sout의 변화가 검출될 수 있다.
카운터(242)는 선택된 또는 원하는 유지 길이 HLd의 HLC를 측정하기 위해 사용된다. 시그마-델타 변환기로부터의 출력의 변화가 검출될 때, 이 카운터는 가장 최근의 HL이 원하는 유지 길이 HLd와 동일하면 1씩 증가되어야 한다.
카운터(240)는 유지 길이 HL을 측정하기 위해 사용된다. 그러므로, 이 카운터는 1부터 카운트하기 시작하여, 이전의 샘플과 동일한 모든 샘플에 대해 1씩 증가되어야 한다. 시그마-델타 변환기 출력의 변화가 검출될 때, 카운터(240)는 가장 최근의 유지 길이를 포함한다.
블록(230)은 현재의 샘플과 그 이전의 샘플이 동일할 때마다 활성 신호를 생성한다. 이 신호는 카운터(240)를 1씩 증가시키기 위해 사용된다.
블록(232)은 현재의 샘플과 그 이전의 샘플이 서로 다를 때마다 활성 신호를 생성한다. 이 신호는 카운터(240)의 출력과 원하는 유지 길이 HLd의 블록(241)에서의 비교를 트리거하기 위해 사용된다. 이들이 동일하면, 블록(241)은 카운터(242)를 1씩 증가시키기 위해 사용되는 활성 신호를 생성한다. 블록(232)으로부터의 신호는 또한, 시그마-델타 변환기로부터의 출력의 변화가 새로운 HL이 측정되어야 한다는 것을 의미하므로, 카운터(240)를 1로 리셋하기 위해 사용된다.
카운터(242)로부터의 출력은 측정된 유지 길이 카운트 HLCm(미리 결정된 수의 클록 주기 동안 측정됨)인데, 이것은 또한 시그마-델타 변환기 내의 필터(들)의 이득을 조정하는 수단, 예를 들어 도 13에 도시된 바와 같이 보정 신호를 생성하는 수단(350)에 입력될 수 있는 제어 신호를 형성한다. 수단(350)은 메모리가 있는 CPU 또는 메모리가 있는 기타 디지털 및/또는 아날로그 처리 장치를 사용하여 구현될 수 있다.
도 9 및 그 설명은 입력 신호들 중의 하나가 다른 입력 신호로부터 감산되는 가산기(220)의 사용을 나타내지만, 동일하게 하기 위해 2개의 단일 비트를 비교하는 기타 수단이 존재한다는 것을 알 수 있을 것이다. 한 예는 2개의 입력이 서로 다를 때만, 즉 시그마-델타 변환기가 그 출력단을 변화시킬 때, "1"이 출력되게 할 수 있는 XOR 게이트를 사용하는 것일 수 있다. 그외 다른 대안도 가능하다.
위에서 언급된 바와 같이, 회로의 성능은 시그마-델타 변환기(100)로의 입력 신호 Sin에 DC 신호 또는 공지된 가변 신호를 추가함으로써 개선될 수 있다. 도 10은 이것이 행해질 수 있는 방법의 예를 도시한 것이다. 가산기(260)에서, DC 신호, 공지된 가변 신호, 또는 그 조합일 수 있는 신호 Sadd가 입력 신호 Sin에 추가되고, 결합된 신호가 시그마-델타 변환기(100)의 입력에 공급된다. 회로의 나머지 부분은 도 9와 동일하다.
HLC 측정치는 시그마-델타 변환기 내의 적분기/필터의 이득을 제어하기 위해 사용될 수 있다. 이득이 조정될 수 있는 방법의 예로 쓰이는 2가지 기술이 아래에 설명될 것이다. 이들 예는 적분기/필터 이득의 최적화를 위한 그외 다른 방법의 사용을 배제하는 것이 아니다. 그러한 방법은 잘 설정된 컴퓨터 알고리즘, 또는 아날로그 또는 디지털 구현 또는 둘 다에 적합한 제어 이론에 기초할 수 있다.
제1 예에서, 이득 조정은 매우 단순한 수단에 의해 최적 이득을 얻으려고 애쓴다. 도 11에서, HL=1인 경우의 플로우 차트가 개략적으로 표시된다. 측정된 HLC(HLCm)가 최적 HLC(HLCO)에 비해 큰지 작은지에 기초하여, 이득은 고정된 ΔG로각각 증가되거나 감소되고, 이 항은 예를 들어, 선형 크기, 선형 전력 또는 dB로 정의될 수 있다. ΔG의 크기는 미리 정해진 양의 시간 내에 최적 HLC(HLCo)에 도달할 수 있을 만큼 충분히 크게 선택되어야 한다. 이와 동시에, 이것은 원하는 만큼 최적 이득에 가깝게 도달하도록 충분히 작아야 한다.
그러므로, 도 11은 유지 길이 HL=1인 경우의 HLC 검출 및 고정된 ΔG에 기초하여, 시그마-델타 변환기 내의 필터의 이득을 조정하는 방법(500)의 단계를 나타낸 플로우 차트를 도시한 것이다. 흐름은 단계(510)에서 시작되고, 단계(520)로 계속되어, 이 단계(520)에서 유지 길이 카운트(HLC)가 측정되어, 아래에서 또한 Sdet로 표시될 제어 신호로서 도 9에 도시된 바와 같은 값 HLCm을 제공한다.
아래 언급된 바와 같이, 이득 조정 절차의 종결 조건이 요구되므로, 단계(530)에서, 값 HLCm은 HLCm과 최적 값 HLCo의 차의 절대치를 찾아서 미리 정해진 측정치 Δ와 이 차를 비교함으로써 최적 유지 길이 카운트 HLCo와 비교된다. 단 계(530)에서, 차가 Δ보다 작다고 판정되면, 흐름은 단계(560)로 진행되어, 절차가 종료된다.
종결 조건이 충족되지 않으면, 흐름은 단계(540)로 계속되어, 이 단계(540)에서, 측정된 HLCm이 최적 값 HLCo보다 큰지 판정된다. 긍정의 경우에, 흐름은 단계(551)로 계속되고, 여기에서 시그마-델타 변환기 내의 필터(들)의 이득은 미리 결정된 값 ΔG만큼 증가된다. 대안적으로, 단계(540)에서, 측정된 HLCm이 최적 값 HLCo보다 작다고 판정되면, 흐름은 단계(552)로 계속되고, 여기에서 시그마-델타 변환기 내의 필터(들)의 이득은 미리 결정된 값 ΔG만큼 감소된다. 최적 유지 길이 카운트 HLCo는 공칭/최적 이득 값을 사용하여 시그마-델타 변환기의 사전-시뮬레이션에 의해 양호하게 결정된다.
단계(552)에서뿐만 아니라 단계(551)에서부터, 흐름은 단계(520)로 복귀되어, 단계(530)에서, 측정된 유지 길이 카운트 HLCm과 최적 유지 길이 카운트 HLCo 사이의 차의 절대치가 미리 정해진 측정치 Δ보다 작다고 판정될 때까지, 흐름이 계속된다.
위에서 설명되고 도 11에 도시된 방법은 측정된 유지 길이 카운트 및 최적 유지 길이 카운트에 기초하여 이득이 조정될 수 있는 방법의 단순하지만 설명적인 예로서 쓰인다. 더욱 일반적인 상황에서, 문제는 최적화 이론 및 방법의 분야에 매우 단순한 것에서부터 매우 복잡한 것까지 다양하게 설정된 방법이 있다는 간단 한 최적화 문제이다. 그러한 방법은 더 빠르고 더욱 정확한 이득 조정을 제공하기 위해 본 발명의 범위 내에서 사용될 수 있다. 이들 최적화 방법은 종종 단계 폭 ΔG의 변경을 수반한다.
도 11의 방법의 단계(520)는 전형적으로 HLC를 검출하는 수단(250), 예를 들어 도 9, 10 및 13의 블록(250)에서 실행된다. 단계(540, 551 및 552)는 전형적으로 도 13에 도시된 시그마-델타 변환기 내의 필터의 이득을 조정하는 수단(350)에서 실행된다. 이와 같이, 측정된 유지 길이 카운트 HLCm인 제어 신호 Sdet는 HLC를 검출하는 수단(250)에서 필터의 이득을 조정하는(이득 조정 제어) 수단(350)으로 출력되므로, 수단(50)은 이 신호 Sdet에 기초하여, 이득을 조정하기 위해 시그마-델타 변환기의 필터(들)에 입력될 보정 신호 Scorr를 제공할 수 있다.
각각의 HLC 측정이 발생하는 측정 간격에 관해서는, 정확한 평가치를 얻기 위해 충분히 길어야 한다. 특히, 이것은 측정 간격이 너무 작으면, 큰 HLC 변동을 초래할 수 있는 랜덤 입력 신호가 있는 경우에 적용된다. 도 4 및 7은 이것을 매우 잘 설명해준다. 곡선의 비틀림은 측정 간격이 각각의 구성마다 단 하나의 OFDM 심볼이라는 사실 때문이다. 더 많은 심볼을 사용하면, 곡선은 훨씬 더 평활하게 될 것이다. 전형적으로, 시그마-델타 변환기 내의 필터의 이득 조정은 시그마-델타 변환기의 전원 온 시에 발생하고, 및/또는 신호가 변환되는 시그마-델타 변환기의 정상 동작에 조정이 지장을 주지 않을 경우에 미리 정해진 시간 인스턴스에서 발생할 것이다.
그러므로, 종결 조건은 이득 조정을 위해 요구되고, 이것은 또한 도 11에 도시된다. 이득 조정 함수는 측정된 HLCm이 최적 HLCo에 충분히 가까울 때, 즉 차가 범위 [-Δ,+Δ] 내에 있을 때 종료된다.
ΔG가 고정될 때, 최대 허용 이득 에러보다 약간 작은 값으로 설정되는 것이 바람직하다. 이로 인해, 도 11의 플로우 차트가 확실히 종료에 도달할 수 있다. 그러나, 충분히 작은 값의 선택은 측정된 HLC가 (예를 들어, HLC 측정을 덜 정확하게 하는 작은 측정 시간으로 인해) 잡음이 있는 경우에 더욱 안정된 이득을 제공할 것이다. 최대 허용 이득 에러는 이득 에러의 함수로서 신호 대 잡음 비 SNR을 시뮬레이션함으로써 특정 시그마-델타 변환기에 대해 얻어질 수 있다. 이득 에러에 관한 SNR의 최대 저하에 기초하여, 수용가능 이득 에러에 관한 범위가 얻어진다.
방법(500)은 이득 조정이 단지 최적 HLC와 측정 HLC 사이의 차/불일치에 의존하고, 이것에 기초하여, 시그마-델타 변환기 내의 필터(들)의 이득이 고정 단계에 의해 변경되므로, 시그마-델타 변환기 내의 필터(들)의 매우 단순한 이득 조정을 제공한다.
제2 예에서, 이득 단계는 원하는 이득과 평가된 이득(HLC 측정에 기초함) 사이의 차에 기초하여 변경될 수 있다. HL=1인 경우의 유지 길이 카운트의 검출에 기초하고 변수 ΔG를 사용하는 이득 조정 제어를 나타낸 플로우 차트(600)가 도 12에 도시된다. 플로우 차트(600)의 프로세스는 단계(610)에서 시작하여, HL=1인 경우의 HLC를 측정하는 단계(620)로 계속된다. 단계(630)에서, 측정된 유지 길이 카 운트 HLCm과 원하는 또는 최적의 유지 길이 카운트 HLCo 사이의 차가 계산된다. 이것이 최적 유지 길이 카운트에 대한, 또한 간접적으로 최적 이득에 대한 거리의 측정치이므로, 이 값은 단계(640)에서 Ge = k1 x ΔHLC로서 이득 에러 Ge를 계산하기 위해 사용될 수 있다. 인수 k1은 미분 δHLC(G)/δG의 역수, 즉 k1 = 1/(δHLC(G)/δG)이다. 비 ΔHLC/ΔG가 또한 k1을 계산하기 위해 사용될 수 있다. 대략적인 평가치는 특정 시그마-델타 변환기 및 고려된 유지 길이에 대해 도 8에서와 같은 도표로부터 얻어질 수 있다. 그러므로, 그러한 도표는 계산, 시뮬레이션 및/또는 측정으로부터 생성되어야 한다. 실제 이득이 최적 이득의 부근에 있으므로, k1이 이 점(G=G0)에서 계산될 수 있다는 것이 추정될 수 있다.
단계(650)에서, 평가된 이득 에러 Ge의 크기가 최대 허용 이득 에러 Ge , max보다 작은지 검사된다. 이러한 경우에, 이득 조정 흐름은 단계(670)에서 종료될 수 있다. 그러나, 이득 에러가 Ge , max보다 크면, 이득은 조정될 필요가 있다. 이득은 Ge가 평가된 이득 에러이므로 Ge에 의해 직접 조정될 수 있다. 그러나, HLC의 측정치가 제한된 측정 시간 또는 다른 이유로 인해 잡음이 있는 경우에, 더 평활하지만 더 느린 이득 조정 프로세스는 새로운 이득 값 Gnew가 기존의 값 및 k2 x Ge에 기초하여 계산되는 단계(660)에서 나타낸 바와 같이, k2 x Ge(여기에서, k2<1)에 의해 이득이 조정되면 얻어진다.
이들 2가지 예는 수학식 HLCm(G)-HLCo=0의 해를 찾는, 즉 수학식을 충족시키는 이득 G를 찾는 매우 단순한 최적화 방식일 뿐이다. 최적화 분야에 숙련된 사람 누구라도, 상이한 및/또는 더욱 진보된 방법은 속도, 복잡도, 견고성 및 정확도에 대한 요구사항에 기초하여 이 수학식을 풀기 위해 적용될 수 있다는 것을 쉽게 알 수 있다.
언급된 바와 같이, 도 11 및 12의 2개의 플로우 차트는 둘 다 유지 길이 HL=1인 경우의 유지 길이 카운트의 검출에 기초한다. 도 5 및 8로부터, 예를 들어 HL=1 및 HL=3인 경우의 그래프의 기울기가 정규화된 이득이 1과 같은, 즉 G=G0인 점 주위에서 서로 다르다는 것을 알 수 있다. 이것은 HLCm > HLCo일 때, 이득이 (도 11의 플로우 차트에 도시된 바와 같이) HL=1인 경우에 증가되어야 하는 반면, 상이한 기울기로 인해 HL=3인 경우에 감소되어야 할 것이라는 것을 의미한다. 도 12의 플로우 차트에서, 이 차이는 인수 k1의 계산에 의해 고려된다.
도 13은 HLC를 검출하는 수단(250), 및 시그마-델타 변환기(100)의 필터(들)의 이득을 조정하도록 적응된 보정 신호를 생성하는 수단(350)을 갖는 회로(300)의 개략도이다.
도 13의 회로(300)는 시간-연속 시그마-델타 변환기(100), 예를 들어 도 1의 시그마-델타 변환기(100), 및 시그마-델타 변환기 내의 필터(110, 112)의 이득을 조정하는 추가 수단(400)을 포함한다. 수단(400)은 HLC를 검출하는 수단(250), 및 시그마-델타 변환기의 필터(110, 112)의 이득을 조정하도록 적응된 보정 신호를 생 성하는 수단(350)을 포함한다. 도 13으로부터, 시그마-델타 변환기(100)로부터의 디지털 출력 Sout은 HLC를 검출하는 수단(250)에 입력된다는 것을 알 수 있다. HLC를 검출하는 수단(250)은 측정된 유지 길이 카운트 HLCm과 동일한 신호 Sdet를 제공한다. 이 신호는 보정 신호 Scorr을 생성하는 수단(350)에 입력된다. 이 보정 신호는 그 다음에, 이득을 조정하기 위해 시그마-델타 변환기(100)의 필터(110, 112)에 입력된다.
도 13의 회로에서, 시그마-델타 변환기 내의 상이한 적분기/필터의 컴포넌트 값들 사이의 상대 차가 항상 비교적 작다는 합리적인 가정이 이루어지므로, 동일한 신호 Scorr이 시그마-델타 변환기(100)의 2개의 필터(110, 112)에 입력된다. 일반적으로, 하나의 시그마-델타 변환기 또는 동일한 칩 상에 존재하는 몇 개의 시그마-델타 변환기 내의 적분기/필터는 컴포넌트 값들 사이의 상대 에러(불일치)가 항상 매우 작기 때문에 서로 매우 잘 추적한다고 추정될 수 있다. 그러므로, 모든 적분기/필터의 이득은 동일한 양으로 조정될 수 있다. 언급된 바와 같이, 시그마-델타 변환기의 적분기/필터의 이득 보정은 예를 들어, 저항기, 캐패시터 및 이득단에서 의 컴포넌트 값 확산으로 인해 요구된다. 그러나, 전형적으로, 그러한 컴포넌트는 또한 아날로그 필터 및 오실레이터와 같은 기타 빌딩 블록에서 사용되므로, 시그마-델타 변환기에 적용된 보정은 일반적으로 이들 기타 빌딩 블록이 동일한 칩 상에 집적되는 경우에, 이들 기타 빌딩 블록 내의 컴포넌트가 시그마-델타 변환기 내의 컴포넌트를 따를 때, 이들 기타 빌딩 블록에도 적용될 수 있다고 결론을 내릴 수 있다.
적분기의 실제 이득 조정은 적분기를 구현하기 위해 사용되는 회로 형태에 의존하여 여러 방식으로 해결될 수 있다. 기본적으로, 그것은 저항기, 캐패시터 및 상호 컨덕턴스 증폭기를 포함한 적분기 내의 하나 이상의 컴포넌트의 변화를 수반할 수 있다. 이들은 연속적인 형태로 또는 별개의 단계로 변화될 수 있다.
위에서 설명되고 도면에 도시된 예들은 이차 시그마-델타 변환기에 기초하고, 예를 들어, 상이한 차수, 아키텍처, 저역 통과 또는 대역 통과 유형, 필터 계수 등을 갖는 다른 시그마-델타 변환기 솔루션이 또한 가능할 것이라는 것을 알 수 있을 것이다. 차수, 아키텍처 등에 관한 각각의 시그마-델타 변환기 솔루션은 고유 HLCo를 가질 것이고, 이 값은 특정 시그마-델타 변환기 솔루션의 시뮬레이션으로부터 얻어질 수 있다는 것이 강조될 수 있을 것이다. 이득 에러 검출을 위해 어떤 유지 길이를 사용할 것인가, 비이상적인 효과는 어디에 원인이 있는가, 뿐만 아니라 그 특정 유지 길이에 대한 최적 유지 길이 카운트가 얼마나 될 것인가는 바뀔 수 있다. 또한, HLC와 입력 전력 사이의 관계가 다를 수 있다. 마지막으로, AD 또는 DA 변환기에서의 지연, 비선형성, 신호 경로 사이의 불일치 등을 포함하여 실제 구현시에 도입된 에러는 또한 정의된 양들 사이의 관계에 영향을 미칠 수 있다.
본 발명의 양호한 실시예가 설명되고 도시되었지만, 본 발명은 이것에 제한되지 않고, 다음 청구범위에 정의된 주제의 범위 내에서 다른 방식으로도 구현될 수 있다.

Claims (30)

  1. 아날로그 입력 신호(Sin)를 디지털 출력 신호(Sout)로 변환하도록 배열된 시그마-델타(Sigma-Delta) 변환기(100)의 필터(110; 112)를 조정하는 방법에 있어서,
    상기 방법은
    상기 시그마-델타 변환기(100)의 상기 디지털 출력 신호(Sout)로부터 제어 신호(Sdet; HLCm)를 생성하는 단계; 및
    상기 제어 신호(Sdet; HLCm)에 의존하여 상기 필터(110; 112)의 이득을 조정하는 단계를 포함하고,
    상기 시그마-델타 변환기(100)는 시간-연속(time-coutinuous) 시그마-델타 변환기이며, 상기 제어 신호(Sdet; HLCm)는 상기 필터(110; 112)의 상기 이득을 나타내기 위해 생성되고, 상기 제어 신호(Sdet; HLCm)를 생성하는 단계는 상기 시그마-델타 변환기(100)로부터의 상기 출력 신호(Sout) 내의 연속적인 동일 샘플들을 카운트하는 단계를 더 포함하는,
    시그마-델타 변환기의 필터 조정 방법.
  2. 삭제
  3. 제1항에 있어서, 상기 제어 신호를 생성하는 단계는,
    상기 시그마-델타 변환기(100)로부터의 상기 출력 신호(Sout) 내의 연속적인 동일 샘플들의 특정 수(HLd)가 주어진 측정 간격 동안에 카운트되는 횟수(HLC)를 검출하는 단계; 및
    상기 필터(110; 112)의 상기 이득을 나타내는 상기 제어 신호(Sdet; HLCm)로서 상기 검출된 횟수(HLC)를 제공하는 단계를 더 포함하는,
    시그마-델타 변환기의 필터 조정 방법.
  4. 제3항에 있어서, 상기 시그마-델타 변환기(100)로부터의 상기 출력 신호(Sout) 내의 연속적인 동일 샘플들의 상기 특정 수(HLd)는 1인,
    시그마-델타 변환기의 필터 조정 방법.
  5. 제1항, 제3항 및 제4항 중 어느 한 항에 있어서, 상기 방법은 상기 시그마-델타 변환기(100)에서의 변환 이전에 상기 아날로그 입력 신호(Sin)에 DC 성분(Sadd)을 추가하는 단계를 더 포함하는,
    시그마-델타 변환기의 필터 조정 방법.
  6. 제4항에 있어서, 상기 필터(110; 112)의 상기 이득을 조정하는 단계는,
    상기 제어 신호(Sdet; HLCm)를 참조 값(HLC0)과 비교하는 단계; 및
    상기 제어 신호가 상기 참조 값을 초과하면 상기 이득이 미리 정해진 이득 변화(ΔG)만큼 증가되고, 그렇지 않으면 상기 이득이 상기 미리 정해진 이득 변화(ΔG)만큼 감소되도록, 미리 정해진 이득 변화(ΔG)에 의해 상기 필터(110; 112)의 상기 이득을 조정하는 단계
    를 포함하는 시그마-델타 변환기의 필터 조정 방법.
  7. 제1항, 제3항 및 제4항 중 어느 한 항에 있어서, 상기 필터(110; 112)의 상기 이득을 조정하는 단계는,
    상기 제어 신호(Sdet; HLCm)와 참조 값(HLC0) 사이의 차(ΔHLC)를 계산하는 단계;
    상기 차(ΔHLC)에, 상기 제어 신호(Sdet; HLCm)와 상기 필터(110; 112)의 상기 이득 사이의 관계로부터 구한 제1 인수(k1)를 곱함으로써, 이득 에러(Ge)를 계산하는 단계;
    제2 인수(k2)를 곱한 상기 이득 에러(Ge)를 이전의 이득 값(Gold)에서 뺌으로써 새로운 이득 값(Gnew)을 계산하는 단계 - 상기 제2 인수(k2)는 1보다 작거나 같음-; 및
    상기 필터(110; 112)의 상기 이득을 상기 새로운 이득 값(Gnew)으로 조정하는 단계를 포함하는,
    시그마-델타 변환기의 필터 조정 방법.
  8. 제1항, 제3항, 제4항 및 제6항 중 어느 한 항에 있어서, 상기 시그마-델타 변환기(100)는 다수의 필터(110, 112)를 포함하고, 상기 방법은 상기 제어 신호(Sdet)에 의존하여 각 필터(110; 112)의 상기 이득을 조정하는 단계를 더 포함하는,
    시그마-델타 변환기의 필터 조정 방법.
  9. 제1항, 제3항, 제4항 및 제6항 중 어느 한 항에 있어서, 상기 시그마-델타 변환기(100)는 공통 칩 상에 아날로그 필터 또는 오실레이터를 포함하는 다른 빌딩 블록들(building blocks)과 함께 집적되고, 상기 방법은 상기 제어 신호(Sdet; HLCm)에 의존하여 상기 기타 빌딩 블록들 중 적어도 하나를 조정하는 단계를 더 포함하는,
    시그마-델타 변환기의 필터 조정 방법.
  10. 제1항, 제3항, 제4항 및 제6항 중 어느 한 항에 있어서, 상기 필터(110; 112)의 상기 이득을 조정하는 단계는 상기 시그마-델타 변환기(100)의 전원 온(power-on) 시에 실행되는,
    시그마-델타 변환기의 필터 조정 방법.
  11. 제1항, 제3항, 제4항 및 제6항 중 어느 한 항에 있어서, 상기 필터(110; 112)의 상기 이득을 조정하는 단계는 미리 정해진 시간 인스턴스들(time instances)에서 상기 조정하는 단계가 상기 시그마-델타 변환기(100)의 정상 동작에 지장을 주지 않을 때에 실행되는,
    시그마-델타 변환기의 필터 조정 방법.
  12. 아날로그 입력 신호(Sin)를 디지털 출력 신호(Sout)로 변환하는 장치(200, 300)에 있어서,
    상기 장치는
    필터(110; 112)를 갖는 시그마-델타 변환기(100);
    상기 시그마-델타 변환기(100)의 상기 디지털 출력 신호(Sout)로부터 제어 신호(Sdet; HLCm)를 생성하는 수단(250); 및
    상기 제어 신호(Sdet; HLCm)에 의존하여 상기 필터(110; 112)의 이득을 조정하는 수단(350)를 포함하고,
    상기 시그마-델타 변환기(100)는 시간-연속 시그마-델타 변환기이며, 상기 제어 신호(Sdet; HLCm)는 상기 필터(110; 112)의 상기 이득을 나타내기 위해 생성되고, 상기 제어 신호(Sdet; HLCm)를 생성하는 수단(250)은 상기 시그마-델타 변환기(100)로부터의 상기 출력 신호(Sout) 내의 연속적인 동일 샘플들을 카운트하는 수단(240)을 더 포함하는,
    신호 변환 장치(200; 300).
  13. 제12항에 있어서, 상기 시간-연속 시그마-델타 변환기(100)는 단일-비트 아날로그-디지털 변환기(120)를 포함하는,
    신호 변환 장치(200; 300).
  14. 삭제
  15. 제12항에 있어서, 상기 제어 신호 생성 수단(250)은 상기 시그마-델타 변환기(100)로부터의 상기 출력 신호(Sout) 내의 연속적인 동일 샘플들의 특정 수(HLd)가 주어진 측정 간격 동안에 카운트되는 횟수(HLC)를 검출하고, 상기 검출된 횟수(HLC)를 상기 필터(110; 112)의 상기 이득을 나타내는 상기 제어 신호(Sdet)로서 제공하는 수단(241, 242)을 더 포함하는,
    신호 변환 장치(200; 300).
  16. 제15항에 있어서, 상기 시그마-델타 변환기(100)로부터의 출력 신호(Sout) 내의 연속적인 동일 샘플들의 상기 특정 수(HLd)는 1인,
    신호 변환 장치(200; 300).
  17. 제12항, 제13항, 제15항 및 제16항 중 어느 한 항에 있어서, 상기 장치는 상기 시그마-델타 변환기(100)에서의 변환 이전에 상기 아날로그 입력 신호(Sin)에 DC 성분(Sadd)을 추가하는 수단(260)을 더 포함하는,
    신호 변환 장치(200; 300).
  18. 제16항에 있어서, 상기 필터(110; 112)의 상기 이득을 조정하는 수단(350)은,
    상기 제어 신호(Sdet; HLCm)를 참조 값(HLC0)과 비교하고;
    상기 제어 신호가 상기 참조 값을 초과하면 상기 이득이 미리 정해진 이득 변화(ΔG)만큼 증가되고, 그렇지 않으면 상기 이득이 상기 미리 정해진 이득 변화(ΔG)만큼 감소되도록, 미리 정해진 이득 변화(ΔG)에 의해 상기 필터(110; 112)의 상기 이득을 조정하도록 배열되는,
    신호 변환 장치(200; 300).
  19. 제12항, 제13항, 제15항 및 제16항 중 어느 한 항에 있어서, 상기 필터(110; 112)의 상기 이득을 조정하는 수단(350)은,
    상기 제어 신호(Sdet; HLCm)와 참조 값(HLC0) 사이의 차(ΔHLC)를 계산하고;
    상기 차(ΔHLC)에, 상기 제어 신호(Sdet; HLCm)와 상기 필터(110; 112)의 상기 이득 사이의 관계로부터 구한 제1 인수(k1)를 곱함으로써, 이득 에러(Ge)를 계산하며;
    제2 인수(k2)를 곱한 상기 이득 에러(Ge)를 이전의 이득 값(Gold)에서 뺌으로써 새로운 이득 값(Gnew)을 계산하고 - 상기 제2 인수(k2)는 1보다 작거나 같음-;
    상기 필터(110; 112)의 상기 이득을 상기 새로운 이득 값(Gnew)으로 조정하도록
    배열되는 신호 변환 장치(200; 300).
  20. 제12항, 제13항, 제15항, 제16항 및 제18항 중 어느 한 항에 있어서, 상기 시그마-델타 변환기(100)는 다수의 필터(110, 112)를 포함하고, 상기 장치는 상기 제어 신호(Sdet; HLCm)에 의존하여 각 필터(110; 112)의 상기 이득을 조정하도록 더욱 적응되는 신호 변환 장치(200; 300).
  21. 제12항, 제13항, 제15항, 제16항 및 제18항 중 어느 한 항에 있어서, 상기 시그마-델타 변환기(100)는 공통 칩 상에, 아날로그 필터 또는 오실레이터를 포함하는 다른 빌딩 블록들(building blocks)과 함께 집적되고, 상기 장치는 상기 제어 신호(Sdet; HLCm)에 의존하여 상기 기타 빌딩 블록들 중 적어도 하나를 조정하도록 더욱 적응되는 신호 변환 장치(200; 300).
  22. 제12항, 제13항, 제15항, 제16항 및 제18항 중 어느 한 항에 있어서, 상기 필터(110; 112)의 상기 이득을 조정하는 수단(350)은 상기 시그마-델타 변환기(100)의 전원 온 시에 이득을 조정하도록 배열되는 신호 변환 장치(200; 300).
  23. 제12항, 제13항, 제15항, 제16항 및 제18항 중 어느 한 항에 있어서, 상기 필터(110; 112)의 이득을 조정하는 수단(350)은 미리 정해진 시간 인스턴스들에서 이득을 상기 조정이 상기 시그마-델타 변환기(100)의 정상 동작에 지장을 주지 않을 때에 조정하도록 배열되는 신호 변환 장치(200; 300).
  24. 아날로그 입력 신호를 디지털 출력 신호로 변환하는 제12항, 제13항, 제15항, 제16항 및 제18항 중 어느 한 항의 장치를 포함하는 무선 통신 장치.
  25. 시그마-델타 변환기로부터 수신된 디지털 출력 신호(Sout)로부터 제어 신호(Sdet; HLCm)를 생성하는 장치(250)에 있어서,
    상기 장치는 상기 제어 신호(Sdet; HLCm)를 생성하도록 배열된 처리 수단(240, 241, 242)을 포함하고, 상기 시그마-델타 변환기(100) 내의 필터(110; 112)의 이득을 조정하는 수단(350)에 상기 제어 신호(Sdet; HLCm)를 제공하도록 적응되며,
    상기 장치는 시간-연속 시그마-델타 변환기(100)으로부터 상기 디지털 출력 신호(Sout)를 수신하여 상기 필터(110; 112)의 상기 이득을 나타내기 위한 상기 제어 신호(Sdet; HLCm)를 생성하도록 적응되고, 상기 시그마-델타 변환기(100)로부터의 상기 출력 신호(Sout) 내의 연속적인 동일 샘플들을 카운트하는 수단(240)을 더 포함하는,
    제어 신호 생성 장치(250).
  26. 삭제
  27. 제25항에 있어서, 상기 장치는 상기 시그마-델타 변환기(100)로부터의 상기 출력 신호(Sout) 내의 연속적인 동일 샘플들의 특정 수(HLd)가 주어진 측정 간격 동안에 카운트되는 횟수(HLC)를 검출하고, 상기 검출된 횟수(HLC)를 상기 필터(110; 112)의 상기 이득을 나타내는 상기 제어 신호(Sdet; HLCm)로서 제공하는 수단(241, 242)을 더 포함하는,
    제어 신호 생성 장치(250).
  28. 제27항에 있어서, 상기 시그마-델타 변환기(100)로부터의 상기 출력 신호(Sout) 내의 연속적인 동일 샘플들의 상기 특정 수(HLd)는 1인,
    제어 신호 생성 장치(250).
  29. 삭제
  30. 프로그램 코드 수단이 컴퓨터상에서 실행될 때 제1항, 제3항, 제4항 및 제6항 중 어느 한 항의 방법을 실행하는 프로그램 코드 수단이 저장되어 있는 컴퓨터 판독가능 매체.
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