KR101069573B1

KR101069573B1 - 이미지 프로세싱 장치

Info

Publication number: KR101069573B1
Application number: KR1020090035564A
Authority: KR
Inventors: 다카시 구도우
Original assignee: 르네사스 일렉트로닉스 가부시키가이샤
Priority date: 2008-04-24
Filing date: 2009-04-23
Publication date: 2011-10-05
Also published as: US20090268253A1; JP2009267671A; TW200952465A; CN101567965A; KR20090112595A

Abstract

이미지 프로세싱 장치는, 상이한 비트 정밀도들을 갖는 복수의 이미지 신호들을 결합함으로써 생성된 입력 이미지 신호를 수신하고, 비트 확장에 의해 입력 이미지 신호의 그라데이션 단계의 수를 증가시킴으로써 획득된 출력 이미지 신호를 생성한다. 이미지 프로세싱 장치는 입력 이미지 신호에 따라 중간 신호를 생성하는 중간 신호 생성 섹션을 포함한다. 중간 신호는 비트 확장에 의해 가산된 하프톤에 대응하는 픽셀 값이 출력 이미지 신호에 포함되도록 입력 이미지 신호를 보정한다. 이미지 프로세싱 장치는 중간 신호의 픽셀 값에 대해 비선형 프로세스를 수행하기 위해 비선형 필터를 더 포함한다. 비선형 필터는 입력 이미지 신호에 포함되며 프로세싱될 픽셀의 합성-전 비트 정밀도에 기초하여, 프로세싱될 픽셀에 대응하는 중간 신호의 픽셀 값에 대해 비선형 프로세스가 수행될 때 비선형 필터의 필터 특성을 변경한다.

픽셀, 비선형 필터, 필터 특성

Description

이미지 프로세싱 장치{IMAGE PROCESSING APPARATUS}

본 발명은, 상이한 비트 정밀도들을 갖는 복수의 이미지 신호들을 결합함으로써 생성된 입력 이미지 신호의 그라데이션 단계 (gradation step) 의 수를 비트 확장에 의해 증가시키기 위한 이미지 프로세싱 장치에 관한 것이다.

디지털 이미지 신호들의 그라데이션 단계의 수를 증가시키기 위한 이미지 프로세싱 장치들이 공지되어 있다. 그러한 이미지 프로세싱 장치들에서, 하나의 목적은, 해상도 및 스크린 사이즈에 관하여 점점 진보하고 있는 텔레비전 세트들에 디지털 이미지 신호들을 출력할 시에 더 평활한 그라데이션 표현을 실현하는 것이다. 이미지 프로세싱 장치의 다른 목적은, 디지털 이미지 신호들에 대해 수행되는 감마 보정 프로세싱 및 윤곽 (contour) 개선 프로세싱과 같은 이미지 프로세싱에서, 충분한 비트 정밀도를 보장하는 것이다. 그러한 목적들을 달성하기 위해, 이미지 프로세싱 장치들은 디지털 이미지 신호들의 그라데이션 단계의 수를 증가시키는 것을 수행하며, 그러한 이미지 프로세싱 장치들은 일본 특허 공개 공보 제2005-86388호, 제2007-221569호, 및 제2007-213460호에서 개시되어 있다.

디지털 이미지 신호의 비트 정밀도를 확장하는 이미지 프로세싱 장치가 이하 비트 확장 장치라 지칭된다.

비트 확장 장치는 m 비트의 비트 정밀도 (즉, 양자화 비트 수) 를 갖는 입력 이미지 신호의 비트 폭을 n = m + k 비트로 확장한다. 그 후, 비트 확장 장치는, 확장된 하위 k 비트에 대응하는 하프톤 (halftone) 들이 출력 이미지 신호에 포함되도록 입력 이미지 신호의 픽셀 값을 보정한다.

하프톤들을 포함하는 출력 이미지 신호는 예컨대 다음 절차에 의해 생성된다. 비트 폭이 확장되는 입력 이미지 신호가 평활화되어 평활화된 신호를 생성한다. 그 후, 평활화된 신호와 입력 이미지 신호 간의 감산 프로세스가 수행되어 하프톤들에 관한 정보를 포함하는 차동 신호를 생성한다. 또한, 차동 신호에 대해 비선형 프로세스가 수행된다. 그 후, 평활화된 신호 또는 비트 폭이 확장된 입력 이미지 신호에 차동 신호가 가산되고, 이에 의해 하프톤들을 포함하는 출력 이미지 신호를 산출한다. 차동 신호에 대해 수행되는 비선형 프로세스는 비트 폭을 제한하기 위한 제한 (limitation) 프로세스 및 코어링 (coring) 프로세스를 포함한다.

도 12는 일본 특허 공개 공보 제2005-86388호에 의해 개시된, 종래 기술의 비트 확장 장치를 예시하는 블록도이다. 도 12의 비트 확장 장치 (9) 는 8 비트 정밀도를 갖는 입력 이미지 신호를 10 비트 정밀도로 확장한다. 그 후, 비트 확장 장치 (9) 는 확장된 2 비트에 대응하는 하프톤들을 포함하는 10 비트 정밀도를 갖는 출력 이미지 신호를 생성한다. 도 12에서, LPF (저역 통과 필터) (91) 는, 입력 이미지 신호의 픽셀 값들의 이동 평균을 계산하여 입력 이미지 신호 를 평활화한다. LPF (91) 는 10 비트로 확장된 평활화된 신호를 출력한다.

감산기 (92) 는 입력 이미지 신호 (정밀하게는, 비트 시프트 연산에 의해 10 비트로 확장된 입력 이미지 신호) 와 평활화된 신호 간의 감산 프로세스를 수행한다. 즉, 감산기 (92) 에 의한 감산 프로세스에서 획득된 차동 신호는 평활화된 신호의 하위 비트들을 추출함으로써 생성된 신호이다. 차동 신호는 평활화에 의해 생성된 하프톤 값들을 포함한다. 도 12의 구성에서, 이후 설명되는 가산기 (94) 에 의해 가산될 신호는 LPF (91) 로부터 출력된 평활화된 신호이다. 따라서, 감산기 (92) 는 비트가 확장된 입력 이미지 신호로부터 평활화된 신호를 감산하기만 하면 된다. 감산기 (92) 에 의한 감산 프로세스에서 획득된 차동 신호는 비선형 특성 프로세싱 섹션 (93) 에 공급된다.

비선형 특성 프로세싱 섹션 (93) 은 미리 결정된 레벨 이하로 출력 신호의 상한을 제한하기 위한 제한 프로세스 및 비선형 코어링 프로세스를 수행하는 디지털 필터이다. 비선형 특성 프로세싱 섹션 (93) 에 의한 비선형 프로세스는 하프톤 값들을 포함하는 차동 신호의 하위 비트들에 대해 수행된다.

가산기 (94) 는 비선형 프로세스가 수행된 차동 신호를 LPF (91) 에 의해 생성된 평활화된 신호에 가산한다. 가산기 (94) 로부터의 출력은 제한기 (95) 에 공급된다. 제한기 (95) 는 가산기 (94) 로부터의 출력의 오버 레인지 (over-range) 비트에 제한을 가한 후, 10 비트 출력 이미지 신호를 출력한다.

입력 신호의 그라데이션 단계의 수를 증가시키는 것을 수행하기 위한 비트 확장 장치의 특정 구성은 도 12의 비트 확장 장치 (9) 의 구성에 제한되지 않는다. 비트 확장 장치 (9) 는 평활화된 신호와 입력 이미지 신호 간의 감산을 수행함으로써 획득되는 차동 신호에 대해 비선형 프로세스를 수행한다. 반면에, 일본 특허 공개 공보 제2007-221569호에서 개시된 비트 확장 장치는 평활화된 신호에 대해 비선형 프로세스를 수행한 후, 평활화된 신호에 차동 신호를 가산하여 출력 이미지 신호를 생성한다. 또한, 일본 특허 공개 공보 제2007-213460호에서 개시된 비트 확장 장치는 평활화된 신호에 대해 비선형 프로세스를 수행한 후, 미리 결정된 믹싱 비율로 평활화된 신호와 입력 이미지 신호를 믹싱하여 출력 이미지 신호를 생성한다. 따라서, 일본 특허 공개 공보 제2007-213460호에서 개시된 비트 확장 장치는 비트 확장 장치 (9) 와 다르게 차동 신호를 생성하지 않으며, 가산기 (94) 대신에 데이터 믹서를 포함한다.

즉, 입력 이미지 신호의 그라데이션 단계의 수를 증가시키기 위한 신호 프로세싱 프로세스에서 다수의 변형들이 존재한다. 그러나, 이들 다양한 신호 프로세싱 프로세스들에서, 비트 확장에 의해 가산된 하프톤들에 대응하는 픽셀 값들이 출력 이미지 신호에 포함되는 방식으로 입력 이미지 신호가 보정되도록, 사전에 중간 신호가 생성되고, 그 중간 신호에 대해 비선형 프로세스가 수행되는 공통점이 존재한다. 예컨대, 비트 확장 장치 (9) 에 의해 비선형 프로세스가 수행되는 중간 신호는 입력 이미지 신호와 평활화된 신호 간의 감산 프로세스에서 획득된 차동 신호이다. 또한, 일본 특허 공개 공보 제2007-221569호 및 일본 특허 공개 공보 제2007-213460호에 의해 개시된 비트 확장 장치들에 의해 비선형 프로세스가 수행되는 중간 신호는 입력 이미지 신호를 평활화함으로써 획득된 평활화된 신호이 다.

본 발명자들은 다음의 문제점을 발견하였다. 그라데이션 단계의 수가 증가될 입력 이미지 신호가 가산 합성 및 투명 합성 (transparent synthesis) 등과 같은 이미지 합성 프로세스에서 상이한 비트 정밀도들을 갖는 복수의 이미지 신호들을 결합함으로써 생성된 합성된 이미지 신호인 경우에, 상술된 비트 확장 장치 (9) 와 같은 종래 기술의 비트 확장 장치에 의해 입력 이미지 신호의 그라데이션 단계의 수를 평활하게 증가시키는 것이 매우 어렵다.

이러한 문제점이 예를 사용하여 이하 설명된다.

도 13은 상이한 비트 정밀도들을 갖는 복수의 이미지 신호들을 결합함으로써 생성된 입력 이미지 신호의 예를 예시한다. 도 13의 영역 A (백색 영역) 는 배경 이미지의 영역이고, 이미지 합성 이전에 비트 정밀도 W2를 갖는다. 반면에, 도 13의 영역 B (음영된 영역) 는 OSD (On Screen Display) 이미지의 영역이고, 이미지 합성 이전에 비트 정밀도 W1을 갖는다. W2는 W1보다 k 비트 만큼 더 크다고 가정되는 것을 주의한다. 또한, 이미지 합성 이후에, 입력 이미지 신호는 W2 비트의 비트 폭을 갖는다고 가정된다. 이러한 W2 비트는 배경 이미지와 동일한 비트 폭이고, W1 보다 더 큰 비트 정밀도이다.

입력 이미지 신호의 그라데이션 단계의 수가 증가되어야 할 때, 종래 기술의 비트 확장 장치는 입력 이미지 신호의 비트 폭에 따라 입력 이미지 신호의 전체 영역에 대해 공통 비선형 프로세스를 수행한다. 따라서, 도 13의 입력 이미지 신 호 (96) 가 종래 기술의 비트 확장 디바이스에 공급되는 경우에, 이미지 합성 이전에 더 낮은 비트 정밀도를 갖는 영역 B에 대해 비트가 충분히 확장되지 않고, 이에 의해 출력 이미지 신호에서 부자연스러운 톤 점프를 야기한다. 이러한 문제점이 도 14의 (a) 내지 도 14의 (c) 와 관련하여 설명된다.

도 14의 (a) 내지 도 14의 (c) 는 도 13에 예시된 입력 이미지 신호 (96) 의 예들이다. 도 14의 (a) 내지 도 14의 (c) 에서, 영역 B의 비트 정밀도 W1은 8 비트이고, 영역 A의 비트 정밀도 W2는 10 비트이며, 비트 확장 장치에 의해 비트가 확장된 출력 이미지 신호의 비트 정밀도 W3은 12 비트이다. 도 14의 (a) 는 입력 이미지 신호 (96) 의 그라데이션 값들의 분포를 예시한다. 이미지 합성 이전에, 입력 이미지 신호 (96) 의 영역 B는 영역 A의 비트 정밀도보다 2 비트 만큼 더 작은 8 비트의 비트 정밀도를 갖는다. 따라서, 이미지 합성 이전에, 8 비트 신호인 영역 B의 1-LSB (최하위 비트) 의 폭은 10 비트 신호인 영역 A의 1-LSB 폭의 4배 만큼 길다. 따라서, 영역 B의 픽셀들이 취할 수 있는 그라데이션 값들은 도 14의 (a) 내지 도 14의 (c) 에서 그라데이션 값들 A, A+4, A+8, A+12 등으로서 도시된 모든 4개의 그라데이션들의 값들이다.

도 14의 (b) 에 도시된 바와 같이, 영역 B의 픽셀들이 12 비트이도록 확장될 때, 4 비트의 범위 (즉, 16 그라데이션 단계들) 내에서 입력 이미지 신호의 픽셀 값 변화를 허용하는 비선형 출력 제한 프로세스가 수행되어야 한다. 여기서, 4 비트는 비트 정밀도 W1 (8 비트) 과 비트 정밀도 W3 (12 비트) 간의 차이에 대응한다.

그러나, 입력 이미지 신호 (96) 의 비트 폭이 W2 (10 비트) 이므로, 종래 기술의 비트 확장 장치는 영역 A 및 영역 B에 공통인 출력 제한 프로세스만을 수행할 수 있다. 따라서, 종래 기술의 비트 확장 장치에 의해 수행되는 영역 B의 픽셀들에 대한 출력 제한 프로세스는 2 비트의 범위 (즉, 4 그라데이션 단계들) 내에서 입력 이미지 신호의 픽셀 값 변화를 허용하는 프로세스이다. 도 14의 (c) 에 예시된 바와 같이, 2 비트는 비트 정밀도 W2 (10 비트) 와 비트 정밀도 W3 (12 비트) 간의 차이에 대응한다. 따라서, 도 14의 (c) 에서 음영된 영역들로 표시된, 그라데이션 단계의 범위들 R1 내지 R5는 비트 확장 이후의 영역 B에 포함되지 않으며, 이에 의해 출력 이미지 신호에서 부자연스러운 톤 점프를 야기한다.

본 발명의 실시형태의 제 1 예시적인 양태는, 상이한 비트 정밀도들을 갖는 복수의 이미지 신호들을 결합함으로써 생성된 입력 이미지 신호를 수신하고, 비트 확장에 의해 입력 이미지 신호의 그라데이션 단계의 수를 증가시킴으로써 획득된 출력 이미지 신호를 생성하는 이미지 프로세싱 장치이다. 이미지 프로세싱 장치는, 입력 이미지 신호에 따라 중간 신호를 생성하는 중간 신호 생성기, 및 중간 신호의 픽셀 값에 대해 비선형 프로세스를 수행하는 비선형 필터를 포함하며, 중간 신호는 비트 확장에 의해 증가된 하프톤에 대응하는 픽셀 값이 출력 이미지 신호에 포함되도록 하는 방식으로 입력 이미지 신호를 보정하기 위해 사용된다. 여기서, 비선형 필터는, 입력 이미지 신호에 포함되며 프로세싱될 픽셀의 합성-전 (pre-synthesis) 비트 정밀도에 기초하여, 그 프로세싱될 픽셀에 대응하는 중간 신 호의 픽셀 값에 대해 비선형 프로세스가 수행될 때 비선형 필터의 필터 특성을 변경한다.

본 발명의 실시형태의 제 2 예시적인 양태는 평활화기, 비트 확장기, 감산기, 비선형 필터, 및 가산기를 포함하는 이미지 프로세싱 장치이다. 평활화기는 상이한 비트 정밀도들을 갖는 복수의 이미지 신호들을 결합함으로써 생성된 입력 이미지 신호를 평활화함으로써 평활화된 신호를 생성한다. 비트 확장기는 입력 이미지 신호의 비트 폭을 확장한다. 감산기는 비트 확장기에 의해 비트가 확장된 입력 이미지 신호와 평활화된 신호 간의 감산 프로세스를 수행하여 차동 신호를 생성한다. 비선형 필터는 차동 신호의 픽셀 값에 대해 비선형 프로세스를 수행한다. 감산 프로세스가 수행되었던 2개의 신호들 중 하나의 신호와 비선형 프로세스가 수행되었던 차동 신호를 가산하여 출력 이미지 신호를 생성한다. 또한, 비선형 필터는, 입력 이미지 신호에 포함되며 프로세싱될 픽셀의 합성-전 비트 정밀도에 기초하여, 그 프로세싱될 픽셀에 대응하는 차동 신호의 픽셀 값에 대해 비선형 프로세스가 수행될 때 비선형 필터의 필터 특성을 변경한다.

본 발명의 제 1 예시적인 양태에 따른 상술된 이미지 프로세싱 장치는, 입력 이미지 신호에 포함되며 프로세싱될 픽셀의 합성-전 비트 정밀도에 따라, 중간 신호에 대해 비선형 프로세스를 수행하기 위한 비선형 필터의 필터 특성을 변경할 수 있다. 유사하게, 본 발명의 제 2 예시적인 양태에 따른 이미지 프로세싱 장치는, 입력 이미지 신호에 포함되며 프로세싱될 픽셀의 합성-전 비트 정밀도에 따라, 평활화에 의해 생성된 하프톤을 포함하는 차동 신호에 대해 비선형 프로세스를 수 행하기 위한 비선형 필터의 필터 특성을 변경할 수 있다. 따라서, 본 발명의 제 1 및 제 2 예시적인 양태에 따른 이미지 프로세싱 장치들은, 영역들 각각의 합성-전 비트 정밀도들에 따라, 영역 기초로, 입력 이미지 신호에서 상이한 비트 정밀도들을 갖는 영역들에 대해 상이한 필터 특성들을 사용할 수 있다. 따라서, 이미지 프로세싱 장치들은, 도 14의 (a) 내지 도 14의 (c) 에 관련하여 설명된, 톤 점프의 발생을 억제하여, 평활하게 증가된 그라데이션 단계의 수를 갖는 출력 이미지 신호를 생성할 수 있다.

상이한 비트 정밀도들을 갖는 복수의 이미지 신호들을 결합함으로써 생성된 입력 이미지 신호의 그라데이션 단계의 수가 증가되어야 할 때, 본 발명은, 도 14의 (a) 내지 도 14의 (c) 에 관련하여 설명된 톤 점프의 발생을 억제할 수 있게 하고, 이에 의해 평활하게 증가된 그라데이션 단계의 수를 갖는 출력 이미지 신호를 생성한다.

상기 및 다른 예시적인 양태들, 이점들, 및 특징들은 첨부 도면과 함께 취해진 특정 예시적인 실시형태들의 다음 설명으로부터 더 명백하게 될 것이다.

본 발명을 통합하는 특정 실시형태들이 도면들과 관련하여 상세히 설명된다. 도면들에서, 동일한 컴포넌트들은 동일한 참조 번호들로 표시된다. 명료함을 위해, 필요한 만큼 설명이 반복되지 않을 것이다.

[제 1 예시적인 실시형태]

제 1 예시적인 실시형태에 따른 비트 확장 장치 (1) 는, 입력 이미지 신호의 그라데이션 단계의 수를 증가시키기 위해 일본 특허 공개 공보 제2005-86388호에 의해 개시된 비트 확장 장치 (9) 와 유사한 신호 프로세싱 프로세스를 채택한다. 구체적으로, 비트-확장-후 1-LSB (최하위 비트) 에 상당한 하프톤들을 포함하는 차동 신호 (D3) 를 생성하기 위해, 비트 확장 장치 (1) 는 비트가 확장된 입력 이미지 신호 (D1) 와 입력 이미지 신호 (S1) 를 평활화함으로써 획득된 평활화된 신호 (D2) 간의 감산 프로세스를 수행한다. 그 후, 비트 확장 장치 (1) 는 차동 신호 (D3) 에 대해 비선형 프로세스를 수행하고, 비선형-프로세스-후 차동 신호 (D4) 와 비트-확장-후 입력 이미지 신호 (D1) 를 가산하여 출력 이미지 신호 (S2) 를 생성한다.

도 1은 비트 확장 장치 (1) 의 구성예를 예시하는 블록도이다. 본 실시형태의 설명에서, 도 13의 입력 이미지 신호 (96) 에서와 같이, 입력 이미지 신호 (S1) 는 합성-전 비트 정밀도 W1을 갖는 영역 및 합성-전 비트 정밀도 W2를 갖는 영역이 믹싱된 합성된 신호인 것을 주의한다.

도 1에서, 비트 확장기 (10) 는 비트 시프트 연산에 의해 W2 비트의 양자화 비트 수를 갖는 입력 이미지 신호 (S1) 를 W3 비트로 확장한다.

평활화기 (11) 는 입력 이미지 신호 (S1) 를 평활화하고, W3 비트의 양자화 비트 수를 갖는 평활화된 신호 (D2) 를 출력한다. 예컨대, 평활화기 (11) 는 프로세스 타겟 픽셀과 그 프로세스 타겟 픽셀 근방에 위치된 픽셀의 미리 결정된 수의 평균 픽셀 값의 평균 픽셀 값을 계산할 수도 있다. 이어서, 평활화기 (11) 는, 평균 픽셀 값을 사용하여 프로세스 타겟 픽셀의 픽셀 값을 보정하는 이동 평균 필터를 사용할 수도 있다. 또한, 평활화기 (11) 는 이동 평균 방법 대신에 가중 평균 방법과 같은 다른 알려진 평활화 방법들에 의해 데이터를 평활화할 수도 있다.

감산기 (12) 는 평활화된 신호 (D2) 로부터 비트 확장기 (10) 에 의해 비트가 확장된 입력 이미지 신호 (D1) 를 감산하여 차동 신호 (D3) 를 생성한다. 도 1의 예에서, 음의 표현으로, 차동 신호 (D3) 의 비트 폭은 W3+1 비트이다. 차동 신호 (D3) 는 평활화기 (11) 에 의한 데이터 평활화 프로세스에서 생성된 하프톤 값을 추출함으로써 산출된 신호이다. 차동 신호 (D3) 는 비트가 확장된 입력 이미지 신호 (D1) 의 픽셀 값들을 보정하기 위한 보정 신호로서 사용된다.

제한기 (13) 는 감산기 (12) 에 의한 감산 프로세스에서 생성된 오버-레인지 비트에 제한을 가한 후, W3 비트로 비트 폭이 제한된 차동 신호 (D3) 를 비선형 제한기 (14) 에 공급한다.

비선형 제한기 (14) 는 차동 신호 (D3) 에 대해 비선형 프로세스를 수행하는 디지털 필터이다. 비선형 제한기 (14) 는 비트 정밀도 식별 신호 (C1) 에 응답하여, 차동 신호 (D3) 의 비선형 프로세스에서 필터 특성들을 변경한다. 비선형 제한기 (14) 의 필터 특성들의 특정 예들은 이후 상세히 설명된다.

비트 정밀도 식별 신호 (C1) 는 입력 이미지 신호 (S1) 의 각각의 픽셀에 대한 합성-전 비트 정밀도의 차이를 표시한다. 본 예시적인 실시형태의 경우에서, 비트 정밀도 식별 신호 (C1) 는 합성-전 비트 정밀도가 W1 또는 W2인지만을 표 시할 수도 있다. 다르게는, 비트 정밀도 식별 신호 (C1) 는 합성-전 비트 정밀도 그 자체를 표시할 수도 있다.

가산기 (15) 는 비선형 프로세스가 수행된 차동 신호 (D4) 에 비트-확장된 입력 신호를 가산한다. 마지막으로, 제한기 (16) 는 가산에서 생성된 오버-레인지 비트에 제한을 가하고, W3 비트로 비트 폭이 제한된 출력 이미지 신호 (S2) 를 출력한다.

비선형 제한기 (14) 의 필터 특성의 특정 예가 이하 설명된다. 도 2a 및 도 2b는 비선형 제한기 (14) 의 필터 특성들의 예를 예시하는 그래프들이다. 도 2a는, 프로세싱될 픽셀의 합성-전 비트 정밀도가 W1 (도 13의 영역 B) 인 경우에 비선형 제한기 (14) 에 적용되는 필터 특성을 예시한다. 반면에, 도 2b는, 프로세싱될 픽셀의 합성-전 비트 정밀도가 W2 (도 13의 영역 A) 인 경우에 비선형 제한기 (14) 에 적용되는 필터 특성을 예시한다.

도 2a의 필터 특성에서, 입력 차동 신호 (D3) 의 값 V_in의 절대값이 2^(k+s-1) 이하일 때, 입력 값 V_in은 어떠한 변화도 없이 출력 값 V_out이 된다. 또한, V_in의 절대값이 2^(k+s-1) 보다 더 크고 2^(k+s)이하일 때, 출력 값 V_out은 2^(k+s-1)로부터 입력 값을 감산함으로써 계산된다. 또한, V_in의 절대값이 2^(k+s) 보다 더 클 때, 출력 값 V_out은 0이 된다. 여기서, "k" 비트는 입력 이미지 신호 (S1) 의 비트 폭 W2와 프로세싱될 픽셀의 비트 정밀도 W1 간의 차이이다. "s" 비트는 비트-확장-후 출력 이미지 신호 (S2) 의 비트 폭 W3과 입력 이미지 신호 (S1) 의 비트 폭 W2 간의 차이이다. 도 2a의 필터 특성들은 다음 식들에 의해 표현될 수 있다.

반면에, 프로세싱될 픽셀의 합성-전 비트 정밀도가 W2 (도 13의 영역 A) 일 때 적용되는, 도 2b의 필터 특성의 전체 작용은 도 2a의 필터 특성과 동일하다. 그러나, 프로세싱될 픽셀들의 합성-전 비트 정밀도의 차이로 인해, 비선형 제한기 (14) 의 출력 제한 범위는 도 2b와 도 2a 간에 상이하다. 도 2b의 필터 특성들은 다음 식들로 표현될 수 있다.

즉, 도 2a의 필터 특성에 의해 프로세싱된 차동 신호 (D4) 를 사용하여 비트-확장-후 입력 이미지 신호 (D1) 를 보정할 경우, 입력 이미지 신호의 픽셀 값은 총 1-LSB 범위, 즉 합성-전 비트 정밀도 "W1" 위 아래 0.5-LSB 내에서 보정될 수 있다. 반면에, 도 2b의 필터 특성에 의해 프로세싱된 차동 신호 (D4) 를 사용 하여 확장-후 입력 이미지 신호 (D1) 를 보정할 경우, 입력 이미지 신호의 픽셀 값은 총 1-LSB 범위, 즉 합성-전 비트 정밀도 "W2" 위 아래 0.5-LSB 내에서 보정될 수 있다.

도 3a 및 도 3b는 특정 값들을 사용하여 도 2a 및 도 2b 간의 차이를 설명한다. 도 3a 및 도 3b의 그래프들은 W1 = 8 비트, W2 = 10 비트, 및 W3 = 12 비트일 때의 도 2a 및 도 2b의 필터 특성들을 표현한다.

도 3a의 필터 특성을 사용함으로써, 입력 이미지 신호 (S1) 의 픽셀 값은, W3 비트로 비트가 확장된 후의 범위인 2⁴ = 16 그라데이션 단계 범위 내인, 총 1-LSB 범위, 즉 합성-전 비트 정밀도 W1 = 8 비트 위 아래 0.5-LSB 내에서 보정될 수 있다. 이는 도 14의 (b) 에 예시된 바와 같이 합성-전 비트 정밀도가 8 비트인 경우의 바람직한 보정 범위에 대응한다.

반면에, 도 3b의 필터 특성을 사용함으로써, 입력 이미지 신호 (S1) 의 픽셀 값은 총 1-LSB 범위, 즉 합성-전 비트 정밀도 W1 = 8 비트 위 아래 0.5-LSB 내에서 보정될 수 있다. 즉, 입력 이미지 신호 (S1) 의 픽셀 값은 W3 비트로 비트가 확장된 후의 범위인 2² = 4 그라데이션 단계 범위 내에서 보정될 수 있다. 이는 도 14의 (c) 에 예시된 바와 같이 합성-전 비트 정밀도가 10 비트일 때의 바람직한 보정 범위에 대응한다.

말할 필요도 없지만, 도 2a, 도 2b, 도 3a, 및 도 3b에 도시된 필터 특성들은 단지 예일 뿐이다. 예컨대, 도 4a 및 도 4b에 예시된 필터 특성들이 도 2a 및 도 2b 대신에 사용될 수도 있다. 차동 신호 (D3) 의 값 V_in의 절대값이 2^(k+s) 또는 2^s 보다 더 클 때, 도 2a 및 도 2b의 상술된 필터 특성들은 필터 출력 V_out을 0이 되도록 설정한다. 그렇게 함으로써, 입력 이미지 신호의 픽셀 값은 전혀 보정되지 않을 것이다. 반면에, 차동 신호 (D3) 의 값 V_in의 절대값이 2^(k+s) 또는 2^s보다 더 클 때, 도 4a 및 도 4b의 필터 특성들은 필터 출력 V_out을 출력 제한 범위의 최대값이 되도록 설정한다.

상술된 바와 같이, 상이한 비트 정밀도들을 갖는 복수의 이미지 신호들을 결합함으로써 생성된 입력 이미지 신호의 그라데이션의 단계를 증가시킬 때, 본 실시형태의 비트 확장 장치 (1) 는 합성-전 비트 정밀도에 따라 비선형 제한기 (14) 의 필터 특성들을 변경한다. 즉, 비트 확장 장치 (1) 는 합성-전 입력 이미지 신호 (S1) 의 각각의 영역의 비트 정밀도에 대응하는 필터 특성을 선택적으로 적용할 수 있다. 따라서, 비트 확장 장치 (1) 는, 도 14의 (a) 내지 도 14의 (c) 에 관련하여 설명된, 출력 이미지 신호 (S2) 에서의 톤 점프의 발생을 방지할 수 있다.

한편, 배경 기술 섹션에서 언급된 바와 같이, 그라데이션의 단계가 증가된 출력 이미지 신호 (S2) 를 생성하기 위해, 입력 이미지 신호 (S1) 에 대해 수행되는 신호 프로세싱 프로세스에서 다수의 변형들이 존재한다. 예컨대, 도 1에 예 시된 비트 확장 장치 (1) 의 구성은 도 5에 예시된 구성으로 변형될 수도 있다.

도 1에 예시된 비트 확장 장치 (1) 의 구성예는, 평활화된 신호 (D2) 로부터 비트-확장-후 입력 이미지 신호 (D1) 를 감산하여 차동 신호 (D3) 를 생성한 후, 비트-확장-후 입력 이미지 신호 (D1) 에 비선형-프로세스-후 차동 신호 (D4) 를 가산한다. 반면에, 도 5의 변형은, 비트-확장-후 입력 이미지 신호 (D1) 와 평활화된 신호 (D2) 의 감산 방향에서 도 1의 구성예와 상이하다. 즉, 도 5의 변형된 예는 비트-확장-후 입력 이미지 신호 (D1) 로부터 평활화된 신호 (D2) 를 감산하여 차동 신호 (D3) 를 생성한다. 또한, 감산 방향의 변화에 따라, 도 5의 변형된 예는, 이후에, 평활화된 신호 (D2) 에 비선형-프로세스-후 차동 신호 (D4) 를 가산하도록 변형된다. 즉, 도 5의 구성에 의한 신호 프로세싱 프로세스는 도 12에 예시된 종래 기술의 비트 확장 장치 (9) 의 신호 프로세싱 프로세스와 동일하다.

도 1 및 도 5의 구성예들에서, 비선형 필터, 비선형 제한기 (14) 에 의해 프로세싱될 신호가 차동 신호 (D3) 로서 사용된다. 그러나, 일본 특허 공개 공보 제2007-221569호 및 제2007-213460호에 의해 개시된 신호 프로세싱 프로세스에 의해 그라데이션 단계의 수가 증가될 때, 입력 이미지 신호 (S1) 를 평활화함으로써 획득된 평활화된 신호 (D2) 가 비선형 필터에 의해 프로세싱될 신호로서 사용된다. 따라서, 일본 특허 공개 공보 제2007-221569호 및 제2007-213460호에 의해 개시된 신호 프로세싱 프로세스에 의해 그라데이션 단계의 수가 증가될 때, 차동 신호 (D3) 대신에 평활화된 신호 (D2) 에 대한 비선형 프로세스의 필터 특성들이 입력 이미지 신호 (S1) 의 합성-전 비트 정밀도에 따라 변경될 수도 있다.

(이미지 합성기의 특정 예)

다음으로, 비트 정밀도 식별 신호 (C1) 의 생성 소스의 예인 이미지 합성기 (100) 가 이하 설명된다. 도 6은 이미지 합성기 (100) 의 블록도이다. 이미지 합성기 (100) 는, 알파 블렌딩 (alpha blending) 프로세스에 의해 복수의 이미지 신호들을 결합하여, 비트 확장 장치 (1) 에 공급되는 입력 이미지 신호 (S1) 를 생성한다.

이미지 합성기 (100) 는, 도 13에 도시된 입력 이미지 신호의 영역 A에 대응하는 배경 신호 (V1), 도 13에 도시된 입력 이미지 신호의 영역 B에 대응하는 OSD 신호 (V2), 및 배경 이미지 신호 (V1) 와 중첩되는 배경 이미지 신호 (V2) 의 불투명도 (opacity) 를 표현하는 알파 값들을 수신한다. 이미지 합성기 (100) 는 다음 계산식에 의해 소위 투명 합성을 수행한다.

S1 = V1 × (1 - 알파) + V2 × 알파

이미지 합성기 (100) 에 의한 비트 정밀도 식별 신호 (C1) 의 생성 절차가 이하 설명된다. 이미지 합성기 (100) 는, 입력 이미지 신호 (S1) 에 포함된 각각의 픽셀이 배경 이미지 신호 (V1) 에 근접한지 또는 OSD 신호 (V2) 에 근접한지를 알파 블렌딩 시에 불투명도를 결정하기 위한 파라미터인 알파 값에 따라 결정한다. 즉, 이미지 합성기 (100) 는, 픽셀이 배경 이미지 신호 (V1) 로 주로 이루어진 것인지 또는 OSD 신호 (V2) 로 주로 이루어진 것인지를 결정한다. 그 후, 배경 이미지 신호 (V1) 가 주 컴포넌트라고 이미지 합성기 (100) 가 결정한 경우 에, 이미지 합성기 (100) 는 배경 이미지 신호 (V1) 가 주 컴포넌트인 것을 표시하는 식별 신호 (C1) 를 출력한다. 반면에, OSD 신호 (V2) 가 주 컴포넌트라고 이미지 합성기 (100) 가 결정한 경우에, 이미지 합성기 (100) 는 OSD 신호 (V2) 가 주 컴포넌트인 것을 표시하는 식별 신호 (C1) 를 출력한다.

도 7은 상술된 비트 정밀도 식별 신호 (C1) 의 생성 절차의 예를 예시하는 흐름도이다. 단계 S10에서, 다음 식들에 의해 정의되는 파라미터 P1이 계산된다.

P1 = W2 × (1 - 알파) + W1 × 알파

파라미터 P1의 상기 식으로부터 볼 수 있는 바와 같이, 파라미터 P1은 배경 이미지 신호 (V1) 와 OSD 신호 (V2) 의 비트 정밀도들 W1 및 W2에 대한 알파 블렌딩 프로세스와 유사한 계산을 수행함으로써 획득될 수 있다.

단계 S11에서, W1과 W2의 평균 값이 파라미터 P1의 크기와 비교된다. 파라미터 P1이 평균 값보다 더 큰 경우에 (단계 S11의 예), 이미지 합성기 (100) 는 OSD 신호 (V2) 가 주 컴포넌트라고 결정한다. 그 후, 이미지 합성기 (100) 는 OSD 신호 (V2) 가 주 컴포넌트인 것을 표시하는 식별 신호 (C1) 를 출력한다 (단계 S12 및 단계 S13).

반면에, W1과 W2의 평균이 파라미터 P1보다 더 큰 경우에 (단계 S11의 아니오), 이미지 합성기 (100) 는 배경 이미지 신호 (V1) 가 주 컴포넌트라고 결정한다. 그 후, 이미지 합성기 (100) 는 배경 이미지 신호 (V1) 가 주 컴포넌트인 것을 표시하는 식별 신호 (C1) 를 출력한다 (단계 S14 및 단계 S15).

또한, 도 7의 생성 절차는 3개 이상의 이미지들이 순차적으로 알파-블렌딩되는 경우에도 적용될 수 있다는 것을 주의한다. 한편, 도 13에 예시된 이미지 (96) 에서와 같이, 2개의 이미지들에 대해서만 투명 합성이 수행될 때, 이미지 합성기 (100) 는 간단하게 알파 값의 크기에 따라, 배경 이미지 신호 (V1) 또는 OSD 신호 (V2) 중 어느 신호가 주 컴포넌트인지를 식별할 수도 있다. 구체적으로, 알파 값이 전경 이미지, 즉 OSD 신호 (V2) 의 불투명도를 표현하는 경우에, 이미지 합성기 (100) 는, 알파 값이 0.5 보다 더 클 때 OSD 신호 (V2) 가 주 컴포넌트라고 결정하고, 알파 값이 0.5 보다 더 작을 때 배경 이미지 신호 (V1) 가 주 컴포넌트라고 결정한다.

[제 2 예시적인 실시형태]

제 2 예시적인 실시형태에 따른 비트 확장 장치 (2) 는 입력 이미지 신호의 픽셀 값들의 변화를 모니터링함으로써 입력 이미지 신호 (S1) 의 각각의 비트의 합성-전 비트 정밀도를 결정한다.

도 8은 비트 확장 장치 (2) 의 구성예를 예시하는 블록도이다. 도 2a 및 도 2b에서, 비트 정밀도 평가기 (27) 는 입력 이미지 신호 (S1) 의 픽셀 값들의 변화를 모니터링함으로써 입력 이미지 신호 (S1) 의 각각의 픽셀의 합성-전 비트 정밀도를 결정한다. 비트 정밀도 평가기 (27) 는 평가 결과에 따라 비트 정밀도 식별 신호 (C1) 를 생성하고, 비선형 제한기 (14) 에 그 식별 신호 (C1) 를 공급하여 필터 특성들을 스위칭한다. 도 2a 및 도 2b에서, 비트 정밀도 평가기 (27) 이외의 컴포넌트들은 도 1에 예시된 컴포넌트들과 동일하다. 따라서, 그 컴포 넌트들은 도 1의 컴포넌트들과 동일한 참조 번호들에 의해 표시된다. 또한, 여기서 설명이 반복되지 않을 것이다.

다음으로, 비트 정밀도 평가기 (27) 에 의한 비트 정밀도 평가 절차가 이하 설명된다. 도 9는 비트 정밀도 평가 절차의 특정 예를 예시하는 흐름도이다. 단계 S20에서, 입력 이미지 신호 (S1) 는 상위 W1 비트 및 하위 (W2-W1) 비트로 분할된 후, 상위 W1 비트 및 하위 (W2-W1) 비트의 각각에 대해 인접 픽셀과의 차이가 계산된다. 상위 비트 그룹의 비트 수 W1은 이미지 합성 이전에 더 낮은 비트 정밀도를 갖는 영역 B의 비트 정밀도 W1에 따라야할 필요가 있다.

단계 S21에서, 입력 이미지 신호 (S1) 는 상위 W 비트 및 하위 (W2-W1) 비트의 변화의 경향에 따라 분류된다. 구체적으로, 입력 이미지 신호 (S1) 는 도 10의 분류표에 따라 분류될 수도 있다.

인접 픽셀과 비교하여, 상위 W1 비트에서 변화가 존재하고, 또한 하위 (W2-W1) 비트에서 변화가 존재하는 경우에, 비트 정밀도 평가기 (27) 는 비트 변화만으로 비트 정밀도가 결정될 수 없다고 추정한다 (카테고리 1).

인접 픽셀과 비교하여, 상위 W1 비트에서 변화가 존재하고, 하위 (W2-W1) 비트에서 변화가 존재하지 않는 경우에, 비트 정밀도 평가기 (27) 는 프로세싱될 픽셀의 합성-전 비트 정밀도가 W1이라고 추정한다 (카테고리 2).

인접 픽셀과 비교하여, 상위 W1 비트에서 변화가 존재하지 않고, 하위 (W2-W1) 비트에서 변화가 존재하는 경우에, 비트 정밀도 평가기 (27) 는 프로세싱될 픽셀의 합성-전 비트 정밀도가 W2라고 추정한다 (카테고리 3).

인접 픽셀과 비교하여, 상위 W1 비트에서 변화가 존재하지 않고, 또한 하위 (W2-W1) 비트에서 변화가 존재하지 않는 경우에, 비트 정밀도 평가기 (27) 는 입력 이미지 신호 (S1) 가 작은 그라데이션 단계 변화를 갖는 평탄한 이미지라고 추정한다 (카테고리 4).

단계 S21에서 입력 이미지 신호 (S1) 가 "카테고리 1" 또는 "카테고리 4"로 분류된 경우에, 이미지 입력 신호 (S1) 의 합성-전 비트 정밀도는 단계 S22에서 통계적으로 평가된다. 통계적인 평가 절차의 특정 예가 이하 설명된다.

예컨대, 단계 S21에서 이미지 합성 이전에 비트 정밀도 W1을 갖는 것으로 추정된 픽셀에 값 "-1"이 할당되고, 비트 정밀도 W2를 갖는 것으로 추정된 픽셀에 값 "+1"이 할당되며, 카테고리 1 또는 카테고리 4로 분류된 픽셀에 값 "0"이 할당된다. 그 후, 프로세싱될 픽셀과 그 픽셀 전후에 위치된 픽셀들의 평균 값이 계산되어야 한다. 계산된 평균 값이 음인 경우에, 비트 정밀도 평가기 (27) 는 합성-전 비트 정밀도가 W1이라고 추정한다. 계산된 평균 값이 양인 경우에, 비트 정밀도 평가기 (27) 는 합성-전 비트 정밀도가 W2라고 추정한다.

도 11은 단계 S22에서 통계적인 평가 절차를 수행하기 위한, 단계 S21에서의 분류의 결과를 사용하여 플로팅된 그래프이다. 도 11에서 점들은 픽셀들 각각에 대한 단계 S21에서의 분류된 결과를 표현한다. 한편, 도 11의 실선 L1은 각각의 픽셀, 그 픽셀 이전의 2개의 픽셀들, 및 그 픽셀 이후의 2개의 픽셀들, 즉 총 5개의 픽셀들의 이동 평균을 표현한다. 예컨대, 픽셀 번호 10의 픽셀은 "평가되지 않음 (카테고리 1)" 또는 "평탄한 이미지 (카테고리 4)"로서 분류되지만, 그 픽셀, 그 픽셀 이전의 2개의 픽셀들, 및 그 픽셀 이후의 2개의 픽셀들, 즉 총 5개의 픽셀들의 평균 값은 양이다. 따라서, 픽셀 번호 10의 픽셀은 단계 S23에서 통계적인 평가 프로세스에서 이미지 합성 이전에 W2의 비트 정밀도를 갖는 것으로 추정된다.

상술된 바와 같이, 비트 확장 장치 (2) 는 입력 이미지 신호의 픽셀 값들에서의 변화를 모니터링함으로써 입력 이미지 신호 (S1) 의 각각의 픽셀의 비트 정밀도를 결정할 수 있다. 또한, 비트 확장 장치 (2) 는 비트 정밀도 평가기 (27) 의 평가 결과에 따라 비선형 제한기 (14) 의 필터 특성들을 변경할 수 있다. 즉, 비트 확장 장치 (2) 는 외부-공급된 비트 정밀도 식별 신호 (C1) 에 의존하지 않고 자율적으로 필터 특성들을 변경할 수 있다.

한편, 도 8에 예시된 비트 확장 장치 (2) 의 구성은 단지 예일 뿐이다. 제 1 예시적인 실시형태에서 설명된 바와 같이, 비트 확장 장치 (2) 의 구성은, 다양한 알려진 신호 프로세싱 프로세스들에 따라 입력 이미지 신호 S1의 그라데이션 단계의 수를 증가시키기 위해 적절하게 변형될 수 있다.

제 1 및 제 2 예시적인 실시형태들은 본 기술 분야의 당업자에 의해 바람직하게 조합될 수 있다.

본 발명이 수개의 예시적인 실시형태들의 관점에서 설명되었지만, 당업자는 본 발명이 첨부된 청구의 범위의 사상 및 범위 내에서 다양한 변형들을 사용하여 실시될 수 있고 본 발명이 상술된 예들에 한정되지 않는다는 것을 인지할 것이다.

또한, 청구의 범위는 상술된 예시적인 실시형태들에 의해 한정되지 않는다.

또한, 출원인의 의도는, 이후 출원 등록 동안 보정되는 경우에도 모든 청구 요소들의 균등물을 포함하는 것이다.

도 1은 본 발명의 제 1 예시적인 실시형태에 따른 비트 확장 장치의 블록도.

도 2a는 본 발명의 제 1 예시적인 실시형태에 따른 비트 확장 장치에 포함된 비선형 제한기의 응답 특성의 예를 예시하는 도면.

도 2b는 본 발명의 제 1 예시적인 실시형태에 따른 비트 확장 장치에 포함된 비선형 제한기의 응답 특성의 예를 예시하는 도면.

도 3a는 본 발명의 제 1 예시적인 실시형태에 따른 비트 확장 장치에 포함된 비선형 제한기의 응답 특성의 예를 예시하는 도면.

도 3b는 본 발명의 제 1 예시적인 실시형태에 따른 비트 확장 장치에 포함된 비선형 제한기의 응답 특성의 예를 예시하는 도면.

도 4a는 본 발명의 제 1 예시적인 실시형태에 따른 비트 확장 장치에 포함된 비선형 제한기의 응답 특성의 예를 예시하는 도면.

도 4b는 본 발명의 제 1 예시적인 실시형태에 따른 비트 확장 장치에 포함된 비선형 제한기의 응답 특성의 예를 예시하는 도면.

도 5는 본 발명의 제 1 예시적인 실시형태에 따른 비트 확장 장치의 또 다른 구성예를 예시하는 블록도.

도 6은 입력 이미지 신호 및 비트 정밀도 식별 신호를 생성하는 알파 블렌더의 블록도.

도 7은 알파 블렌더에 의한 비트 정밀도 식별 신호의 생성 절차를 예시하는 흐름도.

도 8은 본 발명의 제 2 예시적인 실시형태에 따른 비트 확장 장치의 블록도.

도 9는 본 발명의 제 2 예시적인 실시형태에 따른 비트 확장 장치에 포함된 비트 정밀도 평가기에 의한 프로세스의 내용을 예시하는 흐름도.

도 10은 비트 정밀도 평가기에 의해 참조되는 평가표의 예를 예시하는 도면.

도 11은 비트 정밀도 평가기에 의한 통계적인 비트 정밀도 평가 절차를 설명하는 그래프.

도 12는 종래 기술의 비트 확장 장치를 예시하는 블록도.

도 13은 상이한 비트 정밀도들을 갖는 복수의 이미지 신호들을 포함하는 합성된 이미지 신호의 예를 예시하는 도면.

도 14는 종래 기술의 비트 확장 장치의 문제점을 설명하는 도면.

※도면의 주요 부분에 대한 부호의 설명

1 : 비트 확장 장치

11 : 평활화기

12 : 감산기

Claims

상이한 비트 정밀도들을 갖는 복수의 이미지 신호들을 결합함으로써 생성된 입력 이미지 신호를 수신하고, 비트 확장에 의해 상기 입력 이미지 신호의 그라데이션 단계 (gradation step) 의 수를 증가시킴으로써 획득된 출력 이미지 신호를 생성하는 이미지 프로세싱 장치로서,

상기 입력 이미지 신호에 따라 중간 신호를 생성하는 중간 신호 생성기로서, 상기 중간 신호는 상기 비트 확장에 의해 증가된 하프톤 (halftone) 에 대응하는 픽셀 값이 상기 출력 이미지 신호에 포함되도록 하는 방식으로 상기 입력 이미지 신호를 보정하기 위해 사용되는, 상기 중간 신호 생성기; 및

상기 중간 신호의 픽셀 값에 대해 비선형 프로세스를 수행하는 비선형 필터를 포함하며,

상기 비선형 필터는, 상기 입력 이미지 신호에 포함되며 프로세싱될 픽셀의 합성-전 (pre-synthesis) 비트 정밀도에 기초하여, 상기 프로세싱될 픽셀에 대응하는 중간 신호의 픽셀 값에 대해 상기 비선형 프로세스가 수행될 때 상기 비선형 필터의 필터 특성을 변경하는, 이미지 프로세싱 장치.
제 1 항에 있어서,

상기 비선형 필터는 비트 정밀도 식별 신호에 응답하여 상기 필터 특성을 변경하며, 상기 비트 정밀도 식별 신호는 상기 입력 이미지 신호에 포함된 각각의 픽 셀의 합성-전 비트 정밀도의 차이를 식별할 수 있게 하는, 이미지 프로세싱 장치.
제 2 항에 있어서,

상기 비트 정밀도 식별 신호는 상기 입력 이미지 신호에 포함된 각각의 픽셀이 상기 복수의 이미지 신호들 중 어느 이미지 신호로 이루어진 것인지를 표시하는, 이미지 프로세싱 장치.
제 2 항에 있어서,

상기 비트 정밀도 식별 신호는 상기 입력 이미지 신호에 포함된 각각의 픽셀의 합성-전 비트 정밀도를 표시하는, 이미지 프로세싱 장치.
제 2 항에 있어서,

상기 복수의 이미지 신호들을 결합함으로써 상기 입력 이미지 신호를 생성하고, 상기 비트 정밀도 식별 신호를 생성하는 이미지 합성기를 더 포함하는, 이미지 프로세싱 장치.
제 5 항에 있어서,

상기 이미지 합성기는, 상기 복수의 이미지 신호들에 대해 알파 블렌드 (alpha blend) 를 수행하기 위해 상기 복수의 이미지 신호들의 각각에 특정된 알파 값에 따라, 상기 비트 정밀도 식별 신호를 생성하는, 이미지 프로세싱 장치.
제 1 항에 있어서,

상기 입력 이미지 신호에 포함된 각각의 픽셀의 픽셀 값을 상위 비트 그룹 및 하위 비트 그룹으로 분할하고, 프로세스 타겟 픽셀과 상기 프로세스 타겟 픽셀에 인접한 픽셀 사이에서, 상위 비트 그룹 및 하위 비트 그룹을 각각 비교하며, 상기 상위 비트 그룹에서의 변화의 존재 및 상기 하위 비트 그룹에서의 변화의 존재에 따라 비트 정밀도 식별 신호를 생성하는 비트 정밀도 평가기를 더 포함하며,

상기 상위 비트 그룹은 제 1 이미지 신호의 비트 정밀도에 대응하고, 상기 제 1 이미지 신호는 상기 복수의 이미지 신호들에 포함되고 제 1 비트 정밀도를 가지며,

상기 하위 비트 그룹은 상기 제 1 이미지 신호의 비트 정밀도와 제 2 이미지 신호의 비트 정밀도 간의 차이에 대응하고, 상기 제 2 이미지 신호는 상기 복수의 이미지 신호들에 포함되고 상기 제 1 비트 정밀도보다 높은 제 2 비트 정밀도를 갖는, 이미지 프로세싱 장치.
제 1 항에 있어서,

상기 중간 신호 생성기는, 상기 입력 이미지 신호를 평활화함으로써 획득된 평활화된 신호 또는 상기 평활화된 신호와 상기 입력 이미지 신호 간의 감산 프로세스를 수행함으로써 획득된 차동 신호를 상기 중간 신호로서 사용하는, 이미지 프로세싱 장치.
입력 이미지 신호를 평활화함으로써 평활화된 신호를 생성하는 평활화기로서, 상기 입력 이미지 신호는 상이한 비트 정밀도들을 갖는 복수의 이미지 신호들을 결합함으로써 생성되는, 상기 평활화기;

상기 입력 이미지 신호의 비트 폭을 확장하는 비트 확장기;

상기 비트 확장기에 의해 비트가 확장된 입력 이미지 신호와 상기 평활화된 신호 간에 감산 프로세스를 수행하여 차동 신호를 생성하는 감산기;

상기 차동 신호의 픽셀 값에 대해 비선형 프로세스를 수행하는 비선형 필터; 및

상기 감산 프로세스가 수행되었던 2개의 신호들 중 하나의 신호와 상기 비선형 프로세스가 수행되었던 차동 신호를 가산하여 출력 이미지 신호를 생성하는 가산기를 포함하며,

상기 비선형 필터는, 상기 입력 이미지 신호에 포함된 프로세스 타겟 픽셀의 합성-전 (pre-synthesis) 비트 정밀도에 기초하여, 상기 프로세스 타겟 픽셀에 대응하는 차동 신호의 픽셀 값에 대해 상기 비선형 프로세스가 수행될 때 상기 비선형 필터의 필터 특성을 변경하는, 이미지 프로세싱 장치.
제 9 항에 있어서,

상기 비선형 필터는 비트 정밀도 식별 신호에 응답하여 상기 필터 특성을 변경하며, 상기 비트 정밀도 식별 신호는 상기 입력 이미지 신호의 각각의 픽셀에 대 한 비트 정밀도의 차이를 식별할 수 있게 하는, 이미지 프로세싱 장치.
제 10 항에 있어서,

상기 비트 정밀도 식별 신호는 상기 복수의 이미지 신호들 중 어느 이미지 신호가 상기 입력 이미지 신호의 각각의 픽셀의 주 컴포넌트인지를 표시하는, 이미지 프로세싱 장치.
제 10 항에 있어서,

상기 비트 정밀도 식별 신호는 상기 입력 이미지 신호에 포함된 각각의 픽셀의 합성-전 비트 정밀도를 표시하는, 이미지 프로세싱 장치.
제 10 항에 있어서,

상기 복수의 이미지 신호들을 결합함으로써 상기 입력 이미지 신호를 생성하고, 상기 비트 정밀도 식별 신호를 생성하는 이미지 합성기를 더 포함하는, 이미지 프로세싱 장치.
제 13 항에 있어서,

상기 이미지 합성기는, 상기 복수의 이미지 신호들에 대해 알파 블렌드 (alpha blend) 를 수행하기 위해 상기 복수의 이미지 신호들의 각각에 특정된 알파 값에 따라, 상기 비트 정밀도 식별 신호를 생성하는, 이미지 프로세싱 장치.
제 9 항에 있어서,

상기 입력 이미지 신호에 포함된 각각의 픽셀의 픽셀 값을 상위 비트 그룹 및 하위 비트 그룹으로 분할하고, 프로세스 타겟 픽셀과 상기 프로세스 타겟 픽셀에 인접한 픽셀 사이에서, 상위 비트 그룹 및 하위 비트 그룹을 각각 비교하며, 상기 상위 비트 그룹에서의 변화의 존재 및 상기 하위 비트 그룹에서의 변화의 존재에 따라 비트 정밀도 식별 신호를 생성하는 비트 정밀도 평가기를 더 포함하고,

상기 상위 비트 그룹은 제 1 이미지 신호의 비트 정밀도에 대응하고, 상기 제 1 이미지 신호는 상기 복수의 이미지 신호들에 포함되고 제 1 비트 정밀도를 가지며,

상기 하위 비트 그룹은 상기 제 1 이미지 신호의 비트 정밀도와 제 2 이미지 신호의 비트 정밀도 간의 차이에 대응하고, 상기 제 2 이미지 신호는 상기 복수의 이미지 신호들에 포함되고 상기 제 1 비트 정밀도보다 높은 제 2 비트 정밀도를 갖는, 이미지 프로세싱 장치.
상이한 정밀도들을 갖는 복수의 이미지 신호들을 결합함으로써 생성된 입력 이미지 신호를 수신하고, 비트 확장에 의해 상기 입력 이미지 신호의 그라데이션 단계 (gradation step) 의 수를 증가시킴으로써 획득된 출력 이미지 신호를 생성하는 방법으로서,

상기 비트 확장에 의해 증가된 하프톤 (halftone) 에 대응하는 픽셀 값이 상 기 출력 이미지 신호에 포함되도록 하는 방식으로 상기 입력 이미지 신호를 보정하기 위해 사용되는 중간 신호를 생성하는 단계; 및

상기 입력 이미지 신호에 포함되며 프로세싱될 픽셀에 대응하는 중간 신호의 픽셀 값에 대해 비선형 필터링을 적용하는 단계를 포함하며,

상기 비선형 필터링의 특성은 상기 프로세싱될 픽셀의 합성-전 (pre-synthesis) 비트 정밀도에 따라 결정되는, 방법.
제 16 항에 있어서,

상기 비선형 필터링의 특성은, 상기 복수의 이미지 신호들에 대해 알파 블렌드 (alpha blend) 를 수행하기 위해 상기 복수의 이미지 신호들의 각각에 특정된 알파 값에 따라 결정되는, 방법.