KR101062836B1 - Semiconductor device manufacturing method - Google Patents

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Abstract

본 발명은 게이트 전극의 형성 공정에서 기판의 손실을 방지하는 반도체 소자 제조 방법을 제공하기 위한 것으로, 이를 위해 기판을 식각하여 필라헤드와 필라넥을 포함하는 필라패턴을 형성하는 단계, 상기 필라패턴 상에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막이 형성된 기판의 단차를 따라 제1금속막과 제2금속막을 형성하는 단계, 상기 제1금속막을 식각정지막으로 상기 제2금속막의 일부를 선택적으로 식각하여, 상기 필라넥을 감싸는 제2금속막패턴을 형성하는 단계, 상기 제1금속막의 일부를 식각하여, 상기 필라넥을 감싸는 제1금속막패턴을 형성하는 단계를 포함하여 이루어지므로써, 반도체 소자의 안정성 및 신뢰성을 향상시킨다.The present invention is to provide a method for manufacturing a semiconductor device that prevents the loss of the substrate in the process of forming a gate electrode, and for this purpose to form a pillar pattern comprising a pillar head and the pillar neck by etching the substrate, on the pillar pattern Forming a gate insulating film on the substrate; forming a first metal film and a second metal film along a step of the substrate on which the gate insulating film is formed; selectively etching a portion of the second metal film using the first metal film as an etch stop film Forming a second metal film pattern surrounding the pillar neck, and etching a portion of the first metal film to form a first metal film pattern surrounding the pillar neck, thereby forming a semiconductor device. Improves its stability and reliability.

게이트 전극, 기판, 채널, 필라패턴 Gate electrode, substrate, channel, pillar pattern

Description

반도체 소자 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}Semiconductor device manufacturing method {METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 채널이 상/하로 형성되는 반도체 소자 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device manufacturing technology, and more particularly, to a semiconductor device manufacturing method in which channels are formed up and down.

반도체 소자의 디자인룰(design rule)이 감소함에 따라 소스 및 드레인(source and drain)을 활성영역 내에 상/하로 배치시켜서 채널이 상/하, 예컨대 수직으로 형성되는 반도체 소자가 제안되었다.As a design rule of a semiconductor device decreases, a semiconductor device has been proposed in which a channel is formed up / down, for example, vertically by disposing source and drain up and down in an active region.

도 1a 및 도 1b는 종래기술에 따라 채널이 상/하로 형성되는 반도체 소자의 제조 방법을 나타낸 공정단면도이다.1A and 1B are cross-sectional views illustrating a method of manufacturing a semiconductor device in which channels are formed up and down according to the related art.

도 1a에 도시된 바와 같이, 기판(11) 상에 복수의 게이트 하드마스크막패턴(12)을 형성하고, 이를 식각장벽으로 기판(11)을 식각하여 필라헤드(13, piliar head)를 형성한다. 이어서, 게이트 하드마스크막패턴(12)과 필라헤드(13)의 측벽에 스페이서(14)를 형성한 후, 이를 식각장벽으로 기판(11)을 식각하여 필라넥(15)을 형성한다. 필라헤드(13)와 필라넥(15)을 통칭하여 필라패턴이라 표기한다.As shown in FIG. 1A, a plurality of gate hard mask layer patterns 12 are formed on the substrate 11, and the pillar 11 is formed by etching the substrate 11 using an etch barrier. . Subsequently, after the spacers 14 are formed on the sidewalls of the gate hard mask layer pattern 12 and the pillar head 13, the substrate 11 is etched using the etch barrier to form the pillar neck 15. The pillar head 13 and the pillar neck 15 are collectively referred to as a pillar pattern.

이어서, 필라헤드(13)의 일부와 필라넥(15)에 게이트 절연막(16)을 형성한 후, 기판의 단차를 따라 금속막(17)을 증착한다.Subsequently, after the gate insulating film 16 is formed on a part of the pillar head 13 and the pillar neck 15, the metal film 17 is deposited along the step of the substrate.

도 1b에 도시된 바와 같이, 금속막(17)에 대한 비등방성 식각공정을 진행하여 필라넥(15)을 감싸는 서라운드 형상(surrounding profile)의 게이트 전극(17A)을 형성한다.As shown in FIG. 1B, an anisotropic etching process is performed on the metal layer 17 to form a gate electrode 17A having a surround profile surrounding the pillar neck 15.

그러나, 상술한 바와 같이 금속막(17)을 비등방성 식각하는 과정에서 기판(11)이 손실(18)되며, 이는 반도체 소자의 동작특성을 저하시키는 요인으로 작용한다.However, as described above, in the process of anisotropically etching the metal film 17, the substrate 11 is lost 18, which acts as a factor of lowering the operation characteristics of the semiconductor device.

즉, 금속막(17)의 비등방성 식각은 스페이서(14)가 노출될 때까지 진행한다. 이때, 인접하는 필라패턴 사이에 증착된 금속막(17)은 과도식각(over etch)이 발생하며, 이에 따라 기판(11)이 손실(18)되는 것이다.That is, anisotropic etching of the metal film 17 proceeds until the spacer 14 is exposed. At this time, the metal layer 17 deposited between the adjacent pillar patterns generates an overetch, and thus, the substrate 11 is lost 18.

물론, 금속막(17)의 비등방성 식각은 게이트 절연막(16)에 대하여 선택비가 우수한 식각 레시피(recipe)를 사용하지만, 선택비는 무한한 것이 아니기에 한계가 있으며, 이에 따라 상기 비등방성 식각의 레시피만으로는 기판(11)의 손실(18)을 방지할 수는 없다.Of course, the anisotropic etching of the metal film 17 uses an etching recipe having excellent selectivity with respect to the gate insulating film 16, but the selection ratio is not infinite, and thus, the anisotropic etching recipe is limited. It is not possible to prevent the loss 18 of the substrate 11.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 게이트 전극의 형성 공정에서 기판의 손실을 방지하는 반도체 소자 제조 방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems of the prior art, and an object of the present invention is to provide a method for manufacturing a semiconductor device to prevent the loss of the substrate in the process of forming the gate electrode.

상기의 목적을 달성하기 위한 본 발명의 반도체 소자 제조 방법은 기판을 식각하여 필라헤드와 필라넥을 포함하는 필라패턴을 형성하는 단계, 상기 필라패턴 상에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막이 형성된 기판의 단차를 따라 제1금속막과 제2금속막을 형성하는 단계, 상기 제1금속막을 식각정지막으로 상기 제2금속막의 일부를 선택적으로 식각하여, 상기 필라넥을 감싸는 제2금속막패턴을 형성하는 단계, 상기 제1금속막의 일부를 식각하여, 상기 필라넥을 감싸는 제1금속막패턴을 형성하는 단계를 포함한다.According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device, the method comprising: forming a pillar pattern including a pillar head and a pillar neck by etching a substrate; forming a gate insulating layer on the pillar pattern; Forming a first metal layer and a second metal layer along a step of the formed substrate; selectively etching a portion of the second metal layer by using the first metal layer as an etch stop layer to surround the pillar neck; Forming a first metal film pattern surrounding the pillar neck by etching a portion of the first metal film.

상술한 바와 같은 과제 해결 수단을 바탕으로 하는 본 발명은 게이트 전극을 형성하는 공정에서 기판의 손실을 방지한다.The present invention based on the above-described problem solving means prevents the loss of the substrate in the process of forming the gate electrode.

따라서, 반도체 소자의 안정성 및 신뢰성을 향상시킬 수 있으며, 나아가 수율을 증가할 수 있는 효과를 갖는다.Therefore, the stability and reliability of the semiconductor device can be improved, and further, the yield can be increased.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위해 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention.

도 2a 및 도 2d는 본 발명의 실시예에 따라 채널이 상/하로 형성되는 반도체 소자의 제조 방법을 나타낸 공정단면도이다.2A and 2D are cross-sectional views illustrating a method of manufacturing a semiconductor device in which channels are formed up and down according to an embodiment of the present invention.

도 2a에 도시된 바와 같이, 기판(21) 상에 복수의 게이트 하드마스크막패턴(22)을 형성하고, 이를 식각장벽으로 기판(21)을 식각하여 필라헤드(23)를 형성한다.As shown in FIG. 2A, a plurality of gate hard mask layer patterns 22 are formed on the substrate 21, and the pillar 21 is formed by etching the substrate 21 using an etch barrier.

게이트 하드마스크막패턴(22)은 질화막, 특히 실리콘질화막으로 형성한다.The gate hard mask film pattern 22 is formed of a nitride film, especially a silicon nitride film.

이어서, 게이트 하드마스크막패턴(22)과 필라헤드(23)의 측벽에 스페이서(24)를 형성한 후, 이를 식각장벽으로 기판(21)을 등방성 식각하여 필라넥(25)을 형성한다.Subsequently, after forming the spacers 24 on the sidewalls of the gate hard mask layer pattern 22 and the pillar head 23, the pillars 25 are formed by isotropically etching the substrate 21 using the etching barriers.

스페이서(24)는 필라헤드(23)가 형성된 기판의 단차를 따라 질화막을 증착한 후, 에치백(etch back) 공정을 진행하여 형성한다.The spacer 24 is formed by depositing a nitride film along a step of the substrate on which the pillar head 23 is formed, and then performing an etch back process.

이하, 필라헤드(23)와 필라넥(25)을 통칭하여 필라패턴이라 표기하며, 필라패턴은 활성영역(active)에 해당한다.Hereinafter, the pillar head 23 and the pillar neck 25 are collectively referred to as a pillar pattern, and the pillar pattern corresponds to an active region.

이어서, 필라헤드(23)의 일부와 필라넥(25)에 게이트 절연막(26)을 형성한다.Subsequently, a gate insulating film 26 is formed on part of the pillar head 23 and the pillar neck 25.

도 2b에 도시된 바와 같이, 게이트 절연막(26)이 형성된 기판(21)의 단차를 따라 제1금속막(27)과 제2금속막(28)을 순차적으로 형성한다.As shown in FIG. 2B, the first metal layer 27 and the second metal layer 28 are sequentially formed along the step of the substrate 21 on which the gate insulating layer 26 is formed.

제1금속막(27)과 제2금속막(28)은 게이트 전극을 형성하기 위한 박막이며, 특히 제1금속막(27)은 제2금속막(28) 식각시 기판(21)을 보호하기 위한 식각정지막으로도 작용한다. 만약, 제1금속막(27)을 티타늄질화막으로 형성하였다면, 제2금속막(28)은 텅스텐막으로 형성하며, 반대로 제1금속막(27)을 텅스텐막으로 형성하였다면, 제2금속막(28)은 티타늄질화막으로 형성한다.The first metal layer 27 and the second metal layer 28 are thin films for forming a gate electrode. In particular, the first metal layer 27 protects the substrate 21 when the second metal layer 28 is etched. It also acts as an etch stop film. If the first metal film 27 is formed of a titanium nitride film, the second metal film 28 is formed of a tungsten film. On the contrary, if the first metal film 27 is formed of a tungsten film, the second metal film ( 28 is formed of a titanium nitride film.

도 2c에 도시된 바와 같이, 제2금속막(28)의 일부를 선택적으로 식각하여, 필라넥(25)을 감싸는 제2금속막패턴(28A)을 형성한다.As shown in FIG. 2C, a portion of the second metal film 28 is selectively etched to form a second metal film pattern 28A surrounding the pillar neck 25.

제2금속막(28)의 일부를 선택적으로 식각하는 과정은 비등방성 식각으로 진행하며, 제1금속막(27)을 티타늄질화막으로 형성하고, 제2금속막(28)을 텅스텐막으로 형성하였을 경우는 SF6 또는 NF3가스를 포함하는 식각가스를 이용한다. 이와 같이 SF6 또는 NF3가스를 포함하는 식각가스를 이용하면, 티타늄질화막에 대하여 텅스텐을 선택적으로 식각할 수 있으며, 이에 따라 텅스텐막의 식각도중 티타늄질화막의 손실은 방지된다. 다른 경우로, 제1금속막(27)을 텅스텐막으로 형성하고, 제2금속막(28)을 티타늄질화막으로 형성하였을 경우는 Cl2가스를 포함하는 식각가스를 이용한다. 이와 같이 Cl2가스를 포함하는 식각가스를 이용하면, 텅스텐막에 대하여 티타늄질화막을 선택적으로 식각할 수 있으며, 이에 따라 티타늄질화막의 식각도중 텅스텐막의 손실은 방지된다. The process of selectively etching part of the second metal film 28 may be performed by anisotropic etching, the first metal film 27 may be formed of a titanium nitride film, and the second metal film 28 may be formed of a tungsten film. In this case, an etching gas containing SF 6 or NF 3 gas is used. As such, when an etching gas including SF 6 or NF 3 gas is used, tungsten may be selectively etched with respect to the titanium nitride film, thereby preventing the loss of the titanium nitride film during the etching of the tungsten film. In another case, when the first metal film 27 is formed of a tungsten film and the second metal film 28 is formed of a titanium nitride film, an etching gas containing Cl 2 gas is used. As such, when the etching gas containing Cl 2 gas is used, the titanium nitride film may be selectively etched with respect to the tungsten film, thereby preventing the loss of the tungsten film during the etching of the titanium nitride film.

따라서, 제2금속막(28)의 식각도중 제1금속막(27)으로 인해 기판(21)의 손실 은 방지된다.Therefore, the loss of the substrate 21 is prevented due to the first metal layer 27 during the etching of the second metal layer 28.

도 2d에 도시된 바와 같이, 제1금속막(27)의 일부를 선택적으로 식각하여, 필라넥(25)을 감싸는 제1금속막패턴(27A)을 형성한다.As shown in FIG. 2D, a portion of the first metal film 27 is selectively etched to form a first metal film pattern 27A surrounding the pillar neck 25.

제1금속막(27)의 식각은 등방성 식각으로 진행하는데, 등방성 식각은 비등방성 식각에 비해 프로파일(profile)에 대한 제약이 없기 때문에, 비등방성 식각과 비교하여 게이트 절연막(26)에 대한 높은 식각 선택비를 얻을 수 있다. 이때, 상기 식각 선택비를 더욱 증가시키기 위해 식각가스로 발생된 플라즈마를 기판 방향으로 유도하기 위한 바이어스 파워(bias power)를 낮게 하며, 기판 온도를 높일 수도 있다.Etching of the first metal layer 27 proceeds to isotropic etching. Since isotropic etching has no profile constraint compared to anisotropic etching, the higher etching of the first metal layer 27 is higher than that of the anisotropic etching. You can get a selection fee. In this case, in order to further increase the etching selectivity, the bias power for inducing the plasma generated by the etching gas toward the substrate may be lowered, and the substrate temperature may be increased.

따라서, 제1금속막(27) 식각시 게이트 절연막(26)의 손실 및 기판(21)의 손실은 방지된다.Therefore, when the first metal layer 27 is etched, the loss of the gate insulating layer 26 and the loss of the substrate 21 are prevented.

또한, 제1금속막패턴(27A)과 제2금속막패턴(28A)은 게이트 전극으로 작용하며, 후속 소스 및 드레인과 함께 상/하채널을 유도한다.In addition, the first metal film pattern 27A and the second metal film pattern 28A serve as gate electrodes, and induce upper and lower channels together with subsequent sources and drains.

전술한 바와 같은 본 발명의 실시예는, 필라패턴이 형성된 기판(21)의 단차를 따라 제1금속막(27)과 제2금속막(28)을 순차적으로 형성한 후, 제1금속막(27)을 식각정지막으로 제2금속막(28)을 비등방성 식각하여 제2금속막패턴(28A)을 형성한다. 이후, 제1금속막(27)에 대한 등방성 식각을 진행하여 제1금속막패턴(27A)을 형성한다. 이로써, 제1금속막패턴(27A)과 제2금속막패턴(28A)을 포함하는 게이트 전극이 형성된다.According to the embodiment of the present invention as described above, the first metal film 27 and the second metal film 28 are sequentially formed along the step of the substrate 21 on which the pillar pattern is formed, and then the first metal film ( 27) is anisotropically etched with the second metal film 28 to form the second metal film pattern 28A. Thereafter, isotropic etching is performed on the first metal layer 27 to form the first metal layer pattern 27A. As a result, a gate electrode including the first metal film pattern 27A and the second metal film pattern 28A is formed.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.

도 1a 및 도 1b는 종래기술에 따라 채널이 상/하로 형성되는 반도체 소자의 제조 방법을 나타낸 공정단면도.1A and 1B are cross-sectional views illustrating a method of manufacturing a semiconductor device in which channels are formed up and down according to the related art.

도 2a 및 도 2d는 본 발명의 실시예에 따라 채널이 상/하로 형성되는 반도체 소자의 제조 방법을 나타낸 공정단면도.2A and 2D are cross-sectional views illustrating a method of manufacturing a semiconductor device in which channels are formed up and down according to an embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

21 : 기판 22 : 게이트 하드마스크막21 substrate 22 gate hard mask film

23 : 필라헤드 24 : 스페이서23: pillar head 24: spacer

25 : 필라넥 26 : 게이트 절연막25: pillar neck 26: gate insulating film

27 : 제1금속막 28 : 제2금속막27: first metal film 28: second metal film

Claims (6)

기판을 식각하여 필라헤드와 필라넥을 포함하는 필라패턴을 형성하는 단계;Etching the substrate to form a pillar pattern including the pillar head and the pillar neck; 상기 필라패턴 상에 게이트 절연막을 형성하는 단계;Forming a gate insulating film on the pillar pattern; 상기 게이트 절연막이 형성된 기판의 단차를 따라 제1금속막과 제2금속막을 순차적으로 형성하는 단계;Sequentially forming a first metal film and a second metal film along a step of the substrate on which the gate insulating film is formed; 상기 제1금속막을 식각정지막으로 상기 제2금속막을 선택적으로 비등방성 식각하여 상기 필라넥을 감싸는 제2금속막패턴을 형성하는 단계; 및Selectively anisotropically etching the second metal film using the first metal film as an etch stop layer to form a second metal film pattern surrounding the pillar neck; And 상기 제1금속막을 선택적으로 등방성 식각하여 상기 필라넥을 감싸는 제1금속막패턴을 형성하는 단계Selectively isotropically etching the first metal film to form a first metal film pattern surrounding the pillar neck 를 포함하는 반도체 소자 제조 방법.Semiconductor device manufacturing method comprising a. 삭제delete 청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 was abandoned when the setup registration fee was paid. 제1항에 있어서,The method of claim 1, 상기 제1금속막을 티타늄질화막으로 형성하고, 상기 제2금속막은 텅스텐막으 로 형성하는 반도체 소자 제조 방법.And forming the first metal film as a titanium nitride film and the second metal film as a tungsten film. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 was abandoned when the registration fee was paid. 제3항에 있어서,The method of claim 3, 상기 제2금속막의 선택적 식각은 SF6 또는 NF3가스를 포함하는 식각가스로 진행하는 반도체 소자 제조 방법.The selective etching of the second metal film is a semiconductor device manufacturing method proceeds to an etching gas containing SF 6 or NF 3 gas. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.Claim 5 was abandoned upon payment of a set-up fee. 제1항에 있어서,The method of claim 1, 상기 제1금속막을 텅스텐막으로 형성하고, 상기 제2금속막은 티타늄질화막으로 형성하는 반도체 소자 제조 방법.The first metal film is formed of a tungsten film, and the second metal film is a titanium nitride film manufacturing method. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.Claim 6 was abandoned when the registration fee was paid. 제5항에 있어서,The method of claim 5, 상기 제2금속막의 선택적 식각은 Cl2가스를 포함하는 식각가스로 진행하는 반도체 소자 제조 방법.The selective etching of the second metal film is a semiconductor device manufacturing method that proceeds to the etching gas containing Cl 2 gas.
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