KR100699038B1 - Method for forming a recessed gate electrode - Google Patents

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박종철
임장빈
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삼성전자주식회사
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Abstract

A method for forming a recessed gate electrode is provided to prevent the generation of holes on a first recess part by using spacers with different thickness formed at first and second recess parts. A mask pattern is formed on a substrate(100) to expose a gate forming region. A preliminary first recess part is formed by anisotropic etching of the exposed substrate. A first recess part(108) is formed by isotropic etching of the preliminary first recess part. A second recess part(110) is formed to have a relatively narrow width. Spacers(112a) are formed at both sidewalls of the first and the second recess parts, wherein the thickness of the spacer formed at the first recess part is thicker than that of the spacer formed at the second recess part. A third recess part(114) is formed to have a wider width compared to the second recess part. After the spacers and the mask pattern are removed, a gate oxide layer and a gate conductive layer are formed in the first, the second and the third recess parts.

Description

리세스된 게이트 전극의 형성 방법{Method for forming a recessed gate electrode} Method for forming a recessed gate electrode

도 1 및 2는 종래의 방법에 의해 형성되는 리세스된 게이트 전극에서 발생될 수 있는 공정 불량을 설명하기 위한 단면도들이다. 1 and 2 are cross-sectional views illustrating process failures that may occur in a recessed gate electrode formed by a conventional method.

도 3 내지 도 10은 본 발명의 일실시예에 따른 리세스된 게이트 전극 형성 방법을 설명하기 위한 단면도들이다. 3 to 10 are cross-sectional views illustrating a method of forming a recessed gate electrode according to an exemplary embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

100 : 기판 102 : 패드 산화막 패턴100 substrate 102 pad oxide film pattern

104a : 제1 하드 마스크 패턴 106 : 제1 예비 리세스부104a: first hard mask pattern 106: first preliminary recess portion

108 : 제1 리세스부 110 : 제2 리세스부 108: first recessed part 110: second recessed part

112a : 스페이서 114 : 제3 리세스부 112a: spacer 114: third recessed portion

116 : 게이트 산화막 118 : 폴리실리콘 패턴 116: gate oxide film 118: polysilicon pattern

120 : 금속 실리사이드 패턴 122 : 제2 하드 마스크 패턴 120: metal silicide pattern 122: second hard mask pattern

124 : 게이트 전극 124: gate electrode

본 발명은 리세스된 게이트 전극의 형성 방법에 관한 것이다. 보다 상세하게, 본 발명은 공정 불량의 발생을 감소시킬 수 있는 리세스된 게이트 전극 형성 방법에 관한 것이다. The present invention relates to a method of forming a recessed gate electrode. More specifically, the present invention relates to a method of forming a recessed gate electrode that can reduce the occurrence of process defects.

반도체 장치가 고집적화 되어감에 따라, 반도체 장치를 구성하는 패턴의 선폭 및 상기 패턴들의 간격이 현저하게 감소되고 있다. 그러나, 게이트 전극과 같은 도전성 패턴의 선폭을 충분히 감소시키는 경우, 트랜지스터의 성능이 사용자가 원하는 수준을 갖기가 어려워진다. 특히, 디자인 룰이 100nm이하로 고도로 집적된 반도체 장치에 채용되는 트랜지스터는 충분한 유효 채널 길이 및 양호한 정션 누설 전류 특성을 확보하는 것이 용이하지 않다. 때문에, 상기한 문제들을 극복하기 위한 방법의 하나로 리세스된 채널(recessed channel)을 갖는 트랜지스터가 개발되었다.As semiconductor devices have been highly integrated, the line widths of the patterns constituting the semiconductor devices and the spacing of the patterns are significantly reduced. However, when the line width of a conductive pattern such as a gate electrode is sufficiently reduced, it is difficult for the performance of the transistor to have a desired level. In particular, transistors employed in highly integrated semiconductor devices whose design rules are 100 nm or less are difficult to ensure sufficient effective channel length and good junction leakage current characteristics. Therefore, a transistor having a recessed channel has been developed as one of methods for overcoming the above problems.

상기 리세스된 채널을 갖는 트랜지스터의 게이트 전극은 통상적으로 기판을 식각하여 리세스를 형성한 이 후에 상기 리세스 내에 게이트 산화막 및 도전막을 채워 넣음으로서 형성된다. 그러나, 상기 트랜지스터의 디자인 룰이 감소됨에 따라 상기 리세스의 하부의 폭이 매우 감소되고, 이로 인해 게이트 전극의 기저부에 전계가 집중되어 문턱 전압의 산포가 심해질 뿐 아니라, 원하는 수준 이하로 문턱 전압을 낮추기가 어렵다. The gate electrode of the transistor having the recessed channel is typically formed by etching a substrate to form a recess and then filling a gate oxide film and a conductive film in the recess. However, as the design rule of the transistor is reduced, the width of the lower portion of the recess is greatly reduced, which causes an electric field to be concentrated at the base of the gate electrode to increase the distribution of the threshold voltage, and to lower the threshold voltage to a desired level. Difficult to lower

이러한 문제점들은 트랜지스터를 형성하기 위한 리세스의 저면을 확장시킴으로서 다소 해결할 수 있다. 예를 들면, Min 등에게 허여된 미합중국 특허 제6,476,444호에는 채널 영역을 효율적으로 증대시키기 위하여 하부가 타원 형태로 확장된 리세스에 매립된 게이트 전극 및 이의 제조 방법이 개시되어 있다. 이러한 형태의 리세스는 먼저 제1 리세스를 형성하고, 상기 제1 리세스의 저면 아래의 기판을 등방성 식각하여 확장된 제2 리세스를 형성함으로서 완성될 수 있다. These problems can be somewhat solved by extending the bottom of the recess for forming the transistor. For example, U. S. Patent No. 6,476, 444 to Min et al. Discloses a gate electrode embedded in a recess in which the lower portion is extended in an ellipse shape to efficiently increase the channel region, and a method of manufacturing the same. This type of recess may be completed by first forming a first recess and then isotropically etching the substrate under the bottom of the first recess to form an extended second recess.

도 1 및 2는 종래의 방법에 의해 형성되는 리세스된 게이트 전극에서 발생될 수 있는 공정 불량을 설명하기 위한 단면도들이다. 1 and 2 are cross-sectional views illustrating process failures that may occur in a recessed gate electrode formed by a conventional method.

도 1에 도시된 것과 같이, 제1 리세스(14) 형성을 위한 식각 공정에서 하드 마스크 패턴(12)이 대부분 제거될 뿐 아니라 상기 하드 마스크 패턴(12)에 의해 생성되는 개구 부위가 상기 제1 리세스(14)에 비해 넓은 폭을 갖게된다. 이 경우, 상기 제1 리세스(14)의 측벽 상부에는 상대적으로 얇은 두께의 스페이서(16)가 형성된다. 또한, 상기 제1 리세스와 기판 상부면의 경계면 부위에는 스페이서(16)가 형성되지 않을 수도 있다. As shown in FIG. 1, not only the hard mask pattern 12 is mostly removed in the etching process for forming the first recess 14, but the openings generated by the hard mask pattern 12 may be formed in the first recess 14. It has a wider width than the recess 14. In this case, a relatively thin spacer 16 is formed on the upper sidewall of the first recess 14. In addition, the spacer 16 may not be formed at the interface between the first recess and the upper surface of the substrate.

이 후, 도 2에 도시된 것과 같이, 상기 제1 리세스(14)의 하방으로 확장된 제2 리세스(18)를 형성할 시에 상기 얇은 두께를 갖는 스페이서(16) 부위 또는 상기 제1 리세스(18)와 기판 상부면의 경계 부위(A)를 통해 쉽게 식각액이 유입될 수 있으며, 이 경우 상기 제1 리세스(18) 상부에는 원하지 않는 홀(20)이 생성될 수 있다. Subsequently, as shown in FIG. 2, when forming the second recess 18 extending below the first recess 14, the portion of the spacer 16 having the thin thickness or the first portion is formed. An etchant may be easily introduced through the boundary A between the recess 18 and the upper surface of the substrate, and in this case, an unwanted hole 20 may be formed in the upper portion of the first recess 18.

상기와 같이, 제1 리세스(18) 상부에 홀이 생성되는 경우에는 반도체 장치의 동작 불량이 발생하거나 동작 특성이 열화되는 등의 문제가 발생된다. As described above, when holes are formed in the upper portion of the first recesses 18, problems such as poor operation of the semiconductor device or deterioration of operating characteristics may occur.

따라서, 본 발명의 목적은 공정 불량을 감소시켜 트랜지스터의 동작 특성을 향상시킬 수 있는 리세스된 게이트 전극의 형성 방법을 제공하는 것이다. Accordingly, it is an object of the present invention to provide a method of forming a recessed gate electrode that can reduce process defects and improve the operating characteristics of the transistor.

상기한 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 리세스된 게이트 전극 형성 방법으로, 반도체 기판에서 게이트 형성 영역을 부분적으로 식각하여 제1 리세스부를 형성한다. 상기 제1 리세스부의 하부와 연통하고 상기 제1 리세스부보다 좁은 폭을 갖는 제2 리세스부를 형성한다. 상기 제2 리세스부의 측벽에 형성되는 막의 두께보다 상기 제1 리세스부의 측벽에 형성되는 막의 두께가 더 두껍게 되도록, 상기 제1 및 제2 리세스부의 측벽에 스페이서를 형성한다. 상기 제2 리세스부의 하부와 연통하고 상기 제2 리세스부보다 넓은 폭을 갖는 제3 리세스부를 형성한다. 상기 제1 내지 제3 리세스부의 측벽에 스페이서를 제거한다. 다음에, 상기 제1 내지 제3 리세스부 내부에 게이트 산화막 및 게이트 도전막을 형성한다. In a method of forming a recessed gate electrode according to an exemplary embodiment of the present invention for achieving the above object, a first recess is formed by partially etching a gate formation region in a semiconductor substrate. A second recess portion communicating with a lower portion of the first recess portion and having a narrower width than the first recess portion is formed. Spacers are formed on sidewalls of the first and second recessed portions such that the thickness of the film formed on the sidewalls of the first recessed portion is thicker than that of the film formed on the sidewalls of the second recessed portion. A third recess portion communicating with a lower portion of the second recess portion and having a width wider than that of the second recess portion is formed. Spacers are removed from sidewalls of the first to third recesses. Next, a gate oxide film and a gate conductive film are formed inside the first to third recessed portions.

본 발명에 의하면, 제1 리세스부에 형성되는 스페이서의 막의 두께가 상기 제2 리세스부에 형성되는 스페이서의 막의 두께보다 상대적으로 더 두껍다. 때문에, 상기 제3 리세스부를 형성할 시에 상기 스페이서가 상기 제1 및 제2 리세스부의 확장을 방지하도록 충분히 보호할 수 있어, 원하지 않는 기판 부위가 제거되는 등의 문제가 발생되지 않는다. 그러므로, 상기한 방법에 의해 형성되는 리세스된 게이트 전극을 채용하는 경우 트랜지스터의 동작 특성을 향상시킬 수 있다. According to the present invention, the thickness of the film of the spacer formed in the first recessed portion is relatively thicker than the thickness of the film of the spacer formed in the second recessed portion. Therefore, when forming the third recessed portion, the spacers can be sufficiently protected to prevent the expansion of the first and second recessed portions, so that problems such as removal of unwanted substrate portions are eliminated. Therefore, when the recessed gate electrode formed by the above method is employed, the operating characteristics of the transistor can be improved.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3 내지 도 10은 본 발명의 일실시예에 따른 리세스된 게이트 전극 형성 방법을 설명하기 위한 단면도들이다. 3 to 10 are cross-sectional views illustrating a method of forming a recessed gate electrode according to an exemplary embodiment of the present invention.

도 3을 참조하면, 실리콘과 같은 반도체 물질로 이루어지는 기판(100)을 마련한다. 상기 기판(100)에 트렌치 소자 분리 공정을 수행함으로서 액티브 영역 및 소자 분리 영역을 정의하는 소자 분리막(도시안됨)을 형성한다. Referring to FIG. 3, a substrate 100 made of a semiconductor material such as silicon is prepared. A trench isolation process is performed on the substrate 100 to form an isolation layer (not shown) defining an active region and an isolation region.

다음에, 상기 기판(100)을 열산화시켜 패드 산화막(도시안됨)을 형성한다. 상기 패드 산화막은 후속 공정에 의해 형성되는 하드 마스크막과 기판(100)간의 스트레스를 완화시키기 위한 버퍼층으로 제공된다. Next, the substrate 100 is thermally oxidized to form a pad oxide film (not shown). The pad oxide film serves as a buffer layer for alleviating stress between the hard mask film and the substrate 100 formed by a subsequent process.

상기 패드 산화막 상에 하드 마스크막(도시안됨)을 형성한다. 상기 하드 마스크막은 후속 공정을 통해 기판을 식각하기 위한 식각 마스크로 제공된다. 상기 하드 마스크막은 실리콘 질화물 또는 실리콘 산질화물을 사용하여 형성할 수 있다. 또한, 하드 마스크막은 화학 기상 증착(CVD) 공정, 플라즈마 증대 화학 기상 증착 공정(PE-CVD) 또는 원자층 적층(ALD) 공정을 수행하여 형성될 수 있다. A hard mask film (not shown) is formed on the pad oxide film. The hard mask layer serves as an etching mask for etching the substrate through a subsequent process. The hard mask layer may be formed using silicon nitride or silicon oxynitride. In addition, the hard mask layer may be formed by performing a chemical vapor deposition (CVD) process, a plasma enhanced chemical vapor deposition process (PE-CVD), or an atomic layer deposition (ALD) process.

상기 하드 마스크막을 사진 및 식각 공정을 통해 패터닝함으로서, 게이트 전극용 리세스를 형성하기 위한 기판 부위를 선택적으로 노출하는 하드 마스크 패턴(104)을 형성한다. 이 때, 상기 리세스의 폭을 감소시키기 위하여 상기 하드 마스크 패턴(104)에 의해 노출되는 부위가 감소되어야 하며, 이를 위하여 상기 하드 마스크 패턴(104)의 측벽이 경사를 갖는 것이 바람직하다. By patterning the hard mask layer through a photolithography and an etching process, a hard mask pattern 104 is formed to selectively expose a substrate portion for forming a recess for the gate electrode. At this time, the area exposed by the hard mask pattern 104 should be reduced in order to reduce the width of the recess. For this purpose, the sidewall of the hard mask pattern 104 preferably has an inclination.

도 4를 참조하면, 상기 하드 마스크 패턴(104)을 식각 마스크로 사용하여 상기 기판 표면을 선택적으로 이방성 식각함으로서 제1 예비 리세스부(106)를 형성한다. Referring to FIG. 4, the first preliminary recess portion 106 may be formed by selectively anisotropically etching the substrate surface using the hard mask pattern 104 as an etching mask.

상기 제1 예비 리세스부(106)를 형성할 시에 상기 하드 마스크 패턴(104)도 일부 제거되어 두께가 다소 얇아지게 된다. 이하에서는 상기 두께가 얇아진 하드 마스크 패턴을 제1 하드 마스크 패턴(104a)이라 하면서 설명한다. 상기 제1 예비 리세스부(106)는 이방성 식각 공정을 통해 형성되므로 실질적으로 수직한 측벽 형상을 갖는다. When the first preliminary recess portion 106 is formed, a portion of the hard mask pattern 104 is also removed so that the thickness becomes slightly thinner. Hereinafter, the thinned hard mask pattern will be described as a first hard mask pattern 104a. The first preliminary recess 106 is formed through an anisotropic etching process, and thus has a substantially vertical sidewall shape.

도 5를 참조하면, 상기 제1 예비 리세스부(106)를 등방성으로 식각하여 상기 제1 예비 리세스부(106)에 비해 확장된 내부폭을 갖는 제1 리세스부(108)를 형성한다. 구체적으로, 상기 제1 리세스부(108)는 상기 제1 하드 마스크 패턴(104a)의 저면 아래로 언더컷된 형상을 갖게된다. 이 때, 상기 제1 예비 리세스부(106)를 형성하는 이방성 식각 공정 및 상기 제1 리세스부(108)를 형성하는 등방성 식각 공정은 인시튜(in-situ)로 진행할 수 있다. 특히, 상기 등방성 식각 공정은 케미컬 건식 식각 (chemical dry etch)공정을 통해 수행될 수 있다. Referring to FIG. 5, the first preliminary recess portion 106 isotropically etched to form a first recess portion 108 having an inner width extended from that of the first preliminary recess portion 106. . In detail, the first recess 108 has an undercut shape under the bottom surface of the first hard mask pattern 104a. In this case, the anisotropic etching process for forming the first preliminary recess portion 106 and the isotropic etching process for forming the first recess portion 108 may be performed in-situ. In particular, the isotropic etching process may be performed through a chemical dry etch process.

상기 제1 리세스부(108)에서 상기 제1 하드 마스크 패턴(104a) 저면 아래로 언더컷되는 두께가 크면 상대적으로 소오스 및 드레인 영역이 협소해질 뿐 아니라 이웃하는 게이트 전극간의 거리가 가까워진다. 그러므로, 상기 언더컷되는 두께는 100Å이하인 것이 바람직하다. If the thickness of the first recess 108 undercut the bottom of the first hard mask pattern 104a is large, the source and drain regions become relatively narrow and the distance between neighboring gate electrodes becomes close. Therefore, the undercut thickness is preferably 100 kPa or less.

도 6을 참조하면, 상기 제1 하드 마스크 패턴(104a)을 식각 마스크로 사용하여 상기 제1 리세스부(108) 저면 아래의 기판을 이방성 식각함으로서 상기 제1 리세스부(108)와 연통하는 제2 리세스부(110)를 형성한다. 상기 제2 리세스부(110)는 상기 제1 하드 마스크 패턴(104a)의 노출 부위의 폭과 매우 유사한 내부 폭을 가지 게 되므로, 상기 제1 리세스부(108)에 비해서는 작은 폭을 갖는다. Referring to FIG. 6, the substrate under the first recess 108 is anisotropically etched using the first hard mask pattern 104a as an etch mask to communicate with the first recess 108. The second recess 110 is formed. Since the second recess portion 110 has an inner width very similar to the width of the exposed portion of the first hard mask pattern 104a, the second recess portion 110 has a smaller width than that of the first recess portion 108. .

도 7을 참조하면, 상기 제1 리세스부(108), 제2 리세스부(110)의 표면, 패드 산화막 패턴(102) 및 상기 제1 하드 마스크 패턴(104a)의 표면상에 연속적으로 보호막(112)을 형성한다. 상기 보호막(112)은 상기 제2 리세스부(110) 저면 아래의 기판을 식각할 시에 상기 제1 및 제2 리세스부(108, 110)의 측벽이 식각되지 않도록 보호하는 역할을 한다. 그러므로, 상기 보호막(112)은 기판에 대한 식각 선택비가 높은 물질로 형성되는 것이 바람직하다. 또한, 상기 보호막(112)은 습식 세정에 의해 용이하게 제거되는 물질로 형성되는 것이 바람직하다. Referring to FIG. 7, a passivation layer is continuously formed on the surface of the first recess 108, the second recess 110, the pad oxide layer pattern 102, and the surface of the first hard mask pattern 104a. And form 112. The passivation layer 112 serves to protect sidewalls of the first and second recesses 108 and 110 from being etched when the substrate under the bottom of the second recess 110 is etched. Therefore, the passivation layer 112 is preferably formed of a material having a high etching selectivity with respect to the substrate. In addition, the protective film 112 is preferably formed of a material that is easily removed by wet cleaning.

예를 들면, 보호막(112)은 실리콘 산화물, 실리콘 질화물 등을 사용하여 형성할 수 있다. 본 실시예에서는 상기 보호막(112)으로서 중온 산화막(Middle temperature oxide)을 증착한다. For example, the protective film 112 may be formed using silicon oxide, silicon nitride, or the like. In this embodiment, a middle temperature oxide is deposited as the passivation layer 112.

상기 공정을 수행할 시에 상기 제1 리세스부(108)의 언더컷된 부위에 상기 보호막(112)이 완전히 채워지도록 한다. 그러므로, 상대적으로 넓은 폭을 갖는 제1 리세스부(108)의 측벽에 형성되는 보호막(112)의 두께는 상대적으로 좁은 폭을 갖는 제2 리세스부(110)의 측벽에 형성되는 보호막(112)의 두께보다 얇아지게 된다. When the process is performed, the passivation layer 112 may be completely filled in the undercut portion of the first recess 108. Therefore, the thickness of the passivation layer 112 formed on the sidewall of the first recess portion 108 having a relatively wide width is the passivation layer 112 formed on the sidewall of the second recess portion 110 having a relatively narrow width. Thinner than).

도 8을 참조하면, 상기 보호막(112)을 이방성으로 식각함으로서 상기 제1 및 제2 리세스부(108, 110)의 측벽에 보호용 스페이서(112a)를 형성한다. 상기 스페이서(112a)에서, 상기 제1 리세스부(108)의 측벽에 형성되는 부위는 상기 제2 리세스부(110)의 측벽에 형성되는 부위에 비해 더 두껍게 형성된다. 더구나, 상기 제1 리세스부(108)는 상기 제1 하드 마스크 패턴(104a) 아래로 언더컷된 형태를 가지며 상기 언더컷된 부위에는 식각 보호용 스페이서(112a)가 형성되어 있으므로 상기 제1 리세스부(108)와 기판(100) 상부면의 계면 부위를 통해 식각액이 유입되는 것을 방지할 수 있다. 그러므로, 종래에 상기 제1 리세스부(108)와 기판 상부면의 계면 부위를 통해 식각액이 유입됨으로서 빈번하게 발생하였던 원하지 않은 홀 생성 불량 등을 감소시킬 수 있다. Referring to FIG. 8, the protective layer 112 is anisotropically etched to form protective spacers 112a on sidewalls of the first and second recesses 108 and 110. In the spacer 112a, a portion formed on the sidewall of the first recess portion 108 is thicker than a portion formed on the sidewall of the second recess portion 110. In addition, since the first recess 108 has an undercut form under the first hard mask pattern 104a and an etch protection spacer 112a is formed in the undercut portion, the first recess portion 108 may be prevented from entering the etchant through the interface portion of the upper surface of the substrate 100. Therefore, it is possible to reduce unwanted hole generation defects and the like, which frequently occur due to the inflow of the etchant through the interface between the first recess 108 and the upper surface of the substrate.

도 9를 참조하면, 상기 스페이서(112a) 및 제1 하드 마스크 패턴(104a)을 식각 마스크로 사용하여 상기 제2 리세스부(110) 저면에 노출되어 있는 기판을 등방성으로 식각함으로서 상기 제2 리세스부(110)와 연통하고 상기 제2 리세스부(110)보다 넓은 내부 폭을 갖는 제3 리세스부(114)를 형성한다. Referring to FIG. 9, by using the spacer 112a and the first hard mask pattern 104a as an etch mask, the substrate exposed to the bottom surface of the second recess portion 110 isotropically etched to form the second recess. A third recess portion 114 is formed in communication with the recess portion 110 and having a wider inner width than the second recess portion 110.

상기 제3 리세스부(114)는 채널이 형성되는 방향으로 절단한 단면이 타원 형상을 갖는 것이 바람직하다. 이는, 단면이 완전한 구 형상을 갖는 제3 리세스부(114)를 형성하는 경우에 비해 단면이 타원 형상이 되도록 제3 리세스부(114)를 형성하는 경우, 리세스된 게이트 전극의 기저부에 전계가 집중되는 것을 최소화할 수 있으며, 양호한 문턱 전압의 산포를 수득할 수 있다. The third recess 114 preferably has an elliptical shape in cross section cut in the direction in which the channel is formed. This is because, when the third recess portion 114 is formed to have an elliptical shape in cross section, as compared with the case of forming the third recess portion 114 having a spherical shape having a perfect cross section, the base portion of the recessed gate electrode is formed. The concentration of the electric field can be minimized, and a good threshold voltage distribution can be obtained.

상기 제3 리세스부(114)를 형성하기 위한 식각 공정은 케미컬 건식 식각 공정 또는 습식 식각 공정을 통해 수행할 수 있다. 예를 들어, 케미컬 건식 식각 공정에 의해 제3 리세스부를 형성하는 경우에는 육불화황(SF6) 가스, 염소(Cl2) 가스 및 산소(O2) 가스를 약 1.0：6.0：0.2 내지 0.3 정도의 유량비로 포함하는 식각 가스를 사용한다. 또한, 약 15mTorr 내지 약 25mTorr 정도의 압력 하에서 약 400W 내 지 약 600W 정도의 전력을 인가한다. 보다 바람직하게는, 육불화황(SF6) 가스, 염소(Cl2) 가스 및 산소(O2) 가스를 약 1.0：6.0：0.25 정도의 유량비로 포함하는 식각 가스를 이용하고, 약 20mTorr 정도의 압력 하에서 약 600W 정도의 전력을 인가한다. An etching process for forming the third recess portion 114 may be performed through a chemical dry etching process or a wet etching process. For example, when the third recessed portion is formed by a chemical dry etching process, sulfur hexafluoride (SF 6 ) gas, chlorine (Cl 2 ) gas, and oxygen (O 2 ) gas are about 1.0: 6.0: 0.2 to 0.3. Etch gas included in the flow rate ratio is used. In addition, a power of about 400W to about 600W is applied under a pressure of about 15mTorr to about 25mTorr. More preferably, using an etching gas containing sulfur hexafluoride (SF 6 ) gas, chlorine (Cl 2 ) gas and oxygen (O 2 ) gas at a flow ratio of about 1.0: 6.0: 0.25, Apply about 600W of power under pressure.

도 10을 참조하면, 상기 스페이서(112a)를 제거한다. 반응성 이온을 사용하는 건식 식각 공정을 수행하여 상기 스페이서(112a)를 제거하는 경우에는, 노출된 상기 제3 리세스부(114) 표면이 플라즈마 데미지를 입을 수 있을 뿐 아니라, 상기 제1 리세스부(108) 측벽에 형성되어 있는 스페이서(112a)가 완전히 제거되지 않을 수 있다. 그러므로, 상기 스페이서(112a)를 제거하는 공정은 습식 식각 공정에 의해 수행되는 것이 바람직하다. 상기 스페이서(112a)를 제거하는 공정에서 제1 하드 마스크 패턴(104a) 및 패드 산화막 패턴(102)도 함께 제거될 수 있다. Referring to FIG. 10, the spacer 112a is removed. When the spacer 112a is removed by a dry etching process using reactive ions, not only the exposed surface of the third recess portion 114 may suffer plasma damage, but also the first recess portion. The spacer 112a formed on the sidewalls 108 may not be completely removed. Therefore, the process of removing the spacer 112a is preferably performed by a wet etching process. In the process of removing the spacer 112a, the first hard mask pattern 104a and the pad oxide layer pattern 102 may also be removed.

상기 기판(100) 상부면, 제1 리세스부(108), 제2 리세스부(110) 및 제3 리세스부(114) 표면에 연속적으로 게이트 산화막(116)을 형성한다. 상기 게이트 산화막(116)은 열산화 공정을 통해 형성되는 실리콘 산화막인 것이 바람직하다. A gate oxide layer 116 is continuously formed on the upper surface of the substrate 100, the first recess 108, the second recess 110, and the third recess 114. The gate oxide film 116 is preferably a silicon oxide film formed through a thermal oxidation process.

다음에, 상기 게이트 산화막(116) 상에 게이트 전극용 도전막(도시안됨)을 형성한다. 이 때, 상기 도전막은 상기 제1 내지 제3 리세스부(108, 110, 114) 내부를 채우면서 상기 기판(100) 상부면보다 높게 형성하는 것이 바람직하다. 구체적으로, 상기 제1 내지 제3 리세스(108, 110, 114) 내부를 채우도록 불순물이 도핑된 폴리실리콘막(도시안됨)을 형성하고, 상기 폴리실리콘막(도시안됨) 상에 금속막 또 는 금속 실리사이드막(도시안됨)을 형성할 수 있다. Next, a conductive film for a gate electrode (not shown) is formed on the gate oxide film 116. In this case, the conductive film may be formed higher than the upper surface of the substrate 100 while filling the inside of the first to third recesses 108, 110 and 114. Specifically, a polysilicon film (not shown) doped with impurities to fill the interior of the first to third recesses 108, 110, and 114 is formed, and a metal film or layer is formed on the polysilicon film (not shown). May form a metal silicide film (not shown).

이후, 상기 도전막 상에 적어도 상기 제1 내지 제3 리세스부(108, 110, 114)와 대응하는 부위를 덮는 제2 하드 마스크 패턴(122)을 형성한다. 상기 제2 하드 마스크 패턴(122)을 식각 마스크로 이용하는 이방성 식각 공정을 통해 도전막을 식각함으로서, 상기 제1 내지 제3 리세스(108, 110, 114) 내부를 채우면서 상기 기판 (100)표면 상부로 돌출되는 게이트 전극(124)을 형성한다. 본 실시예에서는 도시된 것과 같이, 폴리실리콘 패턴(118) 및 금속 실리사이드 패턴(120)이 적층된 형상의 게이트 전극이 형성된다. Thereafter, a second hard mask pattern 122 is formed on the conductive layer to cover at least portions corresponding to the first to third recesses 108, 110, and 114. The conductive layer is etched through an anisotropic etching process using the second hard mask pattern 122 as an etch mask, thereby filling the first to third recesses 108, 110, and 114, and forming an upper surface of the substrate 100. A gate electrode 124 is formed to protrude. In the present embodiment, as illustrated, a gate electrode having a shape in which the polysilicon pattern 118 and the metal silicide pattern 120 are stacked is formed.

다음에, 도시되지는 않았지만, 상기 게이트 전극(124) 양측으로 소오스 및 드레인을 형성함으로서 MOS트랜지스터를 완성할 수 있다. Next, although not shown, MOS transistors can be completed by forming sources and drains on both sides of the gate electrode 124.

상술한 바와 같이 본 발명에 의하면, 리세스된 게이트 전극이 형성될 부위 이외에 원하지 않는 홀이 생성되는 등의 불량을 감소시킬 수 있다. 이로 인해, 동작 특성이 향상되는 트랜지스터를 형성할 수 있다. As described above, according to the present invention, it is possible to reduce defects such as the generation of unwanted holes other than the portion where the recessed gate electrode is to be formed. For this reason, the transistor which improves an operation characteristic can be formed.

상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. As described above, although described with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified without departing from the spirit and scope of the invention described in the claims below. And can be changed.

Claims (4)

기판에 게이트 형성 영역을 선택적으로 노출하는 마스크 패턴을 형성하는 단계;Forming a mask pattern on the substrate to selectively expose the gate formation region; 상기 노출된 기판을 이방성 식각하여 예비 제1 리세스부를 형성하는 단계; Anisotropically etching the exposed substrate to form a preliminary first recess; 상기 예비 제1 리세스부를 등방성 식각함으로서 제1 리세스부를 형성하는 단계;Isotropically etching the preliminary first recess to form a first recess; 상기 제1 리세스부의 하부와 연통하고 상기 제1 리세스부보다 좁은 폭을 갖는 제2 리세스부를 형성하는 단계; Forming a second recess portion in communication with a lower portion of the first recess portion and having a narrower width than the first recess portion; 상기 제2 리세스부의 측벽에 형성되는 막의 두께보다 상기 제1 리세스부의 측벽에 형성되는 막의 두께가 더 두껍게 되도록, 상기 제1 및 제2 리세스부의 측벽에 스페이서를 형성하는 단계;Forming spacers on sidewalls of the first and second recessed portions such that the thickness of the film formed on the sidewalls of the first recessed portion is thicker than the thickness of the film formed on the sidewalls of the second recessed portion; 상기 제2 리세스부의 하부와 연통하고 상기 제2 리세스부보다 넓은 폭을 갖는 제3 리세스부를 형성하는 단계; Forming a third recess portion in communication with a lower portion of the second recess portion and having a width wider than that of the second recess portion; 상기 제1 및 제2 리세스부의 측벽에 구비되는 스페이서 및 상기 마스크 패턴을 제거하는 단계; 및 Removing the spacers and the mask pattern provided on sidewalls of the first and second recesses; And 상기 제1 내지 제3 리세스부 내부에 게이트 산화막 및 게이트 도전막을 형성하는 단계를 포함하는 것을 특징으로 하는 리세스된 게이트 전극 형성 방법. And forming a gate oxide film and a gate conductive film in the first to third recessed portions. 삭제delete 제1항에 있어서, 상기 스페이서는 상기 반도체 기판과 서로 다른 식각 선택비를 갖는 물질을 사용하여 형성하는 것을 특징으로 하는 리세스된 게이트 전극 형성 방법. The method of claim 1, wherein the spacer is formed using a material having an etching selectivity different from that of the semiconductor substrate. 제1항에 있어서, 상기 제3 리세스부를 형성하는 단계는 습식 식각 공정을 통해 이루어지는 것을 특징으로 하는 리세스된 게이트 전극 형성 방법. The method of claim 1, wherein the forming of the third recess is performed by a wet etching process.
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KR100282452B1 (en) * 1999-03-18 2001-02-15 김영환 Semiconductor device and method for fabricating the same
KR20020096532A (en) * 2001-06-20 2002-12-31 삼성전자 주식회사 Method of Forming Active Region With Rounded Upper Corner

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