KR101055432B1 - 정렬홀을 갖는 반도체칩 및 그 제조방법 - Google Patents

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Abstract

본 발명은 정렬홀을 갖는 반도체칩 및 그 제조방법에 관한 것으로, 반도체칩의 외부접속범프의 위치정보를 갖는 정렬홀이 반도체칩에 형성됨으로써, 인쇄회로기판에 정렬이 된 상태에서 내장이 됨으로써 인쇄회로기판의 외층 회로층에 형성되는 비아와 정합하여 인쇄회로기판과의 전기 도통 성능이 향상되고 신뢰성이 향상되게 된다.
반도체칩, 정렬홀, 외부접속범프, 식각, 베리어층, 홈부, 웨이퍼

Description

정렬홀을 갖는 반도체칩 및 그 제조방법{Semiconductor chip having align hole and a manufacturing method for the same}
본 발명은 정렬홀을 갖는 반도체칩 및 그 제조방법에 관한 것으로, 더욱 상세하게는, 반도체칩의 외부접속범프의 위치정보를 갖는 정렬홀이 반도체칩에 형성된 정렬홀을 갖는 반도체칩 및 그 제조방법에 관한 것이다.
최근, 전자기기 제품의 소형, 경량화 때문에 반도체칩을 내장한 인쇄회로기판의 개발이 주목을 받고 있다.
반도체칩 내장형 인쇄회로기판을 구현하기 위해 인쇄회로기판 상에 반도체칩을 실장하는 표면 실장기술이 많이 존재하며, 이러한 기술로는 와이어 본딩(Wire Bonding), 플립 칩(Flip Chip) 등의 방법이 있다.
여기서, 와이어 본딩에 의한 실장방법은 인쇄회로기판에 설계회로가 인쇄된 반도체칩을 접착제를 이용하여 인쇄회로기판 상에 본딩시키고, 인쇄회로기판의 리드 프레임과 반도체칩의 금속 단자(즉, 패드) 간에 정보 송수신을 위해 금속 와이어로 접속시킨 후 반도체칩 및 와이어를 열경화성 수지 또는 열가소성 수지 등으로 몰딩(molding) 시키는 것이다.
또한, 플립 칩에 의한 실장방법은 반도체칩 상에 금, 솔더 혹은 기타 금속 등의 소재로 수십 ㎛ 크기에서 수백 ㎛ 크기의 외부 접속 단자(즉, 범프)를 형성하고, 기존의 와이어 본딩에 의한 실장방법과 반대로, 범프가 형성된 반도체칩을 뒤집어(flip) 표면이 기판 방향을 향하도록 실장시키는 것이다.
그러나, 이러한 표면 실장방법은 반도체칩이 인쇄회로기판의 표면에 실장되므로 실장 후 전체 두께가 인쇄회로기판 및 반도체칩의 두께의 합보다 작아질 수 없어 고밀도화에 어려움이 있었다. 또한, 반도체칩과 인쇄회로기판 사이에 접속단자(패드 또는 범프)를 이용하여 전기적 접속이 이루어지는바, 접속단자의 절단, 부식 등으로 인해 전기적 접속이 끊어지거나 오작동 되는 등 신뢰성의 문제점이 있었다.
따라서, 반도체칩을 인쇄회로기판에 형성된 캐비티(cavity) 내에 실장하고, 빌드업(Build-up)층을 형성시켜 전기적 접속을 함으로써 소형화 및 고밀도화를 추구하고, 고주파(100MHz 이상)에서 배선 거리를 최소화하고, 와이어 본딩이나 플립칩에 의한 실장방법에서 부품 연결시 발생하는 신뢰성의 문제점을 개선하고자 하는 방법이 나타나고 있다.
도 1 및 도 2에는 반도체칩을 인쇄회로기판에 내장하는 종래의 방법을 설명하기 위한 공정단면도가 도시되어 있다.
먼저, 도 1에 도시한 바와 같이, 내부 절연층(12) 및 내층 회로층(14)을 포함하는 코어기판(10)의 일면에 테이프(18)를 부착하고, 캐비티(16) 내에 외부접속 범프(32)가 일면에 형성된 반도체칩(30)을 헤더(미도시)를 이용하여 실장한다. 이때, 코어기판(10)과 반도체칩(30) 사이에 배치되는 검출장치(50)가 코어기판(10)의 내층 회로층(14)과 반도체칩(30)의 외부 형상을 감지하여 반도체칩(30)을 실장한다.
다음, 도 2에 도시한 바와 같이, 테이프(18)를 제거하고, 코어기판(10)의 양면에 외부 절연층(70), 및 반도체칩(30)의 외부접속범프(32)와 전기적으로 연결되는 비아(92) 및 외층 회로패턴(94)을 포함하는 외층 회로층(90)을 형성하여 반도체칩(30) 내장형 인쇄회로기판을 제조한다.
그러나, 반도체칩(30)의 경우 그 외형은 다이싱 공정상의 오차 등에 의해 일정한 형상을 가지는 것이 아니기 때문에 반도체칩(30)의 외형을 기준으로 실장하는 경우, 도 2에 도시한 바와 같이 외부접속범프(32)의 위치가 외층 회로층(90)의 비아(92)와 정합되지 않는 문제가 있었다.
따라서, 코어기판(10)의 외측에 형성되는 비아(92)와 반도체칩(30)의 외부접속범프(32)를 정합시킬 수 있는 반도체칩의 구조 및 제조방법이 제안될 것이 요구되었다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하고자 창출된 것으로서, 본 발명의 목적은 반도체칩의 외부접속범프가 외부 회로층에 형성되는 비아와 위치 정합될 수 있는 반도체칩의 구조 및 그 제조방법을 제공하기 위한 것이다.
본 발명의 바람직한 실시예에 따른 정렬홀을 갖는 반도체칩은, 반도체칩의 일면에 형성되고, 상기 반도체칩의 내부에 집적된 전자회로의 신호를 인출하는 외부접속범프; 및 상기 반도체칩을 관통하도록 형성되고 상기 외부접속범프의 위치정보를 갖는 정렬홀을 포함하는 것을 특징으로 한다.
여기서, 상기 정렬홀은 상기 반도체칩의 중앙 부분에 형성된 것을 특징으로 한다.
본 발명의 바람직한 실시예에 따른 정렬홀을 갖는 반도체칩의 제조방법은, (A) 웨이퍼 일면에 홈부를 형성하는 단계, (B) 상기 웨이퍼 상에 내부에 집적된 전자회로의 신호를 인출하는 외부접속범프를 형성하는 단계, 및 (C) 상기 웨이퍼 타면을 연마하여 상기 홈부를 노출시켜 정렬홀을 가공하는 단계를 포함하는 것을 특징으로 한다.
이때, 상기 (A) 단계는, (A1) 실리콘 웨이퍼 상에 베리어층을 형성하는 단계, (A2) 상기 베리어층 상에 레지스트층을 도포하고, 상기 레지스트층에 제1 개구부를 형성하는 단계, (A3) 상기 제1 개구부에 의해 노출된 영역의 상기 베리어층에 제2 개구부를 형성하고, 상기 레지스트층을 제거하는 단계, (A4) 상기 제2 개구부에 의해 노출된 영역의 상기 실리콘 웨이퍼에 홈부를 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 베리어층은 산화규소(SiO2)로 형성된 것을 특징으로 한다.
또한, 상기 (A4) 단계에서, 상기 홈부는 상기 실리콘 웨이퍼를 식각용액 또는 식각가스로 식각하여 형성되는 것을 특징으로 한다.
또한, 상기 베리어층은 상기 실리콘 웨이퍼를 식각하는 식각용액 또는 식각가스에 의해 식각되지 않는 것을 특징으로 한다.
또한, 상기 (C) 단계 이후에, (D) 다이싱 라인을 따라 상기 실리콘 웨이퍼를 개별 반도체칩으로 다이싱 하는 단계가 수행되는 것을 특징으로 한다.
또한, 상기 실리콘 웨이퍼에 형성된 상기 홈부의 깊이는 상기 반도체칩의 두께보다 크게 형성되는 것을 특징으로 한다.
본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로부터 더욱 명백해질 것이다.
이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.
본 발명에 따른 반도체칩은 외부접속범프의 위치정보를 갖는 정렬홀을 가지기 때문에 반도체칩의 외부접속범프가 반도체칩을 내장하는 인쇄회로기판의 외층회로층에 형성되는 비아와 정합할 수 있다. 따라서, 반도체칩과 이를 내장하는 인쇄회로기판 사이의 전기 도통 성능이 향상되고 반도체칩을 포함하는 인쇄회로기판의 신뢰성이 향상되는 장점이 있다.
본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되어지는 이하의 상세한 설명과 바람직한 실시예들로부터 더욱 명백해질 것이다. 본 명세서에서 "제1", "제2" 등의 용어는 임의의 양, 순서 또는 중요도를 나타내는 것이 아니라 구성요소들을 서로 구별하고자 사용된 것이며, 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 3a 및 도 3b는 본 발명의 바람직한 실시예에 따른 정렬홀을 갖는 반도체칩의 단면도 및 평면도이고, 도 4 내지 도 11은 본 발명의 바람직한 실시예에 따른 정렬홀을 갖는 반도체칩의 제조방법을 설명하기 위한 공정 단면도 또는 평면도이며, 도 12 내지 도 15는 본 발명의 바람직한 실시예에 따른 정렬홀을 갖는 반도체칩을 인쇄회로기판에 내장하는 방법을 설명하기 위한 공정단면도이다.
도 3a 및 도 3b는 각각 본 발명의 바람직한 실시예에 따른 정렬홀을 갖는 반도체칩(100A)의 단면도 및 사시도로서, 이를 참조하여 본 발명의 바람직한 실시예에 따른 정렬홀을 갖는 반도체칩(100A)에 대해 설명하면 다음과 같다.
본 실시예에 따른 반도체칩(100A)은 그 일면에 반도체칩의 내부에 집적된 전자회로의 신호를 인출하는 외부접속범프(130)가 형성되고, 상기 외부접속범프(130)의 위치정보를 갖는 정렬홀(102B)이 상기 반도체칩(100A)을 관통하도록 형성된 것에 특징이 있다.
여기서, 위치정보를 갖는다는 것은 정렬홀(102B)의 위치를 검출하는 것만으로 외부접속범프(130)의 위치를 검출할 수 있다는 것을 의미한다. 즉, 반도체칩(100A)의 외부접속범프(130)가 형성되지 않는 면만이 관측가능한 경우에 정렬홀(102B)의 위치로 외부접속범프(130)의 위치를 알 수 있게 되는 것을 의미한다. 이는, 반도체칩(100A)을 인쇄회로기판에 페이스-업(face-up) 형태로 실장하는 경우에 유익하다.
정렬홀(102B)은 반도체칩(100A)의 중앙 부분에 형성되는 것이 바람직하다. 그러나, 반도체칩(100A)의 일면에 형성된 외부접속범프(130)를 관통하지 않는한 반 도체칩(100A)의 어느부분에 형성되어도 무방하다 할 것이다.
한편, 도 3a 및 도 3b에는 외부접속범프(130)가 원통형 구조로 되어 있고, 정렬홀(102B)이 원형으로 가공되는 것으로 도시되어 있으나, 이는 일례에 불과하며 필요에 따라 다양한 구조 또는 다양한 형상으로 가공하는 것 또한 본 발명의 범주 내에 포함된다고 할 것이다.
이하, 도 4 내지 도 11을 참조하여, 본 발명의 바람직한 실시예에 따른 정렬홀을 갖는 반도체칩의 제조방법을 설명하면 다음과 같다.
먼저, 도 4에 도시한 바와 같이, 복수개의 반도체칩과, 상기 반도체칩 사이에 형성된 다이싱 라인을 구비한 웨이퍼(100) 상에 베리어층(110)을 형성한다.
여기서, 베리어층(110)은 이후 공정에서 웨이퍼(100)에 홈부를 형성하는 과정에서 식각용액 또는 식각가스에 의해 웨이퍼 전체가 식각되지 않도록 하기 위한 것으로서, 예를 들어, 산화규소(SiO2)로 형성된다.
다음, 도 5에 도시한 바와 같이, 베리어층(110) 상에 레지스트층(120)을 형성한다. 여기서, 레지스트층(120)은 일반적인 감광성 레지스트가 사용될 수 있다.
다음, 도 6a 및 도 6b에 도시한 바와 같이, 레지스트층(120)을 일부 식각하 여 제1 개구부(122)를 형성한다. 여기서, 제1 개구부(122)는 정렬홀이 형성될 위치에 대응되도록 형성된다. 이때, 도 6a 및 도 6b는 각각 본 단계를 설명하는 공정단면도 및 평면도이다.
다음, 도 7에 도시한 바와 같이, 레지스트층(120)의 제1 개구부(122)에 의해 노출된 영역의 베리어층(110)을 일부 식각하여 제2 개구부(112)를 형성하고, 레지스트층(120)을 제거한다.
다음, 도 8a 및 도 8b에 도시한 바와 같이, 베리어층(110)의 제2 개구부(112)에 의해 노출된 영역의 웨이퍼(100)를 일부 식각하여 홈부(102A)를 형성한다. 여기서, 도 8a 및 도 8b는 각각 본 단계를 설명하는 공정단면도 및 평면도이다.
이때, 홈부(102A)는 실리콘 웨이퍼를 식각할 수 있는 식각가스 또는 식각용액에 의한 건식식각 또는 습식식각을 통해 형성된다. 본 단계에서, 실리콘 웨이퍼(100) 상에 형성된 베리어층(110)은 상기 식각가스 또는 식각용액에 의해 식각되지 않는다. 여기서, 건식식각은, 일반적으로 반응성 이온 에칭(Reactive ion etching; RIE)을 의미하며, l2 및/또는 BCl3 및/또는 HBr 가스 등과 같은 식각 가스를 상하 전극을 이용하여 플라즈마 상태로 웨이퍼에 충돌시킴으로써 웨이퍼를 식각하는 것이다. 또한, 습식식각은, 예를 들어 일반적인 TMAH, KOH 등을 이용하여 실리콘 웨이퍼를 식각하는 것이다.
또한, 홈부(102A)는 최종 반도체칩(100A)의 두께보다 큰 깊이, 예를 들어, 약 10㎛ 정도 더 깊게 형성되는 것이 바람직하다.
다음, 도 9에 도시한 바와 같이, 베리어층(110)을 제거한다.
다음, 도 10에 도시한 바와 같이, 웨이퍼(100)의 일면에 외부접속범프(130)를 형성한다. 여기서, 외부접속범프(130)는 홈부(102A)가 형성되지 않은 영역에 형성된다.
다음, 도 11a 및 도 11b에 도시한 바와 같이, 외부접속범프(130)가 형성되지 아니한 웨이퍼(100)의 단면을 두께방향으로 연마하여 홈부(102A)가 노출시켜 정렬홀(102B)을 형성한다. 여기서, 도 11a 및 도 11b는 각각 본 단계를 설명하는 공정단면도 및 평면도이다.
이때, 다이싱 라인(DL)을 따라 개별 반도체칩별로 다이싱함으로써 도 3a 및 도 3b에 도시한 바와 같은 정렬홀을 갖는 반도체칩(100A)이 제조된다.
도 12 내지 도 15를 참조하여, 본 발명의 바람직한 실시예에 따른 정렬홀을 갖는 반도체칩을 인쇄회로기판에 내장시키는 방법을 설명하면 다음과 같다.
먼저, 도 12에 나타난 바와 같이, 코어기판을 형성하는 수지층을 기준으로 양면에 동박이 형성된 양면 동박적층판(201)을 준비한다.
다음, 도 13에 나타난 바와 같이, 양면 동박적층판(201)에 내층 회로층(202) 및 캐비티(203)을 형성하여 코어기판(205)을 제조한다.
이때, 양면에 형성된 내층 회로층(202)의 층간 연결을 위해 관통홀(204)을 가공한다. 관통홀(204)은 기계 드릴 또는 레이저 드릴(CO2 레이저 드릴 또는 Nd-Yag 레이저 드릴)로 형성한다.
또한, 내층 회로층(202)은 제조공정에 따라 서브트랙티브 방식(Subtractive Process) 또는 에디티브 방식(Additive Pprocess), 수정된 세미-어디티브 방식(Modified Semi Additive Precess; MSAP) 등으로 형성된다. 이하, 설명의 편의를 위해 내층 회로층(202)이 서브 트랙티브 공법으로 형성되는 것을 중심으로 설명하지만, 본 발명의 권리범위를 한정하는 것이 아님은 당연하다.
다음, 도 14에 나타난 바와 같이, 코어기판(205)의 일면에 반도체칩을 지지하기 위한 테이프(206)를 부착한다.
이때, 테이프(206)를 사용함으로써 반도체칩이 원하는 위치에 포지셔닝(positioning) 될 수 있게 된다. 또한, 이 테이프(206)는 추후 반도체칩을 인쇄회로기판에 실장한 뒤 반도체칩을 보호하기 위해 충진제를 인쇄하고 경화시키는 공정 또는 절연층을 형성하는 공정에서 가열 또는 가압에 의해서도 변형되지 않도록 내열성을 가지는 것이 바람직하다.
다음, 도 15에 나타난 바와 같이, 반도체칩(100A)에 형성된 정렬홀(102B)과 내층회로층(202)를 검출장치(250)이 인식하여 반도체칩(100A)을 정렬한 후, 테이프(206) 상에 반도체칩(100A)을 부착시킨다.
이때, 반도체칩(100A)은 페이스-업(face-up)형태로 실장된다. 즉, 검출장치(250)는 반도체칩(100A)에 형성된 외부접속범프(130)를 인식할 수 없으나, 정렬홀(102B)을 통해 그 위치를 간접 인지함으로써 반도체칩(100A)이 내층 회로층(202)과 정렬이 된 상태에서 실장되게 된다.
이와 같은 제조공정에 의해 반도체칩(100A)을 페이스-업 형태로 인쇄회로기판에 실장하는 경우에도 정렬홀(102B)을 이용하여 내층 회로층(202)과 정렬하여 실장함으로써 실장오차를 방지할 수 있게 된다.
이상 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명에 따른 정렬홀을 갖는 반도체칩 및 그 제조방법은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함은 명백하다고 할 것이다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
도 1 및 도 2는 종래기술에 따른 반도체칩을 인쇄회로기판에 내장하는 방법을 설명하기 위한 개략적인 공정단면도;
도 3a 및 도 3b는 본 발명의 바람직한 실시예에 따른 정렬홀을 갖는 반도체칩의 단면도 및 평면도이;
도 4 내지 도 11은 본 발명의 바람직한 실시예에 따른 정렬홀을 갖는 반도체칩의 제조방법을 설명하기 위한 공정 단면도 또는 평면도; 및
도 12 내지 도 15는 본 발명의 바람직한 실시예에 따른 정렬홀을 갖는 반도체칩을 인쇄회로기판에 내장하는 방법을 설명하기 위한 공정단면도이다.
<도면의 주요부분에 대한 설명>
100 : 웨이퍼 100A : 반도체칩
102A : 홈부 102B : 정렬홀
110 : 베리어층 112 : 제2 개구부
120 : 레지스트층 122 : 제1 개구부
130 : 외부접속범프

Claims (9)

  1. 반도체칩의 일면에 형성되고, 상기 반도체칩의 내부에 집적된 전자회로의 신호를 인출하는 외부접속범프; 및
    상기 반도체칩의 타면에서 상기 외부접속범프의 위치를 인지할 수 있도록 상기 반도체칩을 관통하여 형성되는 정렬홀
    을 포함하는 정렬홀을 갖는 반도체칩.
  2. 청구항 1에 있어서,
    상기 정렬홀은 상기 반도체칩의 중앙 부분에 형성된 것을 특징으로 하는 정렬홀을 갖는 반도체칩.
  3. (A) 웨이퍼 일면에 홈부를 형성하는 단계;
    (B) 상기 웨이퍼 상에 내부에 집적된 전자회로의 신호를 인출하는 외부접속범프를 형성하는 단계; 및
    (C) 상기 웨이퍼 타면을 연마하여 상기 홈부를 노출시켜 정렬홀을 가공하는 단계
    를 포함하는 것을 특징으로 하는 정렬홀을 갖는 반도체칩의 제조방법.
  4. 청구항 3에 있어서,
    상기 (A) 단계는,
    (A1) 실리콘 웨이퍼 상에 베리어층을 형성하는 단계;
    (A2) 상기 베리어층 상에 레지스트층을 도포하고, 상기 레지스트층에 제1 개구부를 형성하는 단계;
    (A3) 상기 제1 개구부에 의해 노출된 영역의 상기 베리어층에 제2 개구부를 형성하고, 상기 레지스트층을 제거하는 단계; 및
    (A4) 상기 제2 개구부에 의해 노출된 영역의 상기 실리콘 웨이퍼에 홈부를 형성하는 단계
    를 포함하는 것을 특징으로 하는 정렬홀을 갖는 반도체칩의 제조방법.
  5. 청구항 4에 있어서,
    상기 베리어층은 산화규소(SiO2)로 형성된 것을 특징으로 하는 정렬홀을 갖는 반도체칩의 제조방법.
  6. 청구항 4에 있어서,
    상기 (A4) 단계에서,
    상기 홈부는 상기 실리콘 웨이퍼를 식각용액 또는 식각가스로 식각하여 형성되는 것을 특징으로 하는 정렬홀을 갖는 반도체칩의 제조방법.
  7. 청구항 6에 있어서,
    상기 베리어층은 상기 실리콘 웨이퍼를 식각하는 식각용액 또는 식각가스에 의해 식각되지 않는 것을 특징으로 하는 정렬홀을 갖는 반도체칩의 제조방법.
  8. 청구항 3에 있어서,
    상기 (C) 단계 이후에,
    (D) 다이싱 라인을 따라 상기 웨이퍼를 개별 반도체칩으로 다이싱 하는 단계가 수행되는 것을 특징으로 하는 정렬홀을 갖는 반도체칩의 제조방법.
  9. 청구항 8에 있어서,
    상기 웨이퍼에 형성된 상기 홈부의 깊이는 상기 반도체칩의 두께보다 크게 형성되는 것을 특징으로 하는 정렬홀을 갖는 반도체칩의 제조방법.
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