JP2007149719A - 配線基板内蔵用ビアアレイキャパシタ、ビアアレイキャパシタ内蔵配線基板及びその製造方法 - Google Patents

Abstract

【課題】自身の強度を向上させることで厚みを薄くしても破損の防止を図ることができる配線基板内蔵用ビアアレイキャパシタを提供すること。
【解決手段】本発明の配線基板内蔵用ビアアレイキャパシタ１０１は、ビルドアップ層に内蔵される。配線基板内蔵用ビアアレイキャパシタ１０１は、第１主面１０２及び第２主面１０３の上に配置される金属含有層１１１，１１２，１２１，１２２を有する。なお、第１主面１０２上に配置された金属含有層１１１，１１２の厚さＢ１と第２主面１０３上に配置された金属含有層１２１，１２２の厚さＢ２との合計は、ビアアレイキャパシタ１０１全体の厚さＡの５０％である。
【選択図】図２

Description

本発明は、配線基板の積層部に内蔵される配線基板内蔵用ビアアレイキャパシタ、配線基板内蔵用ビアアレイキャパシタを有するビアアレイキャパシタ内蔵配線基板及びその製造方法に関するものである。

コンピュータのＣＰＵなどに使用される半導体素子（ＩＣチップ）は、近年ますます高速化、高機能化しており、これに付随して端子数が増え、端子間ピッチも狭くなる傾向にある。一般的にＩＣチップの底面には多数の端子が密集してアレイ状に配置されており、このような端子群はマザーボード側の端子群に対してフリップチップの形態で接続される。ただし、ＩＣチップ側の端子群とマザーボード側の端子群とでは端子間ピッチに大きな差があることから、ＩＣチップをマザーボード上に直接的に接続することは困難である。そのため、通常はＩＣチップをＩＣチップ搭載用配線基板上に搭載し、そのＩＣチップ搭載用配線基板をマザーボード上に搭載するという手法が採用される。この種のＩＣチップ搭載用配線基板としては、例えば、高分子材料製のコア基板内にキャパシタを埋め込んでコア部を構成し、そのコア部の表面及び裏面にビルドアップ層を形成したものが従来提案されている（例えば、特許文献１参照）。また、配線基板の絶縁層にキャパシタを内蔵したものも従来提案されている（例えば、特許文献２参照）。

ところで、キャパシタ−ＩＣチップ間の低インダクタンス化による電源の安定化を図るためには、キャパシタとＩＣチップとの距離をできるだけ短くすることが好ましい。そこで、キャパシタを、コア基板よりもＩＣチップにより近いビルドアップ層に内蔵することが考えられる。
特開２００５−３９２４３号公報 特開２００４−２２８１９０号公報

ところが、上記のキャパシタがいわゆるビアアレイタイプのキャパシタ（ビアアレイキャパシタ）である場合、厚みの厚いコア基板（通常０．８ｍｍ程度）と比較してはるかに厚みの薄いビルドアップ層に内蔵するためにビアアレイキャパシタを薄くする必要がある。このビアアレイキャパシタは、チップ型コンデンサよりも大面積でありながら厚みが薄いため、取扱時に割れたり欠けたりしやすくなる。また、ビルドアップ層への内蔵工程においてビアアレイキャパシタにクラックが入る等の問題が生じる可能性もある。さらに、内蔵工程においてクラックが発生しなかったとしても、チップ型コンデンサよりも大面積でありながら厚みが薄いビアアレイキャパシタを内蔵することにより、配線基板の信頼性が低下する可能性もある。

本発明は上記の課題に鑑みてなされたものであり、その目的は、自身の強度を向上させることで厚みを薄くしても破損の防止を図ることができる配線基板内蔵用ビアアレイキャパシタを提供することにある。また、本発明の別の目的は、上記の配線基板内蔵用ビアアレイキャパシタを内蔵することで低背化と信頼性の向上を図ることが可能なビアアレイキャパシタ内蔵配線基板及びその製造方法を提供することにある。

そして上記課題を解決するための手段（手段１）としては、以下のものがある。第１主面（１０２）及び第２主面（１０３）を有するとともに、誘電体層（１０５）と内部電極層（１４１，１４２）とが交互に積層配置された構造を有するキャパシタ本体（１０４）と、前記内部電極層（１４１，１４２）同士を導通し、全体としてアレイ状に配置される複数のビア導体（１３１，１３２）と、前記第１主面（１０２）及び前記第２主面（１０３）の少なくとも一方の上に配置される金属含有層（１１１，１１２，１２１，１２２）とを備え、前記第１主面（１０２）上に配置された金属含有層（１１１，１１２）の厚さ（Ｂ１）と前記第２主面（１０３）上に配置された金属含有層（１２１，１２２）の厚さ（Ｂ２）との合計は、ビアアレイキャパシタ（１０１）全体の厚さ（Ａ）の１５％以上８０％以下であり、層間絶縁層（３３，３５，３７，３９）及び導体層（４２）をコア基板（１１）上にて交互に積層した積層部（３１）に内蔵されることを特徴とする配線基板内蔵用ビアアレイキャパシタ。

従って、手段１の配線基板内蔵用ビアアレイキャパシタによると、金属含有層の合計の厚さをビアアレイキャパシタ全体の厚さの１５％以上８０％以下にすることにより、ビアアレイキャパシタ全体としては金属部分の比率が高くなる。その結果、ビアアレイキャパシタ全体が金属部分により補強され、柔軟性が向上して自身の強度も向上するため、ビアアレイキャパシタ全体の厚みを薄くした場合であっても配線基板内蔵用ビアアレイキャパシタの破損を防止することができる。

仮に、金属含有層の合計の厚さがビアアレイキャパシタ全体の厚さの１５％未満であると、上記の強度（柔軟性）向上の効果が小さくなる。一方、８０％を超えると、ビアアレイキャパシタ全体に対してキャパシタ本体が薄くなってキャパシタ本体の製作が困難になるため、配線基板内蔵用ビアアレイキャパシタがキャパシタとしての機能を発揮できなくなる可能性がある。また、キャパシタ本体が薄くなることにより、キャパシタ本体を構成する誘電体層及び内部電極層の層数が減るため、キャパシタの容量が低下する。なお、金属含有層の合計の厚さは、ビアアレイキャパシタ全体の厚さの２５％以上７０％以下であることがより好ましく、３５％以上６０％以下であることがさらに好ましい。ここで、「ビアアレイキャパシタ全体の厚さ」とは、前記第１主面上に配置された金属含有層の厚さと前記第２主面上に配置された金属含有層の厚さとの合計に、キャパシタ本体の厚さを加えた厚さをいう。前記ビアアレイキャパシタ全体の厚さは、１０μｍ以上２００μｍ以下であることが好ましい。仮に、ビアアレイキャパシタ全体の厚さが１０μｍ未満であると、配線基板内蔵用ビアアレイキャパシタの形成が困難になる。一方、ビアアレイキャパシタ全体の厚さが２００μｍよりも大きくなると、配線基板内蔵用ビアアレイキャパシタの積層部への内蔵が困難になる。

上記配線基板内蔵用ビアアレイキャパシタを構成するキャパシタ本体は、板状をなし、誘電体層と内部電極層とが交互に積層配置された構造を有している。前記誘電体層としては、セラミック誘電体層、樹脂誘電体層、セラミック−樹脂複合材料からなる誘電体層などが挙げられる。前記セラミック誘電体層としては、チタン酸バリウム、チタン酸鉛、チタン酸ストロンチウムなどの誘電体セラミックが好適に使用される。誘電体セラミックを使用した場合、静電容量の大きなビアアレイキャパシタを実現しやすくなる。その他、ホウケイ酸系ガラスやホウケイ酸鉛系ガラスにアルミナ等の無機セラミックフィラーを添加したガラスセラミックのような低温焼成セラミックが好適に使用されるほか、要求特性に応じてアルミナ、窒化アルミニウム、窒化ほう素、炭化珪素、窒化珪素などといった高温焼成セラミックが使用される。また、前記樹脂誘電体層としては、エポキシ樹脂、接着剤を含んだ四フッ化エチレン樹脂（ＰＴＦＥ）などの樹脂が好適に使用される。また、前記セラミック−樹脂複合材料からなる誘電体層としては、セラミックとして、チタン酸バリウム、チタン酸鉛、チタン酸ストロンチウムなどが好適に使用され、樹脂材料として、エポキシ樹脂、フェノール、ウレタン、シリコン、ポリイミド、不飽和ポリエステルなどの熱硬化性樹脂、ポリカーボネート、アクリル、ポリアセタール、ポリプロピレンなどの熱可塑性樹脂、及び、ニトリルブタジエンゴム、スチレンブタジエンゴム、フッ素ゴムなどのラテックスが好適に使用される。

前記内部電極層及び前記ビア導体を形成する材料としては特に限定されないが、焼成温度が高いセラミックの焼結体を選択した場合、当該セラミックと同時に焼結しうる金属、例えば、ニッケル、モリブデン、タングステン、チタン等の使用が好適である。なお、１０００℃以下で焼成可能な低温焼成セラミックの焼結体を選択した場合、銅や銀などの使用が可能となる。一方、前記誘電体層が前記樹脂誘電体層である場合、または、前記誘電体層が前記セラミック−樹脂複合材料からなる誘電体層である場合は、誘電体層は焼結しない。ゆえに、前記内部電極層は、焼成ではなく、めっきや接着によってキャパシタ本体に形成される。内部電極層は、ニッケル、銅、コバルト、コバール等の金属や合金を用いて形成されたり、ニッケル−ボロン（Ｎｉ−Ｂ）めっきや、ニッケル−リン（Ｎｉ−Ｐ）めっき等を用いて形成される。

なお、前記キャパシタ本体は、４つの辺を有する平面視略矩形状をなし、前記４つの辺に、凹部と凸部とが辺の延びる方向に沿って交互にかつ規則的に配置されることが好ましい。このように構成すれば、配線基板内蔵用ビアアレイキャパシタを未硬化状態の層間絶縁層内に沈み込ませることで積層部に内蔵する場合に、凹部及び凸部が抵抗となることでビアアレイキャパシタの平面方向への位置ずれが防止されるため、位置決め精度が向上する。また、ビアアレイキャパシタの角部は面取りされていることが好ましい。このようにすれば、ビアアレイキャパシタの取扱時（例えば、積層部への内蔵時など）において、ビアアレイキャパシタの角部に掛かる応力が緩和されるため、角部の欠けを防止できる。また、ビアアレイキャパシタ内蔵配線基板に対して熱応力が加わった際に、ビアアレイキャパシタと積層部を構成する層間絶縁層との熱膨張差によるクラックの発生を防止できる。面取り形状はＣ面取り、Ｒ面取りといった周知の加工方法を適用できる。面取りと併せてチャンファーを形成することがより好ましい。工程における製品同士の接触による欠けの発生を防止できる。

キャパシタ本体の第１主面上及び第２主面上の少なくとも一方は、主として金属からなる金属含有層を備えている。なお、上記主面上にビア導体の端面に接続される複数の端子電極がある場合、これは金属含有層に含まれる。前記誘電体層が前記セラミック誘電体層である場合、金属含有層は、セラミックと同時に焼結しうるためメタライズに適した金属材料、例えば、ニッケル、モリブデン、タングステン、チタン、銅、銀等を用いて形成されている。金属含有層は、純金属層を用いることができるが、好ましくはガラス成分を含有した金属層あるいはセラミック誘電体層を構成するセラミックを共材（フィラー）として含んだ複合金属層がよい。同時焼成（co-fire ）時の焼成挙動を合わせるように調整したり、熱衝撃を受けたときの熱膨張係数の差異を緩和調整したり、密着力を付与したりできるため、セラミック誘電体層に確実に密着させることができる。一方、前記誘電体層が前記樹脂誘電体層である場合、または、前記誘電体層がセラミック−樹脂複合材料からなる誘電体層である場合は、誘電体層は焼結しない。ゆえに、金属含有層は、焼成ではなく、めっきや接着によってキャパシタ本体に形成される。金属含有層は、ニッケル、銅、コバルト、コバール等の金属や合金を用いて形成されたり、ニッケル−ボロン（Ｎｉ−Ｂ）めっきや、ニッケル−リン（Ｎｉ−Ｐ）めっき等を用いて形成される。

前記金属含有層の厚さは前記ビアアレイキャパシタ全体の厚さに応じて設定される。例えば、ビアアレイキャパシタ全体の厚さが１０μｍ以上２００μｍ以下である場合、第１主面上及び第２主面上の少なくとも一方に配置された金属含有層の厚さは、３μｍ以上５０μｍ以下であることが好ましい。仮に、金属含有層の厚さが３μｍ未満であると、ビアアレイキャパシタ全体の柔軟性を十分に向上させることができない。一方、金属含有層の厚さが５０μｍよりも大きくなると、ビアアレイキャパシタ全体が厚くなりすぎてしまう。また、第１主面上に配置された金属含有層及び第２主面上に配置された金属含有層は、互いに同じ厚さに設定されていることが好ましい。このようにすれば、焼成後の配線基板内蔵用ビアアレイキャパシタの凹凸、反り、うねりを低減することができる。その結果、ビアアレイキャパシタを内蔵した積層部の実装面側の平坦性（いわゆるコプラナリティ）が良くなり、半導体素子を搭載した後の実装信頼性が向上する。なお、前記金属含有層が複数の端子電極を含む場合、隣接する端子電極間には所定量のクリアランスを設けることが望ましい。

前記金属含有層の表面は、前記キャパシタ本体の前記第１主面及び前記第２主面よりも粗くなっていることが好ましい。即ち、本発明の構成を採用した場合、層間絶縁層との接合界面において配線基板内蔵用ビアアレイキャパシタ側が有する粗面の割合が大きくなることで、いわゆるアンカー効果により層間絶縁層との密着強度を従来に比べて向上できるからである。金属含有層の表面を粗くする方法としては、化学エッチングによる粗化、物理的なエッチングによる粗化、焼成時やアニール時などの熱処理による粗化など周知の粗化手段を用いることができる。本発明のビアアレイキャパシタは従来のコア基板よりも厚みの薄いビルドアップ層等の積層部に内蔵するため、微細な粗化が可能な化学エッチングが好ましい。

また、前記第１主面上に存在する前記金属含有層の占有面積が、前記第１主面の面積の４５％以上９０％以下であり、前記第２主面上に存在する前記金属含有層の占有面積が、前記第２主面の面積の４５％以上９０％以下であることが好ましい。このようにすれば、ビアアレイキャパシタ全体としては金属部分の比率が確実に高くなるため、ビアアレイキャパシタ全体が金属部分により補強され、柔軟性が向上して自身の強度も向上する。また、金属含有層の占有面積を第１主面（または第２主面）の面積の４５％以上９０％以下に設定した結果、積層部を構成する層間絶縁層との接合界面における金属部分の割合が大きくなり、層間絶縁層との密着強度が向上する。仮に、４５％未満であると、上記接合界面における金属部分の割合がそれほど大きくならないため、密着強度を十分に向上させることができない。一方、９０％よりも大きいと、前記金属含有層がビア導体の端面に接続される複数の端子電極を含む場合に端子電極間のクリアランスが小さくなり過ぎるため、隣接する端子電極間で短絡する可能性が高くなる。また、ビアアレイキャパシタの凹凸、反り、うねりの発生が抑制されるため、ビアアレイキャパシタを内蔵した積層部の実装側表面の平坦性（いわゆるコプラナリティ）がよくなり、前記半導体素子を搭載した後の実装信頼性が向上する。

前記金属含有層は、前記第１主面及び前記第２主面の少なくとも一方の上において前記ビア導体の端面に接続される複数の端子電極と、前記第１主面及び前記第２主面の少なくとも一方の上において前記複数の端子電極が存在しない領域に配置され、前記ビア導体に導通しないダミー電極とを含むことが好ましい。このように構成すれば、複数の端子電極に加えてダミー電極を第１主面及び第２主面の少なくとも一方の上に設けた結果、積層部を構成する層間絶縁層との接合界面における金属含有層の割合が大きくなり、層間絶縁層との密着強度が向上する。また、第１主面及び第２主面の少なくとも一方における凹凸、反り、うねりの発生が抑制できるため、ビアアレイキャパシタを内蔵した積層部の実装側表面の平坦性（いわゆるコプラナリティ）が良くなり、半導体素子を搭載した後の実装信頼性が向上する。

また、前記複数の端子電極は、前記第１主面方向または前記第２主面方向から見たときの外形が、略矩形状、略円形状、略三角形状などのうちのいずれであってもよい。例えば略矩形状である場合、端子電極間のクリアランスが少なくなるため、複数の端子電極の占有面積を第１主面または第２主面の面積に対して大きくしやすくなる。よって、積層部を構成する層間絶縁層との接合界面における金属部分の割合がよりいっそう大きくなり、層間絶縁層との密着強度がよりいっそう向上する。

前記金属含有層の表面には、金属含有層を構成する金属よりも軟かい金属からなる金属層が形成されることが望ましい。その理由は以下のとおりである。例えば、金属含有層が焼結金属層である場合、比較的硬質になることから、エッチャント等を使用してその表面を直接粗化することが極めて困難である。従って、軟質金属層を形成しその層を表面粗化するようにすれば、所望の粗面を比較的簡単にかつ確実に得ることができるからである。なお、軟質の金属層を形成する手法としては、電解めっきや無電解めっき等を用いためっき法が、簡単かつ低コストという理由で工程である。しかし、めっき法以外にも、例えば、スパッタリング、ＣＶＤ、真空蒸着などといった手法を採用することも可能である。

この場合、金属層は金属含有層の種類に応じて適宜選択されるが、例えば、金属含有層がニッケルからなる場合には、金属層として銅層（特には銅めっき層）を選択することが好適である。このような組み合わせにすると、ニッケルを直接表面粗化するよりも簡単にかつ確実に粗面を形成できるからである。この場合の銅めっき層は、粗化処理による除去分を考慮して安全のために厚さ５μｍ以上に形成されることが好ましい。

上記コア基板を形成する材料は特に限定されないが、好ましいコア基板は高分子材料を主体として形成される。コア基板を形成するための高分子材料の具体例としては、例えば、ＥＰ樹脂（エポキシ樹脂）、ＰＩ樹脂（ポリイミド樹脂）、ＢＴ樹脂（ビスマレイミド・トリアジン樹脂）、ＰＰＥ樹脂（ポリフェニレンエーテル樹脂）などがある。そのほか、これらの樹脂とガラス繊維（ガラス織布やガラス不織布）やポリアミド繊維等の有機繊維との複合材料を使用してもよい。また、高分子材料以外に、誘電体セラミックやガラス−セラミック複合材料を使用してもよい。

上記積層部は、高分子材料を主体とする層間絶縁層及び導体層を交互に接続した構造を有しており、例えば、ビルドアップ工法などの周知の工法を用いて形成できる。積層部はコア基板の片面にのみ形成されていてもよく、コア基板の両面に形成されていてもよい。なお、配線基板内蔵用ビアアレイキャパシタが内蔵された積層部については、その表面において配線基板内蔵用ビアアレイキャパシタに対応した領域に半導体素子搭載部が設定されることが好ましい。このような半導体素子搭載部に半導体素子を搭載すれば、配線基板内蔵用ビアアレイキャパシタをコア基板に内蔵する場合に比べて配線基板内蔵用ビアアレイキャパシタと半導体素子との距離が短くなるため、配線基板内蔵用ビアアレイキャパシタ−半導体素子間の低インダクタンス化による電源の安定化を図ることができる。

手段１の配線基板内蔵用ビアアレイキャパシタを有するビアアレイキャパシタ内蔵配線基板を製造するのに好適な方法（手段２）としては、以下のものがある。手段１に記載の配線基板内蔵用ビアアレイキャパシタ（１０１）となるべき製品領域（１００）を平面方向に沿って縦横に複数列配列した多数個取り用ビアアレイキャパシタ（１６１）を準備する準備工程と、前記第１主面（１０２）となるべき部分及び前記第２主面（１０３）となるべき部分の少なくとも一方に、合計の厚さが前記配線基板内蔵用ビアアレイキャパシタ（１０１）全体の厚さ（Ａ）の１５％以上８０％以下となる金属含有層（１１１，１１２，１２１，１２２）を形成する金属含有層形成工程と、前記多数個取り用ビアアレイキャパシタ（１６１）を分割して前記ビアアレイキャパシタ（１０１）とする分割工程と、層間絶縁層（３３，３５，３７，３９）及び導体層（４２）をコア基板（１１）上にて交互に積層した積層部（３１）に前記ビアアレイキャパシタ（１０１）を内蔵する内蔵工程とを含むことを特徴とするビアアレイキャパシタ内蔵配線基板の製造方法。

従って、この製造方法によると、金属含有層の合計の厚さをビアアレイキャパシタ全体の厚さの１５％以上８０％以下にすることにより、ビアアレイキャパシタ全体としては金属部分の比率が高くなる。その結果、ビアアレイキャパシタ全体が金属部分により補強され、柔軟性が向上して自身の強度も向上するため、ビアアレイキャパシタ全体の厚みを薄くした場合であっても配線基板内蔵用ビアアレイキャパシタの破損を防止することができる。ゆえに、このような配線基板内蔵用ビアアレイキャパシタを内蔵することで、ビアアレイキャパシタ内蔵配線基板の低背化と信頼性の向上を図ることができる。

また、手段１の配線基板内蔵用ビアアレイキャパシタを有するビアアレイキャパシタ内蔵配線基板を製造するのに好適な他の方法（手段３）としては、以下のものがある。手段１に記載の配線基板内蔵用ビアアレイキャパシタ（１０１）となるべき製品領域（１００）を平面方向に沿って縦横に複数列配列した多数個取り用ビアアレイキャパシタ（１６１）となるべきセラミック未焼結体（１５０）を準備する準備工程と、前記セラミック未焼結体（１５０）において、前記第１主面（１０２）となるべき部分及び前記第２主面（１０３）となるべき部分の少なくとも一方に、焼成後の合計の厚さが焼成後の前記配線基板内蔵用ビアアレイキャパシタ（１０１）全体の厚さ（Ａ）の１５％以上８０％以下となる金属含有層（１１１，１１２，１２１，１２２）を形成する金属含有層形成工程と、隣接する前記製品領域（１００）間の境界線（１６２）上にミシン目（１６３）を形成するミシン目形成工程と、前記ミシン目（１６３）が形成されたセラミック未焼結体（１５０）を焼成して前記多数個取り用ビアアレイキャパシタ（１６１）とする焼成工程と、前記多数個取り用ビアアレイキャパシタ（１６１）を前記ミシン目（１６３）に沿って分割して前記ビアアレイキャパシタ（１０１）とする分割工程と、層間絶縁層（３３，３５，３７，３９）及び導体層（４２）をコア基板（１１）上にて交互に積層した積層部（３１）に前記ビアアレイキャパシタ（１０１）を内蔵する内蔵工程とを含むことを特徴とするビアアレイキャパシタ内蔵配線基板の製造方法。

従って、この製造方法によると、金属含有層の合計の厚さをビアアレイキャパシタ全体の厚さの１５％以上８０％以下にすることにより、ビアアレイキャパシタ全体としては金属部分の比率が高くなる。その結果、ビアアレイキャパシタ全体が金属部分により補強され、柔軟性が向上して自身の強度も向上するため、ビアアレイキャパシタ全体の厚みを薄くした場合であっても配線基板内蔵用ビアアレイキャパシタの破損を防止することができる。ゆえに、このような配線基板内蔵用ビアアレイキャパシタを内蔵することで、ビアアレイキャパシタ内蔵配線基板の低背化と信頼性の向上を図ることができる。

また、全体の厚さが薄いビアアレイキャパシタを製造するにあたり、隣接する製品領域間の境界線上にブレーク溝を形成し、分割工程において多数個取り用ビアアレイキャパシタをブレーク溝に沿って分割するという一般的な方法を用いると、ビアアレイキャパシタが割れてしまう可能性がある。そこで、手段３の製造方法では、ミシン目形成工程にて隣接する製品領域間の境界線上にミシン目を形成し、分割工程において多数個取り用ビアアレイキャパシタをミシン目に沿って分割しているため、分割工程を行う際の多数個取り用ビアアレイキャパシタの破損を防止できる。

さらに、分割工程を経ると、ビアアレイキャパシタの外周部分を構成する辺に、凹部と凸部とが辺の延びる方向に沿って交互にかつ規則的に形成される。よって、内蔵工程においてビアアレイキャパシタを未硬化状態の層間絶縁層内に沈み込ませる場合に、凹部及び凸部が抵抗となることでビアアレイキャパシタの平面方向への位置ずれが防止されるため、位置決め精度が向上する。

以下、ビアアレイキャパシタ内蔵配線基板の製造方法について説明する。

準備工程では、配線基板内蔵用ビアアレイキャパシタとなるべき製品領域を平面方向に沿って縦横に複数列配列した多数個取り用ビアアレイキャパシタとなるべきセラミック未焼結体を、従来周知の手法により作製し、あらかじめ準備しておく。

続く金属含有層形成工程では、セラミック未焼結体において第１主面となるべき部分及び第２主面となるべき部分の少なくとも一方に、焼成後の合計の厚さが焼成後の配線基板内蔵用ビアアレイキャパシタ全体の厚さの１５％以上８０％以下となる金属含有層を形成する。金属含有層の形成方法としては、セラミック未焼結体において第１主面となるべき部分及び第２主面となるべき部分の少なくとも一方にペーストを印刷することで、金属含有層を形成する方法や、第１主面となるべき部分及び第２主面となるべき部分の少なくとも一方にめっきを行うことで、金属含有層を形成する方法などが挙げられる。

続くミシン目形成工程では、隣接する製品領域間の境界線上にミシン目を形成する。ミシン目は、セラミック未焼結体を厚さ方向に貫通する複数の貫通孔を境界線上に沿って所定間隔ごとに設けることで形成される。上記複数の貫通孔の形状としては特に限定されず、例えば矩形状や円形状などが挙げられる。なお、複数の貫通孔の形成方法としては、セラミック未焼結体に対してドリル機を用いて孔あけ加工を行う、あるいは、打ち抜き用ピンやそれを複数本備えた打ち抜き用金型を用いて孔あけ加工を行うなどの機械的な方法が挙げられる。しかし、本発明においては、全体の厚さが薄いビアアレイキャパシタを製造するため、厚さが薄いセラミック未焼結体に対して機械的衝撃を与えることは好ましくない。ゆえに、複数の貫通孔の形成には、レーザー加工機から照射されるレーザーを用いて孔あけ加工を行うなどの機械的ではない方法を用いることが好ましい。

続く焼成工程では、ミシン目が形成されたセラミック未焼結体を焼成して多数個取り用ビアアレイキャパシタとする。なお、焼成工程はミシン目形成工程の後に実施される。即ち、焼成後の多数個取り用ビアアレイキャパシタよりも柔らかい状態であるセラミック未焼結体の状態でミシン目が形成されるため、ミシン目の形成が容易になる。また、焼成工程は分割工程の前に実施されるため、分割したセラミック未焼結体を別個に焼成する場合に比べて工数が減り、生産性が向上する。

続く分割工程では、多数個取り用ビアアレイキャパシタをミシン目に沿って分割して配線基板内蔵用ビアアレイキャパシタとする。多数個取り用ビアアレイキャパシタを分割する方法としては、作業者が把持した多数個取り用ビアアレイキャパシタをミシン目に沿って折り曲げることで分割する方法や、ミシン目に沿って切断刃を挿入して切断することで多数個取り用ビアアレイキャパシタを分割する方法などが挙げられる。

続く内蔵工程では、層間絶縁層及び導体層をコア基板上にて交互に積層した積層部内に配線基板内蔵用ビアアレイキャパシタを配置する。この場合、ビアアレイキャパシタを、コア基板上に直接配置してもよいし層間絶縁層上に配置してもよい。さらに、ビアアレイキャパシタを層間絶縁層上に配置する場合、ビアアレイキャパシタをコア基板に近い側の層間絶縁層上に配置してよいし、コア基板から離れた側の層間絶縁層上に配置してもよい。ビアアレイキャパシタをコア基板に近づける程、ビアアレイキャパシタをコア基板によって安定的に支持しやすくなる。一方、ビアアレイキャパシタをコア基板から離間させる程、ビアアレイキャパシタが内蔵された積層部の表面に半導体素子搭載部を設定した場合に、ビアアレイキャパシタと半導体素子搭載領域に搭載される半導体素子との距離がより短くなる。これにより、配線基板内蔵用ビアアレイキャパシタ−半導体素子間のインダクタンスがより確実に低下するため、よりいっそうの電源の安定化を図ることができる。

また、本発明の課題を解決するための別の手段（手段４）としては、以下のものがある。第１主面（１０２）及び第２主面（１０３）を有するとともに、誘電体層（１０５）と内部電極層（１４１，１４２）とが交互に積層配置された構造を有するキャパシタ本体（１０４）と、前記内部電極層（１４１，１４２）同士を導通し、全体としてアレイ状に配置される複数のビア導体（１３１，１３２）とを備え、前記キャパシタ本体（１０４）は、前記内部電極層（１４１，１４２）よりも厚い１つまたは２つ以上の補強用金属層（１７１）をその内部に有しており、前記補強用金属層（１７１）の厚さの合計は、ビアアレイキャパシタ（１０１）全体の厚さ（Ａ）の１５％以上８０％以下であり、層間絶縁層（３３，３５，３７，３９）及び導体層（４２）をコア基板（１１）上にて交互に積層した積層部（３１）に内蔵されることを特徴とする配線基板内蔵用ビアアレイキャパシタ。

従って、手段４の配線基板内蔵用ビアアレイキャパシタによると、補強用金属層の合計の厚さをビアアレイキャパシタ全体の厚さの１５％以上８０％以下にすることにより、ビアアレイキャパシタ全体としては金属部分の比率が高くなる。その結果、ビアアレイキャパシタ全体が金属部分により補強され、柔軟性が向上して自身の強度も向上するため、ビアアレイキャパシタ全体の厚みを薄くした場合であっても配線基板内蔵用ビアアレイキャパシタの破損を防止することができる。

仮に、補強用金属層の合計の厚さがビアアレイキャパシタ全体の厚さの１５％未満であると、上記の強度（柔軟性）向上の効果が小さくなる。一方、８０％を超えると、キャパシタ本体の補強用金属層以外の部分が薄くなることで製作が困難になるため、配線基板内蔵用ビアアレイキャパシタがキャパシタとしての機能を発揮できなくなる可能性がある。

なお、前記補強用金属層は、前記内部電極層としても機能してもよいし、前記内部電極層として機能しなくてもよい。補強用金属層が内部電極層として機能すれば、キャパシタ本体において補強用金属層が占める割合が大きくなったとしても、配線基板内蔵用ビアアレイキャパシタをキャパシタとして確実に機能させることができる。

また、補強用金属層は、ニッケル、モリブデン、タングステン、チタン、銅、銀等を用いて形成されることが好ましい。誘電体層がセラミックの場合は、セラミックと同時焼成（co-fire ）しうるのに適した金属材料が選択される。特に、補強用金属層は、金属含有層と同じ金属材料を用いて形成されることが好ましい。

なお、補強用金属層は、キャパシタ本体の中央部分にある誘電体層（例えば、キャパシタ本体が５層の誘電体層からなる場合、第１主面から３層めの誘電体層）の内部に設けられていてもよいし、キャパシタ本体の第１主面近傍や第２主面近傍にある誘電体層の内部に設けられていてもよい。補強用金属層がキャパシタ本体の第１主面近傍や第２主面近傍にある誘電体層の内部に設けられる場合、補強用金属層は、第１主面近傍にある誘電体層及び第２主面近傍にある誘電体層の両方にそれぞれ設けられることが好ましい。このようにすれば、焼成後の配線基板内蔵用ビアアレイキャパシタの凹凸、反り、うねりを低減することができる。

また、本発明の課題を解決するための別の手段（手段５）としては、手段１または４に記載の配線基板内蔵用ビアアレイキャパシタ（１０１）を有することを特徴とするビアアレイキャパシタ内蔵配線基板がある。

従って、手段５のビアアレイキャパシタ内蔵配線基板によると、金属含有層または補強用金属層の合計の厚さをビアアレイキャパシタ全体の厚さの１５％以上８０％以下にすることにより、ビアアレイキャパシタ全体としては金属部分の比率が高くなる。その結果、ビアアレイキャパシタ全体が金属部分により補強され、柔軟性が向上して自身の強度も向上するため、ビアアレイキャパシタ全体の厚みを薄くした場合であっても配線基板内蔵用ビアアレイキャパシタの破損を防止することができる。ゆえに、このような配線基板内蔵用ビアアレイキャパシタを内蔵することで、ビアアレイキャパシタ内蔵配線基板の低背化と信頼性の向上を図ることができる。また、破損によるキャパシタンスの低下も防止できる。

以下、本発明のビアアレイキャパシタ内蔵配線基板を具体化した一実施形態を図面に基づき詳細に説明する。

図１に示されるように、本実施形態のビアアレイキャパシタ内蔵配線基板１０は、ＩＣチップ搭載用の配線基板であって、ガラスエポキシからなる略矩形板状のコア基板１１と、コア基板１１の上面１２上に形成されるビルドアップ層３１（積層部）と、コア基板１１の下面１３上に形成されるビルドアップ層３２とからなる。コア基板１１における複数箇所にはビア導体１６が形成されている。かかるビア導体１６は、コア基板１１の上面１２側と下面１３側とを接続導通している。また、コア基板１１の上面１２及び下面１３には、銅からなる導体層４１がパターン形成されており、各導体層４１は、ビア導体１６に電気的に接続されている。

コア基板１１の上面１２上に形成されたビルドアップ層３１は、エポキシ樹脂からなる４層の樹脂絶縁層３３，３５，３７，３９（いわゆる層間絶縁層）と、銅からなる導体層４２とを交互に積層した構造を有している。第４層の樹脂絶縁層３９の表面上における複数箇所には、端子パッド４４がアレイ状に形成されている。また、樹脂絶縁層３９の表面は、ソルダーレジスト４０によってほぼ全体的に覆われている。ソルダーレジスト４０の所定箇所には、端子パッド４４を露出させる開口部４６が形成されている。端子パッド４４の表面上には、複数のはんだバンプ４５が配設されている。各はんだバンプ４５は、半導体素子であるＩＣチップ２１の面接続端子２２に電気的に接続されている。なお、各端子パッド４４及び各はんだバンプ４５は、ビルドアップ層３１において配線基板内蔵用ビアアレイキャパシタ１０１の真上の領域内に位置しており、この領域が半導体素子搭載部２３となる。また、樹脂絶縁層３３，３５，３７，３９内には、それぞれビア導体４３が設けられている。これらのビア導体４３は、導体層４１，４２と端子パッド４４とを相互に電気的に接続している。

図１に示されるように、コア基板１１の下面１３上に形成されたビルドアップ層３２は、上述したビルドアップ層３１とほぼ同じ構造を有している。即ち、ビルドアップ層３２は、エポキシ樹脂からなる３層の樹脂絶縁層３４，３６，３８と、導体層４２とを交互に積層した構造を有している。第３層の樹脂絶縁層３８の下面上における複数箇所には、ビア導体４３を介して導体層４２に電気的に接続されるＢＧＡ用パッド４８が格子状に形成されている。また、樹脂絶縁層３８の下面は、ソルダーレジスト４７によってほぼ全体的に覆われている。ソルダーレジスト４７の所定箇所には、ＢＧＡ用パッド４８を露出させる開口部５０が形成されている。ＢＧＡ用パッド４８の表面上には、図示しないマザーボードとの電気的な接続を図るための複数のはんだバンプ４９が配設されている。そして、各はんだバンプ４９により、図１に示されるビアアレイキャパシタ内蔵配線基板１０は図示しないマザーボード上に実装される。

ビルドアップ層３１の中央部には、図２，図３等に示す配線基板内蔵用ビアアレイキャパシタ１０１（以下「ビアアレイキャパシタ１０１」という）が内蔵されている。本実施形態のビアアレイキャパシタ１０１を構成するキャパシタ本体１０４は、４つの辺１０６を有する平面視略矩形状をなしており、縦１５．０ｍｍ×横１５．０ｍｍ×厚さ０．０４ｍｍの板状物である。各辺１０６には、凹部１０７と凸部１０８とが辺１０６の延びる方向に沿って交互にかつ規則的に配置されている。即ち、辺１０６の延びる方向に沿った各凹部１０７及び各凸部１０８の長さは互いに等しくなっており、各凹部１０７の深さ（各凸部１０８の突出量）は互いに等しくなっている。

図１〜図３に示されるように、キャパシタ本体１０４は、上面１０２（第１主面）及び下面１０３（第２主面）を有しており、上面１０２上にビルドアップ層３１を構成する前記樹脂絶縁層３７が位置し、下面１０３上にビルドアップ層３１を構成する前記樹脂絶縁層３３が位置している。キャパシタ本体１０４は、セラミック誘電体層１０５（誘電体層）を介して第１内部電極層１４１（内部電極層）と第２内部電極層１４２（内部電極層）とを交互に積層配置した構造を有している。セラミック誘電体層１０５は、高誘電率セラミックの一種であるチタン酸バリウムの焼結体からなり、第１内部電極層１４１及び第２内部電極層１４２間の誘電体（絶縁体）として機能する。第１内部電極層１４１及び第２内部電極層１４２は、いずれもニッケルを主成分として形成された層であって、キャパシタ本体１０４の内部において一層おきに配置されている。

図２，図３に示されるように、キャパシタ本体１０４には多数のビアホール１３０が形成されている。これらのビアホール１３０は、キャパシタ本体１０４をその厚さ方向に貫通するとともに、全面にわたって格子状（アレイ状）に配置されている。各ビアホール１３０内には、キャパシタ本体１０４の上面１０２及び下面１０３間を貫通する複数のビア導体１３１，１３２が、ニッケルを主材料として形成されている。即ち、これらのビア導体１３１，１３２も、全面にわたって格子状（アレイ状）に配置されている。各第１ビア導体１３１は、各第１内部電極層１４１を貫通しており、それら同士を導通している。各第２ビア導体１３２は、各第２内部電極層１４２を貫通しており、それら同士を導通している。

そして図１〜図３に示されるように、キャパシタ本体１０４の上面１０２上には、金属含有層としての複数の第１外部端子電極１１１，１１２（端子電極）が突設されている。これら第１外部端子電極１１１，１１２は、上面１０２全体にわたって格子状（アレイ状）に配置されている。上面１０２上に存在する複数の第１外部端子電極１１１，１１２の占有面積は、上面１０２の面積の約５０％となっている。一方、キャパシタ本体１０４の下面１０３上には、金属含有層としての複数の第２外部端子電極１２１，１２２（端子電極）が突設されている。これら第２外部端子電極１２１，１２２は、下面１０３全体にわたって格子状（アレイ状）に配置されている。下面１０３上に存在する複数の第２外部端子電極１２１，１２２の占有面積は、下面１０３の面積の約５０％となっている。即ち、第１外部端子電極１１１，１１２の占有面積と第２外部端子電極１２１，１２２の占有面積とが互いに等しくなっている。また、上面１０２側にある第１外部端子電極１１１，１１２は、前記ビア導体４３に対して電気的に接続される。一方、下面１０３側にある第２外部端子電極１２１，１２２は、図示しないマザーボードが有する電極（接触子）に対して、ビア導体１６，４３、導体層４１，４２、ＢＧＡ用パッド４８及びはんだバンプ４９を介して電気的に接続される。また、第１外部端子電極１１１，１１２の底面略中央部は、ビア導体１３１，１３２の上面１０２側の端面に対して直接接続されており、第２外部端子電極１２１，１２２の底面略中央部は、ビア導体１３１，１３２の下面１０３側の端面に対して直接接続されている。よって、外部端子電極１１１，１２１はビア導体１３１及び第１内部電極層１４１に導通しており、外部端子電極１１２，１２２はビア導体１３２及び第２内部電極層１４２に導通している。

図２に示されるように、本実施形態における第１外部端子電極１１１，１１２の厚さＢ１は２０μｍであり、第２外部端子電極１２１，１２２の厚さＢ２も同じく２０μｍである。第１外部端子電極１１１，１１２及び第２外部端子電極１２１，１２２は、互いに同じ厚さに設定されている。また、本実施形態におけるビアアレイキャパシタ１０１全体の厚さは、８０μｍとなる。なお、第１外部端子電極１１１，１１２の厚さＢ１及び第２外部端子電極１２１，１２２の厚さＢ２の合計と、ビアアレイキャパシタ１０１全体の厚さＡとの比率は、（Ｂ１＋Ｂ２）／Ａの式から求められる。その結果、第１外部端子電極１１１，１１２の厚さＢ１と第２外部端子電極１２１，１２２の厚さＢ２との合計（４０μｍ）は、前記ビアアレイキャパシタ１０１全体の厚さＡの５０％になる。

図２に示されるように、第１外部端子電極１１１，１１２は、ニッケルを主材料として形成されており、前記セラミック誘電体層１０５を構成する材料と同じ材料であるチタン酸バリウムを共材として少量含んでいる。第１外部端子電極１１１，１１２の表面は、銅めっき層１１７（金属層）によって全体的に被覆されている。同様に、第２外部端子電極１２１，１２２も、ニッケルを主材料として形成されるとともにチタン酸バリウムを共材として少量含んでおり、表面が銅めっき層１１７によって被覆されている。即ち、銅めっき層１１７は、外部端子電極１１１，１１２，１２１，１２２を構成する金属よりも軟かい金属からなっている。図４に示されるように、銅めっき層１１７の表面は粗化されているため、第１外部端子電極１１１，１１２の表面は、キャパシタ本体１０４の上面１０２よりも粗くなっている。同様に、第２外部端子電極１２１，１２２の表面も、キャパシタ本体１０４の下面１０３よりも粗くなっている。なお、本実施形態における銅めっき層１１７の表面粗さＲａは、約０．５μｍに設定されている。また、図３に示されるように、上面１０２に垂直な方向（第１主面方向）から見たときの外部端子電極１１１，１１２，１２１，１２２の外形は円形状である。なお本実施形態では、外部端子電極１１１，１１２，１２１，１２２の直径が約４９５μｍに設定され、ピッチの最小長さが約５８０μｍに設定されている。

マザーボード側から第２外部端子電極１２１，１２２を介して通電を行い、第１内部電極層１４１−第２内部電極層１４２間に電圧を加えると、第１内部電極層１４１に例えばプラスの電荷が蓄積し、第２内部電極層１４２に例えばマイナスの電荷が蓄積する。その結果、ビアアレイキャパシタ１０１がキャパシタとして機能する。また、このビアアレイキャパシタ１０１では、第１ビア導体１３１及び第２ビア導体１３２がそれぞれ交互に隣接して配置され、かつ、第１ビア導体１３１及び第２ビア導体１３２を流れる電流の方向が互いに逆向きになるように設定されている。これにより、インダクタンス成分の低減化が図られている。

次に、本実施形態のビアアレイキャパシタ内蔵配線基板１０の製造方法について述べる。

準備工程では、コア基板１１とセラミック未焼結体１５０とを、それぞれ従来周知の手法により作製し、あらかじめ準備しておく。なお、セラミック未焼結体１５０は、ビアアレイキャパシタ１０１となるべき製品領域１００を平面方向に沿って縦横に複数列配列した多数個取り用ビアアレイキャパシタ１６１となる板状部材である。

コア基板１１は以下のように作製される。まず、縦４１５ｍｍ×横４１０ｍｍ×厚み０．８７ｍｍの基材の両面に、厚み３５μｍの銅箔が貼付された銅張積層板を準備する。次に、銅張積層板に対してドリル機を用いて孔あけ加工を行い、ビア導体１６を形成するための貫通孔（図示略）を所定位置にあらかじめ形成しておく。そして、銅張積層板の全面に対して無電解銅めっきを施し、各貫通孔の内部を銅めっきで埋めることでビア導体１６を形成する。さらに、銅張積層板の両面の銅箔のエッチングを行って導体層４１を例えばサブトラクティブ法によってパターニングする。具体的には、無電解銅めっきの後、この無電解銅めっき層を共通電極として電解銅めっきを施す。さらにドライフィルムをラミネートし、同ドライフィルムに対して露光及び現像を行うことにより、ドライフィルムを所定パターンに形成する。この状態で、不要な電解銅めっき層、無電解銅めっき層及び銅箔をエッチングで除去する。その後、ドライフィルムを剥離することによりコア基板１１を得る（図９参照）。

また、セラミック未焼結体１５０は以下のように作製される。即ち、セラミックのグリーンシート１５１，１５２を形成し、これらのグリーンシート１５１，１５２に内部電極層用ニッケルペーストをスクリーン印刷して乾燥させる。これにより、後に第１内部電極層１４１となる第１内部電極部１５３と、第２内部電極層１４２となる第２内部電極部１５４とが形成される。次に、第１内部電極部１５３が形成されたグリーンシート１５１と第２内部電極部１５４が形成されたグリーンシート１５２とを交互に積層し、シート積層方向に押圧力を付与することにより、各グリーンシート１５１，１５２が一体化され、セラミック未焼結体１５０が得られる（図５参照）。

さらに、レーザー加工機を用いてセラミック未焼結体１５０にビアホール１３０を多数個貫通形成し、図示しないペースト圧入充填装置を用いて、ビア導体用ニッケルペーストを各ビアホール１３０内に充填する。続く外部端子電極形成工程（金属含有層形成工程）では、セラミック未焼結体１５０において上面１０２となるべき部分にペーストを印刷し、セラミック未焼結体１５０の上面側にて各導体部の上端面を覆うように第１外部端子電極１１１，１１２を形成する。また、セラミック未焼結体１５０において下面１０３となるべき部分にペーストを印刷し、セラミック未焼結体１５０の下面側にて各導体部の下端面を覆うように第２外部端子電極１２１，１２２を形成する（図６参照）。なお、外部端子電極１１１，１１２，１２１，１２２は、焼成後の合計の厚さ（Ｂ１＋Ｂ２）が焼成後のビアアレイキャパシタ１０１全体の厚さＡの約５０％となるように形成される。

続くミシン目形成工程では、隣接する製品領域１００間の境界線１６２上に、レーザー加工機を用いてミシン目１６３を形成する（図７，図８参照）。なお、ミシン目１６３は、セラミック未焼結体１５０を厚さ方向に貫通する矩形状の貫通孔１６４を境界線１６２上に沿って所定間隔ごとに設けることで形成される。

続く焼成工程では、ミシン目１６３が形成されたセラミック未焼結体１５０の乾燥を行い、表面端子部をある程度固化させる。次に、セラミック未焼結体１５０を脱脂し、さらに所定温度で所定時間焼成を行う。その結果、チタン酸バリウム及びペースト中のニッケルが同時焼結し、多数個取り用ビアアレイキャパシタ１６１となる。

次に、各外部端子電極１１１，１１２，１２１，１２２に対して無電解銅めっき（厚さ１０μｍ程度）を行う。その結果、各外部端子電極１１１，１１２，１２１，１２２の上に銅めっき層１１７が形成される。さらに、外部端子電極１１１，１１２，１２１，１２２の上にある銅めっき層１１７の表面の粗化（ＣＺ処理）を行う（図４参照）。これにより、樹脂絶縁層３３，３７との密着性を確保することができる。なお、無電解銅めっきはやや厚めの１０μｍ程度であるため、粗化を経た後でも銅の厚みを確保できる。そして、粗化が終了したら、洗浄工程を実施する。なお、各外部端子電極１１１，１１２，１２１，１２２の上に銅めっき層１１７を設ける代わりに、カップリング剤を塗布し、樹脂絶縁層３３，３７との密着性を確保するようにしてもよい。

洗浄工程の終了後、分割工程を実施する。具体的には、多数個取り用ビアアレイキャパシタ１６１をミシン目１６３に沿って分割し、複数個のビアアレイキャパシタ１０１を得る。これに伴い、各ビアアレイキャパシタ１０１のキャパシタ本体１０４の各辺１０６には、凹部１０７と凸部１０８とが辺１０６の延びる方向に沿って交互にかつ規則的に形成される。

続くビルドアップ層形成工程では、従来周知の手法に基づいてコア基板１１の上面１０２の上にビルドアップ層３１を形成するとともに、コア基板１１の下面１０３の上にビルドアップ層３２を形成する。詳述すると、まずコア基板１１の上面１０２及び下面１０３にシート状の熱硬化性エポキシ樹脂をラミネートし、レーザー加工機により、ビア導体４３が形成されるべき位置に盲孔を有する第１層の樹脂絶縁層３３，３４を形成する。なお、シート状の熱硬化性エポキシ樹脂をラミネートする代わりに、液状の熱硬化性エポキシ樹脂を塗布することにより、樹脂絶縁層３３，３４を形成してもよい。次に、従来公知の手法（例えばセミアディティブ法）に従って電解銅めっきを行い、前記盲孔の内部にビア導体４３を形成するとともに、樹脂絶縁層３３，３４上に導体層４２を形成する（図１０参照）。なお、形成されたビア導体４３の一部（上端面に導体層４２が接続されていないビア導体４３）は、樹脂絶縁層３３の上面から僅かに突出する（図示略）。

そして、第１層の樹脂絶縁層３３，３４上にシート状の熱硬化性エポキシ樹脂をラミネートし、未硬化状態にある第２層の樹脂絶縁層３５，３６を形成する。なお、シート状の熱硬化性エポキシ樹脂をラミネートする代わりに、液状の熱硬化性エポキシ樹脂を塗布することにより、未硬化状態にある樹脂絶縁層３５，３６を形成してもよい。なお、この時点でビルドアップ層形成工程を一旦中止し、内蔵工程を実施する。

内蔵工程では、マウント装置を用いて、樹脂絶縁層３３上にビアアレイキャパシタ１０１を配置する（図１１参照）。このとき、ビアアレイキャパシタ１０１は、下方に押圧されることにより、未硬化状態にある樹脂絶縁層３５内に沈み込んで樹脂絶縁層３３上に到達する。この際、ビアアレイキャパシタ１０１は、キャパシタ本体１０４の各辺１０６に形成された凹部１０７及び凸部１０８が抵抗となることで、平面方向への位置ずれが防止される。なお、ビアアレイキャパシタ１０１は下方に押圧されているため、ビアアレイキャパシタ１０１の第２外部端子電極１２１，１２２は樹脂絶縁層３３内のビア導体４３の突出部分に確実に接触する。ここで、複数の第２外部端子電極１２１，１２２の占有面積が下面１０３の面積の約５０％に設定されているため、樹脂絶縁層３３との接合界面における粗化金属部分の割合が大きくなり、樹脂絶縁層３３との密着強度が向上する。なお、内蔵工程において、硬化した状態の樹脂絶縁層３５に対してレーザー加工機を用いて孔あけ加工を行い、その結果として形成された収容凹部内にビアアレイキャパシタ１０１を配置するようにしてもよい。また、あらかじめ収容孔をあけたフィルムを貼付して樹脂絶縁層３５を形成し、その結果として形成された収容凹部内にビアアレイキャパシタ１０１を配置するようにしてもよい。

内蔵工程の終了後、ビルドアップ層形成工程を再開する。具体的には、未硬化状態にある第２層の樹脂絶縁層３５，３６に対して、レーザー加工機により、ビア導体４３が形成されるべき位置に盲孔を形成するとともに、樹脂絶縁層３５，３６を硬化させる。次に、従来公知の手法に従って電解銅めっきを行い、前記盲孔の内部にビア導体４３を形成するとともに、樹脂絶縁層３５，３６上に導体層４２を形成する。

次に、第２層の樹脂絶縁層３５，３６上にシート状の熱硬化性エポキシ樹脂をラミネートし、レーザー加工機により、ビア導体４３が形成されるべき位置に盲孔を有する第３層の樹脂絶縁層３７，３８を形成する。ここで、第３層の樹脂絶縁層３７，３８は、第１層の樹脂絶縁層３３，３４と同じ厚さに形成される。なお、シート状の熱硬化性エポキシ樹脂をラミネートする代わりに、液状の熱硬化性エポキシ樹脂を塗布することにより、樹脂絶縁層３７，３８を形成してもよい。その結果、ビアアレイキャパシタ１０１の第１外部端子電極１１１，１１２が樹脂絶縁層３７に接触する。なお、複数の第１外部端子電極１１１，１１２の占有面積が上面１０２の面積の約５０％に設定されているため、樹脂絶縁層３７との接合界面における粗化金属部分の割合が大きくなり、樹脂絶縁層３７との密着強度が向上する。さらに、従来公知の手法に従って電解銅めっきを行い、前記盲孔の内部にビア導体４３を形成するとともに、樹脂絶縁層３７上に導体層４２を形成し、樹脂絶縁層３８上にＢＧＡ用パッド４８を形成する。なお、ビルドアップ層３２はこの段階で完成する。

次に、第３層の樹脂絶縁層３７上にシート状の熱硬化性エポキシ樹脂をラミネートし、レーザー加工機により、ビア導体４３が形成されるべき位置に盲孔を有する第４層の樹脂絶縁層３９を形成する。なお、シート状の熱硬化性エポキシ樹脂をラミネートする代わりに、液状の熱硬化性エポキシ樹脂を塗布することにより、樹脂絶縁層３９を形成してもよい。次に、従来公知の手法に従って電解銅めっきを行い、前記盲孔の内部にビア導体４３を形成するとともに、樹脂絶縁層３９上に端子パッド４４を形成する。なお、ビルドアップ層３１はこの段階で完成する。その結果、コア基板１１及びビルドアップ層３１，３２からなるとともに、ビルドアップ層３１にビアアレイキャパシタ１０１が内蔵されたビアアレイキャパシタ内蔵配線基板１０が完成する（図１２参照）。

次に、ビアアレイキャパシタ１０１の強度についての評価方法及びその結果について述べる。

まず測定用サンプルを次のように準備した。表面に配置された第１外部端子電極の厚さと裏面に配置された第２外部端子電極の厚さとの合計が、ビアアレイキャパシタ全体の厚さの５０％になるビアアレイキャパシタを準備し、この測定用サンプルを、実施例とした。即ち、本実施形態のビアアレイキャパシタ１０１と同様のビアアレイキャパシタを実施例とした。また、第１外部端子電極の厚さと第２外部端子電極の厚さとの合計が、ビアアレイキャパシタ全体の厚さの１０％になるビアアレイキャパシタを準備し、この測定用サンプルを、比較例とした。なお、各測定用サンプル（実施例、比較例）において、第１外部端子電極の占有面積を表面の面積の約５０％とし、第２外部端子電極の占有面積を裏面の面積の約５０％とした。

次に、各測定用サンプルに対して、樹脂絶縁層３３〜３９をラミネートする際と同じプレス圧で耐荷重試験を行った。具体的には、１Ｐａの真空下で１００℃の温度となるように加熱を行いながら測定用サンプルの厚さ方向に押圧力（１ＭＰａ）を加えた（真空熱プレス）。そして、耐荷重試験後の測定用サンプルを目視で観察した。

このように観察した結果、比較例では、測定用サンプルにクラックの発生が確認された。一方、実施例では、測定用サンプルにクラックの発生は確認されなかった。従って、第１外部端子電極の厚さと第２外部端子電極の厚さとの合計を、ビアアレイキャパシタ全体の厚さの５０％にすれば、ビアアレイキャパシタにクラックが発生しないことが証明された。

また、各測定用サンプルに対して電気特性（キャパシタ容量及び耐電圧）を測定し、耐荷重試験の前後での変化量を評価した。このように測定した結果、比較例では、耐荷重試験後のキャパシタ容量及び耐電圧の両方が、耐荷重試験前に比べて低下した。一方、実施例では、キャパシタ容量及び耐電圧のいずれも、耐荷重試験前後で変化しなかった。従って、第１外部端子電極の厚さと第２外部端子電極の厚さとの合計を、ビアアレイキャパシタ全体の厚さの５０％にすれば、電気特性が低下しないことが証明された。

そこで、実施例の測定用サンプルを、ビルドアップ層形成工程においてビルドアップ層３１に内蔵してみたが、測定用サンプルにクラックは発生しなかった。ゆえに、信頼性の高いビアアレイキャパシタ内蔵配線基板１０を作製することができた。

従って、本実施形態によれば以下の効果を得ることができる。

（１）本実施形態のビアアレイキャパシタ内蔵配線基板１０によれば、第１外部端子電極１１１，１１２の厚さＢ１及び第２外部端子電極１２１，１２２の厚さＢ２の合計をビアアレイキャパシタ１０１全体の厚さＡの５０％にすることにより、ビアアレイキャパシタ１０１全体としては金属部分の比率が高くなる。その結果、ビアアレイキャパシタ１０１全体が金属部分により補強され、柔軟性が向上して自身の強度も向上するため、ビアアレイキャパシタ１０１全体の厚みを薄くした場合であってもビアアレイキャパシタ１０１の破損を防止することができる。ゆえに、このようなビアアレイキャパシタ１０１を内蔵することで、ビアアレイキャパシタ内蔵配線基板１０の低背化と信頼性の向上を図ることができ、しかもビアアレイキャパシタ内蔵配線基板１０を補強することもできる。

（２）本実施形態のビアアレイキャパシタ１０１は、ビルドアップ層３１に内蔵するために薄くなっており、焼成後に凹凸、反り、うねりが発生しやすい。そこで、本実施形態では、第１外部端子電極１１１，１１２の厚さＢ１と第２外部端子電極１２１，１２２の厚さＢ２とを比較的厚くしているため、焼成後のビアアレイキャパシタ１０１の凹凸、反り、うねりを低減させることができる。

（３）本実施形態では、上面１０２における第１外部端子電極１１１，１１２の占有面積が比較的大きく、下面１０３における第２外部端子電極１２１，１２２の占有面積が比較的大きくなっている。このため、ビルドアップ層３１を構成する樹脂絶縁層３３，３７とビアアレイキャパシタ１０１との密着強度が向上する。また、上面１０２における凹凸もある程度解消されるため、ビルドアップ層３１表面の実装面の平坦性（コプラナリティ）がよくなり、ＩＣチップ２１を高い信頼性で搭載しやすくなる。以上のことから、熱膨張などに起因したビルドアップ層３１，３２の浮きやデラミネーションの発生を防止できるため、高い信頼性を付与することができる。

（４）本実施形態では、ビルドアップ層３１の半導体素子搭載部２３がビアアレイキャパシタ１０１の真上の領域に位置しているため、半導体素子搭載部２３は、薄い割には強度が高く、かつ、凹凸、反り、うねりの抑制されたビアアレイキャパシタ１０１によって支持される。よって、上記半導体素子搭載部２３においては、ビルドアップ層３１の表面の実装面が変形しにくくなり平坦性（コプラナリティ）を高めることができるため、半導体素子搭載部２３に搭載されるＩＣチップ２１をより安定的に支持できる。ゆえに、ＩＣチップ２１として、発熱量が大きいために熱応力の影響が大きい１０ｍｍ角以上の大型のＩＣチップや、Ｌｏｗ−ｋ（低誘電率）のＩＣチップを用いることができる。

なお、本発明の実施形態は以下のように変更してもよい。

・上記実施形態では、第１外部端子電極１１１，１１２の厚さＢ１と第２外部端子電極１２１，１２２の厚さＢ２との合計が、ビアアレイキャパシタ１０１全体の厚さＡの５０％になっていた。しかし、図１３に示されるように、キャパシタ本体１０４の上面１０２近傍及び下面１０３近傍にあるセラミック誘電体層１０５内に、内部電極層１４１，１４２よりも厚い補強用金属層１７１をそれぞれ設け、各補強用金属層１７１の厚さの合計を、例えばビアアレイキャパシタ１０１全体の厚さＡの５０％としてもよい。また、図１４に示されるように、キャパシタ本体１０４の中央部分にあるセラミック誘電体層１０５（図１４では、上面１０２から３層めのセラミック誘電体層１０５）の内部に補強用金属層１７１を設け、補強用金属層１７１の厚さを、例えばビアアレイキャパシタ１０１全体の厚さＡの５０％としてもよい。なお、補強用金属層１７１は、３層以上の異なるセラミック誘電体層１０５にそれぞれ設けられていてもよい。

このように構成しても、ビアアレイキャパシタ１０１全体としては金属部分の比率が高くなり、結果として、ビアアレイキャパシタ１０１全体が金属部分により補強され、柔軟性が向上して自身の強度も向上するため、ビアアレイキャパシタ１０１の破損を防止することができる。

また、図１３，図１４に示す補強用金属層１７１を、ビア導体１３１，１３２に導通させることにより内部電極層として機能させてもよい。このようにすれば、キャパシタ本体１０４において補強用金属層１７１が占める割合が大きくなったとしても、配線基板内蔵用ビアアレイキャパシタ１０１をキャパシタとして確実に機能させることができる。

・図１５，図１６に示されるように、上面１０２及び下面１０３の上において外部端子電極１１１，１１２，１２１，１２２が存在しない領域に、ビア導体１３１，１３２に導通しないダミー電極１１８を配置してもよい。このように構成すれば、外部端子電極１１１，１１２，１２１，１２２に加えてダミー電極１１８を上面１０２及び下面１０３の上に設けた結果、ビルドアップ層３１を構成する樹脂絶縁層３３，３７との接合界面における金属含有層（外部端子電極１１１，１１２，１２１，１２２及びダミー電極１１８）の割合が大きくなる。例えば、第１外部端子電極１１１，１１２及びダミー電極１１８の占有面積が、上面１０２の面積の約６８％となり、第２外部端子電極１２１，１２２及びダミー電極１１８の占有面積が、下面１０３の面積の約６８％となる。その結果、ビアアレイキャパシタ１０１と樹脂絶縁層３３，３７との密着強度が向上する。また、上面１０２及び下面１０３の凹凸もある程度解消されるため、ビルドアップ層３１表面の実装面の平坦性（コプラナリティ）がよくなり、ＩＣチップ２１を搭載した後の実装信頼性を向上できる。

・図１７，図１８に示されるように、上面１０２上に存在する第１外部端子電極１１１，１１２の占有面積を大きくするとともに、下面１０３上に存在する第２外部端子電極１２１，１２２の占有面積を大きくしてもよい。例えば、第１外部端子電極１１１，１１２の占有面積を上面１０２の面積の約６８％とし、第２外部端子電極１２１，１２２の占有面積を下面１０３の面積の約６８％としてもよい。このように構成すれば、ビルドアップ層３１を構成する樹脂絶縁層３３，３７との接合界面における金属含有層（外部端子電極１１１，１１２，１２１，１２２）の割合が大きくなる。その結果、ビアアレイキャパシタ１０１と樹脂絶縁層３３，３７との密着強度が向上する。また、上面１０２及び下面１０３の凹凸もある程度解消されるため、ビルドアップ層３１の実装面の平坦性（コプラナリティ）がよくなり、ＩＣチップ２１を搭載した後の実装信頼性を向上できる。

・上記実施形態では、キャパシタ本体１０４の上面１０２の上に第１外部端子電極１１１，１１２が配置され、下面１０３の上に第２外部端子電極１２１，１２２が配置されていたが、第１外部端子電極１１１，１１２または第２外部端子電極１２１，１２２を省略してもよい。

・上記実施形態では、上面１０２に垂直な方向から見たときの外部端子電極１１１，１１２，１２１，１２２の外形は円形状であった。しかし、外部端子電極１１１，１１２，１２１，１２２の外形は、円形状以外の他の形状であってもよい。例えば、図１８に示されるように、外部端子電極１１１，１１２，１２１，１２２の外形は正方形状であってもよい。

次に、前述した実施形態によって把握される技術的思想を以下に列挙する。

（１）第１主面及び第２主面を有するとともに、セラミック誘電体層と内部電極層とが交互に積層配置された構造を有するキャパシタ本体と、前記内部電極層同士を導通し、全体としてアレイ状に配置される複数のビア導体と、前記第１主面及び前記第２主面の少なくとも一方の上に配置される金属含有層とを備え、前記第１主面上に配置された金属含有層の厚さと前記第２主面上に配置された金属含有層の厚さとの合計は、ビアアレイキャパシタ全体の厚さの１５％以上８０％以下であり、層間絶縁層及び導体層をコア基板上にて交互に積層した積層部に内蔵され、前記金属含有層の表面に、前記金属含有層を構成する金属よりも軟かい金属からなる金属層が形成され、前記金属層は厚さ５μｍ以上の銅めっき層であることを特徴とする配線基板内蔵用ビアアレイキャパシタ。

（２）第１主面及び第２主面を有するとともに、セラミック誘電体層と内部電極層とが交互に積層配置された構造を有するキャパシタ本体と、前記内部電極層同士を導通し、全体としてアレイ状に配置される複数のビア導体と、前記第１主面の上に配置される第１金属含有層と、前記第２主面の上に配置される第２金属含有層とを備え、前記第１金属含有層の厚さと前記第２金属含有層の厚さとの合計は、ビアアレイキャパシタ全体の厚さの１５％以上８０％以下であり、層間絶縁層及び導体層をコア基板上にて交互に積層した構造を有し、その表面に半導体素子搭載部が設定された積層部に内蔵されることを特徴とする配線基板内蔵用ビアアレイキャパシタ。

（３）第１主面及び第２主面を有するとともに、セラミック誘電体層を介して第１内部電極層と第２内部電極層とが交互に積層配置された構造を有するキャパシタ本体と、前記第１内部電極層同士を導通し、全体としてアレイ状に配置される複数の第１ビア導体と、前記第２内部電極層同士を導通し、全体としてアレイ状に配置される複数の第２ビア導体と、前記複数の第１ビア導体における前記第１主面側の端部に位置する第１電源用電極端子と、前記複数の第２ビア導体における前記第１主面側の端部に位置する第１グランド用電極端子と、前記複数の第１ビア導体における前記第２主面側の端部に位置する第２電源用電極端子と、前記複数の第２ビア導体における前記第２主面側の端部に位置する第２グランド用電極端子とを備え、前記第１電源用電極端子及び前記第１グランド用電極端子の厚さと前記第２電源用電極端子及び前記第２グランド用電極端子の厚さとの合計は、ビアアレイキャパシタ全体の厚さの１５％以上８０％以下であり、層間絶縁層及び導体層をコア基板上にて交互に積層した構造を有し、その表面に半導体素子搭載部が設定された積層部に内蔵されることを特徴とする配線基板内蔵用ビアアレイキャパシタ。

本実施形態のビアアレイキャパシタ内蔵配線基板を示す概略断面図。 同じく、配線基板内蔵用ビアアレイキャパシタを示す概略断面図。 同じく、配線基板内蔵用ビアアレイキャパシタを示す概略上面図。 同じく、配線基板内蔵用ビアアレイキャパシタの要部断面図。 同じく、ビアアレイキャパシタ内蔵配線基板の製造方法の説明図。 同じく、ビアアレイキャパシタ内蔵配線基板の製造方法の説明図。 同じく、ビアアレイキャパシタ内蔵配線基板の製造方法の説明図。 同じく、ビアアレイキャパシタ内蔵配線基板の製造方法の説明図。 同じく、ビアアレイキャパシタ内蔵配線基板の製造方法の説明図。 同じく、ビアアレイキャパシタ内蔵配線基板の製造方法の説明図。 同じく、ビアアレイキャパシタ内蔵配線基板の製造方法の説明図。 同じく、ビアアレイキャパシタ内蔵配線基板の製造方法の説明図。 他の実施形態の配線基板内蔵用ビアアレイキャパシタを示す概略断面図。 他の実施形態の配線基板内蔵用ビアアレイキャパシタを示す概略断面図。 他の実施形態の配線基板内蔵用ビアアレイキャパシタを示す概略断面図。 他の実施形態の配線基板内蔵用ビアアレイキャパシタを示す概略上面図。 他の実施形態の配線基板内蔵用ビアアレイキャパシタを示す概略断面図。 他の実施形態の配線基板内蔵用ビアアレイキャパシタを示す概略上面図。

符号の説明

１０…ビアアレイキャパシタ内蔵配線基板
１１…コア基板
３１…積層部としてのビルドアップ層
３３，３５，３７，３９…層間絶縁層としての樹脂絶縁層
４２…導体層
１００…製品領域
１０１…配線基板内蔵用ビアアレイキャパシタ（ビアアレイキャパシタ）
１０２…第１主面としての上面
１０３…第２主面としての下面
１０４…キャパシタ本体
１０５…誘電体層としてのセラミック誘電体層
１０６…辺
１０７…凹部
１０８…凸部
１１１，１１２…金属含有層及び端子電極としての第１外部端子電極
１１８…ダミー電極
１２１，１２２…金属含有層及び端子電極としての第２外部端子電極
１３１…ビア導体としての第１ビア導体
１３２…ビア導体としての第２ビア導体
１４１…内部電極層としての第１内部電極層
１４２…内部電極層としての第２内部電極層
１５０…セラミック未焼結体
１６１…多数個取り用ビアアレイキャパシタ
１６２…境界線
１６３…ミシン目
１７１…補強用金属層
Ｂ１…第１主面上に配置された金属含有層の厚さ
Ｂ２…第２主面上に配置された金属含有層の厚さ
Ａ…ビアアレイキャパシタ全体の厚さ

Claims (12)

1. 第１主面及び第２主面を有するとともに、誘電体層と内部電極層とが交互に積層配置された構造を有するキャパシタ本体と、
   前記内部電極層同士を導通し、全体としてアレイ状に配置される複数のビア導体と、
   前記第１主面及び前記第２主面の少なくとも一方の上に配置される金属含有層と
   を備え、
   前記第１主面上に配置された金属含有層の厚さと前記第２主面上に配置された金属含有層の厚さとの合計は、ビアアレイキャパシタ全体の厚さの１５％以上８０％以下であり、
   層間絶縁層及び導体層をコア基板上にて交互に積層した積層部に内蔵される
   ことを特徴とする配線基板内蔵用ビアアレイキャパシタ。
2. 前記ビアアレイキャパシタ全体の厚さは１０μｍ以上２００μｍ以下であり、第１主面上及び第２主面上の少なくとも一方に配置された金属含有層の厚さは、３μｍ以上５０μｍ以下であることを特徴とする請求項１に記載の配線基板内蔵用ビアアレイキャパシタ。
3. 第１主面上に配置された金属含有層及び第２主面上に配置された金属含有層は、互いに同じ厚さに設定されていることを特徴とする請求項１または２に記載の配線基板内蔵用ビアアレイキャパシタ。
4. 前記金属含有層は、前記第１主面及び前記第２主面の少なくとも一方の上において前記ビア導体の端面に接続される複数の端子電極と、前記第１主面及び前記第２主面の少なくとも一方の上において前記複数の端子電極が存在しない領域に配置され、前記ビア導体に導通しないダミー電極とを含むことを特徴とする請求項１乃至３のいずれか１項に記載の配線基板内蔵用ビアアレイキャパシタ。
5. 前記金属含有層の表面は、前記キャパシタ本体の前記第１主面及び前記第２主面よりも粗くなっていることを特徴とする請求項１乃至４のいずれか１項に記載の配線基板内蔵用ビアアレイキャパシタ。
6. 前記第１主面上に存在する前記金属含有層の占有面積が、前記第１主面の面積の４５％以上９０％以下であり、前記第２主面上に存在する前記金属含有層の占有面積が、前記第２主面の面積の４５％以上９０％以下であることを特徴とする請求項１乃至５のいずれか１項に記載の配線基板内蔵用ビアアレイキャパシタ。
7. 第１主面及び第２主面を有するとともに、誘電体層と内部電極層とが交互に積層配置された構造を有するキャパシタ本体と、
   前記内部電極層同士を導通し、全体としてアレイ状に配置される複数のビア導体と
   を備え、
   前記キャパシタ本体は、前記内部電極層よりも厚い１つまたは２つ以上の補強用金属層をその内部に有しており、前記補強用金属層の厚さの合計は、ビアアレイキャパシタ全体の厚さの１５％以上８０％以下であり、
   層間絶縁層及び導体層をコア基板上にて交互に積層した積層部に内蔵される
   ことを特徴とする配線基板内蔵用ビアアレイキャパシタ。
8. 前記補強用金属層は前記内部電極層としても機能することを特徴とする請求項７に記載の配線基板内蔵用ビアアレイキャパシタ。
9. 前記キャパシタ本体は、４つの辺を有する平面視略矩形状をなし、
   前記４つの辺に、凹部と凸部とが辺の延びる方向に沿って交互にかつ規則的に配置されることを特徴とする請求項１乃至８のいずれか１項に記載の配線基板内蔵用ビアアレイキャパシタ。
10. 請求項１乃至９のいずれか１項に記載の配線基板内蔵用ビアアレイキャパシタを有することを特徴とするビアアレイキャパシタ内蔵配線基板。
11. 請求項１乃至６のいずれか１項に記載の配線基板内蔵用ビアアレイキャパシタとなるべき製品領域を平面方向に沿って縦横に複数列配列した多数個取り用ビアアレイキャパシタを準備する準備工程と、
    前記第１主面となるべき部分及び前記第２主面となるべき部分の少なくとも一方に、合計の厚さが前記配線基板内蔵用ビアアレイキャパシタ全体の厚さの１５％以上８０％以下となる金属含有層を形成する金属含有層形成工程と、
    前記多数個取り用ビアアレイキャパシタを分割して前記ビアアレイキャパシタとする分割工程と、
    層間絶縁層及び導体層をコア基板上にて交互に積層した積層部に前記ビアアレイキャパシタを内蔵する内蔵工程と
    を含むことを特徴とするビアアレイキャパシタ内蔵配線基板の製造方法。
12. 請求項１乃至６のいずれか１項に記載の配線基板内蔵用ビアアレイキャパシタとなるべき製品領域を平面方向に沿って縦横に複数列配列した多数個取り用ビアアレイキャパシタとなるべきセラミック未焼結体を準備する準備工程と、
    前記セラミック未焼結体において、前記第１主面となるべき部分及び前記第２主面となるべき部分の少なくとも一方に、焼成後の合計の厚さが焼成後の前記配線基板内蔵用ビアアレイキャパシタ全体の厚さの１５％以上８０％以下となる金属含有層を形成する金属含有層形成工程と、
    隣接する前記製品領域間の境界線上にミシン目を形成するミシン目形成工程と、
    前記ミシン目が形成されたセラミック未焼結体を焼成して前記多数個取り用ビアアレイキャパシタとする焼成工程と、
    前記多数個取り用ビアアレイキャパシタを前記ミシン目に沿って分割して前記ビアアレイキャパシタとする分割工程と、
    層間絶縁層及び導体層をコア基板上にて交互に積層した積層部に前記ビアアレイキャパシタを内蔵する内蔵工程と
    を含むことを特徴とするビアアレイキャパシタ内蔵配線基板の製造方法。

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