KR101045685B1 - 열전 반도체 소자와 그의 제조 방법 - Google Patents

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Abstract

본 발명은 열전 반도체 소자에 관한 것이다. 본 발명에 따른 열전 반도체 소자는 제 1 전극층; 상기 제 1 전극층 상에 반도체 제조 공정에 따라 형성되는 균일한 높이의 복수개의 기둥들; 및 상기 복수개의 기둥들과 맞닿도록 상기 복수개의 기둥들 상에 형성된 제 2 전극층을 포함한다.
열전 반도체 소자, 실리콘 과포화 산화물(SRO), 다층 유전체(MLD)

Description

열전 반도체 소자와 그의 제조 방법 {Thermo-electric semiconductor device and method for manufacturing the same}
본 발명은 반도체 소자에 관한 것으로, 특히, 열전 반도체 소자에 관한 것이다.
열전도는 음향 양자들이 고체 상태의 하전 입자들에 충분한 에너지를 공급하여 하전 입자들이 물질 표면으로부터 배출되도록 하는 잘 알려진 현상이다. 배출된 하전 입자들은 그 물질의 에너지를 전류의 형태로 전달한다. 열 에너지를 전류로 바꾸는 것이 열전 변환의 기본 개념이다.
양자 역학적 터널링(Quantum Mechanical Tunneling) 또는 직접 터널링(direct tunneling)은 잘 알려진 현상이다. 직접 터널링에서, 하전 입자들은 소위 '장벽을 뚫는 터널링'에 의해 장벽을 넘는다. 일반적으로, 장벽으로 둘러싸인 입자는 그 장벽을 넘을 수 없지만, 양자 역학적 시스템에서는, 장벽이 얇게 만들어진다면, 하전 입자들이 장벽을 넘을 가능성이 있다. 이러한 현상을 문자 그대로 터널링이라 한다. 터널링은 두 표면이 최대 10 nm 의 거리에 있을 때부터 일어나기 시작하여 1 nm 의 거리에 있을 때 활발하게 일어난다.
직접 터널링이 적용되는 열이온 소자는 매우 낮은 온도에서 열 이온 방출이 발생하도록 표면의 겉보기 일함수(apparent work-function)를 감소시키는 데에 터널링 효과를 이용한다. 일함수는 물질 표면으로부터 방출되는 전자들에 대한 장벽이며, 터널링은 유효 장벽 높이를 감소시킨다. 전자들은 그 전자들이 물질 내에서 갖는 운동량 분포(momentum distribution)에 따라 물질 표면으로부터 방출되며, 이러한 운동량 분포는 물질의 온도에 따라 달라진다.
터널링이 적용되는 열이온 소자는 이론적으로 연구되어 왔다. 이는 열이온 소자들이 저가로 제조되고 동작하도록 하는 기술의 개발에 이용될 것이다. 열이온 효과가 직접 터널링를 활성시키기 하기 위해, 열이온 소자는 매우 낮은 열 전도성을 유지하면서 매우 가깝게 (1 nm 의 거리) 배치된 두개의 평행판을 포함해야 한다. 이 두 평행판에 수직으로 열경사가 발생하고, 가열된 판은 저온의 판에 모인 하전 입자들을 방출하여 전류가 흐르게 된다. 두 판에 수직으로 높은 온도 경사가 발생하도록 낮은 열 전도성이 요구된다.
이와 같은 터널링이 적용되는 열이온 방출 효과를 갖는 대부분의 범용 소자들은 최적의 열전도 특성을 갖도록 두 평행판를 진공으로 유지한다. 이러한 소자 설계는 두 평행판사이의 간격이 일정하고 온도가 변하지 않아야 하는 조건을 충족해야만 하기 때문에 문제가 있다.
두 판 사이의 간격을 일정하게 유지하기 위한 확실한 해결책은 두 판 사이에 스페이서로 작용하는 고체 물질을 삽입하는 것이다. 스페이서로서 이상적인 물질은 매우 낮은 전도성을 갖는 물질이다. 그러나, 매우 낮은 전도성을 갖는 물질을 사용할 수 없는 이유는 두 판 사이에 요구되는 간격이 너무 작아서 (약, 1 nm) 두 판 사이의 열 저항이 적당한 온도차를 유지할 수 없을 정도로 낮아지기 때문이다.
물질: SiO2, Gth=1 W/m·K, 물질 두께 1nm, 열흐름에 수직인 소자영역 10 mm X 10 mm = 1 x 10-4 m2
1 x (1 x 10-4)/(1 x 10-9)=1 x 105 (W/K), 다시 말해서, 이 소자는 100 KW의 열에 견딜 수 있으며 1K(또는 1C)의 온도차만을 갖는다. 이 소자는 물질 그 자체는 매우 낮은 열 전도성을 갖지만 열전 반도체 소자로서는 여전히 너무 좋은 열 전도체이기 때문에 부적합하다..
다른 공지된 기술이 2006년 4월 10일자, Taofang Zeng에 의한 논문 "Thermionic-tunneling multilayer nanostructure for power generation" 에 개시되어 있다. 이 논문은 유전체 나노와이어 또는 나노입자가 두 전극 사이에 삽입되어 있는 구조를 개시하고 있다. 그러나, 이 기술은 유전체 나노와이어 또는 나노입자가 전극들의 표면에 불안정하게 정착되고 불규칙하게 배열된다는 문제가 있다.
본 발명은 이 같은 배경에서 도출된 것으로, 열전 반도체 소자의 구조가 기구적으로 안정되면서도 갭 사이의 열 전도를 최소로 하고 터널링이나 열이온 방출 효과를 극대화할 수 있도록 하는 것을 목적으로 한다.
본 발명의 일 실시예에 따르면, 복수개의 열적으로 성장된 기둥들이 두 개의 전극층 사이에 삽입되어 있는 열전 반도체 소자가 개시된다. 기둥들은 전극층에서 열적으로 성장된 것이기 때문에, 전극층 상에 안정적으로 고정되고 균일하게 배열된다.
본 발명의 다른 실시예에 따르면, 복수개의 기둥들이 제 1 전극상에 형성된 홈의 바닥으로부터 돌출되어 있는 열전 반도체 소자가 개시된다. 제 2 전극층은 복수개의 기둥들 상에 놓여지고 제 1 전극과 간격을 두고 있다. 기둥들이 홈내에 형성되기 때문에, 각 기둥의 길이는 제 1 및 제 2 전극층 사이의 간격보다 길게 되고, 따라서 기둥들을 통한 열전도성이 감소된다. 그러므로, 제 1 및 제 2 전극층사이의 간격은 기둥들의 길이보다 훨씬 짧고, 결과적으로 직접 터널링의 가능성이 높아진다. 따라서, 성능에 영향을 주지 않고 단면적이 더 큰 기둥들을 형성할 수 있다. 더 큰 단면적을 갖는 기둥들을 형성함으로써,두 전극층 사이를 진공 상태로 했을때 두 전극층은 진공의 압력을 더 쉽게 지탱할 수 있다.
본 발명의 또 다른 실시예에 따르면, 복수개의 스페이서 영역을 제 1 전극 층을 관통하도록 형성하고, 이 스페이서 영역을 선택적으로 에칭하여 복수개의 기둥을 형성한 후, 그 복수개의 기둥들 상부에 제 2 전극층을 접착하는 열전 반도체 소자 제조 방법이 개시된다.
도 1은 본 발명의 일 실시예에 따른 열전 반도체 소자의 사시도이다. 도 1을 참조하면, 열전 반도체 소자는 제 1 전극층(15), 제 1 전극층에서 각각 돌출된 균일한 높이를 갖는 복수개의 기둥들(13), 복수개의 기둥들(13)의 상부에 놓여진 제 2 전극층(11)을 포함한다. 기둥들(13)은 반도체 제조 공정에 따라 형성되는데, 이는 나중에 상세히 설명될 것이다. 기둥들(13)은 제 1 전극층의 표면으로부터 열적으로 성장하여 돌출된다.
제 1 전극층(15)은 n-타입 벌크 실리콘으로 형성되고 열 다이오드의 캐소드로 사용될 것이다. 또한, 이 캐소드는 고온 상태의 노드가 된다. 제 2 전극층(11)은 p-타입 벌크 실리콘으로 형성되며 열 다이오드의 애노드로 사용될 것이다. 또한, 이 애노드는 저온 상태의 노드가 된다. 그러나, 제 1 전극층(15)이 반도체 제조 공정에 따라 p-타입 벌크 실리콘으로 형성되어 대향하는 전극층을 n-타입 벌크 실리콘으로 형성함으로써 도면에 도시된 것과 유사한 반도체 소자를 제조하는 것은 관련 기술의 당업자들에게 자명한 것이다.
본 발명의 일 실시예에 따르면, 복수개의 기둥들(13)은 제 1 전극층(15)의 표면에서 열적으로 성장되어, 제 1 전극층(15)과 일체로 형성되기 때문에 제 1 전극층(15)에 단단히 고정된다. 더욱이, 이러한 열적 성장이 이루어지는 위치는 반도체 제조 공정에 따라 제어될 수 있으며, 따라서 기둥들(13)은 일정한 간격으로 배열될 수 있다. 도 1에서, 각 기둥(13)은 사각 기둥의 형태이지만, 이 기둥들(13)은 다양한 형태로 형성될 수 있다.
본 발명의 일 실시예에 따르면, 기둥들(13)은 도핑된 실리콘 층인 제 1 전극 층(15)을 선택적으로 열적 산화시킴으로 형성된다. 복수개의 기둥들(13)은 제 1 전극층(15)을 산화시켜 제 1 전극층(15)을 관통하여 형성되기 때문에 제 1 전극층(15)과 일체로 형성된다.
도 1에 도시된 바와 같이, 제 1 전극 층(15)의 일면에 스페이서 층(14)이 형성된다. 바람직하게는, 스페이서 층(14)은 제 1 전극 층(15)을 자연 산화시켜 형성될 수 있다. 이 경우 복수개의 기둥들(13)은 이 자연 산화층으로부터 전술한 과정을 통해 선택적으로 열적 성장되어 형성될 수도 있다. 그러나 본 발명은 이에 한정되지 않으며, 스페이서 층(14)은 기둥들(13)을 형성한 후에 제 1 전극층(15)을 자연 산화시킴으로 형성된 실리콘 산화물(SiO2)일 수도 있다. 다시 말하면, 스페이서 층(14)은 기둥들(13)을 성장시킨 후에 형성될 수 있다. 이 경우 스페이서 층(14)은 자연 산화된 실리콘 층에 한정되지 않으며, 예를 들면, 스페이서 층(14)은 다층 구조의 유전 물질, 실리콘 과포화 산화물(SRO), 또는 다른 실리콘 대체 물질이 될 수 있다.
도 1에 도시된 바와 같이, 또 다른 층(12)이 제 2 전극층(11)의 일 표면상에 형성된다. 이 층(12)은, 바람직하게는, 스페이서 층(14)와 같이, 제 2 전극층(11)을 자연 산화시킴으로써 형성된 실리콘 이산화물(SiO2) 층이거나, 다층 구조의 유전물질, 실리콘 과포화 산화물(SRO), 또는 다른 실리콘 대체 물질일 수 있다. 이 같은 층(12) 혹은 스페이서 층(14)의 특성에 의해, 터널링에 의한 전류 등의 특성이 개선될 수 있다.
도 2는 본 발명의 또 다른 실시예에 따른 열전 반도체 소자의 사시도이다. 도 2를 참조하면, 본 실시예에 따른 열전 반도체 소자는 복수개의 홈(26)이 상부에 형성된 제 1 전극층(28), 홈(26)의 바닥으로부터 각각 돌출되며, 균일한 높이로 형성된 된 복수개의 기둥들(23), 및 제 1 전극층(28) 위에 복수개의 기둥들(23)의 상단에 맞닿도록 위치되는 평평한 제 2 전극층(21)을 포함한다. 도 2에서, 각 기둥(23)은 사각 기둥이지만, 이 기둥(23)은 다양한 형태로 형성될 수 있다.
도 2에서, 제 1 전극층(28)은 n-타입 벌크 실리콘으로 형성되며 열 다이오드의 캐소드로 사용될 것이다. 또한, 이 캐소드는 고온 상태의 노드가 된다. 제 2 전극층(21)은 p-타입 벌크 실리콘으로 형성되며, 열 다이오드의 애노드로 사용될 것이다. 또한, 이 애노드는 저온 상태의 노드가 된다. 그러나, 제 1 전극층(28)이 반도체 제조 공정에 따라 p-타입 벌크 실리콘으로 형성하고, 제 2 전극층(21)을 n-타입 벌트 실리콘으로 형성하여 도면에 도시된 것과 유사한 외관을 가진 반도체 소자를 제조하는 것은 관련 기술의 당업자들에게 자명한 것이다.
도 2에 도시된 바와 같이, 스페이서 층(24)이 제 1 전극층(28)의 일 표면상에 형성된다. 이 스페이서 층(24)은 바람직하게는, 제 1 전극층(28)의 표면을 자연 산화시켜 형성된다. 그러나 본 발명은 이에 한정되지 안으며, 스페이서 층(24)은 기둥들을 형성한 후에 제 1 전극층(28)을 자연 산화시킴으로써 형성된 실리콘 이산화물(SiO2) 층이거나, 유전 물질의 다층구조, 실리콘 과포화 산화물(SRO) 또는 다른 실리콘 대체물질이 될 수 있다.
도 2에 표시된 A-B 선을 따라 절취한 횡단면도의 일부인, 하나의 홈을 보여주는 도 3에 도시된 바와 같이, 층(22)은 제1 전극층(28)과 스페이서 층(24)으로부 터 간격(d)만큼 떨어져 있다. 도 2에 도시된 실시예를 도 1에 도시된 실시예와 비교하면, 기둥(23)이 홈(26)내에 형성되기 때문에 기둥(23)의 길이가 도 1에 도시된 실시예의 기둥(13)의 길이보다 더 길다. 따라서, 기둥(23)을 통한 열 전도성이 최소화되고 열전 소자의 효율이 향상된다. 더욱이, 두 전극(21 및 28) 사이의 간격(d)이 매우 좁기 때문에, 직접 터널링의 가능성이 높아진다. 따라서, 열적 성능에 영향을 주지 않고 더 큰 단면적을 갖는 기둥을 형성하는 것이 가능하다. 더 넓은 단면적을 갖는 기둥(23)을 형성함으로써, 기둥(23)들 위아래의 두 전극층(21 및 28)은 그 사이의 간격(d)을 진공 상태로 하더라도 그 진공의 압력을 더 쉽게 지탱할 수 있다.
실질적으로 제 1 전극층(28) 위에 스페이서 층(24)이 형성되어 있는 경우, 기둥(23)은 제 1 전극층(28)으로부터 열적으로 성장되기 때문에 홈(26)은 스페이서 층(24)을 완전히 관통하여, 제 1 전극층(28)을 일부 잠식하는 깊이로 형성된다. 더구나 스페이서 층(24)이 실리콘의 자연 산화막이 아닌 경우에는 이는 필수적으로 요구될 수 있다.
도 4는 본 발명의 일 실시예에 따른, 도 1에 도시된 열전 반도체 소자를 제조하는 방법을 설명하기 위한 도면이다. 도 4를 참조하면, 열전 반도체 소자 제조 방법은 제 1 전극층을 준비하는 단계, 제 1 전극층 상에 산화막을 형성하는 단계; 산화막 상에 마스크 패턴을 형성하는 단계, 마스크 패턴을 사용하여 산화막을 선택적으로 열적 성장시켜 복수개의 기둥들을 형성하는 단계; 제 2 반도체층을 복수개의 기둥들의 상단에 접착하는 단계를 포함한다. 이러한 열전 반도체 소자 제조방 법은 도 4를 참조로 하기에 상세히 설명될 것이다.
먼저, 입력 웨이퍼, 즉, N-타입 실리콘 웨이퍼가 준비된다 (단계 (a)). 실리콘 웨이퍼는 열 다이오드의 캐소드로 사용될 것이며, 또한 고온 상태의 노드가 된다. 그 다음, 실리콘 웨이퍼의 뒷면이 스트리핑되어(stripped) 접지되고, 실리콘 웨이퍼의 앞면은 스트리핑된 후 습식 에칭되어 소수성 상태가 된다 (단계 (b)). 그후, 실리콘 웨이퍼의 표면은 산화되어 이후의 질화물 증착시 패드 산화막으로 사용될 자연 산화막을 형성한다. 본 발명의 또다른 양상에 따라, 개선된 실시예에 있어서 이 자연 산화막은 실리콘 과포화 산화물(SRO) 또는 다층 유전체(MLD)와 같은 몇가지 반도체 대체 물질중 하나로 대체될 수 있으며, 웨이퍼와 질화물 하드 마스크 사이의 변형력을 완화시킬수 있는 패드 물질로 사용될 수 있는 물질이면 가능하다. 그러나 설명의 편의상 이 막의 다른 기능이 밝혀질 때까지 이 막을 패드 산화막으로 명명하기로 한다.
패드 산화막의 두께는 약 6Å이며, 이후에 적층될 질화물의 두께를 고려한 일반적인 두께로서, 산업 표준에 따른다. 그 다음, 실리콘 질화막이 하드 마스크로 사용될 자연 산화막 상에 증착된다. 실리콘 질화막의 두께는 약 180 nm이지만, 이 값으로 제한되는 것이 아니며, 이후의 처리 공정을 충분히 견딜 수 있는 두께로 설정될 수 있다. 여기서는 산업 표준 두께가 사용되며 LOCOS 공정과 유사하다.
단계 (d)에서, 실리콘 질화막은 표준 리소그라피 및 에칭 기술을 사용하여 패터닝되어 부분적으로 제거된다. 다음에, 습식 에칭이 수행되어 하부층을 제거하며, 잔류층의 타입(즉, 자연 패드 산화막, SRO 또는 MLD)에 적합한 공정이 채택된 다. 이 단계는 질화물 하드 마스크를 보호하기 위해 잔류된 포토레지스트를 이용하여 수행된다. 그 다음, 포토레지스트는 벗겨지고 웨이퍼가 노에 넣어지며, 실리콘 질화막을 통해 노출된 영역에서 산화물이 열적으로 성장하여, 복수개의 산화물 기둥이 형성된다. 이러한 열적 성장은 산화막이 버퍼막보다 약간 높게, 이상적으로는 1 nm 만큼 높게 되도록 수행된다. 이 공정 동안, 실리콘의 일부가 소비되고 기둥은 실제로 이 단계에서 웨이퍼 내에 심어진다. 그 후, 나머지 질화물이 제거되고 그 결과적인 구조물이 단계 (d)에 도시되어 있다. 또한, 그 결과적 구조물의 사시도가 도 1의 아래 부분에 도시되어 있다.
한편, 또 다른 입력 웨이퍼, 즉, P-타입 실리콘 웨이퍼가 준비된다 (단계 (e)). 이 실리콘 웨이퍼는 열 다이오드의 애노드로 사용될 것이며, 또한 저온 상태의 노드가 된다. 그 다음, 단계 (f)에서, 실리콘 웨이퍼의 뒷면은 스트리핑되어 접지되며, 앞면은 스트리핑되고 습식 에칭되어 소수성 상태가 된다. 이때, 실리콘 웨이퍼의 표면에 형성된 자연 산화막이 복수개의 기둥들의 상단에 접착된다. 여기서, 자연 산화막은 실리콘 과포화 산화물(SRO) 또는 다층 유전체(MLD)와 같은 몇가지 반도체 대체 물질중 하나로 대체될 수 있지만, 이러한 물질들로 제한되지는 않는다. 그러나 설명의 편의상 다른 기능들이 밝혀지기 전에는 이 막을 자연 산화막으로 명명하기로 한다.
그 후에, P-타입 실리콘 웨이퍼는 위에서 설명된 N-타입 실리콘 웨이퍼와 마주보도록 뒤집어 놓여져서, 최종적으로 단계 (h)에 도시된 구조가 얻어진다. 이 단계에서, 웨이퍼들은 플라즈마 접착(plasma enhanced bonding)과 같은 산업 표준 공정에 따라 합착된다. P-타입 웨이퍼는 그 웨이퍼의 상면이 N-타입 웨이퍼의 상면과 맞추어 마주보도록 뒤집어져 놓여진다.
복수개의 산화물 기둥들이 실리콘 웨이퍼를 산화시킴으로써 얻어진 자연 산화막으로부터 열적으로 성장되기 때문에, 산화물 기둥들은 실리콘 웨이퍼에 강하게 접착되고, 또한 이 산화물 기둥들이 마스크로 패터닝된 영역으로부터 성장되기 때문에 일정한 간격으로 배열될 수 있다.
도 5는 본 발명의 다른 실시예에 따른 도 2에 도시된 열전 반도체 소자의 제조 방법을 설명하기 위한 도면이다.
도 5를 참조하면, 열전 반도체 소자를 제조하는 방법은 제 1 전극층을 준비하는 단계, 제 1 전극층을 관통하는 복수개의 스페이서 영역을 형성하는 단계, 스페이서 영역의 일부와 그 둘레의 제 1 전극층의 일부를 선택적으로 에칭하여 복수개의 기둥들을 형성하는 단계, 및 제 2 전극층을 복수개의 기둥들의 상단에 접착시키는 단계를 포함한다. 이제 본 발명의 일 실시예에 따른 방법이 도 5를 참조로 상세히 설명될 것이다.
먼저, 입력 웨이퍼, 즉, N-타입 실리콘 웨이퍼가 준비된다 (단계 (a)). 실리콘 웨이퍼는 열 다이오드의 캐소드로 사용될 것이며, 또한 고온 상태의 노드가 된다. 실리콘 웨이퍼의 뒷면은 스트리핑되어 접지되며, 앞면은 스트리핑되고 습식 에칭되어 소수성 상태가 된다.
그 후에, 실리콘 웨이퍼의 표면은 산화되어 자연 산화막을 형성한다. 이 자 연 산화막은 이후의 질화물 증착을 위한 패드 산화막으로 사용될 것이다. 여기서, 자연 산화막 대신에 SRO 또는 MLD와 같은 몇가지 반도체 대체 물질중 하나로 치환될 수도 있다. 이 층은 웨이퍼와 질화물 하드 마스크 사이의 변형력을 완화시킬수 있는 패드 층으로 사용될 수 있는 물질이 사용될 수 있다. 그러나 설명의 편의상 다른 기능들이 밝혀질 때까지 이 막을 자연 산화막으로 명명하기로 한다.
패드 산화막의 두께는 약 6Å이며, 이후에 적층될 질화물의 두께를 고려한 일반적인 두께로서, 산업 표준에 따른다. 그 다음, 실리콘 질화막이 하드 마스크로 사용될 자연 산화막 상에 증착된다. 실리콘 질화막의 두께는 약 180 nm이지만, 이 값으로 제한되는 것이 아니며, 이후의 처리 공정을 충분히 견딜 수 있는 두께로 설정될 수 있다. 여기서는 산업 표준 두께가 사용되며 LOCOS 공정과 유사하다.
단계 (c)에서, 실리콘 질화막은 표준 리소그라피 및 에칭 기술을 사용하여 패터닝되어 부분적으로 제거된다. 다음에, 습식 에칭이 수행되어 하부층을 제거하며, 잔류층의 타입(즉, 자연 패드 산화막, SRO 또는 MLD)에 적합한 공정이 채택된다. 이 단계는 질화물 하드 마스크를 보호하기 위해 잔류된 포토레지스트를 이용하여 수행된다.
만약 자연 산화막 대신에 다른 특성을 가진 층이 채택되는 경우에는, 에칭은 그 층을 넘어서 하부의 실리콘 층의 일부까지 진행되어야 한다.
그 다음, 포토레지스트는 벗겨지고 웨이퍼가 노에 넣어지며, 실리콘 질화막을 통해 노출된 영역에서 산화물이 열적으로 성장하여, 복수개의 산화물 기둥이 형성된다. 이러한 열적 성장은 기 존재하는 실리콘 질화막 아래로 약 26 nm까지, 실 리콘 질화막 위로 30 nm까지 진행되어, 전체 두께는 약 56 nm가 된다. 그런다음, 나머지 질화물이 제거된다.
단계 (d)에서, 웨이퍼는 기둥들의 상단이 패드 산화막보다 약간 높도록 화학기계적 연마(CMP)를 사용하여 평탄화된다. 결과적으로 남아있는 스페이서 영역의 깊이는 약 35 nm가 된다.
그 다음에, 단계 (e)에서 스페이서 영역은 부분적으로 에칭되어 복수개의 산화물 기둥들이 형성된다. 이 단계는 포토레지스트와 SiO2 반응성 이온 에칭을 사용함으로써 수행된다. 산화물 기둥의 높이는 그 둘레의 실리콘 산화막의 높이에 대해 상대적으로 측정되고 기둥들은 높이를 미세하게 조정하기 위해 에칭된다. 이 공정은 기둥 상단이 실리콘 또는 패드 산화막(존재하는 경우, 도 3의 간격 d) 위로 약 4 nm의 높이가 되도록 하는 데 목적이 있다. 도 2의 아래 부분은 본 실시예에 따른 구조의 사시도이며, 또한 도 3은 그의 단면구조를 도시한다.
한편, 또 다른 입력 웨이퍼, 즉, P-타입 실리콘 웨이퍼가 준비된다 (단계 (f)). 이 실리콘 웨이퍼는 열 다이오드의 애노드로 사용되며 또한 저온 상태의 노드가 된다. 그 다음, 단계 (g)에서, 실리콘 웨이퍼의 뒷면은 스트리핑되어 접지되고, 그의 앞면은 스트리핑되고 습식 에칭되어 소수성 상태가 된다. 이때, 단계 (h)에서 복수개의 기둥의 상단과 접착될 실리콘 웨이퍼의 면 상에 자연 산화막이 형성된다. 여기서, 이 자연 산화막은 SRO 또는 MLD와 같은 몇가지 반도체 대체 물질 중 하나로 대체될 수 있으나, 그들로 제한되는 것은 아니다. 설명의 편의상 이 막의 다른 기능들이 밝혀지지 않는 한 이 막을 자연 산화막으로 명명하기로 한다. 그 후에, p-타입 실리콘 웨이퍼는 이전 단계들에서 준비된 n-타입 실리콘 웨이퍼와 합착되어 단계 (i)에 도시된 구조가 최종적으로 얻어진다.
열 전도성은 전도 경로의 길이에 반비례하고, 또한 간격이 좁을수록 직접 터널링은 더욱 활성화된다. 본 실시예에서는, 기둥들이 홈 내에 형성되기 때문에, 전도체의 열 전도 길이를 늘리면서 열 전도체의 길이에 비해 전극간 간격을 좁게 할수 있다. 또한, 기둥들이 SiO2로 부터 직접 열적으로 성장되기 때문에, 기둥들은 웨이퍼에 단단히 고정된다. 본 실시예에서는, 간격 d는 약 4Å이고, 각 2 ㎛ x 2 ㎛의 폭을 가진 기둥들이 500 ㎛의 간격으로 배열된다. 이 경우, 0.578 μW/K 의 열 전도성이 측정된다. 상기 설명된 두 실시예의 이론적인 차이는 두번째 실시예의 기둥들이 물리적으로 더 크고 더 큰 하중을 지탱할 수 있다는 것이다. 이 실시예는 기둥 구조가 클수록 웨이퍼들 사이의 갭이 진공 상태가 될 때에도 진공의 압력을 충분히 지탱할 수 있으며 더 낮은 열 전도성을 갖는다는 것을 보여주기 위해 제공된 것이다. 첫번째 실시예에서는, 기둥들은 진공의 압력에 의해 파괴될 것이다. 그러나 이러한 구조는 소자 전체를 진공 용기 내부에 설치하는 경우에는 적당하다. 두번째 실시예는 웨이퍼들 사이가 진공 상태인 경우에 적당하다.
본 실시예의 결과적인 구조에서는, 스페이서의 길이는 350 nm에 달하고, 도 4에 도시된 실시예에서 스페이서의 길이는 단지 1 nm이다. 즉, 결과적으로, 열저항은 도 4와 관련하여 상기 설명된 실시예에서 얻어지는 열저항의 350배가 될 것이 다. 이 설계의 핵심요소 중 하나는 스페이서가 기둥들 사이의 간격을 정확하게 조정하기 위해 사용되고 기둥들이 더 높은 높이와 더 높은 열전도성을 가질수 있도록 스페이서에 홈을 형성하는 것이다.
자연 산화막들(12, 14, 22 및 24)은 웨이퍼들을 서로 합착하기 직전에 제거된다. 어떤 경우에는 이들 자연 산화막을 제거하지 않는 것이 유리할 수 도 있으며, 어떤 경우에는 이들을 제거하는 것이 유리할 수도 있다. 경우에 따라서, 터널링을 활성화시키고 표면의 일함수를 변화시키거나 복사 반사물질로 사용될 수 있는 물질이 이들 자연 산화막(12, 14, 22 및 24)을 대체할 수 있다. 터널링을 활성화시키는 물질의 예는 SRO, SiON(Silicon Oxy Nitride)이며 표면을 거칠게 하는 표면처리도 또한 터널링을 물리적으로 활성화시킬 수 있다. 일함수를 변화시키는 물질의 예는 텅스텐이며 복사 반사물질의 예는 MLD(multilayer dielectric stacks)이다. 복사 반사물질은 열 다이오드의 고온측이 저온측에 복사적으로 에너지를 직접 전달하는 것을 방지한다.
이상에서 본 발명의 바람직한 실시예에 대하여 설명하였으나 본 발명은 상술한 특정의 실시예에 한정되지 아니한다. 즉, 본 발명이 속하는 기술분야에서 통상의 지식을 가지는 자라면 첨부된 특허청구범위의 사상 및 범주를 일탈함이 없이 본 발명에 대한 다수의 변경 및 수정이 가능하며, 그러한 모든 적절한 변경 및 수정의 균등물들도 본 발명의 범위에 속하는 것으로 간주되어야 할 것이다.
도 1은 본 발명의 일 실시예에 따른 열전 반도체 소자의 사시도이다.
도 2는 본 발명의 다른 실시예에 따른 열전 반도체 소자의 사시도이다.
도 3은 도 2에 표시된 선 A-B를 따라 절취한 단면도의 일부이다.
도 4는 본 발명의 일 실시예에 따른 도 1에 도시된 열전 반도체 소자를 제조하는 방법을 설명하기 위한 도면이다.
도 5는 본 발명의 다른 실시예에 따른 도 2에 도시된 열전 반도체 소자를 제조하는 방법을 설명하기 위한 도면이다.

Claims (20)

  1. 제 1 전극층;
    상기 제 1 전극층 상에 반도체 제조 공정에 따라 열적으로 성장되어 상기 제1 전극층과 일체로 형성되는 균일한 높이의 복수개의 기둥들; 및
    상기 복수개의 기둥들과 맞닿도록 상기 복수개의 기둥들 상단에 형성되는 제 2 전극층을 포함하는 것을 특징으로 하는 열전 반도체 소자.
  2. 제 1 항에 있어서, 상기 제 1 전극층 상에 형성된 스페이서 층을 더 포함하며, 상기 복수개의 기둥들은 상기 스페이서 층의 표면으로부터 돌출되어 있는 것을 특징으로 하는 열전 반도체 소자.
  3. 제 2 항에 있어서, 상기 스페이서 층은 자연 산화막이며, 상기 열전 반도체 소자는 상기 제 1 전극층 상의 상기 복수개의 기둥들과 맞닿게 되는 상기 제 2 전극층의 일면에 자연 산화막을 더 포함하는 것을 특징으로 하는 열전 반도체 소자.
  4. 제 2 항에 있어서, 상기 스페이서 층은 터널링 활성화 층이며, 상기 열전 반도체 소자는 상기 제 1 전극층 상의 상기 복수개의 기둥들과 맞닿게 되는 상기 제 2 전극층의 일 면상에 터널링 활성화 층을 더 포함하는 것을 특징으로 하는 열전 반도체 소자.
  5. 제 2 항에 있어서, 상기 스페이서 층은 일함수 감소 층이며, 상기 열전 반도체 소자는 상기 제 1 전극층 상의 상기 복수개의 기둥들과 맞닿게 되는 상기 제 2 전극층의 일 면상에 일함수 감소 층을 더 포함하는 것을 특징으로 하는 열전 반도체 소자.
  6. 제 2 항에 있어서, 상기 스페이서 층은 복사 반사층이며, 상기 열전 반도체 소자는 상기 제 1 전극층 상의 상기 복수개의 기둥들과 맞닿게 되는 상기 제 2 전극층의 일 면상에 복사 반사층을 더 포함하는 것을 특징으로 하는 열전 반도체 소자.
  7. 상부에 복수개의 홈을 갖는 제 1 전극층;
    상기 복수개의 홈의 바닥으로부터 각각 돌출되며, 상기 제 1 전극층의 표면으로부터 일정한 높이를 갖는 복수개의 기둥들; 및
    상기 복수개의 기둥들의 상단에 맞닿는 제 2 전극층을 포함하는 것을 특징으로 하는 열전 반도체 소자.
  8. 제 7 항에 있어서, 상기 복수개의 기둥들은 반도체 제조 공정에 따라 형성되는 것을 특징으로 하는 열전 반도체 소자.
  9. 제 7 항에 있어서, 상기 제 2 전극층을 마주보는 상기 제 1 전극층의 면 상에 스페이서 층을 더 포함하는 것을 특징으로 하는 열전 반도체 소자.
  10. 제 9 항에 있어서, 상기 스페이서 층은 자연 산화막이며, 상기 열전 반도체 소자는 상기 제 1 전극층 상의 상기 복수개의 기둥들에 맞닿게 되는 상기 제 2 전극층의 일 면상에 자연 산화막을 더 포함하는 것을 특징으로 하는 열전 반도체 소자.
  11. 제 9 항에 있어서, 상기 스페이서 층은 터널링 활성화 층이며, 상기 열전 반도체 소자는 상기 제 1 전극층 상의 상기 복수개의 기둥들에 맞닿게 되는 상기 제 2 전극층의 일 면 상에 터널링 활성화 층을 더 포함하는 것을 특징으로 하는 열전 반도체 소자.
  12. 제 9 항에 있어서, 상기 스페이서 층은 일함수 감소 층이며, 상기 열전 반도체 소자는 상기 제 1 전극층 상의 상기 복수개의 기둥들에 맞닿게 되는 상기 제 2 전극층의 일 면상에 일함수 감소 층을 더 포함하는 것을 특징으로 하는 열전 반도체 소자.
  13. 제 9 항에 있어서, 상기 스페이서 층은 복사 반사층이며, 상기 열전 반도체 소자는 상기 제 1 전극층 상의 상기 복수개의 기둥들에 맞닿게 되는 상기 제 2 전 극층의 일 면상에 복사 반사층을 더 포함하는 것을 특징으로 하는 열전 반도체 소자.
  14. 제 1 전극층;
    제 2 전극층; 및
    상기 제 1 전극층과 상기 제 2 전극층 사이에 위치하며, 상기 제 1 전극층 또는 상기 제 2 전극층 상에 반도체 제조 공정에 따라 각각 열적으로 성장되어 상기 제 1 전극층 또는 상기 제 2 전극층과 일체로 형성되는 복수개의 기둥들을 포함하는 것을 특징으로 하는 열전 반도체 소자.
  15. 제 14 항에 있어서, 상기 제 1 전극층은 상부에 복수개의 홈이 형성되어 있으며, 각 기둥은 상기 홈의 바닥으로부터 돌출되어 있는 것을 특징으로 하는 열전 반도체 소자.
  16. 제 1 전극층을 준비하는 단계;
    상기 제 1 전극층 상에 산화막을 형성하는 단계;
    상기 산화막 상에 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 사용하여 상기 산화막을 선택적으로 열적 성장시켜 복수개의 기둥들을 형성하는 단계; 및
    상기 복수개의 기둥들의 각 상단에 제 2 전극층을 접착하는 단계를 포함하는 것을 특징으로 하는 열전 반도체 소자 제조 방법.
  17. 제 16 항에 있어서, 상기 제 2 전극층을 접착하는 단계는 상기 복수개의 기둥들의 각 상단에 접착되는 상기 제 2 전극층의 일 면상에 접착층을 형성하는 단걔를 포함하는 특징으로 하는 열전 반도체 소자 제조 방법.
  18. 제 1 전극층을 형성하는 단계;
    상기 제 1 전극층을 관통하는 복수개의 스페이서 영역들을 형성하는 단계;
    상기 복수개의 스페이서 영역들의 일부를 선택적으로 에칭하여 복수개의 기둥을 형성하는 단계; 및
    상기 복수개의 기둥들의 상단에 제 2 전극층을 접착하는 단계를 포함하는 것을 특징으로 하는 열전 반도체 소자 제조 방법.
  19. 제 18 항에 있어서, 상기 복수개의 스페이서 영역들을 형성하는 단계는,
    상기 제 1 전극층 상에 스페이서 층을 형성하는 단계;
    마스크 패턴을 사용하여 상기 스페이서 층을 상기 제 1 전극층 내부 및 상부로 선택적으로 열적 성장시키는 단계; 및
    상기 제 1 전극층 방향으로 열적 성장된 상기 스페이서 층의 일부를 제외하고 나머지 스페이서 층을 제거하는 단계를 포함하는 것을 특징으로 하는 열전 반도체 소자 제조 방법.
  20. 제 18 항에 있어서, 상기 제 2 전극층을 접착하는 단계는 상기 복수개의 기둥들의 상단에 접착되는 상기 제 2 전극층의 일 면상에 접착층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 열전 반도체 소자 제조 방법.
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