KR101044412B1 - Ｇｅｍ 프레임 동기 회로, 상기 회로를 포함한 시스템 및 그 방법 - Google Patents

Abstract

본 발명은 GEM 데이터를 입력 받아, 상기 데이터를 패리티검사 후 얻게 되는 신드롬, 패리티 값 및 상기 데이터를 지연시킨 지연데이터를 출력하는 HEC(Header Error Control)부; 상기 신드롬을 입력 받아 입력된 상기 신드롬을 기초로 에러벡터 및 CSI(Correct Status Information)를 출력하는 LUT(Look Up Table)부; 및 상기 지연데이터와 상기 에러벡터를 연산한 연산결과 값, 상기 패리티 값, 상기 CSI 및 CS(Chip Select) 신호를 입력 받아 회로의 상태를 판별하는 상태판단부를 포함하는 GEM 프레임 동기회로 및 그 방법을 개시한다. 본 발명에 따른 GEM 프레임 동기회로 및 그 방법은 GEM 프레임의 헤더에 에러가 발생하여 동기를 잃었을 경우(LCDG, Loss of GEM Channel Delineation) 최단시간에 동기를 회복할 수 있도록 하는 효과가 있고, 최소한의 로직소모를 통하여 구현함으로써 G-PON 시스템 상에서의 사용자 데이터 손실을 최소화하고 채널의 효율을 높이는 효과가 있다.

G-PON, FTTH, GEM, 동기

Description

ＧＥＭ 프레임 동기 회로, 상기 회로를 포함한 시스템 및 그 방법{GEM frame Synchronization Circuit, System including the circuit and Method thereof}

본 발명은 기가 비트-수동 광 가입자 망(G-PON:Gigabit-capable Passive Optical Network) 시스템에 관한 것으로 보다 상세하게는 G-PON 시스템의 GEM 프레임 동기 회로 및 그 방법에 관한 것이다.

TPS(Triple Play Service)란 하나의 회선을 통해 영상, 음성, 인터넷 세 가지의 서비스를 모두 공급하는 것을 이야기한다. 하나의 회선에 제공되는 서비스의 종류가 증가하는 만큼 TPS 서비스를 원활히 제공하기 위한 대역폭 또한 증가한다. 특히 IPTV(Internet Protocol Television) 서비스와 같이 고화질 광대역 서비스를 제공하기 위해서는 광대역 채널의 확보가 필수적이다. 이와 같은 광대역 채널을 확보하기 위한 해결책으로 기존의 광통신망을 확대하여 댁내에까지 광케이블을 통해 신호를 전송하는 방식이 제안되었고, 이러한 방식을 FTTH (Fiber to the Home)라고 한다.

FTTH를 구성하는 방식은 크게 능동소자를 사용하는 AON(Active Optical Network)과 수동소자를 사용하는 PON(Passive Optical Network)으로 나누어 볼 수 있다. PON은 다시 TDMA(Time Division Multiple Access) 방식과 WDMA(Wavelength Division Multiple Access) 방식으로 나눌 수 있으며, TDMA 방식은 B-PON(Broadband PON), E-PON(Ethernet PON), G-PON(Gigabit capable PON)으로 나눌 수 있다. 그 중 B-PON 방식이 일찍이 시장에 진출하였지만, IP(Internet Protocol) 기반의 서비스가 용이하고 B-PON에 비해 2배 가까운 최대전송률을 가지는 E-PON 방식에 밀려 시장에서 도태되었다. 그에 반해 E-PON 방식은 현재 PON 시장의 주류가 되었다.

G-PON 방식은 TDMA 방식 중에서 가장 최근에 규격화가 이루어진 방식이며, GEM(G-PON Encapsulation Method)이라는 구조를 통해 IP 기반의 서비스와 가변길이의 데이터들도 수용이 가능하도록 하여 B-PON에 비해 더욱 보완된 방식이라고 할 수 있다. 또한 E-PON에 비해 2배 이상의 최대전송률을 제공할 수 있기 때문에 E-PON에 비해 가격이 다소 고가인 단점에도 불구하고 국내외에 그 시장을 확대해 가고 있다.

PON 방식의 가장 큰 수요자인 IPTV 시장은 그 규모와 가능성이 더욱 커지고 있으며, IPTV 시장 선점을 놓고 망사업자간의 경쟁이 더욱 가열되고 있다. 이에 높은 전송대역폭과 다양한 서비스에 유리한 G-PON 시스템에 망사업자들의 관심이 모아지고 있다.

G-PON의 이러한 가능성에도 불구하고 국내 시스템업체들의 문제로 지적되는 점은 G-PON 시스템에 들어가는 핵심 칩의 국산화가 아직 이루어지지 않았다는 것이다. 따라서, 국내에서는 G-PON TC(Transmission Convergence) 칩을 구현하는 연구 가 진행되고 있다.

GEM HEC(Header Error Control) 모듈이란 G-PON TC(Transmission Convergence) 칩의 서브 모듈로써, GEM 프레임의 헤더를 부호화하여 전송하고 수신된 GEM 프레임의 헤더를 복호화하고 동기 상태를 판별함으로써 정정 가능한 에러를 정정하고 사용자 데이터를 보호하는 모듈이다. 여기서 언급한 GEM 프레임은 G-PON 시스템에서 ATM(Asynchronous Transfer Mode)을 제외한 모든 사용자 데이터에 대하여 일괄적인 처리가 용이하도록 재구성한 프레임으로, G-PON 시스템에서 가변 사용자 데이터를 전달하는 수단이며 헤더와 유료부하로 구성된다. 헤더의 HEC 필드는 헤더의 내용을 보호하고 동시에 GEM 프레임 동기를 유지할 목적으로 사용된다. 수신 중에 GEM 프레임 동기를 잃어버리면 다시 동기를 획득할 때까지 프레임들은 폐기되어야 한다.

또한, GEM 프레임 헤더의 복호화는 39 비트의 BCH(Bose Chaudhuri Hoequengham)와 1 비트의 패리티(Parity) 검사를 거쳐 이루어진다. BCH와 패리티 검사를 통해 판별된 값을 이용해 모듈 내부의 상태판단부는 동기 상태를 유지하거나 변화시킨다. 에러가 일정 수준 이상 발생하게 되면 수신단의 GEM HEC부는 동기를 잃어버리게 된다. 이렇게 동기를 잃어버리게 되면, 헤더를 통해 수신된 데이터를 신뢰할 수 없게 되고 데이터의 손실이 발생한다. 따라서 동기를 잃어버린 시간이 길어지면 길어질수록 손실되는 데이터의 양이 증가하게 되어 채널 효율의 저하로 이어진다.

따라서 본 발명이 이루고자 하는 기술적인 과제는 GEM 프레임의 헤더에 에러가 발생하여 동기를 잃었을 경우(LCDG, Loss of GEM Channel Delineation) 단시간에 동기를 회복할 수 있는 GEM 프레임 동기회로 및 그 방법을 제공하는 것이다.

또한, 본 발명이 이루고자 하는 기술적인 과제는 최소한의 로직소모를 통하여 구현함으로써 G-PON 시스템 상에서의 사용자 데이터 손실을 최소화하고 채널의 효율을 높이는 GEM 프레임 동기회로 및 그 방법을 제공하는 것이다.

상기 기술적 과제를 달성하기 위한 G-PON(Gigabit-capable Passive Optical Network) 시스템의 GEM 데이터를 수신하는 GEM 프레임 동기회로는 상기 데이터를 입력 받아, 상기 데이터를 패리티검사 후 얻게 되는 신드롬, 패리티 값 및 상기 데이터를 지연시킨 지연데이터를 출력하는 HEC부; 상기 신드롬을 입력 받아 입력된 상기 신드롬을 기초로 에러벡터 및 CSI(Correct Status Information)를 출력하는 LUT부; 및 상기 지연데이터와 상기 에러벡터를 연산한 연산결과 값, 상기 패리티 값, 상기 CSI 및 CS(Chip Select) 신호를 입력 받아 회로의 상태를 판별하는 상태판단부를 포함할 수 있다. 이때, 상기 연산결과 값은 상기 지연데이터와 상기 에러벡터를 XOR 연산한 결과 값을 포함할 수 있다.

상기 상태판단부는 회로 상태를 나타내는 상태 값, 및 상기 연산결과 값 중에 이용 가능한 헤더 값을 나타내는 제1신호를 출력하는 주상태부; 및 상기 주상태 부와 별도로 상기 상태 값, 및 상기 연산결과 값 중에 이용 가능한 헤더 값을 나타내는 제2신호를 출력하는 부상태부를 포함할 수 있다. 이때, 상기 주상태부는 PLI 카운터 검사 및 HEC 결과 검사를 순차적으로 수행하여 상기 제1신호를 출력하고, 상기 부상태부는 HEC 결과 검사 및 PLI 카운터 검사를 순차적으로 수행하여 상기 제2신호를 출력할 수 있다.

상기 상태판단부는 상기 제1신호 및 상기 제2신호를 연산하는 연산부를 포함할 수 있다. 이때, 상기 연산부는 상기 제1신호 및 상기 제2신호를 OR 연산을 수행할 수 있다.

상기 상태판단부는 회로상태를 상기 데이터에 에러가 검출되는 헤더오류가 발생하는 경우 동기를 잃었다고 판단하고 에러가 없는 헤더가 나올 때까지 헤더의 위치를 추적하는 추적상태; 상기 에러가 없는 헤더가 발견되는 경우 다음헤더의 위치를 예측하는 준동기상태; 및 상기 예측된 다음헤더의 위치에서 다시 한 번 에러가 없는 헤더가 검출되는 경우 동기를 유지하는 동기상태 중 어느 하나로 판별할 수 있다.

상기 HEC부는 상기 데이터를 입력 받아 상기 데이터를 패리티검사 후 얻게 되는 신드롬을 출력하는 BCH 복호기; 상기 지연데이터를 입력받아 이전에 계산된 패리티 값과 연산하여 새로운 패리티 값을 출력하는 패리티계산기; 및 상기 데이터를 입력 받아 상기 데이터를 지연시킨 지연데이터를 출력하는 지연부를 포함할 수 있다.

상기 데이터는 m 바이트로 구성되고, 상기 BCH 복호기는 m개의 계산 단계를 통하여 상기 신드롬을 출력하며, 각 상기 m개의 계산 단계 중 k번째 단계에서 상기 m 바이트 중 k번째 바이트에 대한 BCH 계산을 수행하여 다음 단계인 k+1번째 단계로 계산 결과를 전달할 수 있다.(여기서 m은 2이상의 자연수, k는 1이상 m미만의 자연수)

상기 기술적 과제를 달성하기 위한 GEM 데이터를 수신하는 GEM 프레임 동기방법은 상기 데이터를 입력 받아, 상기 데이터를 패리티검사 후 얻게 되는 신드롬, 패리티 값 및 상기 데이터를 지연시킨 지연데이터를 출력하는 단계; 상기 신드롬을 입력 받아 입력된 상기 신드롬을 기초로 에러벡터 및 CSI(Correct Status Information)를 출력하는 단계; 및 상기 지연데이터와 상기 에러벡터를 연산한 연산결과 값, 상기 패리티 값, 상기 CSI 및 CS(Chip Select) 신호를 입력 받아 회로의 상태를 판별하는 단계를 포함할 수 있다. 이때, 상기 연산결과 값은 상기 지연데이터와 상기 에러벡터를 XOR 연산한 결과 값을 포함할 수 있고, 상기 패리티 값은 상기 지연데이터를 입력받아 이전에 계산된 패리티 값과 연산하여 얻게 되는 패리티 값을 포함할 수 있다.

상기 회로의 상태를 판별하는 단계는 회로 상태를 나타내는 상태 값, 및 상기 연산결과 값 중에 이용 가능한 헤더 값을 나타내는 제1신호 및 제2신호를 출력하는 단계를 포함할 수 있다. 이때, 상기 제1신호 및 제2신호를 출력하는 단계는 PLI 카운터 검사 및 HEC 결과 검사가 순차적으로 수행되는 제1신호 출력단계 및 HEC 결과 검사 및 PLI 카운터 검사가 순차적으로 수행되는 제2신호 출력단계를 포함할 수 있다.

상기 회로의 상태를 판별하는 단계는 회로 상태를 상기 데이터에 에러가 검출되는 헤더오류가 발생하는 경우 동기를 잃었다고 판단하고 에러가 없는 헤더가 나올 때까지 헤더의 위치를 추적하는 추적상태; 상기 에러가 없는 헤더가 발견되는 경우 다음헤더의 위치를 예측하는 준동기상태; 및 상기 예측된 다음헤더의 위치에서 다시 한 번 에러가 없는 헤더가 검출되는 경우 동기를 유지하는 동기상태 중 어느 하나로 판별할 수 있다.

상기 회로의 상태를 판별하는 단계는 상기 제1신호 및 상기 제2신호를 연산하는 단계를 포함할 수 있다. 이때,상기 연산하는 단계는 상기 제1신호 및 상기 제2신호를 OR 연산을 하는 단계를 포함할 수 있다.

상기 데이터는 m 바이트로 구성되고, 상기 신드롬 출력단계는 m개의 계산 단계를 통하여 상기 신드롬을 출력하며, 각 상기 m개의 계산 단계 중 k번째 단계에서 상기 m 바이트 중 k번째 바이트에 대한 BCH 계산을 수행하여 다음 단계인 k+1번째 단계로 계산 결과를 전달하는 단계를 포함할 수 있다.(여기서 m은 2이상의 자연수, k는 1이상 m미만의 자연수)

본 발명에 따른 GEM 프레임 동기회로 및 그 방법은 GEM 프레임의 헤더에 에러가 발생하여 동기를 잃었을 경우(LCDG, Loss of GEM Channel Delineation) 단시간에 동기를 회복할 수 있도록 하는 효과가 있다.

또한, 본 발명에 따른 GEM 프레임 동기회로 및 그 방법은 최소한의 로직소모를 통하여 구현함으로써 G-PON 시스템 상에서의 사용자 데이터 손실을 최소화하고 채널의 효율을 높이는 효과가 있다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 1은 본 발명의 실시 예에 따른 G-PON 시스템을 개략적으로 나타낸 도면이다. G-PON 시스템은 하나의 OLT(130)와 다수개의 ONT(110)를 포함하는데, 도 1의 예에서는 하나의 OLT(130)에 하나의 ONT(110)가 스플리터(120)를 통해 접속된 예를 나타내었다. 이때, ONT(110)는 FPGA(100)를 포함한다. 도 1을 참조하여 데이터의 하향 전송(Downstream)에 대해 설명하면, OLT(130)는 ONT(110)에 전송하기 위한 데이터를 브로드케스팅(broadcasting)한다. 스플리터(120)는 OLT(110)로부터 전송된 데이터가 수신되면 ONT(110)에 수신된 데이터를 전송한다. ONT(110)는 스플리터(120)로부터 전송된 데이터로부터 단말장치(140)에 전송하기 위한 데이터를 검출하여 검출된 데이터만을 단말장치(140)에 전송한다.

G-PON 시스템은 대칭 및 비대칭 전송률을 제공한다. 어떠한 전송률을 지원하든 한 프레임은 125μs의 구조를 가지고 있으며, 동일한 하향프레임 구조를 가지게 된다.

도 2는 G-PON 시스템의 하향 프레임 구조의 예를 나타내는 도면이다. 이 프 레임은 크게 오버헤더 영역인 PCBd(Physical Control Block downstream)와 유료부하 영역(payload)으로 구분되고, 유료부하는 다시 ATM 셀 섹션과 GEM 섹션으로 나뉜다. GEM 섹션은 GEM 프레임들로 구성되어 있으며 각 GEM 프레임은 헤더(GEM header)와 유료부하(GEM payload)로 구성된다. 도 2와 같이 전송할 프레임이 없는 경우에도 수신 측에서 동기를 유지하도록 하기 위하여 유료부하의 길이가 0인 프레임을 삽입한다. 이 경우에는 PLI(Payload Length Indicator) 값이 0이 된다. 도 2의 가장 아래 표시된 블록은 GEM 헤더의 구조와 함께 HEC의 수행 범위를 보여준다. BCH 계산 수행범위는 PLI의 시작부터 39 비트까지이고 패리티 계산 수행범위는 PLI의 시작부터 40 비트까지이다. 이때 패리티 비트는 우수 패리티를 이용한다. PLI 필드를 읽으면 GEM 프레임의 길이를 알 수 있으며, 다음 GEM 헤더가 나올 위치를 계산할 수 있다. 또한 GEM 프레임의 유료부하 길이가 4095 바이트를 초과하면 프레임을 분할하여 보내는데 수신 측에서는 PTI를 통하여 분할된 프레임을 다시 재조립할 수 있다. 다만 GEM 헤더를 통해 얻는 이와 같은 정보들은 GEM 동기가 획득될 경우 의미를 갖는다.

도 3은 본 발명의 일 실시예에 따른 GEM 프레임 동기회로(200)의 개략적인 구성 블록도이다. 도 3을 참조하면, GEM 프레임 동기회로(200)는 도 1에 도시된 바와 같이 FPGA(100)에 포함될 수 있으며, 크게 HEC부(210), LUT부(220), 상태판단부(230) 및 제1연산부(240)를 포함한다. HEC부(210)는 GEM 데이터를 입력 받아 지연데이터, 신드롬 및 패리티 값을 출력하고, LUT부(220)는 일반적인 ROM(Read Only Memory)으로 구현되며, 입력된 신드롬을 주소로 하여 저장되어있는 40 비트의 에러 벡터(Error vector)와 정정된 상태 정보를 나타내는 2 비트의 CSI(Correct Status Information)를 출력한다.

상기 CSI 신호는 상태판단부(230)의 입력으로 들어가며 에러가 없을 경우는 00, 1 개의 에러가 발견된 경우는 01, 2 개의 에러가 발견된 경우는 10, 3 개 이상의 에러가 발견된 경우는 11의 값을 가진다. 한편, 제1 연산부(240)는 상기 지연데이터와 에러벡터를 배타적 논리합 연산을 하여 연산결과 값을 출력한다. 상기 연산결과 값은 Corrected_header 및 PLI 신호를 포함한다. 이때, 상기 Corrected_header는 정정이 끝난 헤더를 의미하고 상기 PLI 신호는 상기 Corrected_header의 상위 12 비트이며 GEM 프레임의 유료부하(payload)의 길이를 나타낸다. 상태 판단부(230)는 CS(Chip Select) 신호, 상기 패리티 값, 상기 CSI, 상기 연산결과 값을 입력으로 받아 회로의 다음 상태를 판별한다. 여기서, 상기 CS 신호는 G-PON 전체 프레임 중에서 GEM 프레임이 존재하는 기간 동안에만 high를 유지하는 1 비트 신호이고 CS 신호가 low가 되면 상태판단부(230)는 초기화되며, CS 신호가 high가 되면 상태판단부(230)는 GEM 데이터가 입력되기 시작하였다고 판단하고 동작한다.

도 4는 도 3에 도시된 HEC부(210)의 일 실시예를 나타내는 블록도이다. 도 4에서 보는 바와 같이 HEC부(210)는 BCH 복호기(211), 패리티계산기(212) 및 지연부(213)를 포함한다. 도면에는 개시하지 않았지만, 지연부(213)는 입력된 GEM 데이터를 지연시킨 지연데이터를 출력하며 다수의 플립플롭으로 구현될 수 있다. BCH 복호기(211)는 매 클럭마다 5 바이트의 구간에 대해 12 비트의 신드롬 값을 출력하 며 패리티계산기(212)는 상기 지연데이터를 입력받아 1 비트의 패리티 값을 출력한다. 출력된 신드롬 값은 LUT부(220)로 입력되며 상기 패리티 값은 상태판단부(230)로 입력된다.

도 5는 도 3에 도시된 상태판단부(230)의 일 실시예를 나타내는 블록도이다.

도 5를 참조하면, 상태 판단부(230)는 두 개의 상태판단부인 주상태부(231), 부상태부(232) 및 제2연산부(233)를 포함한다. 상기 상태판단부(230)는 CS(Chip Select) 신호, 상기 패리티 값, 상기 CSI 및 상기 PLI를 입력으로 받아 회로의 다음 상태를 판별하고 판별된 상태를 기준으로 상태 값 및 연산출력 값을 출력한다. 이때, 상기 연산출력 값은 제2연산부(233)에서 제1신호 값 및 제2신호 값을 OR 연산하여 출력한 값이고, 상기 제1신호 및 상기 제2신호는 각각 주상태부(231) 및 부상태부(232)에서 출력되는 신호로, 상기 Corrected_header에서 출력되는 5바이트단위 묶음 중에서 이용 가능한 GEM 헤더를 알려주는 신호이다. 여기서 이용이 가능한 GEM 헤더의 기준은 ITU-T G.984.3에서 언급하고 있는 GEM의 동기 상태에서 얻어지는 헤더 값이다. 상기 상태 값은 주상태부(131)의 영향을 받는다.

도 6은 도 5에 도시된 상태판단부가 판별하는 상태에 대하여 설명하기 위한 도면이다. 도 6에서 보는 바와 같이, 상기 상태 값은 2비트로 출력된다. 상기 상태 값이 01에 해당하는 경우, 데이터에 에러가 검출되는 헤더오류가 발생하는 경우 동기를 잃었다고 판단하고 에러가 없는 헤더가 나올 때까지 헤더의 위치를 추적하는 추적상태를 나타낸다. 그리고, 상기 상태 값이 10에 해당하는 경우, 상기 에러가 없는 헤더가 발견되는 경우 다음헤더의 위치를 예측하는 준동기상태를 나타내며, 상기 상태 값이 00에 해당하는 경우 동기화된 상태를 의미하고 상기 예측된 다음헤더의 위치에서 다시 한 번 에러가 없는 헤더가 검출되는 경우 동기를 유지하는 동기상태를 나타낸다.

도 7은 본 발명의 일 실시예에 따른 GEM 프레임 동기방법을 나타내는 흐름도이다. 도 7에 도시된 GEM 프레임 동기방법은 도 3에 도시된 GEM 프레임 동기회로(200)에 의해 수행될 수 있다. 도 7을 참조하면, GEM 프레임 동기회로(200)는 상기 GEM 데이터를 입력받는다(S10). 다음으로, 입력받은 상기 데이터를 지연시킨 지연데이터를 생성하고, 입력받은 상기 데이터를 패리티검사 후 신드롬 및 패리티 값을 생성한다(S20). 다음으로, 상기 신드롬을 기초로 에러벡터 및 상기 CSI를 출력한다(S30). 다음으로,상기 지연데이터와 상기 에러벡터를 연산하고(S40), 상기 연산결과 값, 상기 패리티 값, 상기 CSI 및 CS(Chip Select) 신호를 입력받아 회로의 상태를 판별한다. 이때, 회로의 상태는 상기 추적상태, 상기 준동기상태 및 상기 동기상태를 포함한다.

도 8은 본 발명의 일 실시예에 따른 BCH 복호기(211)를 설명하기 위한 도면이고, 도 9는 BCH 복호기(211)를 구성하는데 필수적인 모듈인 BCH 계산기(910)에 대하여 설명하기 위한 도면이다. 도 8의 BCH 복호기(211)의 경우 BCH 계산기(910)를 이용하여 스텝(Step) i에서(단,1≤i≤5) 헤더 5 바이트 중에서 i번째에 해당하는 바이트에 대한 BCH 계산을 수행한다. 각 스텝(Step)에는 도 9의 BCH 계산기(910)의 일부(모듈 A, B, C)가 포함될 수 있다. Step 1에서는 특화된 계산로직(930)을 사용하여 BCH 계산을 수행하고, 상기 계산된 결과는 플립플롭(920a)을 거쳐 다음 단으로 전달된다. 그리고, Step 2와 3에서는 도 9의 BCH 계산기(910)의 모듈 B와 C를 이용하여 BCH 계산을 수행하고, 상기 계산된 각 결과는 플립플롭(920b, 920c)을 거쳐 다음 단으로 전달된다. 또한, Step 4에서는 도 9의 BCH 계산기(910)의 모듈 B를 이용하여 BCH 계산을 수행하고, 상기 계산된 결과는 플립플롭(920d)을 거쳐 다음 단으로 전달되고, Step 5에서는 도 9의 BCH 계산기(910)의 모듈 A를 이용하여 BCH 계산을 수행하고, 상기 계산된 결과는 플립플롭(920e)을 거쳐 신드롬으로 출력된다. 이와 같이 각 Step에서는 헤더 5 바이트에 대해서가 아니라 매 클럭 자신의 Step에 맞는 바이트에 대해서만 계산을 수행하고 상기 계산된 결과는 플립플롭(920a, 920b, 920c, 920d, 920e)을 거쳐 다음 단으로 전달된다. 그로 인해 도 8과 같이 GEM 데이터가 각 Step에 동일하게 1 바이트 단위로 입력된다면 마지막에는 매 클럭 헤더 5 바이트에 대한 신드롬이 출력된다. 이때, 플립플롭(920a, 920b, 920c, 920d, 920e)은 BCH 계산 값을 입력 받아 저장한 후 다음 단으로 상기 BCH 계산 값을 출력하는 역할을 한다.

도 9는 BCH 계산기(910)를 나타낸 도면이다. BCH 계산기(910)는 8 비트의 입력이 5 회에 걸쳐(5 클럭) 입력될 때 13 비트의 생성다항식으로 나눗셈을 수행하여 6 번째 클럭에서 신드롬을 출력하는 회로이다. 이때, BCH 계산기(910)의 입력 값 중 하위 12 비트는 송신단에서 zero(0)로 입력되며 수신단에서는 계산된 BCH 결과 값이 입력된다. 상기 BCH 계산기(910)는 39 비트의 입력 데이터에 대해서 계산을 수행하여야 하지만 실제로 입력은 한 클럭에 8 비트씩 입력이 된다. 이에 대해 39 비트의 데이터를 모두 받아들일 때까지 저장하였다가 한 번에 계산을 수행할 수도 있지만 이렇게 하면 로직의 소모가 커지고 한 클럭 내에 수행하는 연산이 복잡해진다. 따라서 현재 클럭에서 입력된 데이터를 제외한 나머지 부분을 zero(0)로 가정하고 먼저 계산을 수행한다. 이에 대해서 다음 클럭에 입력되는 8 비트 데이터는 ⓐ와 같이 플립플롭의 상위 12 비트와 배타적 논리합을 먼저 취해줌으로써 앞서 다음에 어떤 값이 입력될지 모르는 비트에 대해서 zero(0)로 가정하고 계산한 결과 값에 대해 보상을 한다. ⓑ의 형태는 생성다항식에 의해서 결정되며 생성다항식과 입력된 8 비트 데이터의 각 한 비트 곱에 대해서 mod 연산을 수행하는 부분이다. 도 9의 BCH 계산기(910)는 매 클럭 8 비트 데이터에 대한 계산을 수행하기 위해 8 개의 ⓑ를 가진다. 또한 ⓑ는 어떤 데이터와 zero(0)를 배타적 논리합을 취한 값은 아무 연산도 하지 않은 값과 같다는 점을 이용하여 최적화한 형태이다. 상기 BCH 계산기(910)는 12 비트의 플립플롭(911)을 이용하여 계산결과를 저장한다. 매 클럭마다 플립플롭(911)의 출력은 입력 데이터와 연산을 거쳐 다시 플립플롭(911)으로 입력된다. 플립플롭(911)으로 입력되는 값은 6 클럭을 주기로, 도 7에서 보이는 ①번부터 ⑥번까지 변한다. 이러한 일련의 과정은 입력되는 39 비트의 데이터를 8 비트 단위로 차례로 연산하기 위한 과정이다. ①번 입력은 12 비트 플립플롭(911)을 초기화하기 위한 입력이다. ②번, ③번 그리고 ④번 입력은 8 비트씩 입력되는 데이터에 대해서 ⓐ를 거쳐 이전 클럭의 계산결과를 보상해주고 ⓑ를 8개 거치면서 8 비트에 대한 mod 연산을 수행하여 나온 결과이다. ⑤번 입력은 39 비트의 입력 중 25번째부터 27번째 비트까지의 연산만을 수행하여야 하기 때문에 ⓑ를 3 번만 거쳐 3 비트에 대한 mod 연산을 수행한다. 이렇게 39 비트 중 27 비트에 대해서 13 비트 의 생성다항식으로 나눗셈을 수행하면 나머지 값은 12 비트가 된다. ⑥번 입력은 모듈 A를 거쳐서 출력되는데, 이것은 마지막으로 입력되는 8 비트 데이터는 상기 BCH 계산기(910)의 입력 39 비트 중 하위 7 비트에 해당하는 값이며 마지막 비트는 패리티 값으로 BCH 계산기(910)에서 사용되는 값이 아니기 때문이다. 이렇게 ⑤번 입력에서는 8 비트 중 하위 5 비트에 대해서 ⓑ연산을 하지 않고 ⓐ를 통해 배타적 논리합 연산만 수행하고 ⑥번 입력에서는 입력된 8 비트 중 상위 7 비트에 대해서만 배타적 논리합 연산을 수행한다. 결론적으로 39 비트의 BCH 입력 중 27 비트에 대해서 ⓑ연산이 수행되고 나머지 12 비트에 대해서는 플립플롭(911)의 출력과 배타적 논리합 연산만 수행된다. 이것은 BCH 입력 39 비트 중 상위 27 비트에 대해서 나눗셈을 수행하여 얻은 12 비트 계산 결과를 하위 12 비트에 더해줌으로써 신드롬 12 비트를 얻을 수 있다는 것을 나타낸다.

도 10은 종래의 BCH 복호기 구성을 나타내는 도면이다. 도 10에서 보이는 구조는 앞서 소개한 도 9의 BCH 계산기 6 개(910a, 910b, 910c, 910d, 910e, 910f)를 병렬로 연결한 형태이다. 5 개가 아닌 6 개의 조합이 필요한 이유는 1 클럭의 초기화 시간이 필요하기 때문이다. 또한 병렬로 설치된 계산기(910a, 910b, 910c, 910d, 910e, 910f)와 다중화기(912)에 적절한 인에이블(Enable) 신호와 Sel_syndrome 신호를 입력해주기 위한 CSG(Control Signal Generator)가 필요하다. CSG(913)는 CS 신호를 입력받아 순차적으로 BCH 계산기들(910a, 910b, 910c, 910d, 910e, 910f)에게 Enable 신호를 입력시키고 그에 따라 BCH 계산기들(910a, 910b, 910c, 910d, 910e, 910f)에게서 출력되는 신드롬에 맞는 Sel_syndrome 신호를 다중 화기(912)에 공급하는 역할을 한다. Sel_syndrome을 입력받은 다중화기(912)는 각 BCH 계산기(910a, 910b, 910c, 910d, 910e, 910f)에서 입력되는 신드롬을 순차적으로 출력한다. 이때, 도 10과 같은 구조에서는 도 8의 구조와 달리, 다중화기(912) 및 CSG(913)가 필요하다.

도 11은 HEC부(210)에서 GEM 헤더 40 비트에 대하여 패리티 계산을 수행하는 모듈을 설명하기 위한 도면으로, 점선으로 표시된 부분은 패리티계산기(212)를 나타낸다. 패리티계산기(212)로 입력되는 데이터는 2 가지로, GEM 데이터가 1 클럭 지연된 것 및 6 클럭 지연된 것이다. 이와 같이 5 클럭 차이가 나는 두 가지 입력과 이전에 계산된 패리티 값을 모두 배타적 논리합을 취하게 되면 도 11의 우측과 같이 매 클럭 새로운 5 바이트 구간에 대한 패리티 값을 얻을 수 있다. 상기 패리티계산기(212)는 전체적으로 1 클럭 지연된 입력을 받는데 이것은 이후에 상태판단부(230)에 상기 CSI 신호와 패리티계산기(212)로부터 출력된 상기 패리터 값을 동일한 시점에 입력하도록 하기 위한 것이다.

도 12는 주상태부(231)의 흐름도를 설명하기 위한 도면이다. 흐름도는 클럭이 입력될 때마다 한 번씩 수행된다. 상기 GEM 데이터의 존재유무를 알리는 CS 신호가 0인지를 판단하고(S100), 0일 경우 주상태부(231)는 초기화되고, 상태는 동기상태로 초기화되며, PLI_cnt는 구현의 편의상 3으로 초기화한다(S110). CS 신호가 0이 아닐 경우 주상태부(231)는 추적상태, 준동기상태, 동기상태의 세 가지 상태 중 하나의 상태를 갖으며(S120), 위 세 가지 이외의 경우가 발생하면 주상태부(231)는 상태를 추적상태로 세팅하고 제1신호 값을 0으로 세팅한다. 이때, 추적 상태가 디폴트값이다(S190). 추적상태에서는 CSI=00인지를 판단하고(S130), 00일 경우에는 상태를 준동기상태, PLI_cnt=0x1ffc로 하고(S131), 00이 아닐 경우에는 상태를 추적상태로 하고, 제1신호 값을 0으로 세팅한다(S190). 준동기상태에서는 PLI_cnt=0x1ffc일 때 PLI_cnt=PLI로 예비선정(preset)하고(S140, S141), PLI_cnt=0x1ffd일 때 PLI_cnt를 1 감소시키고(S150, S151), CSI=00인지를 판단하여(S152) 00일 경우에는 상태는 동기상태, 제1신호 값을 1로 세팅하고(S153), 00이 아닐 경우에는 주상태부(231)는 상태를 추적상태로 세팅하고 제1신호 값을 0으로 세팅한다(S190). 동기상태에서는 PLI_cnt=0x1ffc일 때 PLI_cnt=PLI로 예비선정(preset)하고 제1신호 값을 0으로 세팅하며(S160, S161), PLI_cnt=0x1ffd일 때 PLI_cnt를 1 감소시키고(S170, S171), CP(CSI,패리티값)=101 or 110 or 111인지를 판단하여(S172) 이에 해당한다면, 주상태부(231)는 상태를 추적상태로 세팅하고 제1신호 값을 0으로 세팅하고(S190), 이에 해당하지 아니할 경우 제1신호 값을 1로 세팅한다(S173) 준동기상태 또는 동기상태에서 PLI_cnt=0x1ffc 또는 0x1ffd이 아닐 경우 PLI_cnt를 1 감소시키고 제1신호 값을 0으로 세팅한다(S180).

PLI_cnt는 매 클럭마다 1 씩 감소되기 때문에 항상 HEC 계산결과를 판단하는 작업이 먼저 일어나고 그 결과에 따라 PLI_cnt 값을 예비선정(preset)할 수 있다. 전체 출력 Corrected_header의 값이 이용 가능한 헤더의 값을 가졌을 때 상태판단부(230)의 상기 연산출력 값은 1(High)이 된다. 이때의 주상태부(231)의 동작은 PLI_cnt = 0x1ffd 시점에 검사를 수행하여 그 결과에 의해 다음 상태가 동기상태가 될 때 제1신호 값이 1이 된다.

도 13은 GEM 헤더 검출에 실패하는 경우에 대해 설명하기 위한 도면이다. 도 13과 같이 헤더에 검출되지 않는 에러가 발생하면 GEM 프레임 동기회로(200)는 잘못된 PLI 값을 이용해 다음 헤더의 위치를 예측한다. 또한 예측된 다음 헤더의 위치까지 상태판단부(230)는 현재 상태를 유지하게 되고 이것은 그 사이에 수신되는 GEM 프레임들의 손실로 이어진다. 만약 에러로 인해 값이 바뀐 잘못된 PLI의 크기가 올바른 PLI의 크기보다 큰 경우에 주상태부(231)는 이후 입력되는 올바른 GEM 프레임을 최소 2 개 이상 놓치게 된다. 이런 현상은 도 13에서 보는 바와 같이 이전 상태가 추적상태, 준동기상태일 때는 물론 동기상태일 때도 일어날 수 있다. 특히 동기 구간에서는 우연히 에러가 없는 헤더라고 판별된 경우뿐만 아니라 사실은 에러가 있음에도 수정 가능한 헤더로 판별될 경우에도 이런 상황이 야기될 수 있다. 주상태부(231) 이외에 부상태부(232)를 추가할 경우 이렇게 잘못된 PLI에 의해 손실되는 GEM 프레임들을 최소화할 수 있다. 가장 아래 표시된 제2신호가 부상태부(232)에 의해서 발생된 값이고 주상태부(231)가 미처 잡지 못한 GEM 헤더를 찾아내서 표시해줄 수 있다. 부상태부(232)는 HEC 수행결과 에러가 없는 헤더가 검출된 지점을 헤더의 위치로 의심하고 이때의 Sub_PLI_cnt 값을 확인해 봄으로써 PLI 값과 일치하는 곳에서 헤더가 나타났는지 판별하게 된다. 그리고 그 판별한 결과에 따라 제2신호 값 1을 출력하게 되고 이 값은 주상태부(231)의 제1신호 값과 OR 게이트로 더해져 상태판단부(230)의 상기 연산출력 값으로 출력된다. 부상태부(232)에서 제2신호 값이 1이 되기 위한 조건은 정상적인 헤더를 검출하고 검출된 PLI 값이 예측하는 위치에서 또 한 번 정상적인 헤더가 검출되는 것이다.

도 14는 부상태부(232)가 어떻게 주상태부(231)가 놓친 GEM 헤더를 찾아내는지 설명하기 위한 도면이다. 먼저, CS=0인지를 판별하고(S200), 0일 경우 부상태부(232)는 초기화되고, Sub_PLI_cnt는 구현의 편의상 3으로 초기화한다(S210). 0이 아닐 경우 Sub_PLI_cnt를 1 감소시키고(S220), CSI=00인지를 판별한다(S230). 00일 경우 A의 값을 1로 세팅하고(S240), Sub_PLI_cnt=0x1ffd에 해당하는지를 판별하여(S250), 해당한다면 제2신호 값을 1로 세팅하고(S260), 해당하지 않는다면 제2신호 값을 0으로 세팅한다(S270). 이때, A는 앞 클럭에서 CSI=00이었는지를 판별하기 위해 도입된 문자이다. CSI=00이 아닐 경우 A=1에 해당하는지를 판별하여(S280), 해당한다면 A의 값은 0, Sub_PLI_cnt=PLI 및 제2신호 값을 0으로 세팅하고(S290, S270), 해당하지 않는다면 제2신호 값을 0으로 세팅한다(S270).

결과적으로 주상태부는 1차적으로 PLI_cnt 값을 검사하고 2차적으로 HEC 결과 검사를 수행하며, 부상태부는 1차적으로 HEC 결과 검사를 수행하고 2차적으로 PLI_cnt 값을 검사한다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니다.

도 15는 본 발명의 일 실시예에 따른 GEM 프레임 동기회로(200) IP(Intellectual Property)의 사용자를 위하여 출력 파형을 나타낸 도면이다. 가장 위쪽에 표시된 Payload_out은 입력된 GEM 데이터를 6 클럭 지연한 후에 그대로 출력한 값이며 8 비트의 폭을 가진다. 중간에 표시된 Corrected_header는 40 비트의 폭을 가지며 에러정정을 거친 데이터이다. 상기 Corrected_header 값은 처음 입력된 GEM 데이터와는 폭뿐만 아니라 내용까지 전혀 다른 출력이 될 수 있다. 상기 연산출력 값은 올바른 헤더 값 위치에서 하이(high) 신호를 출력한다. 이렇게 출력된 신호는 다음 모듈에서 상기 Corrected_header와 상기 연산출력 값 두 개의 신호를 이용해서 헤더를 검출하고, 상기 Payload_out을 이용하여 유료부하를 검출하여 최종적으로 GEM 프레임을 구성할 수 있다.

본 발명은 또한 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다.

컴퓨터가 읽을 수 있는 기록매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피 디스크, 광 데이터 저장장치 등이 있으며, 또한 본 발명에 따른 객체 정보 추정 방법을 수행하기 위한 프로그램 코드는 네트워크(예를 들어, 인터넷을 통한 전송)의 형태로 전송될 수도 있다.

또한 컴퓨터가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다.

그리고 본 발명을 구현하기 위한 기능적인(functional) 프로그램, 코드 및 코드 세그먼트들은 본 발명이 속하는 기술분야의 프로그래머들에 의해 용이하게 추론될 수 있다.

본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

도 1은 본 발명의 일 실시예에 따른 G-PON 시스템을 개략적으로 나타낸 도면이다.

도 2는 G-PON 시스템의 하향 프레임 구조를 나타낸 도면이다.

도 3은 본 발명의 일 실시예에 따른 GEM 프레임 동기회로의 개략적인 구성 블록도이다.

도 4는 도 3에 도시된 HEC부의 일 실시예를 나타내는 블록도이다.

도 5는 도 3에 도시된 상태판단부의 일 실시예를 나타내는 블록도이다.

도 6은 도 5의 상태판단부가 판별하는 상태에 대하여 설명하기 위한 도면이다.

도 7은 본 발명의 일 실시예에 따른 GEM 프레임 동기방법을 설명하기 위한 흐름도이다.

도 8은 본 발명의 일 실시예에 따른 BCH 복호기를 설명하기 위한 도면이다.

도 9는 도 4의 BCH 복호기를 구성하는 데에 필수적인 BCH 계산기에 대하여 설명하기 위한 도면이다.

도 10은 종래의 BCH 복호기 구성도를 설명하기 위한 도면이다.

도 11은 도 4의 HEC부에서 패리티 계산을 수행하는 모듈을 설명하기 위한 도면이다.

도 12는 도 5의 주상태부의 흐름도를 설명하기 위한 도면이다.

도 13은 GEM 헤더 검출에 실패하는 특수한 경우를 설명하기 위한 도면이다.

도 14는 도 5의 부상태부의 흐름도를 설명하기 위한 도면이다.

도 15는 본 발명의 일 실시예에 따른 GEM 프레임 동기회로의 출력 파형을 설명하기 위한 도면이다.

Claims (19)

1. G-PON(Gigabit-capable Passive Optical Network) 시스템의 GEM 데이터를 수신하는 GEM 프레임 동기회로에 있어서,

   상기 데이터를 입력 받아, 상기 데이터를 패리티검사 후 얻게 되는 신드롬, 패리티 값 및 상기 데이터를 지연시킨 지연데이터를 출력하는 HEC(Header Error Control)부;

   상기 신드롬을 입력 받아 입력된 상기 신드롬을 기초로 에러벡터 및 CSI(Correct Status Information)를 출력하는 LUT(Look Up Table)부; 및

   상기 지연데이터와 상기 에러벡터를 연산한 연산결과 값, 상기 패리티 값, 상기 CSI 및 CS(Chip Select) 신호를 입력 받아 회로의 상태를 판별하는 상태판단부를 포함하는 GEM 프레임 동기회로.
2. 제1항에 있어서, 상기 상태판단부는,

   회로 상태를 나타내는 상태 값, 및 상기 연산결과 값 중에 이용 가능한 헤더 값을 나타내는 제1신호를 출력하는 주상태부; 및

   상기 주상태부와 별도로 상기 상태 값, 및 상기 연산결과 값 중에 이용 가능한 헤더 값을 나타내는 제2신호를 출력하는 부상태부를 포함하는 GEM 프레임 동기회로.
3. 제2항에 있어서,

   상기 주상태부는 PLI 카운터 검사 및 HEC 검사를 순차적으로 수행하여 상기 제1신호를 출력하고,

   상기 부상태부는 HEC 결과 검사 및 PLI 카운터 검사를 순차적으로 수행하여 상기 제2신호를 출력하는 GEM 프레임 동기회로.
4. 제2항에 있어서, 상기 상태판단부는,

   상기 제1신호 및 상기 제2신호를 연산하는 연산부를 포함하는 GEM 프레임 동기회로.
5. 제4항에 있어서, 상기 연산부는,

   상기 제1신호 및 상기 제2신호를 OR 연산을 하여 상기 OR 연산 값을 출력하는 GEM 프레임 동기회로.
6. 제1항에 있어서, 상기 상태판단부는 회로상태를,

   상기 데이터에 에러가 검출되는 헤더오류가 발생하는 경우 동기를 잃었다고 판단하고 에러가 없는 헤더가 나올 때까지 헤더의 위치를 추적하는 추적상태;

   상기 에러가 없는 헤더가 발견되는 경우 다음헤더의 위치를 예측하는 준동기상태; 및

   상기 예측된 다음헤더의 위치에서 다시 한 번 에러가 없는 헤더가 검출되는 경우 동기를 유지하는 동기상태 중 어느 하나로 판별하는 GEM 프레임 동기회로.
7. 제1항에 있어서, 상기 HEC부는,

   상기 데이터를 입력 받아 상기 데이터를 패리티검사 후 얻게 되는 신드롬을 출력하는 BCH 복호기;

   상기 지연데이터를 입력받아 이전에 계산된 패리티 값과 연산하여 새로운 패리티 값을 출력하는 패리티계산기; 및

   상기 데이터를 입력 받아 상기 데이터를 지연시킨 지연데이터를 출력하는 지연부를 포함하는 GEM 프레임 동기회로.
8. 제7항에 있어서, 상기 데이터는 m 바이트로 구성되고,

   상기 BCH 복호기는 m개의 계산 단계를 통하여 상기 신드롬을 출력하며, 각 상기 m개의 계산 단계 중 k번째 단계에서 상기 m 바이트 중 k번째 바이트에 대한 BCH 계산을 수행하여 다음 단계인 k+1번째 단계로 계산 결과를 전달하며,

   상기 m은 2이상의 자연수이고 상기 k는 1이상 m미만의 자연수인 GEM 프레임 동기회로.
9. 제1항에 있어서,

   상기 연산결과 값은 상기 지연데이터와 상기 에러벡터를 XOR 연산한 결과 값에 해당하는 GEM 프레임 동기회로.
10. 제1항 내지 제9항 중 어느 한 항의 상기 GEM 프레임 동기회로를 포함하는 G-PON 시스템.
11. G-PON 시스템의 GEM 데이터를 수신하는 GEM 프레임 동기회로의 GEM 프레임 동기방법에 있어서,

    상기 데이터를 입력 받아, 상기 데이터를 패리티검사 후 얻게 되는 신드롬, 패리티 값 및 상기 데이터를 지연시킨 지연데이터를 출력하는 단계;

    상기 신드롬을 입력 받아 입력된 상기 신드롬을 기초로 에러벡터 및 CSI(Correct Status Information)를 출력하는 단계; 및

    상기 지연데이터와 상기 에러벡터를 연산한 연산결과 값, 상기 패리티 값, 상기 CSI 및 CS(Chip Select) 신호를 입력 받아 회로의 상태를 판별하는 단계를 포함하는 GEM 프레임 동기방법.
12. 제 11항에 있어서, 상기 회로의 상태를 판별하는 단계는,

    회로 상태를 나타내는 상태 값, 및 상기 연산결과 값 중에 이용 가능한 헤더 값을 나타내는 제1신호 및 제2신호를 출력하는 단계를 포함하는 GEM 프레임 동기방법.
13. 청구항 12항에 있어서, 상기 회로의 상태를 판별하는 단계는 회로 상태를,

    상기 데이터에 에러가 검출되는 헤더오류가 발생하는 경우 동기를 잃었다고 판단하고 에러가 없는 헤더가 나올 때까지 헤더의 위치를 추적하는 추적상태;

    상기 에러가 없는 헤더가 발견되는 경우 다음 헤더의 위치를 예측하는 준동기상태; 및

    상기 예측된 다음헤더의 위치에서 다시 한 번 에러가 없는 헤더가 검출되는 경우 동기를 유지하는 동기상태 중 어느 하나로 판별하는 단계인 GEM 프레임 동기방법.
14. 제 13항에 있어서, 상기 제1신호 및 제2신호를 출력하는 단계는,

    PLI 카운터 검사 및 HEC 결과 검사가 순차적으로 수행되는 제1신호 출력단계 및 HEC 결과 검사 및 PLI 카운터 검사가 순차적으로 수행되는 제2신호 출력단계를 포함하는 GEM 프레임 동기방법.
15. 제 13항에 있어서, 상기 회로의 상태를 판별하는 단계는,

    상기 제1신호 및 상기 제2신호를 연산하는 단계를 포함하는 GEM 프레임 동기방법.
16. 제 15항에 있어서, 상기 연산하는 단계는,

    상기 제1신호 및 상기 제2신호를 OR 연산을 하는 단계를 포함하는 GEM 프레임 동기방법.
17. 제 11항에 있어서, 상기 패리티 값은,

    상기 지연데이터를 입력받아 이전에 계산된 패리티 값과 연산하여 얻게 되는 패리티 값인 GEM 프레임 동기방법.
18. 제 11항에 있어서, 상기 데이터는 m 바이트로 구성되고,

    상기 신드롬 출력단계는, m개의 계산 단계를 통하여 상기 신드롬을 출력하며, 각 상기 m개의 계산 단계 중 k번째 단계에서 상기 m 바이트 중 k번째 바이트에 대한 BCH 계산을 수행하여 다음 단계인 k+1번째 단계로 계산 결과를 전달하며,

    상기 m은 2이상의 자연수이고, 상기 k는 1이상 m미만의 자연수인 GEM 프레임 동기방법.
19. 제 11항에 있어서,

    상기 연산결과 값은 상기 지연데이터와 상기 에러벡터를 XOR 연산한 결과 값에 해당하는 GEM 프레임 동기방법.

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