KR101043748B1 - Bonding pad for prevented pad peeling and method for fabricating the same - Google Patents
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Abstract
본 발명은 와이어본딩(wire bonding)시 본딩패드부의 필링(peeling)을 방지하기 위한 본딩패드 및 그 형성방법에 관한 것으로, 이를 위한 본 발명의 본딩패드는, 더미패턴; 상기 더미패턴을 덮도록 형성된 절연막; 상기 절연막 상에 형성되고, 본딩이 이루어지는 도전패턴 및 상기 절연막을 관통하여 상기 더미패턴과 상기 도전패턴 사이를 결속시키는 결속패턴을 포함하고 있으며, 본 발명에 따르면, 와이어본딩시 본딩패드의 필링을 방지하여 패키지의 수율을 향상시킬 수 있으며, 이를 통하여 생산비용을 절감할 수 있는 효과가 있다. The present invention relates to a bonding pad and a method of forming the bonding pad for preventing peeling of the bonding pad portion during wire bonding, the bonding pad of the present invention, a dummy pattern; An insulating film formed to cover the dummy pattern; It is formed on the insulating film, and includes a conductive pattern to be bonded through the insulating film and the binding pattern for binding between the dummy pattern and the conductive pattern, according to the present invention, to prevent the peeling of the bonding pad during wire bonding This can improve the yield of the package, thereby reducing the production cost.
본딩패드, 더미패턴, 결속패턴, 필링 Bonding pad, dummy pattern, binding pattern, peeling
Description
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 와이어본딩(wire bonding)시 본딩패드부의 필링(peeling)을 방지하기 위한 본딩패드 및 그 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a manufacturing technology of a semiconductor device, and more particularly, to a bonding pad and a method of forming the same for preventing peeling of a bonding pad portion during wire bonding.
일반적으로 반도체 소자의 제조 공정 중 패키지(Package) 공정에 있어서, 와이어본딩(Wire bonding)은 칩(Chip)에 제공되어 있는 본딩패드부의 금속패드(Metal pad)와 외부소자와의 연결을 위한 리드프레임(Leadframe)을 전기적으로 연결시키는 공정이다. 일예로, 와이어본딩시 금속패드 위에서는 볼 본딩(Ball bonding)이 진행되고 있다. 그리고, 본딩이 이루어지는 본딩패드부는 다층의 금속막과 다층의 금속막들 사이에 채워진 절연막을 포함한다.In general, in a package process of a semiconductor device manufacturing process, wire bonding is a lead frame for connecting a metal pad to a bonding pad provided on a chip and an external device. It is a process of electrically connecting the leadframe. For example, ball bonding is performed on the metal pad during wire bonding. The bonding pad part in which the bonding is performed includes an insulating film filled between the multilayer metal film and the multilayer metal film.
도 1은 종래기술에 따른 본딩패드 구조를 도시한 단면도이고, 도 2는 종래기술에 따른 볼 본딩시의 문제점을 나타낸 전자주사현미경 이미지이다. 1 is a cross-sectional view showing a bonding pad structure according to the prior art, Figure 2 is an electron scanning microscope image showing a problem in the ball bonding according to the prior art.
도 1을 참조하면, 종래기술의 본딩패드는 제1금속막(11), 제2금속막(13) 및 제3금속막(15)을 포함하고, 제1금속막(11)과 제2금속막(15) 사이에는 제1절연막(12)이 형성되고, 제2금속막(13)과 제3금속막(15) 사이에는 제2절연막(14)이 형성되어 있다. 이때, 최상부층의 제3금속막(15)에 와이어본딩이 이루어진다.Referring to FIG. 1, the bonding pad of the prior art includes a
그러나, 종래기술은 도 2에 나타낸 것처럼, 와이어본딩시 본딩패드 즉, 제3금속막(15)이 뜯겨지거나, 제3금속막(15)과 함께 제2절연막(14)까지 뜯겨지는 패드필링(Pad Peeling, 13)이 발생한다. 이는 와이어본딩시 제3금속막(15)에 가해지는 힘이 제2절연막(14)에 전달되고, 전달된 힘을 제2절연막(14)이 분산시키지 못하고 흡수하여 제2절연막(14)이 수축하는 현상에 기인한 것으로, 제2절연막(14)이 수축할 경우 제2절연막(14)과 제3절연막(15) 사이에 결속력이 감소하기 때문이다. 이러한 패드필링은 와이어본딩시 본딩페일(Bonding Fail)을 유발하여 반도체 소자의 수율(yield)을 저하시키는 문제점이 있다.However, in the related art, as shown in FIG. 2, the pad peeling of the bonding pad, that is, the
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 와이어본딩 공정시 본딩패드의 패드 필링을 방지할 수 있는 본딩패드 및 그 형성방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems of the prior art, and an object thereof is to provide a bonding pad and a method of forming the same that can prevent pad filling of the bonding pad during a wire bonding process.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명의 본딩패드는, 더미패턴; 상기 더미패턴을 덮도록 형성된 절연막; 상기 절연막 상에 형성되고, 본딩이 이루어지는 도전패턴 및 상기 절연막을 관통하여 상기 더미패턴과 상기 도전패턴 사이를 결속시키는 결속패턴을 포함한다. 이때, 상기 결속패턴은 벌집(hexagonal)형태 또는 복수의 원기둥 또는 다각형기둥이 매트릭스(matrix)형태로 배열된 패턴을 포함할 수 있으며, 상기 더미패턴은 복수의 슬릿(slit) 형태로 배치된 슬릿형 패턴 또는 벌집형태의 패턴을 포함할 수 있다. Bonding pad of the present invention according to an aspect for achieving the above object, a dummy pattern; An insulating film formed to cover the dummy pattern; The conductive pattern may be formed on the insulating layer, and the bonding pattern may be formed to bond the dummy pattern and the conductive pattern through the insulating layer. In this case, the binding pattern may include a pattern arranged in a honeycomb form or a plurality of cylinders or polygonal columns in a matrix form, and the dummy pattern may include a slit type arranged in a plurality of slits. It may include a pattern or a honeycomb pattern.
예를 들어, 상기 더미패턴이 복수의 슬릿 형태로 배치된 슬릿형 패턴일 때, 상기 결속패턴은 벌집형태의 패턴일 수 있으며, 상기 더미패턴이 벌집형태의 패턴일 때, 상기 결속패턴은 복수의 원기둥 또는 다각형기둥이 매트릭스 형태로 배열된 패턴일 수 있다. For example, when the dummy pattern is a slit pattern arranged in a plurality of slits, the binding pattern may be a honeycomb pattern, and when the dummy pattern is a honeycomb pattern, the binding pattern may be a plurality of patterns. The cylinder or polygonal column may be a pattern arranged in a matrix form.
상기 도전패턴은 판(plate)형태일 수 있으며, 상기 더미패턴 및 상기 도전패턴은 금속막을 포함할 수 있다. The conductive pattern may be in the form of a plate, and the dummy pattern and the conductive pattern may include a metal film.
상기 목적을 달성하기 위한 다른 일 측면에 따른 본 발명의 본딩패드 형성방법은, 더미패턴을 형성하는 단계; 상기 더미패턴을 덮도록 절연막을 형성하는 단계; 상기 절연막을 관통하여 상기 더미패턴과 접하는 결속패턴을 형성하는 단계 및 상기 절연막 상에 상기 결속패턴과 접하고, 본딩이 이루어지는 도전패턴을 형성하는 단계를 포함한다. Bonding pad forming method of the present invention according to another aspect for achieving the above object, forming a dummy pattern; Forming an insulating film to cover the dummy pattern; Forming a binding pattern penetrating the insulating film and contacting the dummy pattern; and forming a conductive pattern on the insulating film, the conductive pattern being in contact with the binding pattern and bonding.
본 발명은 본딩이 이루어지는 도전패턴 하부에 결속패턴을 형성함으로써, 와이어본딩시 도전패턴을 통하여 절연막에 가해지는 힘을 분산시켜 본딩패드의 필링을 방지할 수 있는 효과가 있다. According to the present invention, the bonding pattern is formed under the conductive pattern on which the bonding is performed, thereby dispersing the force applied to the insulating layer through the conductive pattern during wire bonding, thereby preventing peeling of the bonding pad.
또한, 본 발명은 본딩이 이루어지는 도전패턴 하부에 더미패턴을 형성하고, 이들 사이에 결속패턴을 형성함으로써, 와이어본딩시 도전패턴을 통하여 절연막에 가해지는 힘을 분산시킴과 동시에 도전패턴의 결속력을 증가시켜 본딩패드의 필링을 보다 효과적으로 방지할 수 있는 효과가 있다. In addition, the present invention forms a dummy pattern under the conductive pattern to be bonded and forms a binding pattern therebetween, thereby dispersing the force applied to the insulating film through the conductive pattern during wire bonding and simultaneously increasing the binding force of the conductive pattern. It is effective to prevent the bonding pads peeling more effectively.
이로써, 본 발명은 본딩패드의 필링을 방지하여 패키지의 수율을 향상시킬 수 있으며, 이를 통하여 생산비용을 절감할 수 있는 효과가 있다. As a result, the present invention can prevent the peeling of the bonding pad to improve the yield of the package, thereby reducing the production cost.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention.
본 발명은 와이어본딩시 발생하는 압력에 의해 발생하는 본딩패드부의 패드필링을 방지하는 기술로서 패키지를 하기 위해 본딩패드부에 와이어본딩을 실시하는 메모리의 패드 형성 공정에 적용하는 기술이다. 그 이외에도 본딩패드와 같은 형태의 큰 패턴(Large Pattern)을 형성하는 공정 분야에서 발생할 수 있는 모든 패드 필링을 방지하는 기술로 이용 가능하다. The present invention is a technique for preventing pad filling of the bonding pad portion generated by the pressure generated during wire bonding, and is a technique applied to a pad forming process of a memory for wire bonding the bonding pad portion to package. In addition, it can be used as a technology to prevent all pad peeling that may occur in the process of forming a large pattern (Large Pattern), such as a bonding pad.
후술하는 본 발명의 실시예는 패드 필링을 방지하기 위하여 본딩패드의 하부에 더미패턴을 형성하고, 본딩패드와 더미패턴 사이를 연결하는 결속패턴을 형성하여 이들 사이를 물리적으로 결속시키는 것을 기술적 원리로 한다. 이때, 결속패턴은 벌집형태의 패턴 또는 복수의 원기둥이 매트릭스 형태로 배열된 패턴으로 형성함으로써, 와이어본딩시 본딩패드를 통하여 본딩패드 아래의 절연막에 가해지는 힘을 효과적으로 분산시켜 절연막의 수축으로 인한 본딩패드의 필링을 방지할 수 있다. 또한, 결속패턴을 통하여 본딩패드와 연결된 더미패턴은 복수의 슬릿 형태로 배치된 슬릿형 패턴 또는 벌집형태의 패턴으로 형성함으로써, 절연막과의 접촉면적을 증가시켜 본딩패드의 결속력을 증가시킬 수 있으며, 이를 통하여 본딩패드 필링을 보다 효과적으로 방지할 수 있다. An embodiment of the present invention to be described later to form a dummy pattern on the lower portion of the bonding pad to prevent pad filling, and to form a binding pattern connecting the bonding pad and the dummy pattern to physically bind them. do. At this time, the binding pattern is formed in a honeycomb pattern or a plurality of columnar matrix patterns to effectively disperse the force applied to the insulating film under the bonding pad through the bonding pad during wire bonding, thereby bonding the insulating film by shrinkage of the insulating film. Peeling of the pad can be prevented. In addition, the dummy pattern connected to the bonding pad through the binding pattern is formed in a slit pattern or a honeycomb pattern arranged in a plurality of slits, thereby increasing the bonding area of the bonding pad by increasing the contact area with the insulating film. Through this, bonding pad peeling may be more effectively prevented.
이하, 후술하는 본 발명의 실시예에서는 3개의 배선용 금속막 즉, 제1금속막 내지 제3금속막이 순차적으로 적층되고 각 금속막들 사이에 절연막이 형성된 TLM(Tri Layer Metallization) 구조를 기본으로 설명한다. 이외에도, 본 발명의 기술적 원리는 DLM(Double Layer Metallization) 구조에도 적용할 수 있다. Hereinafter, an embodiment of the present invention will be described based on a TLM (Tri Layer Metallization) structure in which three wiring metal films, that is, first to third metal films are sequentially stacked and an insulating film is formed between the metal films. do. In addition, the technical principles of the present invention can be applied to a double layer metallization (DLM) structure.
도 3a 내지 도 3b는 본 발명의 실시예에 따른 반도체 소자의 본딩패드를 도시한 도면으로, 도 3a는 사시도이고, 도 3b는 도 3a에 도시된 X-X`절취선에 따른 단면도이다. 3A to 3B illustrate a bonding pad of a semiconductor device according to an exemplary embodiment of the present invention. FIG. 3A is a perspective view, and FIG. 3B is a cross-sectional view taken along the line X-X ′ of FIG. 3A.
도 3a 및 도 3b에 도시된 바와 같이, 본딩패드는 다층의 금속막들(101)로 이루어지고, 다층의 금속막들(101) 사이에는 절연막(102) 이 채워져 있다. 이때, 각 금속막들(101)은 배선으로써 기능을 수행하며, 각 금속막들은 플러그(103)를 통하여 전기적으로 연결되어 있다. 이때, 금속막들(101)은 알루미늄(Al), 구리(Cu) 또는 텅스텐(W) 중 어느 하나를 포함할 수 있다. 절연막(102)은 산화막 예컨대, SOG(Spin On Glass), 고밀도플라즈마산화막(High Density Plasma oxide), 실리콘리치산화막(Si rich oxide) 또는 TEOS(Tetra Ethyle Ortho Silicate) 중 어느 하나일 수 있으며, 바람직하게는, 절연막(102)으로 저유전율막을 사용하는 것이 좋다. 이는 절연막(102)으로 저유전율막을 사용함으로써, 다층의 금속막들(101) 사이의 기생 캐패시턴스를 감소시킬 수 있기 때문이다.As shown in FIGS. 3A and 3B, the bonding pad is formed of
구체적으로, 본 발명의 본딩패드는, 더미패턴(24A), 더미패턴(24A)을 덮도록 형성된 제2절연막(25), 제2절연막(25) 상에 형성되고, 본딩이 이루어지는 도전패턴(29), 제2절연막(25)을 관통하여 더미패턴(24A)과 도전패턴(29) 사이를 결속시키는 결속패턴(28)을 포함한다. 또한, 제1금속막(21) 및 제1금속막(21)과 더미패턴(24A) 사이에 채워진 제1절연막(22)을 더 포함할 수 있다.Specifically, the bonding pad of the present invention is formed on the second
여기서, 도전패턴(29)은 다층의 금속막들(101) 중 최상층 금속막 즉, TLM 구조에서 제3금속막을 사용하여 형성할 수 있으며, 판(plate)형태를 갖도록 형성할 수 있다. Here, the
결속패턴(28)은 와이어본딩시 도전패턴(29)을 통하여 제2절연막(25)에 가해지는 힘을 분산시키는 역할을 수행한다. 이를 위하여 결속패턴(28)은 벌집(hexagolal) 형태의 패턴 또는 복수의 원기둥 또는 다각형기둥이 매트릭스(matrix) 형태로 배열된 패턴으로 형성할 수 있다.The
또한, 결속패턴(28)은 와이어본딩시 도전패턴(29)을 통하여 제2절연막(25)에 가해지는 힘을 분산시키는 역할을 수행함과 동시에 도전패턴(29)과 더미패턴(24A) 사이를 물리적으로 결속시켜 이들 사이의 결속력을 증가시키는 역할도 수행한다. In addition, the
더미패턴(24A)은 도전패턴(29)의 하부에 형성되고, 다층의 금속막들(101) 중 최상층 금속막 아래의 금속막 즉, TLM 구조에서 제2금속막(24)을 사용하여 형성할 수 있다. 이때, 더미패턴(24A)는 배선으로써 기능을 수행하는 제2금속막(24)과 전기적으로 분리되어 배선으로써 기능을 수행하지 않는다. The
또한, 더미패턴(24A)은 결속패턴(28)과 더불어서 와이어본딩시 도전패턴(29)에 가해지는 힘을 효과적으로 분산시킴과 동시에 제2절연막(25)과의 접촉면적을 증가시켜 도전패턴(29)의 결속력을 증가시키는 역할을 수행한다. 이를 위하여 더미패턴(24A)은 복수의 슬릿(slit) 형태로 배치된 슬릿형 패턴 또는 벌집(hexagolal)형태의 패턴으로 형성할 수 있다. In addition, the
이때, 와이어본딩시 본딩이 이루어지는 도전패턴(29)에 가해지는 힘을 효과적으로 분산시키고, 도전패턴의 결속력을 향상시키기 위하여 상술한 결속패턴(28)의 형상과 더미패턴(24A)의 형상을 적절히 조합할 수 있다. 예컨대, 더미패턴(24A) 을 슬릿형 패턴으로 형성할 경우, 결속패턴(28)은 벌집형태의 패턴으로 형성할 수 있으며, 더미패턴(24A)을 벌집형태의 패턴으로 형성할 경우, 결속패턴(28)은 복수의 원기둥 또는 다각형기둥이 매트릭스 형태로 배열된 패턴으로 형성할 수 있다. In this case, in order to effectively disperse the force applied to the
이와 같이, 본 발명은 결속패턴(28)을 형성함으로써, 와이어본딩시 본딩이 이루어지는 도전패턴(29)을 통하여 제2절연막(25)에 가해지는 힘을 분산시켜 제2절연막(25)의 수축으로 인한 도전패턴(29)의 필링 즉, 본딩패드의 필링을 방지할 수 있다. As described above, the present invention forms the binding
또한, 본 발명은 결속패턴(28)을 통하여 본딩이 이루어지는 도전패턴(29)과 연결된 더미패턴(24A)을 형성함으로써, 제2절연막(25)과의 접촉면적을 증가시켜 도전패턴(29)의 결속력을 증가시킬 수 있으며, 이를 통하여 본딩패드 필링을 보다 효과적으로 방지할 수 있다. In addition, the present invention forms a
이로써, 본 발명은 본딩패드의 필링을 방지하여 패키지의 수율을 향상시킬 수 있으며, 이를 통하여 생산비용을 절감할 수 있는 효과가 있다. As a result, the present invention can prevent the peeling of the bonding pad to improve the yield of the package, thereby reducing the production cost.
도 4a 내지 도 4c는 본 발명의 실시예에 따른 반도체 소자의 본딩패드 형성방법을 도시한 공정단면도이다.4A through 4C are cross-sectional views illustrating a method of forming a bonding pad of a semiconductor device in accordance with an embodiment of the present invention.
도 4a에 도시된 바와 같이, 제1금속막(21)을 형성한 후, 제1금속막(21) 상에 제1절연막(22)을 형성한다. 이때, 제1금속막(21)은 알루미늄(Al), 텅스텐(W) 또는 구리(Cu) 중 어느 하나로 형성할 수 있다.As shown in FIG. 4A, after the
제1절연막(22)은 금속간절연막(Inter Metal Dielectric, IMD)으로서 산화막으로 형성할 수 있다. 바람직하게는 제1절연막(22)으로 저유전율막을 사용하는 것 이 좋다. 이는 제1금속막(21)과 후속 공정을 통하여 형성될 제2금속막(24) 및 더미패턴(24A) 사이의 기생 캐패시턴스를 감소시킬 수 있기 때문이다.The first insulating
다음으로, 제1절연막(22)을 선택적으로 식각하여 콘택홀을 형성한 후, 콘택홀을 도전막으로 매립하여 제1금속막(21)과 제2금속막(24)을 전기적으로 연결하는 제1플러그(23)를 형성한다.Next, after the first insulating
다음으로, 제1절연막(22) 상에 제2금속막(24)을 형성한다. 이때, 제2금속막(24)은 알루미늄, 구리 또는 텅스텐 중 어느 하나로 형성할 수 있다. Next, a
다음으로, 제2금속막(24)을 선택적으로 식각하여 더미패턴(24A)을 형성한다. 이때, 더미패턴(24A)은 배선으로써 기능하는 제2금속막(24)과는 전기적으로 분리되도록 형성할 수 있다. Next, the
또한, 더미패턴(24A)은 와이어본딩시 본딩패드에 가해지는 힘을 효과적으로 분산시키고, 본딩패드의 결속력을 증가시키기 위하여 복수의 슬릿 형태로 배치된 슬릿형 패턴 또는 벌집형태의 패턴으로 형성할 수 있다. In addition, the
도 4b에 도시된 바와 같이, 더미패턴(24A) 및 제2금속막(24) 상에 제2절연막(25)을 형성한다. 이때, 제2절연막(25)은 금속간절연막(IMD)으로서, 산화막으로 형성할 수 있다. 바람직하게는 제2절연막(25)은 저유전율막으로 형성하는 것이 좋다. 이는 더미패턴(24A) 및 제2금속막(24)과 후속 공정을 통하여 형성될 도전패턴 사이의 기생 캐패시턴스를 감소시키기 위함이다. As shown in FIG. 4B, a second insulating
다음으로, 제2절연막(25)을 선택적으로 식각하여 제2금속막(24)의 일부를 오픈하는 콘택홀을 형성한 후, 콘택홀을 도전막으로 매립하여 제2금속막(24)과 후속 공정을 통하여 형성될 제3금속막(29) 사이를 전기적으로 연결하는 제2플러그(26)를 형성한다. Next, the second insulating
다음으로, 제2절연막(25)을 선택적으로 식각하여 더미패턴(24A)의 상부면을 노출시키는 오픈영역(27)을 형성한다. 이때, 오픈영역(27)은 후속공정을 통하여 형성될 본딩패드와 더미패턴(24A) 사이를 연결하는 결속패턴을 형성하기 위한 것으로, 벌집형태의 패턴 또는 복수의 원기둥 또는 다각형기둥이 매트릭스 형태로 배열된 패턴으로 형성할 수 있다. Next, the second insulating
여기서, 오픈영역(27)의 형상은 앞선 공정에서 형성된 더미패턴(24A)의 형상에 따라 적절히 조절할 수 있다. 이는 더미패턴(24A)의 형상과 후속공정을 통하여 형성될 결속패턴의 형상이 제어하여 본딩패드의 필링을 보다 효과적으로 방지하기 위한 것으로, 더미패턴(24A)을 슬릿형 패턴으로 형성할 경우, 오픈영역(27)은 벌집형태의 패턴으로 형성할 수 있으며, 더미패턴(24A)을 벌집형태의 패턴으로 형성할 경우, 오픈영역(27)은 복수의 원기둥 또는 다각형기둥이 매트릭스 형태로 배열된 패턴으로 형성할 수 있다.Here, the shape of the
한편, 제2플러그(26)를 위한 콘택홀을 형성공정과 오픈영역(27)을 형성하기 위한 제2절연막(25) 식각공정을 동시에 실시할 수도 있다.Meanwhile, the process of forming the contact hole for the
도 4c에 도시된 바와 같이, 오픈영역(27)을 매립하여 결속패턴(28)을 형성한다. 이때, 오픈영역(27)을 매립하는 물질에는 제한이 없으며, 더미패턴(24A)과 후속공정을 통하여 형성될 본딩패드 사이에서 우수한 계면특성을 갖는 물질들은 모두 사용할 수 있다. As shown in FIG. 4C, the
다음으로, 제2절연막(25) 상에 제3금속막을 형성한다. 이때, 제3금속막은 알루미늄, 텅스텐 또는 구리 중 어느 하나로 형성할 수 있으며, 제1금속막(21) 및 제2금속막(24)과 더불어서 배선으로써 기능을 수행한다.Next, a third metal film is formed on the second insulating
한편, 상술한 것처럼 결속패턴(28)과 제3금속막을 따로 형성하지 않고, 제3금속막(29)을 형성하는 과정에서 오픈영역(27)을 매립하여 결속패턴(28)과 제3금속막을 동시에 형성할 수도 있다. Meanwhile, as described above, instead of separately forming the
다음으로, 제3금속막을 선택적으로 식각하여 본딩이 이루어지는 도전패턴(29)을 형성한다. 이때, 도전패턴(29)은 판형태를 갖도록 형성할 수 있다. Next, the third metal film is selectively etched to form a
다음으로, 도전패턴(29) 상에 와이어본딩을 실시한다. 이때, 와이어본딩 공정으로 볼 본딩(30) 공정을 진행할 수 있으며, 와이어본딩이 이루어지는 영역은 더미패턴(24A)과 결속패턴(28) 상부의 도전패턴(29) 상에 이루어지게 된다.Next, wire bonding is performed on the
여기서, 와이어본딩시 도전패턴(29)에 가해지는 힘을 결속패턴(28)이 분산시켜 제2절연막(25)이 와이어본딩시 가해지는 힘에 의하여 수축되는 것을 완화시켜 본딩패드의 필링을 방지할 수 있다. 만약, 제2절연막(25)이 수축되어 제2절연막(25)과 도전패턴(29) 사이의 결속력이 감소하더라도, 본딩패드 즉, 도전패턴(29)은 결속패턴(28)을 통하여 제2절연막(25)과 넓은 접촉면적을 갖는 더미패턴(24A)에 연결되어 있기 때문에 도전패턴(29)이 뜯겨지는 즉, 본딩패드의 필링을 방지할 수 있다. Here, the binding
이와 같이, 본 발명은 본딩패드의 필링을 방지하여 패키지의 수율을 향상시킬 수 있으며, 이로써 생산비용을 절감할 수 있다. In this way, the present invention can prevent the peeling of the bonding pad to improve the yield of the package, thereby reducing the production cost.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will appreciate that various embodiments within the scope of the technical idea of the present invention are possible.
도 1은 종래기술에 따른 본딩패드 구조를 도시한 단면도. 1 is a cross-sectional view showing a bonding pad structure according to the prior art.
도 2는 종래기술에 따른 볼 본딩시의 문제점을 나타낸 전자주사현미경 이미지. Figure 2 is an electron scanning microscope image showing a problem in the ball bonding according to the prior art.
도 3a는 본 발명의 실시예에 따른 반도체 소자의 본딩패드를 도시한 사시도.3A is a perspective view illustrating a bonding pad of a semiconductor device in accordance with an embodiment of the present invention.
도 3b는 본 발명의 실시예에 따른 반도체 소자의 본딩패드를 도 3a에 도시된 X-X`절취선에 따른 단면도. 3B is a cross-sectional view taken along line X-X ′ of the bonding pad of the semiconductor device according to the embodiment of the present invention.
도 4a 내지 도 4c는 본 발명의 실시예에 따른 반도체 소자의 본딩패드 형성방법을 도시한 공정단면도.4A through 4C are cross-sectional views illustrating a method of forming a bonding pad of a semiconductor device in accordance with an embodiment of the present invention.
*도면 주요 부분에 대한 부호 설명** Description of symbols on the main parts of the drawings *
21 : 제1금속막 22 : 제1절연막21: first metal film 22: first insulating film
23 : 제1플러그 24 : 제2금속막23: first plug 24: second metal film
24A : 더미패턴 25 : 제2절연막24A: dummy pattern 25: second insulating film
26 : 제2플러그 27 : 콘택홀26: second plug 27: contact hole
28 : 결속패턴 29 : 도전패턴28: binding pattern 29: conductive pattern
Claims (14)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020070133329A KR101043748B1 (en) | 2007-12-18 | 2007-12-18 | Bonding pad for prevented pad peeling and method for fabricating the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020070133329A KR101043748B1 (en) | 2007-12-18 | 2007-12-18 | Bonding pad for prevented pad peeling and method for fabricating the same |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20090065822A KR20090065822A (en) | 2009-06-23 |
KR101043748B1 true KR101043748B1 (en) | 2011-06-27 |
Family
ID=40994024
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020070133329A KR101043748B1 (en) | 2007-12-18 | 2007-12-18 | Bonding pad for prevented pad peeling and method for fabricating the same |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR101043748B1 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN112908183B (en) * | 2021-03-19 | 2022-04-26 | 武汉华星光电半导体显示技术有限公司 | Display panel, manufacturing method thereof and display device |
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---|---|---|---|---|
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KR20060078386A (en) * | 2004-12-31 | 2006-07-05 | 매그나칩 반도체 유한회사 | Method for forming semiconductor device |
-
2007
- 2007-12-18 KR KR1020070133329A patent/KR101043748B1/en not_active IP Right Cessation
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Also Published As
Publication number | Publication date |
---|---|
KR20090065822A (en) | 2009-06-23 |
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