JP3915670B2

JP3915670B2 - Semiconductor device and manufacturing method thereof

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Publication number: JP3915670B2
Application number: JP2002329391A
Authority: JP
Inventors: 昭一児谷
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 2002-11-13
Filing date: 2002-11-13
Publication date: 2007-05-16
Anticipated expiration: 2022-11-13
Also published as: JP2004165415A

Description

【０００１】
【発明の属する技術分野】
この発明は、再配線を有する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
従来の半導体装置には、ＣＳＰ(chip size package)と呼ばれるもので、上面に接続パッドを有する半導体基板上に、それぞれビアホールを有するとともに上面に再配線が形成された複数枚のポリイミド等からなる絶縁フィルムを積層し、最上層の絶縁フィルム上の再配線上に半田ボールを形成したものがある（例えば、特許文献１参照）。
【０００３】
【特許文献１】
特許第２７６３０２０号公報
【０００４】
【発明が解決しようとする課題】
ところで、上記従来の半導体装置では、半導体基板上に複数枚のポリイミド等からなる絶縁フィルムを積層しているが、絶縁フィルムを用いずに、半導体基板上にポリイミド等からなる複数層の絶縁膜と複数層の再配線とを交互に形成することが考えられる。しかしながら、このような半導体装置では、各絶縁膜にその上下の再配線を接続するためのビアホール（開口部）をフォトリソグラフィ法により形成しなければならず、製造工程数が多くなってしまう。
そこで、この発明は、製造工程数を少なくすることができる半導体装置およびその製造方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】
請求項１に記載の発明は、上面に接続パッドが設けられた半導体基板上に設けられた下層絶縁膜上に複数層の再配線と複数層の上層絶縁膜とを両者間に他の部材を介すことなく交互に積層してなる半導体装置であって、前記半導体基板上の接続パッドに接続された最下層の再配線の接続パッド部上に柱状電極が複数層の再配線と前記複数層の上層絶縁膜を貫通して設けられ、前記柱状電極に前記最下層の再配線も含めて１層以上の再配線が接続されていることを特徴とするものである。
請求項２に記載の発明は、請求項１に記載の発明において、前記下層絶縁膜上に、前記最下層の再配線よりも上層の１層以上の再配線が接続される柱状電極が前記複数層の上層絶縁膜を貫通して設けられていることを特徴とするものである。
請求項３に記載の発明は、請求項１または２に記載の発明において、前記柱状電極に異なる層の再配線が接続されていることを特徴とするものである。
請求項４に記載の発明は、請求項１または２に記載の発明において、いずれかの層の再配線は電源層であることを特徴とするものである。
請求項５に記載の発明は、請求項１または２に記載の発明において、いずれかの層の再配線はグラウンド層であることを特徴とするものである。
請求項６に記載の発明は、請求項１または２に記載の発明において、最上層の再配線を含む最上層の絶縁膜上に封止膜が前記柱状電極の上面と面一となるように設けられていることを特徴とするものである。
請求項７に記載の発明は、請求項６に記載の発明において、前記柱状電極の上面に半田ボールが設けられていることを特徴とするものである。
請求項８に記載の発明は、請求項１または２に記載の発明において、最上層の再配線を含む最上層の絶縁膜上にオーバーコート膜が設けられ、前記柱状電極は前記オーバーコート膜上に突出されていることを特徴とするものである。
請求項９に記載の発明は、上面に接続パッドが設けられた半導体基板上に設けられた下層絶縁膜上に複数層の再配線と複数層の上層絶縁膜とを両者間に他の部材を介すことなく交互に積層してなる半導体装置の製造方法であって、前記下層絶縁膜上に最下層の再配線を前記半導体基板上の接続パッドに接続させて形成する工程と、前記最下層の再配線の接続パッド部上に柱状電極を形成する工程と、前記最下層の再配線を含む前記下層絶縁膜上に複数層の再配線と前記各上層絶縁膜を該各上層絶縁膜上に前記柱状電極が突出されるように形成する工程と、前記各上層絶縁膜上に上層の各再配線を前記柱状電極に接続させてまたは接続させずに形成する工程とを有することを特徴とするものである。
請求項１０に記載の発明は、請求項９に記載の発明において、前記柱状電極の形成と同時に、前記下層絶縁膜上に、前記最下層の再配線よりも上層の１層以上の再配線が接続される柱状電極を形成することを特徴とするものである。
請求項１１に記載の発明は、請求項９または１０に記載の発明において、最上層の再配線を含む最上層の絶縁膜上に封止膜をその上面が前記柱状電極の上面と面一となるように形成する工程を有することを特徴とするものである。
請求項１２に記載の発明は、請求項１１に記載の発明において、前記柱状電極の上面に半田ボールを形成する工程を有することを特徴とするものである。
請求項１３に記載の発明は、請求項９または１０に記載の発明において、最上層の再配線を含む最上層の絶縁膜上にオーバーコート膜を該オーバーコート膜上に前記柱状電極が突出されるように形成する工程を有することを特徴とするものである。
そして、この発明によれば、最下層の再配線の接続パッド部上に柱状電極を複数層の再配線と複数層の上層絶縁膜を貫通させて設け、柱状電極に最下層の再配線も含めて１層以上の再配線を接続させているので、柱状電極が上下導通部材としての役目を有し、この結果、柱状電極を形成した後に、複数層の上層絶縁膜と上層の各再配線とを交互に形成すると、各上層絶縁膜にその上下の再配線を接続するための開口部をフォトリソグラフィ法により形成する必要はなく、したがって製造工程数を少なくすることができる。
【０００６】
【発明の実施の形態】
図１はこの発明の一実施形態としての半導体装置の平面図を示し、図２は図１のＸ−Ｘ線に沿う断面図を示したものである。この半導体装置は、平面正方形状のシリコン基板（半導体基板）１を備えている。シリコン基板１の上面中央部には集積回路（図示せず）が設けられ、上面周辺部にはアルミニウム系金属等からなる複数の接続パッド２が集積回路に接続されて設けられている。接続パッド２の中央部を除くシリコン基板１の上面には酸化シリコン等からなる絶縁膜３が設けられ、接続パッド２の中央部は絶縁膜３に設けられた開口部４を介して露出されている。
【０００７】
絶縁膜３の上面にはポリイミド等からなる保護膜（下層絶縁膜）５が設けられている。絶縁膜３の開口部４に対応する部分における保護膜５には開口部６が設けられている。両開口部４、６を介して露出された接続パッド２の上面から保護膜５の上面の所定の箇所にかけて下地金属層７ａおよび該下地金属層７ａ上に設けられた上層金属層７ｂからなる第１の再配線７が設けられている。
【０００８】
この場合、下地金属層７ａは、詳細には図示していないが、下から順に、チタン層と銅層との２層構造となっているが、銅層のみとしてもよい。上層金属層７ｂは銅層のみからなっている。後述の下地金属層１０ａ、１３ａ、１５ａ、１８ａおよび上層金属層１０ｂ、１３ｂ、１５ｂ、１８ｂも同様である。
【０００９】
ここで、第１の再配線７を図示する平面図を図３に示す。この場合、例えば図２において中央部に示すように、保護膜５の上面には下地金属層７ａのみからなる円形状のものがどことも接続されずに島状に設けられている。そして、第１の再配線７の接続パッド部上面および島状の下地金属層７ａの上面には銅からなる柱状電極８（８Ａ〜８Ｅ）が設けられている。
【００１０】
ここで、説明の都合上、図２において、左側から１番目の柱状電極８Ａは電源用とし、２番目および３番目の柱状電極８Ｂ、８Ｃは信号用とし、４番目の柱状電極８Ｄはグラウンド用とし、５番目の柱状電極８Ｅは信号用とする。なお、添付符号Ａ〜Ｅを省略し、ただ単に柱状電極８として説明する場合もある。
【００１１】
第１の再配線７を含む保護膜５の上面にはポリイミド等からなる第１の層間絶縁膜９が設けられている。この状態では、すべての柱状電極８は第１の層間絶縁膜９上に突出されている。第１の層間絶縁膜９の上面のほぼ全面には下地金属層１０ａおよび該下地金属層１０ａ上に設けられた上層金属層１０ｂからなる電源層（一種の再配線）１０が設けられている。
【００１２】
この場合、電源層１０は電源用の柱状電極８Ａに接続されている。すなわち、第１の層間絶縁膜９上に突出された電源用の柱状電極８Ａの外周面には下地金属層１０ａおよび上層金属層１０ｂがこの順で且つ電源層１０を構成する下地金属層１０ａおよび上層金属層１０ｂに連続して設けられている。一方、電源用の柱状電極８Ａ以外の柱状電極８Ｂ、８Ｃ、８Ｄ、８Ｅの周囲における電源層１０にはリング状の開口部１１が設けられている。換言すれば、電源層１０は、柱状電極８Ｂ、８Ｃ、８Ｄ、８Ｅに対しリング状の開口部１１において取り除かれている以外第１の層間絶縁膜９上にベタ状に形成されているものである。
【００１３】
電源層１０を含む第１の層間絶縁膜９の上面にはポリイミド等からなる第２の層間絶縁膜１２が設けられている。この状態では、すべての柱状電極８は第２の層間絶縁膜１２上に突出されている。第２の層間絶縁膜１２の上面の所定の箇所には下地金属層１３ａおよび該下地金属層１３ａ上に設けられた上層金属層１３ｂからなる第２の再配線１３が設けられている。
【００１４】
この場合、第２の再配線１３は信号用の柱状電極８Ｂ、８Ｃに接続されている。すなわち、第２の層間絶縁膜９上に突出された信号用の柱状電極８Ｂ、８Ｃの外周面には下地金属層１３ａおよび上層金属層１３ｂがこの順で且つ第２の再配線１３を構成する下地金属層１３ａおよび上層金属層１３ｂに連続して設けられている。
【００１５】
第２の再配線１３を含む第２の層間絶縁膜１２の上面にはポリイミド等からなる第３の層間絶縁膜１４が設けられている。この状態では、すべての柱状電極８は第３の層間絶縁膜１４上に突出されている。第３の層間絶縁膜１４の上面のほぼ全面には下地金属層１５ａおよび該下地金属層１５ａ上に設けられた上層金属層１５ｂからなるグラウンド層（一種の再配線）１５が設けられている。
【００１６】
この場合、グラウンド層１５はグラウンド用の柱状電極８Ｄに接続されている。すなわち、第３の層間絶縁膜１４上に突出されたグラウンド用の柱状電極８Ｄの外周面には下地金属層１５ａおよび上層金属層１５ｂがこの順で且つグラウンド層１５を構成する下地金属層１５ａおよび上層金属層１５ｂに連続して設けられている。一方、グラウンド用の柱状電極８Ｄ以外の柱状電極８Ａ、８Ｂ、８Ｃ、８Ｅの周囲におけるグラウンド層１５にはリング状の開口部１６が設けられている。換言すれば、グラウンド層１５は、柱状電極８Ａ、８Ｂ、８Ｃ、８Ｅに対しリング状の開口部１６において取り除かれている以外第３の層間絶縁膜１４上にベタ状に形成されているものである。
【００１７】
グラウンド層１５を含む第３の層間絶縁膜１４の上面にはポリイミド等からなる第４の層間絶縁膜１７が設けられている。この状態では、すべての柱状電極８は第４の層間絶縁膜１７上に突出されている。第４の層間絶縁膜１７の上面の所定の箇所には下地金属層１８ａおよび該下地金属層１８ａ上に設けられた上層金属層１８ｂからなる第３の再配線１８が設けられている。
【００１８】
この場合、第３の再配線１８は信号用の柱状電極８Ｅに接続されている。すなわち、第４の層間絶縁膜１７上に突出された信号用の柱状電極８Ｅの外周面には下地金属層１８ａおよび上層金属層１８ｂがこの順で且つ第３の再配線１８を構成する下地金属層１８ａおよび上層金属層１８ｂに連続して設けられている。
【００１９】
第３の再配線１８を含む第４の層間絶縁膜１７の上面にはエポキシ系樹脂等からなる封止膜１９がその上面が柱状電極８の上面と面一となるように設けられている。したがって、柱状電極８およびその外周面に設けられた両金属層（例えば１０ａ、１０ｂ）の上面は露出されている。柱状電極８およびその外周面に設けられた両金属層の上面には半田ボール２０が設けられている。
【００２０】
次に、この半導体装置の製造方法の一例について説明する。まず、図４に示すように、ウエハ状態のシリコン基板１の上面にアルミニウム系金属等からなる接続パッド２が形成され、その上面の接続パッド２の中央部を除く部分に酸化シリコン等からなる絶縁膜３が形成され、接続パッド２の中央部が絶縁膜３に形成された開口部４を介して露出されたものを用意する。次に、絶縁膜３の上面にポリイミド等からなる保護膜５をパターン形成する。この場合、絶縁膜３の開口部４に対応する部分における保護膜５には開口部６が形成されている。
【００２１】
次に、図５に示すように、両開口部４、６を介して露出された接続パッド２の上面を含む保護膜５の上面全体に下地金属層７ａを形成する。この場合、下地金属層７ａは、詳細には図示していないが、スパッタにより形成されたチタン層上にスパッタにより銅層を形成したものである。後述する下地金属層１０ａ、１３ａ、１５ａ、１８ａも同様である。
【００２２】
次に、下地金属層７ａの上面にメッキレジスト膜２１をパターン形成する。この場合、第１の再配線７形成領域に対応する部分におけるメッキレジスト膜２１には開口部２２が形成されている。ただし、例えば図２において中央部に示す島状の下地金属層７ａに対応する部分におけるメッキレジスト膜２１には開口部は形成されていない。次に、下地金属層７ａをメッキ電流路として銅の電解メッキを行うことにより、メッキレジスト膜２１の開口部２２内の下地金属層７ａの上面に上層金属層７ｂを形成する。次に、メッキレジスト膜２１を剥離する。
【００２３】
次に、図６に示すように、上層金属層７ｂを含む下地金属層７ａの上面にメッキレジスト膜２３をパターン形成する。この場合、上層金属層７ｂの接続パッド部に対応する部分におけるメッキレジスト膜２３には開口部２４が形成されている。また、例えば図２において中央部に示す島状の下地金属層７ａに対応する部分におけるメッキレジスト膜２３には開口部２４ａが形成されている。
【００２４】
次に、下地金属層７ａをメッキ電流路として銅の電解メッキを行うことにより、メッキレジスト膜２３の開口部２４内の上層金属層７ｂの接続パッド部上面に柱状電極８Ａ、８Ｂ、８Ｄ、８Ｅを形成する。また、メッキレジスト膜２３の開口部２４ａ内の下地金属層７ａの上面に柱状電極８Ｃを形成する。
【００２５】
次に、メッキレジスト膜２３を剥離し、次いで、柱状電極８および上層金属層７ｂをマスクとして下地金属層７ａの不要な部分をエッチングして除去すると、図７に示すように、上層金属層７ｂ下にのみ下地金属層７ａが残存され、この残存された下地金属層７ａおよびその上面全体に形成された上層金属層７ｂにより第１の再配線７が形成される。また、所定の柱状電極８Ｃ下にのみ下地金属層７ａが島状に残存される。
【００２６】
ここで、島状に残存された下地金属層７ａの上面全体にも上層金属層７ｂが形成されるようにすることもできる。すなわち、図５に示す製造工程において、島状に残存される下地金属層７ａの上面に上層金属層７ｂを島状に形成すると、図７に示す製造工程において、島状に残存された下地金属層７ａの上面全体に上層金属層７ｂが形成される。
【００２７】
次に、図８に示すように、第１の再配線７および島状の下地金属層７ａを含む保護膜５の上面全体にポリイミド等からなる第１の層間絶縁膜９を印刷法により形成する。この状態では、すべての柱状電極８は第１の層間絶縁膜９上に突出されている。次に、第１の層間絶縁膜９上に突出された柱状電極８の表面を含む第１の層間絶縁膜９の上面全体に下地金属層１０ａを形成する。
【００２８】
次に、下地金属層１０ａの上面において電源用の柱状電極８Ａの表面に形成された下地金属層１０ａを含む電源層１０形成領域以外の領域にメッキレジスト膜２５を形成する。この状態では、電源用の柱状電極８Ａ以外の柱状電極８Ｂ、８Ｃ、８Ｄ、８Ｅの表面に形成された下地金属層１０ａはメッキレジスト膜２５で覆われている。
【００２９】
次に、下地金属層１０ａをメッキ電流路として銅の電解メッキを行うことにより、メッキレジスト膜２５下以外の領域における下地金属層１０ａの上面に上層金属層１０ｂを形成する。この状態では、電源用の柱状電極８Ａの表面に形成された下地金属層１０ａの表面には上層金属層１０ｂが形成されている。
【００３０】
次に、メッキレジスト膜２５を剥離し、次いで、上層金属層１０ｂをマスクとして下地金属層１０ａの不要な部分をエッチングして除去すると、図９に示すように、上層金属層１０ｂ下にのみ下地金属層１０ａが残存される。この状態では、第１の層間絶縁膜９の上面に残存された下地金属層１０ａおよびその上面全体に形成された上層金属層１０ｂにより電源層１０が形成されている。
【００３１】
また、電源用の柱状電極８Ａの表面には下地金属層１０ａおよび上層金属層１０ｂがこの順で且つ電源層１０を構成する下地金属層１０ａおよび上層金属層１０ｂに連続して形成されている。また、電源用の柱状電極８Ａ以外の柱状電極８Ｂ、８Ｃ、８Ｄ、８Ｅの表面は、該表面に形成されていた下地金属層１０ａが除去されることにより、露出されている。さらに、電源用の柱状電極８Ａ以外の柱状電極８Ｂ、８Ｃ、８Ｄ、８Ｅの周囲における電源層１０にはリング状の開口部１１が形成されている。
【００３２】
次に、図１０に示すように、電源層１０を含む第１の層間絶縁膜９の上面全体にポリイミド等からなる第２の層間絶縁膜１２を印刷法により形成する。この状態では、すべての柱状電極８は第２の層間絶縁膜１２上に突出されている。次に、第２の層間絶縁膜１２上に突出された電源用の柱状電極８Ａの表面に形成された上層金属層１０ｂの表面および残りの柱状電極８Ｂ、８Ｃ、８Ｄ、８Ｅの表面を含む第２の層間絶縁膜１２の上面全体に下地金属層１３ａを形成する。
【００３３】
次に、下地金属層１３ａの上面において信号用の柱状電極８Ｂ、８Ｃの表面に形成された下地金属層１３ａを含む第２の再配線１３形成領域以外の領域にメッキレジスト膜２６を形成する。この状態では、信号用の柱状電極８Ｂ、８Ｃ以外の柱状電極８Ａ、８Ｄ、８Ｅの表面に形成された下地金属層１３ａはメッキレジスト膜２６で覆われている。
【００３４】
次に、下地金属層１３ａをメッキ電流路として銅の電解メッキを行うことにより、メッキレジスト膜２６下以外の領域における下地金属層１３ａの上面に上層金属層１３ｂを形成する。この状態では、信号用の柱状電極８Ｂ、８Ｃの表面に形成された下地金属層１３ａの表面には上層金属層１３ｂが形成されている。
【００３５】
次に、メッキレジスト膜２６を剥離し、次いで、上層金属層１３ｂをマスクとして下地金属層１３ａの不要な部分をエッチングして除去すると、図１１に示すように、上層金属層１３ｂ下にのみ下地金属層１３ａが残存される。この状態では、第２の層間絶縁膜１２の上面に残存された下地金属層１３ａおよびその上面全体に形成された上層金属層１３ｂにより第２の再配線１３が形成されている。
【００３６】
また、信号用の柱状電極８Ｂ、８Ｃの表面には下地金属層１３ａおよび上層金属層１３ｂがこの順で且つ第２の再配線１３を構成する下地金属層１３ａおよび上層金属層１３ｂに連続して形成されている。また、電源用の柱状電極８Ａの表面に形成された上層金属層１０ｂの表面は、該表面に形成されていた下地金属層１３ａが除去されることにより、露出されている。さらに、残りの柱状電極８Ｄ、８Ｅの表面は、該表面に形成されていた下地金属層１３ａが除去されることにより、露出されている。
【００３７】
次に、図１２に示すように、第２の再配線１３を含む第２の層間絶縁膜１２の上面全体にポリイミド等からなる第３の層間絶縁膜１４を印刷法により形成する。この状態では、すべての柱状電極８は第３の層間絶縁膜１４上に突出されている。次に、第３の層間絶縁膜１４上に突出された所定の柱状電極８Ａ、８Ｂ、８Ｃの表面に形成された上層金属層１０ｂ、１３ｂ、１３ｂの表面および残りの柱状電極８Ｄ、８Ｅの表面を含む第３の層間絶縁膜１４の上面全体に下地金属層１５ａを形成する。
【００３８】
次に、下地金属層１５ａの上面においてグラウンド用の柱状電極８Ｄの表面に形成された下地金属層１５ａを含むグラウンド層１５形成領域以外の領域にメッキレジスト膜２７を形成する。この状態では、グラウンド用の柱状電極８Ｄ以外の柱状電極８Ａ、８Ｂ、８Ｃ、８Ｅの表面に形成された下地金属層１５ａはメッキレジスト膜２７で覆われている。
【００３９】
次に、下地金属層１５ａをメッキ電流路として銅の電解メッキを行うことにより、メッキレジスト膜２７下以外の領域における下地金属層１５ａの上面に上層金属層１５ｂを形成する。この状態では、グラウンド用の柱状電極８Ｄの表面に形成された下地金属層１５ａの表面には上層金属層１５ｂが形成されている。
【００４０】
次に、メッキレジスト膜２７を剥離し、次いで、上層金属層１５ｂをマスクとして下地金属層１５ａの不要な部分をエッチングして除去すると、図１３に示すように、上層金属層１５ｂ下にのみ下地金属層１５ａが残存される。この状態では、第３の層間絶縁膜１４の上面に残存された下地金属層１５ａおよびその上面全体に形成された上層金属層１５ｂによりグラウンド層１５が形成されている。
【００４１】
また、グラウンド用の柱状電極８Ｄの表面には下地金属層１５ａおよび上層金属層１５ｂがこの順で且つグラウンド層１５を構成する下地金属層１５ａおよび上層金属層１５ｂに連続して形成されている。また、所定の柱状電極８Ａ、８Ｂ、８Ｃの表面に形成された上層金属層１０ｂ、１３ｂ、１３ｂの表面は、該表面に形成されていた下地金属層１５ａが除去されることにより、露出されている。
【００４２】
また、残りの柱状電極８Ｅの表面は、該表面に形成されていた下地金属層１５ａが除去されることにより、露出されている。さらに、グラウンド用の柱状電極８Ｄ以外の柱状電極８Ａ、８Ｂ、８Ｃ、８Ｅの周囲におけるグラウンド層１５にはリング状の開口部１６が形成されている。
【００４３】
次に、図１４に示すように、グラウンド層１５を含む第３の層間絶縁膜１４の上面全体にポリイミド等からなる第４の層間絶縁膜１７を印刷法により形成する。この状態では、すべての柱状電極８は第４の層間絶縁膜１７上に突出されている。次に、第４の層間絶縁膜１７上に突出された所定の柱状電極８Ａ、８Ｂ、８Ｃ、８Ｄの表面に形成された上層金属層１０ｂ、１３ｂ、１３ｂ、１５ｂの表面および残りの柱状電極８Ｅの表面を含む第４の層間絶縁膜１７の上面全体に下地金属層１８ａを形成する。
【００４４】
次に、下地金属層１８ａの上面において信号用の柱状電極８Ｅの表面に形成された下地金属層１８ａを含む第３の再配線１８形成領域以外の領域にメッキレジスト膜２８を形成する。この状態では、信号用の柱状電極８Ｅ以外の柱状電極８Ａ、８Ｂ、８Ｃ、８Ｄの表面に形成された下地金属層１８ａはメッキレジスト膜２８で覆われている。
【００４５】
次に、下地金属層１８ａをメッキ電流路として銅の電解メッキを行うことにより、メッキレジスト膜２８下以外の領域における下地金属層１８ａの上面に上層金属層１８ｂを形成する。この状態では、信号用の柱状電極８Ｅの表面に形成された下地金属層１８ａの表面には上層金属層１８ｂが形成されている。
【００４６】
次に、メッキレジスト膜２８を剥離し、次いで、上層金属層１８ｂをマスクとして下地金属層１８ａの不要な部分をエッチングして除去すると、図１５に示すように、上層金属層１８ｂ下にのみ下地金属層１８ａが残存される。この状態では、第４の層間絶縁膜１７の上面に残存された下地金属層１８ａおよびその上面全体に形成された上層金属層１８ｂにより第３の再配線１８が形成されている。
【００４７】
また、信号用の柱状電極８Ｅの表面には下地金属層１８ａおよび上層金属層１８ｂがこの順で且つ第３の再配線１８を構成する下地金属層１８ａおよび上層金属層１８ｂに連続して形成されている。また、残りの柱状電極８Ａ、８Ｂ、８Ｃ、８Ｄの表面に形成された上層金属層１０ｂ、１３ｂ、１３ｂ、１５ｂの表面は、該表面に形成されていた下地金属層１８ａが除去されることにより、露出されている。
【００４８】
次に、図１６に示すように、柱状電極８の表面に形成された上層金属層（例えば１０ｂ）および第３の再配線１８を含む第４の層間絶縁膜１７の上面にエポキシ系樹脂等からなる封止膜１９をその厚さが柱状電極８およびその表面に形成された両金属層（例えば１０ａ、１０ｂ）の合計高さよりもやや厚くなるように形成する。この状態では、柱状電極８の上面に形成された上層金属層（例えば１０ｂ）は封止膜１９によって覆われている。
【００４９】
次に、封止膜１９および柱状電極８（その上面に形成された両金属層（例えば１０ａ、１０ｂ）を含む）の上面側を適宜に研磨することにより、図１７に示すように、柱状電極８およびその外周面に形成された両金属層（例えば１０ａ、１０ｂ）の上面を露出させる。次に、図１８に示すように、柱状電極８およびその外周面に形成された両金属層（例えば１０ａ、１０ｂ）の上面に半田ボール２０を形成する。次に、ダイシング工程を経ると、図１に示す半導体装置が複数個得られる。
【００５０】
このようにして得られた半導体装置では、第１の再配線７の接続パッド部上および島状の下地金属層７ａ上に柱状電極８が第１の再配線７上に形成された各層間絶縁膜９、１２、１４、１７を貫通して設けられている。そして、電源用の柱状電極８Ａは、第１の層間絶縁膜９下の第１の再配線７を介して所定の接続パッド２と第１の層間絶縁膜９上の電源層（一種の再配線）１０とを接続する上下導通部材として役目を果たしている。
【００５１】
信号用の柱状電極８Ｂは、第１の層間絶縁膜９下の第１の再配線７を介して所定の接続パッド２（図３参照）と第２の層間絶縁膜１２上の第２の再配線１３とを接続する上下導通部材として役目を果たしている。信号用の柱状電極８Ｃは、第２の層間絶縁膜１２上の第２の再配線１３を介して隣の柱状電極８Ｂに接続され、該柱状電極８Ｂが接続されている所定の接続パッド２と接続されているが、保護膜５上に形成された島状の上層金属層７ａが何処にも接続されておらず、直接、上下導通部材としての役目は有しない。
【００５２】
グラウンド用の柱状電極８Ｄは、第１の層間絶縁膜９下の第１の再配線７を介してグラウンド用端子である接続パッド２（図３参照）と第３の層間絶縁膜１４上のグラウンド層（一種の再配線）１５とを接続する上下導通部材として役目を果たしている。信号用の柱状電極８Ｅは、第１の層間絶縁膜９下の第１の再配線７を介して所定の接続パッド２と第４の層間絶縁膜１７上の第３の再配線１８とを接続する上下導通部材として役目を果たしている。
【００５３】
そして、上記製造方法では、柱状電極８を形成した後に、第１の再配線７よりも上層の各層間絶縁膜９、１２、１４、１７と上層の各再配線１０、１３、１５、１８とを交互に形成すればよく、上層の各絶縁膜９、１２、１４、１７にその上下の再配線を接続するための開口部をフォトリソグラフィ法により形成する必要はなく、したがって製造工程数を少なくすることができる。
【００５４】
ところで、例えば図１８に示すように、第４の層間絶縁膜１７上に突出されたすべての柱状電極８の外周面に上・下金属層（例えば１８ａ、１８ｂ）が形成されているので、第４の層間絶縁膜１７上に突出された柱状電極８の実質的な直径は同じである。しかし、第４の層間絶縁膜１７上に突出された柱状電極８の実質的な直径が異なる場合もあり、以下、このような場合について説明する。
【００５５】
第１に、例えば、信号用の柱状電極８Ｅに第３の再配線１８を接続しない場合には、第４の層間絶縁膜１７上に突出された信号用の柱状電極８Ｅの外周面には上・下金属層１８ａ、１８ｂは形成されない。したがって、この場合には、第４の層間絶縁膜１７上に突出された信号用の柱状電極８Ｅの実質的な直径は、当該柱状電極８Ｅの直径となる。
【００５６】
第２に、図１４に示す製造工程において、例えば、信号用の柱状電極８Ｃと信号用の柱状電極８Ｅとを第３の再配線１８で接続する場合には、図１９に示すように、第４の層間絶縁膜１７上に突出された信号用の柱状電極８Ｃの表面には下地金属層１３ａ、上層金属層１３ｂ、下地金属層１８ａおよび上層金属層１８ｃが形成される。したがって、この場合には、第４の層間絶縁膜１７上に突出された信号用の柱状電極８Ｃの実質的な直径は、当該柱状電極８Ｃの直径に上・下金属層の合計厚さの２倍を加えた値となる。
【００５７】
以上のことをまとめると、第４の層間絶縁膜１７上に突出された柱状電極８の外周面に上・下金属層が形成される場合、上・下金属層が形成されない場合、上・下金属層が二重またはそれ以上に形成される場合がある。このような場合には、第４の層間絶縁膜１７上に突出された柱状電極８の実質的な直径が異なってしまう。
【００５８】
そこで、次に、以上のような場合であっても、第４の層間絶縁膜１７上に突出された柱状電極８の実質的な直径を同じとすることができる場合について説明する。例えば、第４の層間絶縁膜１７上に突出された柱状電極８の外周面に上・下金属層が形成される場合を基準とし、上・下金属層が形成されない場合には、それに対応する柱状電極８の直径を予め上・下金属層の合計厚さの２倍だけ大きくしておき、上・下金属層が二重に形成される場合には、それに対応する柱状電極８の直径を予め上・下金属層の合計厚さの２倍だけ小さくしておくと、第４の層間絶縁膜１７上に突出された柱状電極８の実質的な直径を同じとすることができる。
【００５９】
なお、上記実施形態では、柱状電極８上に半田ボール２０を形成した場合について説明したが、これに限らず、例えば、図２０に示すこの発明の他の実施形態のようにしてもよい。すなわち、図１５に示す製造工程後に、図２０に示すように、第３の再配線１８を含む第４の層間絶縁膜１７の上面全体にポリイミドやエポキシ系樹脂等からなるオーバーコート膜３１を印刷法により形成し、すべての柱状電極８をオーバーコート膜３１上に突出させるようにしてもよい。
【００６０】
【発明の効果】
以上説明したように、この発明によれば、最下層の再配線の接続パッド部上に柱状電極を複数層の再配線と複数層の上層絶縁膜を貫通させて設け、柱状電極に最下層の再配線も含めて１層以上の再配線を接続させているので、柱状電極が上下導通部材としての役目を有し、この結果、柱状電極を形成した後に、複数層の上層絶縁膜と上層の各再配線とを交互に形成すると、各上層絶縁膜にその上下の再配線を接続するための開口部をフォトリソグラフィ法により形成する必要はなく、したがって製造工程数を少なくすることができる。
【図面の簡単な説明】
【図１】この発明の一実施形態としての半導体装置の要部の平面図。
【図２】図１のＸ−Ｘ線に沿う断面図。
【図３】図２に示す第１の再配線の部分の平面図。
【図４】図１および図２に示す半導体装置の製造に際し、当初の製造工程の断面図。
【図５】図４に続く製造工程の断面図。
【図６】図５に続く製造工程の断面図。
【図７】図６に続く製造工程の断面図。
【図８】図７に続く製造工程の断面図。
【図９】図８に続く製造工程の断面図。
【図１０】図９に続く製造工程の断面図。
【図１１】図１０に続く製造工程の断面図。
【図１２】図１１に続く製造工程の断面図。
【図１３】図１２に続く製造工程の断面図。
【図１４】図１３に続く製造工程の断面図。
【図１５】図１４に続く製造工程の断面図。
【図１６】図１５に続く製造工程の断面図。
【図１７】図１６に続く製造工程の断面図。
【図１８】図１７に続く製造工程の断面図。
【図１９】所定の柱状電極の実質的な直径が大きくなる場合を説明するために示す図１５同様の断面図。
【図２０】この発明の他の実施形態としての半導体装置の図２同様の断面図。
【符号の説明】
１シリコン基板
２接続パッド
３絶縁膜
４開口部
５保護膜
６開口部
７第１の再配線
７ａ下地金属層
７ｂ上層金属層
８柱状電極
９第１の層間絶縁膜
１０電源層
１０ａ下地金属層
１０ｂ上層金属層
１２第２の層間絶縁膜
１３第２の再配線
１３ａ下地金属層
１３ｂ上層金属層
１４第３の層間絶縁膜
１５グラウンド層
１５ａ下地金属層
１５ｂ上層金属層
１７第３の層間絶縁膜
１８第３の再配線
１８ａ下地金属層
１８ｂ上層金属層
１９封止膜
２０半田ボール[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device having rewiring and a method for manufacturing the same.
[0002]
[Prior art]
A conventional semiconductor device is called a CSP (chip size package), and is made of a plurality of polyimides each having via holes and rewiring formed on the upper surface on a semiconductor substrate having connection pads on the upper surface. There is one in which films are laminated and solder balls are formed on a rewiring on the uppermost insulating film (see, for example, Patent Document 1).
[0003]
[Patent Document 1]
Japanese Patent No. 2763020
[0004]
[Problems to be solved by the invention]
By the way, in the conventional semiconductor device, a plurality of insulating films made of polyimide or the like are laminated on a semiconductor substrate, but without using an insulating film, a plurality of insulating films made of polyimide or the like are formed on the semiconductor substrate and It is conceivable to alternately form a plurality of layers of rewiring. However, in such a semiconductor device, via holes (openings) for connecting the upper and lower rewirings to each insulating film must be formed by photolithography, which increases the number of manufacturing steps.
Accordingly, an object of the present invention is to provide a semiconductor device and a method for manufacturing the same that can reduce the number of manufacturing steps.
[0005]
[Means for Solving the Problems]
According to the first aspect of the present invention, a plurality of layers of rewiring and a plurality of layers of an upper insulating film are formed on a lower insulating film provided on a semiconductor substrate having connection pads provided on the upper surface. Without any other member between them Alternately Laminated A columnar electrode is formed on the connection pad portion of the lowermost rewiring connected to the connection pad on the semiconductor substrate. With multiple layers of rewiring The plurality of upper-layer insulating films are provided so as to penetrate therethrough, and one or more rewirings including the lowermost rewiring are connected to the columnar electrode.
The invention according to claim 2 is the invention according to claim 1, wherein the plurality of columnar electrodes to which one or more rewirings higher than the lowermost rewiring are connected are connected to the lower insulating film. It is characterized by being provided through the upper insulating film of the layer.
The invention according to claim 3 is the invention according to claim 1 or 2, characterized in that a rewiring of a different layer is connected to the columnar electrode.
The invention according to claim 4 is the invention according to claim 1 or 2, characterized in that the rewiring of any layer is a power supply layer.
The invention according to claim 5 is the invention according to claim 1 or 2, wherein the rewiring of any layer is a ground layer.
The invention according to claim 6 is the invention according to claim 1 or 2, wherein the sealing film is flush with the upper surface of the columnar electrode on the uppermost insulating film including the uppermost rewiring. It is characterized by being provided.
The invention according to claim 7 is the invention according to claim 6, wherein a solder ball is provided on the upper surface of the columnar electrode.
According to an eighth aspect of the present invention, in the first or second aspect of the present invention, an overcoat film is provided on the uppermost insulating film including the uppermost rewiring, and the columnar electrode is formed on the overcoat film. It is characterized by protruding.
According to the ninth aspect of the present invention, a plurality of layers of rewiring and a plurality of layers of an upper insulating film are formed on a lower insulating film provided on a semiconductor substrate having a connection pad on the upper surface. Without any other member between them Alternately Laminated A method of manufacturing a semiconductor device comprising: a step of forming a lower layer rewiring on the lower insulating film by connecting to a connection pad on the semiconductor substrate; and a connection pad portion of the lowermost rewiring Forming a columnar electrode on the lower insulating film including the lowermost layer rewiring; With multiple layers of rewiring Forming each upper insulating film such that the columnar electrode protrudes on each upper insulating film; and connecting or connecting each upper rewiring on each upper insulating film to the columnar electrode. And a step of forming without.
According to a tenth aspect of the present invention, in the ninth aspect of the invention, simultaneously with the formation of the columnar electrode, one or more rewirings on the lower insulating film are formed on the lower insulating film above the lowermost rewiring. A columnar electrode to be connected is formed.
According to an eleventh aspect of the present invention, in the invention according to the ninth or tenth aspect, the sealing film is disposed on the uppermost insulating film including the uppermost rewiring, and the upper surface thereof is flush with the upper surface of the columnar electrode. It has the process of forming so that it may become.
The invention described in claim 12 is characterized in that, in the invention described in claim 11, a step of forming solder balls on the upper surface of the columnar electrode is provided.
According to a thirteenth aspect of the present invention, in the invention according to the ninth or tenth aspect, an overcoat film is formed on the uppermost insulating film including the uppermost rewiring, and the columnar electrode is projected on the overcoat film. It has the process of forming so that it may be characterized by the above-mentioned.
According to the present invention, the columnar electrode is formed on the connection pad portion of the lowermost rewiring. With multiple layers of rewiring Since a plurality of layers of upper insulating films are provided so as to penetrate through and one or more layers of rewiring are connected to the columnar electrode including the lowermost layer rewiring, the columnar electrode serves as a vertical conduction member. As a result, after forming the columnar electrode, when multiple layers of upper-layer insulating films and upper-layer rewirings are alternately formed, openings for connecting the upper and lower rewirings to each upper-layer insulating film are formed by photolithography. Therefore, the number of manufacturing steps can be reduced.
[0006]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 1 is a plan view of a semiconductor device as an embodiment of the present invention, and FIG. 2 is a sectional view taken along line XX of FIG. This semiconductor device includes a silicon substrate (semiconductor substrate) 1 having a planar square shape. An integrated circuit (not shown) is provided at the center of the upper surface of the silicon substrate 1, and a plurality of connection pads 2 made of aluminum-based metal or the like are provided at the periphery of the upper surface so as to be connected to the integrated circuit. An insulating film 3 made of silicon oxide or the like is provided on the upper surface of the silicon substrate 1 excluding the central portion of the connection pad 2, and the central portion of the connection pad 2 is exposed through an opening 4 provided in the insulating film 3. Yes.
[0007]
A protective film (lower insulating film) 5 made of polyimide or the like is provided on the upper surface of the insulating film 3. An opening 6 is provided in the protective film 5 at a portion corresponding to the opening 4 of the insulating film 3. A first metal layer 7a and an upper metal layer 7b provided on the base metal layer 7a from the upper surface of the connection pad 2 exposed through the openings 4 and 6 to a predetermined position on the upper surface of the protective film 5 are provided. One rewiring 7 is provided.
[0008]
In this case, although the underlying metal layer 7a is not shown in detail, it has a two-layer structure of a titanium layer and a copper layer in order from the bottom, but only the copper layer may be used. The upper metal layer 7b consists only of a copper layer. The same applies to the base metal layers 10a, 13a, 15a, and 18a and the upper metal layers 10b, 13b, 15b, and 18b described later.
[0009]
Here, a plan view illustrating the first rewiring 7 is shown in FIG. In this case, for example, as shown in the center portion in FIG. 2, a circular shape consisting only of the base metal layer 7a is provided on the upper surface of the protective film 5 in an island shape without being connected anywhere. Columnar electrodes 8 (8A to 8E) made of copper are provided on the upper surface of the connection pad portion of the first rewiring 7 and the upper surface of the island-shaped base metal layer 7a.
[0010]
Here, for convenience of explanation, in FIG. 2, the first columnar electrode 8A from the left side is for power supply, the second and third columnar electrodes 8B and 8C are for signal, and the fourth columnar electrode 8D is for ground. The fifth columnar electrode 8E is used for signals. In some cases, the reference numerals A to E are omitted, and the columnar electrode 8 is simply described.
[0011]
A first interlayer insulating film 9 made of polyimide or the like is provided on the upper surface of the protective film 5 including the first rewiring 7. In this state, all the columnar electrodes 8 protrude on the first interlayer insulating film 9. A power supply layer (a kind of rewiring) 10 comprising a base metal layer 10a and an upper metal layer 10b provided on the base metal layer 10a is provided on almost the entire upper surface of the first interlayer insulating film 9.
[0012]
In this case, the power supply layer 10 is connected to the columnar electrode 8A for power supply. That is, the base metal layer 10a and the upper metal layer 10b are arranged in this order on the outer peripheral surface of the power columnar electrode 8A protruding on the first interlayer insulating film 9, and the base metal layer 10a constituting the power source layer 10 and The upper metal layer 10b is provided continuously. On the other hand, a ring-shaped opening 11 is provided in the power supply layer 10 around the columnar electrodes 8B, 8C, 8D, and 8E other than the columnar electrode 8A for power supply. In other words, the power supply layer 10 is formed in a solid shape on the first interlayer insulating film 9 except that it is removed from the columnar electrodes 8B, 8C, 8D, and 8E in the ring-shaped opening 11. is there.
[0013]
A second interlayer insulating film 12 made of polyimide or the like is provided on the upper surface of the first interlayer insulating film 9 including the power supply layer 10. In this state, all the columnar electrodes 8 protrude on the second interlayer insulating film 12. A second rewiring 13 including a base metal layer 13a and an upper metal layer 13b provided on the base metal layer 13a is provided at a predetermined position on the upper surface of the second interlayer insulating film 12.
[0014]
In this case, the second rewiring 13 is connected to the signal columnar electrodes 8B and 8C. That is, the base metal layer 13a and the upper metal layer 13b form the second rewiring 13 in this order on the outer peripheral surfaces of the signal columnar electrodes 8B and 8C protruding on the second interlayer insulating film 9. The base metal layer 13a and the upper metal layer 13b are continuously provided.
[0015]
A third interlayer insulating film 14 made of polyimide or the like is provided on the upper surface of the second interlayer insulating film 12 including the second rewiring 13. In this state, all the columnar electrodes 8 protrude on the third interlayer insulating film 14. A ground layer (a kind of rewiring) 15 comprising a base metal layer 15a and an upper metal layer 15b provided on the base metal layer 15a is provided on almost the entire upper surface of the third interlayer insulating film.
[0016]
In this case, the ground layer 15 is connected to the columnar electrode 8D for ground. In other words, the base metal layer 15a and the upper metal layer 15b are arranged in this order on the outer peripheral surface of the ground columnar electrode 8D protruding on the third interlayer insulating film 14, and the base metal layer 15a constituting the ground layer 15 and The upper metal layer 15b is provided continuously. On the other hand, a ring-shaped opening 16 is provided in the ground layer 15 around the columnar electrodes 8A, 8B, 8C, 8E other than the columnar electrode 8D for ground. In other words, the ground layer 15 is formed in a solid shape on the third interlayer insulating film 14 except that it is removed from the columnar electrodes 8A, 8B, 8C, 8E in the ring-shaped opening 16. is there.
[0017]
A fourth interlayer insulating film 17 made of polyimide or the like is provided on the upper surface of the third interlayer insulating film 14 including the ground layer 15. In this state, all the columnar electrodes 8 protrude on the fourth interlayer insulating film 17. A third rewiring 18 including a base metal layer 18a and an upper metal layer 18b provided on the base metal layer 18a is provided at a predetermined position on the upper surface of the fourth interlayer insulating film 17.
[0018]
In this case, the third rewiring 18 is connected to the signal columnar electrode 8E. That is, the base metal layer 18a and the upper metal layer 18b are arranged in this order on the outer peripheral surface of the signal columnar electrode 8E protruding on the fourth interlayer insulating film 17, and the base metal constituting the third rewiring 18 It is continuously provided on the layer 18a and the upper metal layer 18b.
[0019]
A sealing film 19 made of an epoxy resin or the like is provided on the upper surface of the fourth interlayer insulating film 17 including the third rewiring 18 so that the upper surface is flush with the upper surface of the columnar electrode 8. Therefore, the upper surfaces of the columnar electrode 8 and both metal layers (for example, 10a and 10b) provided on the outer peripheral surface thereof are exposed. Solder balls 20 are provided on the upper surfaces of the columnar electrode 8 and both metal layers provided on the outer peripheral surface thereof.
[0020]
Next, an example of a method for manufacturing this semiconductor device will be described. First, as shown in FIG. 4, a connection pad 2 made of an aluminum-based metal or the like is formed on the upper surface of a silicon substrate 1 in a wafer state, and an insulation made of silicon oxide or the like is formed on the upper surface of the connection pad 2 except for the central portion. A film 3 is formed, and the connection pad 2 is exposed through the opening 4 formed in the insulating film 3 at the center. Next, a protective film 5 made of polyimide or the like is formed on the upper surface of the insulating film 3 by patterning. In this case, an opening 6 is formed in the protective film 5 in a portion corresponding to the opening 4 of the insulating film 3.
[0021]
Next, as shown in FIG. 5, a base metal layer 7 a is formed on the entire upper surface of the protective film 5 including the upper surface of the connection pad 2 exposed through both openings 4 and 6. In this case, although not shown in detail, the base metal layer 7a is obtained by forming a copper layer by sputtering on a titanium layer formed by sputtering. The same applies to the base metal layers 10a, 13a, 15a, and 18a described later.
[0022]
Next, a plating resist film 21 is formed on the upper surface of the base metal layer 7a. In this case, an opening 22 is formed in the plating resist film 21 in a portion corresponding to the first rewiring 7 formation region. However, for example, an opening is not formed in the plating resist film 21 in a portion corresponding to the island-shaped base metal layer 7a shown in the center in FIG. Next, the upper metal layer 7 b is formed on the upper surface of the base metal layer 7 a in the opening 22 of the plating resist film 21 by performing electrolytic plating of copper using the base metal layer 7 a as a plating current path. Next, the plating resist film 21 is peeled off.
[0023]
Next, as shown in FIG. 6, a plating resist film 23 is patterned on the upper surface of the base metal layer 7a including the upper metal layer 7b. In this case, an opening 24 is formed in the plating resist film 23 in a portion corresponding to the connection pad portion of the upper metal layer 7b. Further, for example, an opening 24a is formed in the plating resist film 23 in a portion corresponding to the island-shaped base metal layer 7a shown in the center in FIG.
[0024]
Next, by performing electrolytic plating of copper using the base metal layer 7a as a plating current path, columnar electrodes 8A, 8B, 8D, 8E are formed on the upper surface of the connection pad portion of the upper metal layer 7b in the opening 24 of the plating resist film 23. Form. Further, a columnar electrode 8C is formed on the upper surface of the base metal layer 7a in the opening 24a of the plating resist film 23.
[0025]
Next, the plating resist film 23 is peeled off, and then unnecessary portions of the base metal layer 7a are removed by etching using the columnar electrode 8 and the upper metal layer 7b as a mask, as shown in FIG. 7, the upper metal layer 7b. The underlying metal layer 7a remains only below, and the first rewiring 7 is formed by the remaining underlying metal layer 7a and the upper metal layer 7b formed on the entire upper surface thereof. Further, the base metal layer 7a remains in an island shape only under the predetermined columnar electrode 8C.
[0026]
Here, the upper metal layer 7b can also be formed on the entire upper surface of the base metal layer 7a remaining in an island shape. That is, when the upper metal layer 7b is formed in an island shape on the upper surface of the base metal layer 7a remaining in the island shape in the manufacturing process shown in FIG. 5, the base metal remaining in the island shape in the manufacturing process shown in FIG. An upper metal layer 7b is formed on the entire top surface of the layer 7a.
[0027]
Next, as shown in FIG. 8, a first interlayer insulating film 9 made of polyimide or the like is formed on the entire upper surface of the protective film 5 including the first rewiring 7 and the island-shaped base metal layer 7a by a printing method. . In this state, all the columnar electrodes 8 protrude on the first interlayer insulating film 9. Next, a base metal layer 10 a is formed on the entire upper surface of the first interlayer insulating film 9 including the surface of the columnar electrode 8 protruding on the first interlayer insulating film 9.
[0028]
Next, a plating resist film 25 is formed in a region other than the power supply layer 10 formation region including the base metal layer 10a formed on the surface of the power supply columnar electrode 8A on the upper surface of the base metal layer 10a. In this state, the base metal layer 10a formed on the surface of the columnar electrodes 8B, 8C, 8D, 8E other than the columnar electrode 8A for power supply is covered with the plating resist film 25.
[0029]
Next, the upper metal layer 10b is formed on the upper surface of the base metal layer 10a in a region other than the region under the plating resist film 25 by performing copper electroplating using the base metal layer 10a as a plating current path. In this state, the upper metal layer 10b is formed on the surface of the base metal layer 10a formed on the surface of the columnar electrode 8A for power supply.
[0030]
Next, the plating resist film 25 is peeled off, and then unnecessary portions of the base metal layer 10a are removed by etching using the upper metal layer 10b as a mask. As shown in FIG. 9, the base is only under the upper metal layer 10b. The metal layer 10a remains. In this state, the power supply layer 10 is formed by the base metal layer 10a remaining on the upper surface of the first interlayer insulating film 9 and the upper metal layer 10b formed on the entire upper surface.
[0031]
A base metal layer 10a and an upper metal layer 10b are formed in this order on the surface of the columnar electrode 8A for power supply, and in succession to the base metal layer 10a and the upper metal layer 10b constituting the power supply layer 10. Further, the surfaces of the columnar electrodes 8B, 8C, 8D and 8E other than the columnar electrode 8A for power supply are exposed by removing the base metal layer 10a formed on the surface. Further, a ring-shaped opening 11 is formed in the power supply layer 10 around the columnar electrodes 8B, 8C, 8D, 8E other than the columnar electrode 8A for power supply.
[0032]
Next, as shown in FIG. 10, a second interlayer insulating film 12 made of polyimide or the like is formed on the entire upper surface of the first interlayer insulating film 9 including the power supply layer 10 by a printing method. In this state, all the columnar electrodes 8 protrude on the second interlayer insulating film 12. Next, the surface of the upper metal layer 10b formed on the surface of the power source columnar electrode 8A protruding on the second interlayer insulating film 12 and the surfaces of the remaining columnar electrodes 8B, 8C, 8D and 8E are included. A base metal layer 13 a is formed on the entire top surface of the second interlayer insulating film 12.
[0033]
Next, a plating resist film 26 is formed in a region other than the second rewiring 13 formation region including the base metal layer 13a formed on the surface of the signal columnar electrodes 8B and 8C on the upper surface of the base metal layer 13a. In this state, the base metal layer 13a formed on the surface of the columnar electrodes 8A, 8D, 8E other than the signal columnar electrodes 8B, 8C is covered with the plating resist film 26.
[0034]
Next, the upper metal layer 13 b is formed on the upper surface of the base metal layer 13 a in a region other than the area under the plating resist film 26 by performing electrolytic plating of copper using the base metal layer 13 a as a plating current path. In this state, the upper metal layer 13b is formed on the surface of the base metal layer 13a formed on the surfaces of the signal columnar electrodes 8B and 8C.
[0035]
Next, the plating resist film 26 is peeled off, and then unnecessary portions of the base metal layer 13a are removed by etching using the upper metal layer 13b as a mask. As shown in FIG. 11, the base is only under the upper metal layer 13b. The metal layer 13a remains. In this state, the second rewiring 13 is formed by the base metal layer 13a remaining on the upper surface of the second interlayer insulating film 12 and the upper metal layer 13b formed on the entire upper surface.
[0036]
In addition, the base metal layer 13a and the upper metal layer 13b are arranged in this order on the surfaces of the signal columnar electrodes 8B and 8C and continuously to the base metal layer 13a and the upper metal layer 13b constituting the second rewiring 13. Is formed. Further, the surface of the upper metal layer 10b formed on the surface of the columnar electrode 8A for power supply is exposed by removing the base metal layer 13a formed on the surface. Further, the surfaces of the remaining columnar electrodes 8D and 8E are exposed by removing the base metal layer 13a formed on the surfaces.
[0037]
Next, as shown in FIG. 12, a third interlayer insulating film 14 made of polyimide or the like is formed on the entire upper surface of the second interlayer insulating film 12 including the second rewiring 13 by a printing method. In this state, all the columnar electrodes 8 protrude on the third interlayer insulating film 14. Next, the surfaces of the upper metal layers 10b, 13b, 13b formed on the surfaces of the predetermined columnar electrodes 8A, 8B, 8C protruding on the third interlayer insulating film 14 and the surfaces of the remaining columnar electrodes 8D, 8E A base metal layer 15a is formed on the entire top surface of the third interlayer insulating film 14 including
[0038]
Next, a plating resist film 27 is formed in a region other than the ground layer 15 formation region including the base metal layer 15a formed on the surface of the ground columnar electrode 8D on the upper surface of the base metal layer 15a. In this state, the base metal layer 15a formed on the surface of the columnar electrodes 8A, 8B, 8C, 8E other than the ground columnar electrode 8D is covered with the plating resist film 27.
[0039]
Next, the upper metal layer 15b is formed on the upper surface of the base metal layer 15a in a region other than the region under the plating resist film 27 by performing electrolytic plating of copper using the base metal layer 15a as a plating current path. In this state, the upper metal layer 15b is formed on the surface of the base metal layer 15a formed on the surface of the columnar electrode 8D for ground.
[0040]
Next, the plating resist film 27 is peeled off, and then unnecessary portions of the base metal layer 15a are removed by etching using the upper metal layer 15b as a mask. As shown in FIG. 13, the base is only under the upper metal layer 15b. The metal layer 15a remains. In this state, the ground layer 15 is formed by the base metal layer 15a remaining on the upper surface of the third interlayer insulating film 14 and the upper metal layer 15b formed on the entire upper surface.
[0041]
A ground metal layer 15a and an upper metal layer 15b are formed in this order on the surface of the ground columnar electrode 8D in this order and continuously to the ground metal layer 15a and the upper metal layer 15b constituting the ground layer 15. Further, the surfaces of the upper metal layers 10b, 13b and 13b formed on the surfaces of the predetermined columnar electrodes 8A, 8B and 8C are exposed by removing the base metal layer 15a formed on the surfaces. Yes.
[0042]
Further, the surface of the remaining columnar electrode 8E is exposed by removing the base metal layer 15a formed on the surface. Further, a ring-shaped opening 16 is formed in the ground layer 15 around the columnar electrodes 8A, 8B, 8C, 8E other than the ground columnar electrode 8D.
[0043]
Next, as shown in FIG. 14, a fourth interlayer insulating film 17 made of polyimide or the like is formed on the entire upper surface of the third interlayer insulating film 14 including the ground layer 15 by a printing method. In this state, all the columnar electrodes 8 protrude on the fourth interlayer insulating film 17. Next, the surfaces of the upper metal layers 10b, 13b, 13b, and 15b formed on the surfaces of predetermined columnar electrodes 8A, 8B, 8C, and 8D protruding on the fourth interlayer insulating film 17 and the remaining columnar electrodes 8E. A base metal layer 18a is formed on the entire upper surface of the fourth interlayer insulating film 17 including the surface of the first interlayer insulating film 17.
[0044]
Next, a plating resist film 28 is formed in a region other than the third rewiring 18 forming region including the base metal layer 18a formed on the surface of the signal columnar electrode 8E on the upper surface of the base metal layer 18a. In this state, the base metal layer 18a formed on the surface of the columnar electrodes 8A, 8B, 8C, 8D other than the signal columnar electrode 8E is covered with the plating resist film 28.
[0045]
Next, the upper metal layer 18b is formed on the upper surface of the base metal layer 18a in a region other than under the plating resist film 28 by performing electrolytic plating of copper using the base metal layer 18a as a plating current path. In this state, the upper metal layer 18b is formed on the surface of the base metal layer 18a formed on the surface of the signal columnar electrode 8E.
[0046]
Next, the plating resist film 28 is peeled off, and then unnecessary portions of the base metal layer 18a are removed by etching using the upper metal layer 18b as a mask to remove the base only under the upper metal layer 18b, as shown in FIG. The metal layer 18a remains. In this state, the third rewiring 18 is formed by the base metal layer 18a remaining on the upper surface of the fourth interlayer insulating film 17 and the upper metal layer 18b formed on the entire upper surface.
[0047]
In addition, a base metal layer 18a and an upper metal layer 18b are formed in this order on the surface of the signal columnar electrode 8E and continuously to the base metal layer 18a and the upper metal layer 18b constituting the third rewiring 18. ing. Further, the surface of the upper metal layers 10b, 13b, 13b, 15b formed on the surfaces of the remaining columnar electrodes 8A, 8B, 8C, 8D is removed by removing the base metal layer 18a formed on the surfaces. Is exposed.
[0048]
Next, as shown in FIG. 16, the upper metal layer (for example, 10b) formed on the surface of the columnar electrode 8 and the upper surface of the fourth interlayer insulating film 17 including the third rewiring 18 are made of epoxy resin or the like. The sealing film 19 to be formed is formed so that its thickness is slightly thicker than the total height of the columnar electrode 8 and both metal layers (for example, 10a and 10b) formed on the surface thereof. In this state, the upper metal layer (for example, 10 b) formed on the upper surface of the columnar electrode 8 is covered with the sealing film 19.
[0049]
Next, the sealing electrode 19 and the columnar electrode 8 (including both metal layers (for example, 10a and 10b) formed on the upper surface thereof) are appropriately polished, as shown in FIG. 8 and the upper surfaces of both metal layers (for example, 10a and 10b) formed on the outer peripheral surface thereof are exposed. Next, as shown in FIG. 18, solder balls 20 are formed on the upper surfaces of the columnar electrode 8 and both metal layers (for example, 10a and 10b) formed on the outer peripheral surface thereof. Next, through a dicing process, a plurality of semiconductor devices shown in FIG. 1 are obtained.
[0050]
In the semiconductor device thus obtained, each of the interlayer insulations in which the columnar electrode 8 is formed on the first rewiring 7 on the connection pad portion of the first rewiring 7 and on the island-like base metal layer 7a. The films 9, 12, 14, and 17 are provided through the films. The columnar electrode 8A for power supply is connected to a predetermined connection pad 2 and a power supply layer (a kind of rewiring) on the first interlayer insulating film 9 via the first rewiring 7 below the first interlayer insulating film 9. ) It plays a role as a vertical conduction member that connects to 10.
[0051]
The signal columnar electrode 8B is connected to a predetermined connection pad 2 (see FIG. 3) and a second re-layer on the second interlayer insulating film 12 via the first rewiring 7 below the first interlayer insulating film 9. It serves as a vertical conduction member for connecting the wiring 13. The signal columnar electrode 8C is connected to the adjacent columnar electrode 8B via the second rewiring 13 on the second interlayer insulating film 12, and a predetermined connection pad 2 to which the columnar electrode 8B is connected. Although connected, the island-like upper metal layer 7a formed on the protective film 5 is not connected anywhere and does not directly serve as a vertical conduction member.
[0052]
The columnar electrode 8D for ground is connected to the connection pad 2 (see FIG. 3) which is a ground terminal via the first rewiring 7 below the first interlayer insulating film 9 and the ground on the third interlayer insulating film 14. It serves as a vertical conduction member that connects the layer (a kind of rewiring) 15. The signal columnar electrode 8 </ b> E connects the predetermined connection pad 2 and the third rewiring 18 on the fourth interlayer insulating film 17 through the first rewiring 7 below the first interlayer insulating film 9. It plays a role as a vertical conduction member.
[0053]
In the manufacturing method, after forming the columnar electrode 8, the interlayer insulating films 9, 12, 14, 17 above the first rewiring 7 and the rewirings 10, 13, 15, 18 above the first rewiring 7 It is not necessary to form openings for connecting the upper and lower rewirings to the upper insulating films 9, 12, 14, and 17 by photolithography, and therefore the number of manufacturing steps can be reduced. can do.
[0054]
By the way, as shown in FIG. 18, for example, upper and lower metal layers (for example, 18a and 18b) are formed on the outer peripheral surfaces of all the columnar electrodes 8 protruding on the fourth interlayer insulating film 17. The substantial diameters of the columnar electrodes 8 protruding on the four interlayer insulating films 17 are the same. However, the substantial diameter of the columnar electrode 8 protruding on the fourth interlayer insulating film 17 may be different, and such a case will be described below.
[0055]
First, for example, when the third rewiring 18 is not connected to the signal columnar electrode 8E, the outer peripheral surface of the signal columnar electrode 8E protruding on the fourth interlayer insulating film 17 is on the upper side. The lower metal layers 18a and 18b are not formed. Therefore, in this case, the substantial diameter of the signal columnar electrode 8E protruding on the fourth interlayer insulating film 17 is the diameter of the columnar electrode 8E.
[0056]
Secondly, in the manufacturing process shown in FIG. 14, for example, when the signal columnar electrode 8C and the signal columnar electrode 8E are connected by the third rewiring 18, as shown in FIG. A base metal layer 13a, an upper metal layer 13b, a base metal layer 18a, and an upper metal layer 18c are formed on the surface of the signal columnar electrode 8C protruding on the fourth interlayer insulating film 17. Therefore, in this case, the substantial diameter of the signal columnar electrode 8C protruding on the fourth interlayer insulating film 17 is equal to the diameter of the columnar electrode 8C, which is 2 times the total thickness of the upper and lower metal layers. The value is doubled.
[0057]
In summary, when the upper and lower metal layers are formed on the outer peripheral surface of the columnar electrode 8 protruding on the fourth interlayer insulating film 17, the upper and lower metal layers are not formed. In some cases, the metal layer is formed in a double layer or more. In such a case, the substantial diameter of the columnar electrode 8 protruding on the fourth interlayer insulating film 17 is different.
[0058]
Then, next, even in the above case, a case where the substantial diameter of the columnar electrode 8 protruding on the fourth interlayer insulating film 17 can be made the same will be described. For example, on the basis of the case where the upper and lower metal layers are formed on the outer peripheral surface of the columnar electrode 8 protruding on the fourth interlayer insulating film 17, the case where the upper and lower metal layers are not formed corresponds to that. When the diameter of the columnar electrode 8 is previously increased by twice the total thickness of the upper and lower metal layers, and the upper and lower metal layers are formed twice, the diameter of the corresponding columnar electrode 8 is When the total thickness of the upper and lower metal layers is previously reduced by twice, the substantial diameter of the columnar electrode 8 protruding on the fourth interlayer insulating film 17 can be made the same.
[0059]
In the above-described embodiment, the case where the solder ball 20 is formed on the columnar electrode 8 has been described. However, the present invention is not limited to this. For example, another embodiment of the present invention shown in FIG. That is, after the manufacturing process shown in FIG. 15, as shown in FIG. 20, an overcoat film 31 made of polyimide, epoxy resin or the like is printed on the entire upper surface of the fourth interlayer insulating film 17 including the third rewiring 18. Alternatively, all the columnar electrodes 8 may be projected on the overcoat film 31.
[0060]
【The invention's effect】
As described above, according to the present invention, the columnar electrode is formed on the connection pad portion of the lowermost rewiring. With multiple layers of rewiring Since a plurality of layers of upper insulating films are provided so as to penetrate through and one or more layers of rewiring are connected to the columnar electrode including the lowermost layer rewiring, the columnar electrode serves as a vertical conduction member. As a result, after forming the columnar electrode, when multiple layers of upper-layer insulating films and upper-layer rewirings are alternately formed, openings for connecting the upper and lower rewirings to each upper-layer insulating film are formed by photolithography. Therefore, the number of manufacturing steps can be reduced.
[Brief description of the drawings]
FIG. 1 is a plan view of a main part of a semiconductor device as an embodiment of the present invention.
FIG. 2 is a cross-sectional view taken along line XX in FIG.
3 is a plan view of a first rewiring portion shown in FIG. 2. FIG.
4 is a cross-sectional view of an initial manufacturing process in manufacturing the semiconductor device shown in FIGS. 1 and 2. FIG.
FIG. 5 is a cross-sectional view of the manufacturing process following FIG. 4;
6 is a cross-sectional view of the manufacturing process following FIG. 5. FIG.
7 is a cross-sectional view of a manufacturing step that follows FIG. 6. FIG.
FIG. 8 is a cross-sectional view of the manufacturing process following FIG. 7;
FIG. 9 is a cross-sectional view of the manufacturing process following FIG. 8;
10 is a cross-sectional view of a manufacturing step that follows FIG. 9; FIG.
FIG. 11 is a cross-sectional view of the manufacturing process following FIG. 10;
FIG. 12 is a cross-sectional view of the manufacturing process following FIG. 11;
13 is a cross-sectional view of a manufacturing step that follows FIG. 12. FIG.
FIG. 14 is a cross-sectional view of the manufacturing process following FIG. 13;
FIG. 15 is a cross-sectional view of the manufacturing process following FIG. 14;
FIG. 16 is a cross-sectional view of the manufacturing process following FIG. 15;
FIG. 17 is a cross-sectional view of the manufacturing process following FIG. 16;
FIG. 18 is a cross-sectional view of the manufacturing process following FIG. 17;
FIG. 19 is a cross-sectional view similar to FIG. 15 for explaining a case where the substantial diameter of a predetermined columnar electrode increases.
20 is a cross-sectional view similar to FIG. 2 of a semiconductor device as another embodiment of the present invention.
[Explanation of symbols]
1 Silicon substrate
2 connection pads
3 Insulating film
4 openings
5 Protective film
6 opening
7 First rewiring
7a Underlying metal layer
7b Upper metal layer
8 Columnar electrode
9 First interlayer insulating film
10 Power layer
10a Underlying metal layer
10b Upper metal layer
12 Second interlayer insulating film
13 Second rewiring
13a Underlying metal layer
13b Upper metal layer
14 Third interlayer insulating film
15 Ground layer
15a Underlying metal layer
15b Upper metal layer
17 Third interlayer insulating film
18 Third rewiring
18a Underlying metal layer
18b Upper metal layer
19 Sealing film
20 Solder balls

Claims

A plurality of layers of rewiring and a plurality of layers of an upper insulating film are alternately laminated without interposing another member on a lower insulating film provided on a semiconductor substrate having a connection pad on the upper surface. A semiconductor device comprising:
A columnar electrode is provided on the connection pad portion of the lowermost layer rewiring connected to the connection pad on the semiconductor substrate so as to penetrate through the plurality of layers of rewiring and the upper insulating film of the plurality of layers, and the columnar electrode A semiconductor device characterized in that one or more rewirings including a lowermost rewiring are connected.

In the invention according to claim 1, a columnar electrode to which one or more rewirings higher than the lowermost rewiring are connected to the lower insulating film penetrates the upper insulating film of the plurality of layers. A semiconductor device provided.

3. The semiconductor device according to claim 1, wherein a rewiring of a different layer is connected to the columnar electrode.

3. The semiconductor device according to claim 1, wherein the rewiring of any layer is a power supply layer.

3. The semiconductor device according to claim 1, wherein the rewiring of any layer is a ground layer.

The invention according to claim 1 or 2 is characterized in that a sealing film is provided on the uppermost insulating film including the uppermost layer rewiring so as to be flush with the upper surface of the columnar electrode. Semiconductor device.

7. The semiconductor device according to claim 6, wherein a solder ball is provided on an upper surface of the columnar electrode.

The invention according to claim 1 or 2, wherein an overcoat film is provided on the uppermost insulating film including the uppermost rewiring, and the columnar electrode protrudes on the overcoat film. Semiconductor device.

A plurality of layers of rewiring and a plurality of layers of an upper insulating film are alternately laminated without interposing another member on a lower insulating film provided on a semiconductor substrate having a connection pad on the upper surface. A method for manufacturing a semiconductor device comprising:
Forming a lowermost layer rewiring on the lower insulating film by connecting to a connection pad on the semiconductor substrate;
Forming a columnar electrode on the connection pad portion of the lowermost rewiring;
Forming a plurality of layers of rewiring on the lower insulating film including the lowermost rewiring and each upper insulating film so that the columnar electrode protrudes on each upper insulating film;
And a step of forming each upper wiring layer on each upper insulating film with or without being connected to the columnar electrode.

In the invention according to claim 9, simultaneously with the formation of the columnar electrode, a columnar electrode is formed on the lower insulating film to which one or more rewirings higher than the lowermost rewiring are connected. A method of manufacturing a semiconductor device.

11. The method according to claim 9, further comprising: forming a sealing film on the uppermost insulating film including the uppermost rewiring so that the upper surface thereof is flush with the upper surface of the columnar electrode. A method of manufacturing a semiconductor device.

12. The method of manufacturing a semiconductor device according to claim 11, further comprising a step of forming a solder ball on an upper surface of the columnar electrode.

11. The method according to claim 9, further comprising a step of forming an overcoat film on the uppermost insulating film including the uppermost rewiring so that the columnar electrode protrudes on the overcoat film. A method of manufacturing a semiconductor device.