JP2005150578A - Semiconductor device and its manufacturing method - Google Patents

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和弘 伴
Junichi Takano
純一 高野
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Abstract

<P>PROBLEM TO BE SOLVED: To realize cost reduction of a semiconductor device, especially a wafer level CSP (Chip Size Package) type semiconductor device. <P>SOLUTION: Rewiring is formed of a conductive film (Ti film/Pd film from a lower layer) used as a foundation film (UBM (Under Bump Metal) film) of an Au bump. The Ti film and the Pd film are formed by a sputtering method which is one of deposition methods. When the resistance of rewiring is a problem, an Au film is formed on the Pd film and a rewiring structure having Ti film/Pd film/Au film from a lower layer is obtained. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、半導体装置及びその製造技術に関し、特に、ウエハ・レベルＣＳＰ（Ｃhip Ｓize Ｐackage）型半導体装置に適用して有効な技術に関するものである。   The present invention relates to a semiconductor device and a manufacturing technique thereof, and more particularly to a technology effective when applied to a wafer level CSP (Chip Size Package) type semiconductor device.

携帯電話、携帯型情報処理端末機器、携帯型パーソナル・コンピュータ等の小型電子機器に組み込まれる半導体装置においては、薄型化、小型化及び多ピン化が要求される。このような要求に好適な半導体装置として、例えばＣＳＰ型と呼称される半導体装置が知られている。このＣＳＰ型半導体装置においては、様々な構造のものが提案され、製品化されているが、その中の１つに、ウエハ・プロセスとパッケージ・プロセスとを一体化し、ウエハ状態でパッケージング工程を完了するウエハ・レベル技術によって製造されるＣＳＰ型半導体装置（以下、ウエハ・レベルＣＳＰ型半導体装置と呼ぶ）も知られている。このウエハ・レベルＣＳＰ型半導体装置は、パッケージの平面サイズが半導体チップの平面サイズとほぼ同一となるため、半導体ウエハを個片化して形成された半導体チップ毎にパッケージ・プロセスを施すことによって製造されるＣＳＰ型半導体装置（以下、チップ・レベルＣＳＰ型半導体装置と呼ぶ）と比較して小型化及び低コスト化を図ることができる。   A semiconductor device incorporated in a small electronic device such as a mobile phone, a portable information processing terminal device, or a portable personal computer is required to be thin, small, and multi-pinned. As a semiconductor device suitable for such a requirement, for example, a semiconductor device called a CSP type is known. In this CSP type semiconductor device, devices having various structures have been proposed and commercialized. One of them is the integration of the wafer process and the package process, and the packaging process is performed in the wafer state. CSP type semiconductor devices manufactured by the completed wafer level technology (hereinafter referred to as wafer level CSP type semiconductor devices) are also known. This wafer level CSP type semiconductor device is manufactured by performing a package process for each semiconductor chip formed by separating a semiconductor wafer because the planar size of the package is almost the same as the planar size of the semiconductor chip. Compared with a CSP type semiconductor device (hereinafter referred to as a chip level CSP type semiconductor device), the size and cost can be reduced.

ウエハ・レベルＣＳＰ型半導体装置は、主に、半導体チップに対応するチップ層と、このチップ層の主面上に設けられた再配線層（２次配線形成層）と、この再配線層上に外部接続用端子として設けられた半田バンプ（突起状電極）とを有する構成になっている。チップ層は、主に、半導体基板と、この半導体基板の主面上に絶縁層、配線層の夫々を複数段積み重ねて形成された多層配線層（１次配線形成層）と、この多層配線層を覆うようにして形成された表面保護膜とを有する構成になっている。１次配線形成層の最上層の配線層には、電極パッド（ボンディングパッド）が形成され、表面保護膜には、この電極パッドを露出するためのボンディング開口が形成されている。   The wafer level CSP type semiconductor device mainly includes a chip layer corresponding to a semiconductor chip, a rewiring layer (secondary wiring forming layer) provided on the main surface of the chip layer, and a rewiring layer on the rewiring layer. It has a configuration having solder bumps (protruding electrodes) provided as external connection terminals. The chip layer mainly includes a semiconductor substrate, a multilayer wiring layer (primary wiring forming layer) formed by stacking a plurality of insulating layers and wiring layers on the main surface of the semiconductor substrate, and the multilayer wiring layer. And a surface protective film formed so as to cover the surface. An electrode pad (bonding pad) is formed in the uppermost wiring layer of the primary wiring forming layer, and a bonding opening for exposing the electrode pad is formed in the surface protective film.

２次配線形成層は、半導体装置が実装される配線基板（実装基板）の電極パッドの配列ピッチに対応して、１次配線形成層の電極パッドよりも配列ピッチが広い電極パッドを再配置するための層（インターポーザ）である。２次配線形成層の電極パッドは、１次配線形成層の電極パッドと電気的に接続され、半田バンプは、２次配線形成層の電極パッドに電気的にかつ機械的に接続されている。   The secondary wiring formation layer rearranges electrode pads having a wider arrangement pitch than the electrode pads of the primary wiring formation layer, corresponding to the arrangement pitch of the electrode pads of the wiring board (mounting board) on which the semiconductor device is mounted. It is a layer (interposer) for. The electrode pad of the secondary wiring formation layer is electrically connected to the electrode pad of the primary wiring formation layer, and the solder bump is electrically and mechanically connected to the electrode pad of the secondary wiring formation layer.

なお、ウエハ・レベルＣＳＰ型半導体装置については、例えば特開２００２−２１７３７７号公報（特許文献１）に開示されている。   The wafer level CSP type semiconductor device is disclosed in, for example, Japanese Patent Application Laid-Open No. 2002-217377 (Patent Document 1).

特開２００２−２１７３７７号公報JP 2002-217377 A

ウエハ・レベルＣＳＰ型半導体装置の再配線は、下層からＣｒ（クロム）膜、第１のＣｕ（銅）膜、第２のＣｕ膜、及びＮｉ（ニッケル）膜を有する構造になっている。Ｃｒ膜及び第１のＣｕ膜は、スパッタ法で形成され、第２のＣｕ膜及びＮｉ膜は電界メッキ法で形成されている。このような再配線は、工程が複雑であり、また、専用装置（Ｃｒ／Ｃｕスパッタ装置、Ｃｕ／Ｎｉメッキ装置等）が必要であるため、製造コストの増加を招く要因となる。   The rewiring of the wafer level CSP type semiconductor device has a structure having a Cr (chromium) film, a first Cu (copper) film, a second Cu film, and a Ni (nickel) film from the lower layer. The Cr film and the first Cu film are formed by sputtering, and the second Cu film and Ni film are formed by electroplating. Such rewiring has a complicated process and requires a dedicated device (Cr / Cu sputtering device, Cu / Ni plating device, etc.), which causes an increase in manufacturing cost.

本発明の目的は、半導体装置の低コスト化を図ることが可能な技術を提供することにある。   An object of the present invention is to provide a technique capable of reducing the cost of a semiconductor device.

本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。   The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。   Of the inventions disclosed in this application, the outline of typical ones will be briefly described as follows.

前記目的は、Ａｕバンプの下地膜（ＵＢＭ（Ｕnder Ｂｕｍｐ Ｍetal）膜）として使用している導電膜（下層からＴｉ膜／Ｐｄ膜）で再配線を形成することによって達成される。Ｔｉ膜及びＰｄ膜は、堆積法の１つであるスパッタ法で成膜する。再配線の抵抗が問題となる場合には、Ｐｄ膜上にＡｕ膜を形成し、下層からＴｉ膜／Ｐｄ膜／Ａｕ膜を有する再配線構造とする。   The object is achieved by forming a rewiring with a conductive film (Ti film / Pd film from the lower layer) used as a base film (UBM (Under Bump Metal) film) of Au bumps. The Ti film and the Pd film are formed by sputtering, which is one of the deposition methods. When rewiring resistance becomes a problem, an Au film is formed on the Pd film, and a rewiring structure having a Ti film / Pd film / Au film from the lower layer is formed.

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。   The effects obtained by the representative ones of the inventions disclosed in the present application will be briefly described as follows.

本発明によれは、半導体装置の低コスト化を図ることができる。   According to the present invention, the cost of a semiconductor device can be reduced.

以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiment of the invention, and the repetitive description thereof is omitted.

（実施形態１）
本実施形態１では、ウエハ・レベルＣＳＰ型半導体装置に本発明を適用した例について説明する。 (Embodiment 1)
In the first embodiment, an example in which the present invention is applied to a wafer level CSP type semiconductor device will be described.

図１は、本実施形態１の半導体装置の実装面側（下面側）を示す模式的平面図であり、
図２は、本実施形態１の半導体装置の実装面側（下面側）の配線パターンを示す模式的平面図であり、
図３は、図１のａ−ａ線に沿う模式的断面図であり、
図４は、図３の一部を拡大した模式的断面図であり、
図５は、本実施形態１の半導体装置の製造に使用される半導体ウエハの模式的平面図であり、
図６乃至図１３は、本実施形態１の半導体装置の製造工程を示す模式的断面図である。 FIG. 1 is a schematic plan view showing the mounting surface side (lower surface side) of the semiconductor device of Embodiment 1.
FIG. 2 is a schematic plan view showing a wiring pattern on the mounting surface side (lower surface side) of the semiconductor device of the first embodiment.
FIG. 3 is a schematic cross-sectional view along the line aa in FIG.
FIG. 4 is a schematic cross-sectional view enlarging a part of FIG.
FIG. 5 is a schematic plan view of a semiconductor wafer used for manufacturing the semiconductor device of Embodiment 1.
6 to 13 are schematic cross-sectional views showing the manufacturing process of the semiconductor device of the first embodiment.

図１及び図２に示すように、ウエハ・レベルＣＳＰ型半導体装置１は、厚さ方向と交差する平面形状が方形状になっており、本実施形態１では例えば８［ｍｍ］×１５［ｍｍ］の長方形になっている。半導体装置１は、図３に示すように、主に、半導体チップに対応するチップ層２ａと、このチップ層２ａの主面（回路形成面）上に設けられた再配線層（２次配線形成層）２ｂと、この再配線層２ｂ上に外部接続用端子として設けられた複数の半田バンプ（突起状電極）１１とを有する構成になっている。   As shown in FIGS. 1 and 2, the wafer level CSP type semiconductor device 1 has a rectangular planar shape that intersects the thickness direction. In the first embodiment, for example, 8 [mm] × 15 [mm]. ] Rectangle. As shown in FIG. 3, the semiconductor device 1 mainly includes a chip layer 2a corresponding to a semiconductor chip, and a rewiring layer (secondary wiring formation) provided on the main surface (circuit formation surface) of the chip layer 2a. Layer) 2b and a plurality of solder bumps (protruding electrodes) 11 provided as external connection terminals on the rewiring layer 2b.

チップ層２ａは、半導体基板３と、この半導体基板３の主面上に絶縁層、配線層の夫々を複数段積み重ねて形成された多層配線層（１次配線形成層）４と、この多層配線層４を覆うようにして形成された表面保護膜６とを有する構成になっている。半導体基板３は例えば単結晶シリコンで形成され、１次配線形成層４の絶縁層は例えば酸化シリコン膜で形成され、１次配線形成層４の配線層は例えばアルミニウム（Ａｌ）、又はアルミニウム合金、又は銅（Ｃｕ）、又は銅合金等の金属膜で形成されている。表面保護膜６は、例えば、酸化シリコン膜又は窒化シリコン膜等の無機絶縁膜及び有機絶縁膜を積み重ねた多層膜で形成されている。   The chip layer 2a includes a semiconductor substrate 3, a multilayer wiring layer (primary wiring formation layer) 4 formed by stacking a plurality of insulating layers and wiring layers on the main surface of the semiconductor substrate 3, and the multilayer wiring. The surface protective film 6 is formed so as to cover the layer 4. The semiconductor substrate 3 is made of, for example, single crystal silicon, the insulating layer of the primary wiring forming layer 4 is made of, for example, a silicon oxide film, and the wiring layer of the primary wiring forming layer 4 is made of, for example, aluminum (Al) or an aluminum alloy, Alternatively, it is formed of a metal film such as copper (Cu) or a copper alloy. The surface protective film 6 is formed of, for example, a multilayer film in which an inorganic insulating film and an organic insulating film such as a silicon oxide film or a silicon nitride film are stacked.

チップ層２ａの主面には、図２及び図３に示すように、接続部として例えば複数の電極パッド５（ボンディングパッド）が形成されている。この複数の電極パッド５は、例えばチップ層２ａ（半導体装置１）の互いに反対側に位置する２つの辺（本実施形態では長辺）に沿って配置されている。複数の電極パッド５の夫々は、１次配線形成層４の最上層の配線層に形成されている。１次配線形成層４の最上層の配線層は、その上層に形成された表面保護膜６で覆われ、この表面保護膜６には、電極パッド５の表面を露出するボンディング開口６ａが形成されている。   On the main surface of the chip layer 2a, as shown in FIGS. 2 and 3, for example, a plurality of electrode pads 5 (bonding pads) are formed as connection portions. The plurality of electrode pads 5 are arranged along, for example, two sides (long sides in the present embodiment) located on opposite sides of the chip layer 2a (semiconductor device 1). Each of the plurality of electrode pads 5 is formed in the uppermost wiring layer of the primary wiring forming layer 4. The uppermost wiring layer of the primary wiring forming layer 4 is covered with a surface protective film 6 formed thereon, and a bonding opening 6 a that exposes the surface of the electrode pad 5 is formed in the surface protective film 6. ing.

複数の電極パッド５の夫々は、厚さ方向と交差する平面形状が方形状になっており、例えば１００［μｍ］×１００［μｍ］の四角形状になっている。また、複数の電極パッド５の夫々は、主に、２５０〜３００［μｍ］程度の配列ピッチｐ１で配置されている。   Each of the plurality of electrode pads 5 has a square shape intersecting with the thickness direction, for example, a square shape of 100 [μm] × 100 [μm]. Each of the plurality of electrode pads 5 is mainly arranged at an arrangement pitch p1 of about 250 to 300 [μm].

２次配線形成層２ｂは、図３に示すように、主に、表面保護膜６上に設けられた絶縁層７と、この絶縁層７上を延在する複数の再配線９と、この絶縁層７上に設けられた複数の電極パッド９ａと、この複数の再配線９を覆うようにして絶縁層７上に設けられた絶縁層１０を有する構成になっている。   As shown in FIG. 3, the secondary wiring forming layer 2b mainly includes an insulating layer 7 provided on the surface protective film 6, a plurality of rewirings 9 extending on the insulating layer 7, and an insulating layer 7b. A plurality of electrode pads 9 a provided on the layer 7 and an insulating layer 10 provided on the insulating layer 7 so as to cover the plurality of rewirings 9 are provided.

複数の再配線９の一端側は、絶縁層７に形成されたボンディング開口７ａ及び表面保護膜６に形成されたボンディング開口６ａを通して、対応する複数の電極パッド５と電気的に接続されている。複数の再配線９の夫々の一端側と反対側の夫々の他端側は、対応する複数の電極パッド９ａと一体に形成され、電気的に接続されている。本実施形態１において、再配線９は電極パッド９ａを含み、電極パッド９ａは再配線９の一部で形成されている。   One end side of the plurality of rewirings 9 is electrically connected to a corresponding plurality of electrode pads 5 through a bonding opening 7 a formed in the insulating layer 7 and a bonding opening 6 a formed in the surface protective film 6. The other end side of each of the plurality of rewirings 9 opposite to the one end side is formed integrally with the corresponding plurality of electrode pads 9a and is electrically connected. In the first embodiment, the rewiring 9 includes an electrode pad 9 a, and the electrode pad 9 a is formed by a part of the rewiring 9.

複数の電極パッド９ａは、図２に示すように４列で配置され、各列の電極パッド９ａは、半導体装置１の長辺方向に沿って配置されている。４列のうち、２列は半導体装置の長辺方向の中心線と一方の長辺との間に配置され、残りの２列は長辺方向の中心線と他方の長辺との間に配置されている。複数の電極パッド９ａは、厚さ方向と交差する平面形状が例えば円形状で形成され、本実施形態１では例えば直径がΦ０．２５［ｍｍ］程度の大きさで形成されている。また、複数の電極パッド９ａは、電極パッド５よりも大きい配列ピッチで配置され、本実施形態１では配列ピッチｐ２は例えば０．４０［ｍｍ］程度になっている。   The plurality of electrode pads 9 a are arranged in four rows as shown in FIG. 2, and the electrode pads 9 a in each row are arranged along the long side direction of the semiconductor device 1. Of the four rows, two rows are arranged between the long side direction center line of the semiconductor device and one long side, and the remaining two rows are arranged between the long side direction center line and the other long side. Has been. The plurality of electrode pads 9a have a planar shape intersecting with the thickness direction, for example, in a circular shape, and in the first embodiment, for example, the diameter is about Φ0.25 [mm]. Further, the plurality of electrode pads 9a are arranged with an arrangement pitch larger than that of the electrode pads 5, and in the first embodiment, the arrangement pitch p2 is about 0.40 [mm], for example.

複数の電極パッド９ａには、図３に示すように、絶縁層１０に形成されたボンディング開口１０ａを通して、複数の半田バンプ１１が夫々電気的にかつ機械的に接続されている。半田バンプ１１は、例えばＳｎ−Ａｇ−Ｃｕ組成の金属材（Ｐｂフリー材）で形成されている。   As shown in FIG. 3, a plurality of solder bumps 11 are electrically and mechanically connected to the plurality of electrode pads 9a through bonding openings 10a formed in the insulating layer 10, respectively. The solder bump 11 is made of, for example, a metal material (Pb-free material) having a Sn—Ag—Cu composition.

２次配線形成層２ｂは、半導体装置が実装される配線基板（実装基板）の電極パッドの配列ピッチに対応して、１次配線形成層４の電極パッド５よりも配列ピッチが広い電極パッド９ａを再配置するための層（インターポーザ）である。   The secondary wiring formation layer 2b has an electrode pad 9a having a wider arrangement pitch than the electrode pads 5 of the primary wiring formation layer 4 corresponding to the arrangement pitch of the electrode pads of the wiring board (mounting board) on which the semiconductor device is mounted. It is a layer (interposer) for rearranging.

２次配線形成層２ｂにおいて、絶縁層７及び１０は、半導体装置を配線基板に実装した後、配線基板との熱膨張係数差によって発生する応力が半田バンプ１１に集中するのを緩和するため、窒化シリコン膜や酸化シリコン膜と比較して弾性率が低い材料で形成され、更に表面保護膜６よりも厚い厚さで形成されている。本実施形態１において、絶縁層７及び１０は、例えばポリイミド系の樹脂で形成されている。   In the secondary wiring formation layer 2b, the insulating layers 7 and 10 reduce the concentration of stress generated due to the difference in thermal expansion coefficient with the wiring board after the semiconductor device is mounted on the wiring board on the solder bumps 11. It is formed of a material having a lower elastic modulus than that of a silicon nitride film or a silicon oxide film, and is formed with a thickness greater than that of the surface protective film 6. In the first embodiment, the insulating layers 7 and 10 are made of, for example, a polyimide resin.

チップ層２ａの主面側には、集積回路として、例えばフラッシュメモリと呼ばれるＥＥＰＲＯＭ（Ｅlectrically Ｅrasable Ｐrogrammable Ｒead Ｏnly Ｍemory）が形成されている。この集積回路は、主に、半導体基板３の主面に形成されたトランジスタ素子、及び１次配線形成層４に形成された配線によって構成されている。   On the main surface side of the chip layer 2a, an EEPROM (Electrically Erasable Programmable Lead Only Memory) called a flash memory, for example, is formed as an integrated circuit. This integrated circuit is mainly composed of transistor elements formed on the main surface of the semiconductor substrate 3 and wiring formed on the primary wiring forming layer 4.

本実施形態１の再配線９は、図４に示すように、Ｔｉを主成分とする導電膜（Ｔｉ膜）８ａと、この導電膜８ａ上に設けられ、かつＰｄを主成分とする導電膜（Ｐｄ膜）８ｂとを含み、これらの導電膜を主体とする２層構造になっている。Ｔｉ膜８ａは例えば０．２μｍ程度の膜厚で形成され、Ｐｄ膜８ｂは例えば０．２μｍ程度の膜厚で形成されている。Ｔｉ膜８ａは主に導電膜として使用され、Ｐｄ膜８ｂは主に半田に対するバリア膜として使用されている。   As shown in FIG. 4, the rewiring 9 according to the first embodiment includes a conductive film (Ti film) 8a mainly composed of Ti, and a conductive film provided on the conductive film 8a and mainly composed of Pd. (Pd film) 8b and has a two-layer structure mainly composed of these conductive films. The Ti film 8a is formed with a thickness of about 0.2 μm, for example, and the Pd film 8b is formed with a thickness of about 0.2 μm, for example. The Ti film 8a is mainly used as a conductive film, and the Pd film 8b is mainly used as a barrier film against solder.

次に、半導体装置１の製造について、図５乃至図１３を用いて説明する。   Next, the manufacture of the semiconductor device 1 will be described with reference to FIGS.

まず、半導体ウエハとして、例えば単結晶シリコンからなる半導体ウエハ１３を準備する（図５参照）。   First, a semiconductor wafer 13 made of, for example, single crystal silicon is prepared as a semiconductor wafer (see FIG. 5).

次に、図５に示すように、半導体ウエハ１３の主面（回路形成面）に、回路及び複数の電極パッド５を有する複数の製品形成領域（チップ形成領域）１５を行列状に形成する。複数の製品形成領域１５は、分離領域(スクライブ領域)１４によって区画され、互いに離間された状態で配置されている。複数の製品形成領域１５は、図６に示すように、半導体ウエハ１３の主面に、主として、トランジスタ素子（図示せず）、電極パッド５を含む１次配線形成層（多層配線層）４、表面保護膜６、ボンディング開口６ａ等を形成することによって形成される。   Next, as shown in FIG. 5, a plurality of product formation regions (chip formation regions) 15 having circuits and a plurality of electrode pads 5 are formed in a matrix on the main surface (circuit formation surface) of the semiconductor wafer 13. The plurality of product formation regions 15 are partitioned by a separation region (scribe region) 14 and are arranged in a state of being separated from each other. As shown in FIG. 6, the plurality of product formation regions 15 are mainly formed on the main surface of the semiconductor wafer 13 with a primary wiring formation layer (multilayer wiring layer) 4 including transistor elements (not shown) and electrode pads 5. It is formed by forming a surface protective film 6, a bonding opening 6a and the like.

次に、各製品形成領域１５に２次配線形成層（再配線層）２ｂを形成する。具体的には、まず、表面保護膜６上の全面に例えばポリイミド系の樹脂からなる絶縁層７を回転塗布法で形成し、その後、図７に示すように、絶縁層７に電極パッド５の表面を露出するボンディング開口７ａを形成する。   Next, a secondary wiring forming layer (rewiring layer) 2 b is formed in each product forming region 15. Specifically, first, an insulating layer 7 made of, for example, a polyimide resin is formed on the entire surface of the surface protective film 6 by a spin coating method, and then the electrode pad 5 is formed on the insulating layer 7 as shown in FIG. A bonding opening 7a exposing the surface is formed.

次に、図８に示すように、ボンディング開口７ａ内を含む絶縁層７上の全面に、絶縁層７の表面側からＴｉ膜８ａ、Ｐｄ膜８ｂを順次成膜して配線材８を形成する。このＴｉ膜８ａ及びＰｄ膜８ｂの成膜は、例えば堆積法の一種であるスパッタリング法で行う。   Next, as shown in FIG. 8, a Ti film 8a and a Pd film 8b are sequentially formed from the surface side of the insulating layer 7 over the entire surface of the insulating layer 7 including the inside of the bonding opening 7a to form the wiring material 8. . The Ti film 8a and the Pd film 8b are formed by sputtering, which is a kind of deposition method, for example.

次に、図９に示すように、配線材８の表面上に、この配線材８を覆うようにして例えばフォトレジスト膜からなるマスクＭ１を形成する。マスクＭ１は、配線材８のパッド形成領域上に開口部を有する。   Next, as shown in FIG. 9, a mask M1 made of, for example, a photoresist film is formed on the surface of the wiring material 8 so as to cover the wiring material 8. The mask M1 has an opening on the pad formation region of the wiring material 8.

次に、電解メッキ法を使用し、図９に示すように、マスクＭ１の開口部の中にＡｕ膜８ｃを選択的に形成する。Ａｕ膜８ｃは、主に、電極パッド９ａの酸化防止や半田ぬれ性の向上を図る目的で形成される。   Next, using an electroplating method, as shown in FIG. 9, an Au film 8c is selectively formed in the opening of the mask M1. The Au film 8c is formed mainly for the purpose of preventing oxidation of the electrode pad 9a and improving solder wettability.

次に、マスクＭ１を除去し、その後、配線材８をパターンニングして、図１０に示すように、電極パッド９ａを有する再配線９を形成する。再配線９は、配線材８の表面上に例えばフォトレジスト膜からなるマスクを形成し、このマスクをエッチングマスクとして使用して配線材８をエッチングすることによって形成される。再配線９は、各製品形成領域１５において複数形成される。各再配線９の電極パッド９ａ上にはＡｕ膜８ｃが設けられている。   Next, the mask M1 is removed, and then the wiring material 8 is patterned to form a rewiring 9 having electrode pads 9a as shown in FIG. The rewiring 9 is formed by forming a mask made of, for example, a photoresist film on the surface of the wiring material 8 and etching the wiring material 8 using this mask as an etching mask. A plurality of rewirings 9 are formed in each product formation region 15. An Au film 8 c is provided on the electrode pad 9 a of each rewiring 9.

次に、図１１に示すように、再配線９上を含む絶縁層７上の全面に例えばポリイミド系の樹脂からなる絶縁層１０を回転塗布法で形成し、その後、図１２に示すように、絶縁層１０に電極パッド９ａ上のＡｕ膜８ｃの表面を露出するボンディング開口１０ａを形成する。これにより、２次配線形成層２ｂが形成されると共に、電極パッド５の配列ピッチよりも広い配列ピッチの電極パッド９ａが形成される。   Next, as shown in FIG. 11, an insulating layer 10 made of, for example, a polyimide resin is formed on the entire surface of the insulating layer 7 including the rewiring 9 by a spin coating method, and then, as shown in FIG. A bonding opening 10a is formed in the insulating layer 10 to expose the surface of the Au film 8c on the electrode pad 9a. Thereby, the secondary wiring formation layer 2b is formed, and the electrode pads 9a having an arrangement pitch wider than the arrangement pitch of the electrode pads 5 are formed.

次に、図１３に示すように、半導体ウエハ１３の各製品形成領域１５の電極パッド９ａ上に半田バンプ１１を形成する。半田バンプ１１の形成は、これに限定されないが、例えば、電極パッド９ａ上にフラックス材を塗布し、その後、電極パッド９ａ上に半田ボールをボール供給法で供給し、その後、半田ボールを赤外線リフロー法で溶融して行う。また、半田バンプ１１の形成は、例えば、電極パッド９ａ上にスクリーン印刷法で半田ペースト材を設け、その後、半田ペースト材を赤外線リフロー法で溶融して行ってもよい。この工程において、Ａｕ膜８ｃは、Ａｕの拡散により消滅する。   Next, as shown in FIG. 13, solder bumps 11 are formed on the electrode pads 9 a in each product formation region 15 of the semiconductor wafer 13. The formation of the solder bump 11 is not limited to this, but, for example, a flux material is applied on the electrode pad 9a, and then a solder ball is supplied onto the electrode pad 9a by a ball supply method, and then the solder ball is infrared reflowed. Melt by the method. The solder bumps 11 may be formed by, for example, providing a solder paste material on the electrode pad 9a by a screen printing method and then melting the solder paste material by an infrared reflow method. In this step, the Au film 8c disappears due to the diffusion of Au.

次に、半田バンプ形成工程において使用したフラックスを洗浄にて除去し、その後、半導体ウエハ１３を複数の個片に分割する。この分割は、半導体ウエハ１３の分離領域(スクライブ領域)１４に沿って半導体ウエハ１３を例えばダイシングすることによって行われる。この工程により、図１乃至図４に示す本実施形態１の半導体装置１がほぼ完成する。   Next, the flux used in the solder bump forming process is removed by cleaning, and then the semiconductor wafer 13 is divided into a plurality of pieces. This division is performed by, for example, dicing the semiconductor wafer 13 along the separation region (scribe region) 14 of the semiconductor wafer 13. By this step, the semiconductor device 1 of the first embodiment shown in FIGS. 1 to 4 is almost completed.

従来の再配線は、下層からＣｒ膜、第１のＣｕ膜、第２のＣｕ膜、及びＮｉ膜を主体とする構成になっており、Ｃｒ膜及び第１のＣｕ膜はスパッタリング法で形成され、第２のＣｕ膜及びＮｉ膜は電解メッキ法で形成されている。これに対し、本実施形態１の再配線９は、Ｔｉ膜８ａ及びＰｄ膜８ｂを主体とする構成になっており、Ｔｉ膜８ａ及びＰｄ膜８ｂはスパッタリング法で形成されている。このように、スパッタリング法で成膜されたＴｉ膜８ａ及びＰｄ膜８ｂを主体に再配線を形成することにより、従来の再配線と比べて工程を簡略化でき、しかも電解メッキ装置を使用していないため、半導体装置１の低コスト化を図ることができる。   The conventional rewiring is composed mainly of a Cr film, a first Cu film, a second Cu film, and a Ni film from the lower layer, and the Cr film and the first Cu film are formed by a sputtering method. The second Cu film and Ni film are formed by electrolytic plating. On the other hand, the rewiring 9 of the first embodiment has a configuration mainly composed of the Ti film 8a and the Pd film 8b, and the Ti film 8a and the Pd film 8b are formed by a sputtering method. Thus, by forming the rewiring mainly using the Ti film 8a and the Pd film 8b formed by the sputtering method, the process can be simplified as compared with the conventional rewiring, and an electrolytic plating apparatus is used. Therefore, the cost of the semiconductor device 1 can be reduced.

Ｔｉ膜８ａ及びＰｄ膜８ｂを主体とする再配線９の場合は、従来の再配線（下層からＣｒ／Ｃｕ／Ｃｕ／Ｎｉ）と比較して配線抵抗が高くなる。一方、ＭＯＳＦＥＴ等の電界効果トランジスタで構成されるフラッシュメモリは主に電圧制御であるため、動作スピードはさほど重要ではない。従って、Ｔｉ膜及びＰｄ膜を主体とする再配線９をフラッシュメモリ等のＲＯＭに使用しても、機能上の問題は生じない。   In the case of the rewiring 9 mainly composed of the Ti film 8a and the Pd film 8b, the wiring resistance is higher than that of the conventional rewiring (from the lower layer, Cr / Cu / Cu / Ni). On the other hand, a flash memory composed of a field effect transistor such as a MOSFET is mainly voltage controlled, so that the operation speed is not so important. Therefore, even if the rewiring 9 mainly composed of a Ti film and a Pd film is used for a ROM such as a flash memory, no functional problem occurs.

再配線の抵抗が問題となる場合には、Ｐｄ膜上にＡｕ膜を形成し、下層からＴｉ膜／Ｐｄ膜／Ａｕ膜を有する再配線構造とすることが有効である。この再配線構造（Ｔｉ／Ｐｄ／Ａｕ）について、実施形態２で説明する。   When rewiring resistance becomes a problem, it is effective to form an Au film on the Pd film and to have a rewiring structure having a Ti film / Pd film / Au film from the lower layer. This rewiring structure (Ti / Pd / Au) will be described in the second embodiment.

（実施形態２）
図１４は、本実施形態２の半導体装置の模式的断面図であり、
図１５は、図１４の一部を拡大した模式的断面図であり、
図１６及び図１７は、本実施形態２の半導体装置の製造工程を示す模式的断面図である。 (Embodiment 2)
FIG. 14 is a schematic cross-sectional view of the semiconductor device according to the second embodiment.
FIG. 15 is a schematic cross-sectional view enlarging a part of FIG.
16 and 17 are schematic cross-sectional views showing the manufacturing process of the semiconductor device of the second embodiment.

図１４及び図１５に示すように、本実施形態２の再配線２０は、Ｔｉを主成分とする導電膜（Ｔｉ膜）８ａと、この導電膜８ａ上に設けられ、かつＰｄを主成分とする導電膜（Ｐｄ膜）８ｂと、この導電膜８ｂ上に設けられ、かつＡｕを主成分とする導電膜（Ａｕ膜）８ｃとを含み、これらの導電膜を主体とする３層構造になっている。この再配線２０の形成について、図１６及び図１７を用いて説明する。   As shown in FIGS. 14 and 15, the rewiring 20 according to the second embodiment includes a conductive film (Ti film) 8a mainly composed of Ti and a conductive film (Ti film) 8a provided on the conductive film 8a and mainly composed of Pd. A conductive film (Pd film) 8b and a conductive film (Au film) 8c provided on the conductive film 8b and mainly composed of Au, and has a three-layer structure mainly composed of these conductive films. ing. The formation of the rewiring 20 will be described with reference to FIGS. 16 and 17.

まず、前述の実施形態１と同様の工程で配線材（Ｔｉ膜８ａ／Ｐｄ膜８ｂ）８まで形成し、その後、図１６に示すように、配線材８の表面上に例えばフォトレジスト膜からなるマスクＭ２を形成する。このマスクＭ２は、再配線パターンからなる開口部を有する。   First, the wiring material (Ti film 8a / Pd film 8b) 8 is formed in the same process as in the first embodiment, and then, for example, a photoresist film is formed on the surface of the wiring material 8 as shown in FIG. A mask M2 is formed. The mask M2 has an opening made of a rewiring pattern.

次に、電解メッキ法を使用し、図１６に示すように、マスクＭ２の開口部の中にＡｕ膜８ｃを選択的に形成する。本実施形態２のＡｕ膜８ｃは、配線材として使用されるとともに、配線材８をパターンニングする時のエッチングマスクとして使用される。   Next, using an electroplating method, as shown in FIG. 16, an Au film 8c is selectively formed in the opening of the mask M2. The Au film 8c of the second embodiment is used as a wiring material and as an etching mask when patterning the wiring material 8.

次に、マスクＭ２を除去した後、Ａｕ膜８ｃをエッチングマスクとして使用し、配線材８をエッチングしてパターンニングする。この工程により、図１７に示すように、電極パッド９ａを有し、Ｔｉ膜、Ｐｄ膜及びＡｕ膜を主体とする再配線２０が形成される。   Next, after removing the mask M2, the wiring material 8 is etched and patterned using the Au film 8c as an etching mask. By this step, as shown in FIG. 17, the rewiring 20 having the electrode pad 9a and mainly including the Ti film, the Pd film, and the Au film is formed.

この後、前述の実施形態１と同様の工程を施すことにより、図１４及び図１５に示す本実施形態２の半導体装置１がほぼ完成する。   Thereafter, by performing the same process as in the first embodiment, the semiconductor device 1 of the second embodiment shown in FIGS. 14 and 15 is almost completed.

このようにして再配線２０を形成することにより、従来の再配線と比べて工程を簡略化して前述の実施形態１よりも配線抵抗が低い再配線２０を形成することができる。   By forming the rewiring 20 in this manner, the rewiring 20 having a lower wiring resistance than that of the first embodiment can be formed by simplifying the process as compared with the conventional rewiring.

なお、実施形態１及び２では、電極パッド９ａを有する再配線について説明したが、１次配線形成層の電極パッドよりも配列ピッチが広い２次配線形成層の電極パッドは、再配線と一体化せず、再配線よりも上層に形成してもよい。   In the first and second embodiments, the rewiring having the electrode pad 9a has been described. However, the electrode pad of the secondary wiring forming layer having a larger arrangement pitch than the electrode pad of the primary wiring forming layer is integrated with the rewiring. Instead, it may be formed in an upper layer than the rewiring.

以上、本発明者によってなされた発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。   Although the invention made by the present inventor has been specifically described based on the above-described embodiment, the present invention is not limited to the above-described embodiment, and various modifications can be made without departing from the scope of the invention. Of course.

本発明の実施形態１である半導体装置の実装面側（下面側）の構成を示す模式的平面図である。1 is a schematic plan view showing a configuration of a mounting surface side (lower surface side) of a semiconductor device that is Embodiment 1 of the present invention. 本発明の実施形態１である半導体装置の実装面側（下面側）の配線パターンを示す模式的平面図である。FIG. 3 is a schematic plan view showing a wiring pattern on the mounting surface side (lower surface side) of the semiconductor device according to the first embodiment of the present invention. 図１のａ−ａ線に沿う模式的断面図である。It is typical sectional drawing which follows the aa line of FIG. 図３の一部を拡大した模式的断面図である。It is typical sectional drawing to which a part of FIG. 3 was expanded. 本発明の実施形態１である半導体装置の製造に使用される半導体ウエハの模式的平面図である。It is a typical top view of the semiconductor wafer used for manufacture of the semiconductor device which is Embodiment 1 of the present invention. 本発明の実施形態１である半導体装置の製造工程を示す模式的断面図である。It is typical sectional drawing which shows the manufacturing process of the semiconductor device which is Embodiment 1 of this invention. 本発明の実施形態１である半導体装置の製造工程を示す模式的断面図である。It is typical sectional drawing which shows the manufacturing process of the semiconductor device which is Embodiment 1 of this invention. 本発明の実施形態１である半導体装置の製造工程を示す模式的断面図である。It is typical sectional drawing which shows the manufacturing process of the semiconductor device which is Embodiment 1 of this invention. 本発明の実施形態１である半導体装置の製造工程を示す模式的断面図である。It is typical sectional drawing which shows the manufacturing process of the semiconductor device which is Embodiment 1 of this invention. 本発明の実施形態１である半導体装置の製造工程を示す模式的断面図である。It is typical sectional drawing which shows the manufacturing process of the semiconductor device which is Embodiment 1 of this invention. 本発明の実施形態１である半導体装置の製造工程を示す模式的断面図である。It is typical sectional drawing which shows the manufacturing process of the semiconductor device which is Embodiment 1 of this invention. 本発明の実施形態１である半導体装置の製造工程を示す模式的断面図である。It is typical sectional drawing which shows the manufacturing process of the semiconductor device which is Embodiment 1 of this invention. 本発明の実施形態１である半導体装置の製造工程を示す模式的断面図である。It is typical sectional drawing which shows the manufacturing process of the semiconductor device which is Embodiment 1 of this invention. 本発明の実施形態２である半導体装置の模式的断面図である。It is typical sectional drawing of the semiconductor device which is Embodiment 2 of this invention. 図１４の一部を拡大した模式的断面図である。It is typical sectional drawing to which a part of FIG. 14 was expanded. 本発明の実施形態２である半導体装置の製造工程を示す模式的断面図である。It is typical sectional drawing which shows the manufacturing process of the semiconductor device which is Embodiment 2 of this invention. 本発明の実施形態２である半導体装置の製造工程を示す模式的断面図である。It is typical sectional drawing which shows the manufacturing process of the semiconductor device which is Embodiment 2 of this invention.

符号の説明Explanation of symbols

１…半導体装置、２ａ…チップ層、２ｂ…再配線層（２次配線形成層）、３…半導体基板、４…多層配線層（１次配線形成層）、５…電極パッド（ボンディングパッド）、６…表面保護膜、６ａ…ボンディング開口、７…絶縁層、７ａ…ボンディング開口、８…配線材、８ａ…Ｔｉ（チタン）膜、８ｂ…Ｐｄ（パラジウム）膜、８ｃ…Ａｕ（金）膜、９，２０…再配線、１０…絶縁層、１０ａ…ボンディング開口、１１…半田バンプ、
１３…半導体ウエハ、１４…分離領域、１５…製品形成領域。
DESCRIPTION OF SYMBOLS 1 ... Semiconductor device, 2a ... Chip layer, 2b ... Redistribution layer (secondary wiring formation layer), 3 ... Semiconductor substrate, 4 ... Multilayer wiring layer (primary wiring formation layer), 5 ... Electrode pad (bonding pad), 6 ... surface protective film, 6a ... bonding opening, 7 ... insulating layer, 7a ... bonding opening, 8 ... wiring material, 8a ... Ti (titanium) film, 8b ... Pd (palladium) film, 8c ... Au (gold) film 9, 20 ... rewiring, 10 ... insulating layer, 10a ... bonding opening, 11 ... solder bump,
13 ... Semiconductor wafer, 14 ... Separation area, 15 ... Product formation area.

Claims (7)

複数の第１の電極パッドと、前記複数の第１の電極パッドよりも広い配列ピッチで配置された複数の第２の電極パッドと、前記複数の第１の電極パッドと前記複数の第２の電極パッドとを夫々電気的に接続する複数の配線とを有する半導体装置の製造方法であって、
Ｔｉを主成分とする第１の導電膜、並びに、前記第１の導電膜上にＰｄを主成分とする第２の導電膜を成膜する工程と、
前記第１及び第２の導電膜をパターンニングして前記複数の配線を形成する工程とを有することを特徴とする半導体装置の製造方法。 A plurality of first electrode pads; a plurality of second electrode pads arranged at an array pitch wider than the plurality of first electrode pads; the plurality of first electrode pads; and the plurality of second electrodes. A method of manufacturing a semiconductor device having a plurality of wirings that electrically connect each electrode pad,
Forming a first conductive film containing Ti as a main component and a second conductive film containing Pd as a main component on the first conductive film;
And a step of patterning the first and second conductive films to form the plurality of wirings. 請求項１に記載の半導体装置の製造方法において、
前記第１及び第２の導電膜は、スパッタ法で成膜されることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
The method for manufacturing a semiconductor device, wherein the first and second conductive films are formed by sputtering. 請求項１に記載の半導体装置の製造方法において、
前記第２の導電膜上に、Ａｕを主成分とする第３の金属膜からなる配線パターン層を形成する工程を更に有し、
前記複数の配線を形成する工程は、前記配線パターン層をマスクにして、前記第１及び第２の導電膜をエッチングすることによって行うことを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
Forming a wiring pattern layer made of a third metal film containing Au as a main component on the second conductive film;
The step of forming the plurality of wirings is performed by etching the first and second conductive films using the wiring pattern layer as a mask. 請求項３に記載の半導体装置の製造方法において、
前記第１及び第２の導電膜は、スパッタ法で成膜され、前記第３の導電膜は、無電界メッキ法で成膜されることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 3,
The method for manufacturing a semiconductor device, wherein the first and second conductive films are formed by sputtering, and the third conductive film is formed by electroless plating. 複数の第１の電極パッドと、前記複数の第１の電極パッドよりも広い配列ピッチで配置された複数の第２の電極パッドと、前記複数の第１の電極パッドと前記複数の第２の電極パッドとを夫々電気的に接続する複数の配線とを有し、
前記複数の配線は、Ｔｉを主成分とする第１の導電膜と、前記第１の導電膜上に設けられ、Ｐｄを主成分とする第２の金属膜とを含むことを特徴とする半導体装置。 A plurality of first electrode pads; a plurality of second electrode pads arranged at a larger arrangement pitch than the plurality of first electrode pads; the plurality of first electrode pads; and the plurality of second electrodes. A plurality of wirings that electrically connect the electrode pads,
The plurality of wirings includes a first conductive film containing Ti as a main component and a second metal film provided on the first conductive film and containing Pd as a main component. apparatus. 請求項５に記載の半導体装置において、
前記第１及び第２の導電膜は、スパッタ法で成膜されていることを特徴とする半導体装置。 The semiconductor device according to claim 5,
The semiconductor device is characterized in that the first and second conductive films are formed by sputtering. 請求項５に記載の半導体装置において、
前記第２の導電膜上に設けられ、Ａｕを主成分とする第３の導電膜を更に含むことを特徴とする半導体装置。
The semiconductor device according to claim 5,
A semiconductor device further comprising a third conductive film provided on the second conductive film and containing Au as a main component.
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