JP2004235586A - Semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device whose reliability and characteristics are enhanced by preventing cracks or the like from being caused in a low dielectric constant insulating layer due to the weight caused at bonding. <P>SOLUTION: The semiconductor device comprises: many refined copper wire pattern layers 10 formed in the low dielectric constant insulating layer 12 made of a porous low dielectric constant insulating material in a form of multi-layers; and a bonding pad part 6 formed on the uppermost layer. The inner layer part corresponding to the bonding pad part 6 is formed with a support copper pattern layer 15 comprising support wiring patterns 22 formed to the same layers as the copper wire pattern layers and support plug layers 23 formed in a way of applying inter-layer connection to the support wiring patterns 22. <P>COPYRIGHT: (C)2004,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、ＬＳＩ（Ｌａｒｇｅ−Ｓｃａｌｅ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）、ＭＰＵ（ｍｉｃｒｏｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）或いはＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ−Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の半導体装置に関し、さらに詳しくは誘電絶縁層内に微細化銅配線パターン層を多層に形成した次世代型半導体装置に関する。
【０００２】
【従来の技術】
半導体装置は、電子機器等の小型軽量化、多機能化、複合化或いは高速処理化等に基づいて、いわゆる次世代プロセス技術の開発が進められている。次世代型半導体装置については、国際半導体技術ロードマップ（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｔｅｃｈｎｏｌｏｇｙ Ｒｏａｄｍａｐ ｆｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＩＴＲＳ）によって図４に抜粋を示す微細化に関する設計技術指針が提示されている。
【０００３】
この設計技術指針によれば、例えばＭＰＵのゲート長（マスク寸法）では既に１００ｎｍ以下の基準が示されている。また、設計技術指針によれば、ＭＰＵやＤＲＡＭの１／２ピッチも今後２桁台を要求されるようになり、またゲートの酸化膜圧もコンマ以下のオーダが要求される。さらに、設計技術指針によれば、層間膜誘電率も大幅な低減が求められ、新規な材料の開発が必要となっている。
【０００４】
一方、次世代型半導体装置においては、微細化による素子の高集積度化や大規模化或いは高速伝送処理による動作周波数の増加に伴って、消費電力の増加が大きな課題となっている。半導体装置においては、特に、モバイル機器において低消費電力化の問題が極めて重大であり、上述したＩＴＲＳ指針にも規定されるようにさらなる動作駆動電圧の低電圧化が求められている。
【０００５】
次世代型半導体装置においては、上述した微細化技術の開発とともに、例えば従来の２次元の高集積化から異種チップを組み合わせたシステム・イン・パッケージ等のような３次元化の対応、スキャン塗布等の採用による方式の変更或いは新素材を選択するための異分野技術の採用等の対応が図られている。半導体装置においては、例えば従来のアルミ配線から抵抗率の小さな銅配線への置換によってメタル配線遅延を改善して、高速信号処理化が図られている。
【０００６】
また、半次世代型導体装置においては、高速信号処理化の対応として、配線パターンの寄生容量を低減することを目的に誘電絶縁層を形成する新規な低誘電率素材の開発も進められている。低誘電率（ｌｏｗ−ｋ）層は、原理的には比誘電率が最も小さい空気や真空で形成することが好ましい。誘電絶縁層は、従来ＳｉＯＮ、ＳｉＣ、ＳｉＮ、ＳｉＯＣ等の素材によって形成され、さらに誘電率を低減するために空孔形成が行われてポーラスライク（多孔質性）の素材が用いられるようになっている。
【０００７】
図５に示した半導体装置５０は、上述した従来の次世代半導体装置の一例として銅配線層とｌｏｗ−ｋ絶縁層とを有するＬＳＩを示し、基板５１の主面上にトランジスタセル部５２と多層配線層５３とが積層形成されるとともに、最上層の銅配線パターン５４の一部にボンディングパット部５５が形成されてなる。基板５１には、不純物拡散工程によって主面上にドレインやソース等の不純物拡散層５６，５６が形成されるとともに、これら不純物拡散層５６，５６を短絡するようにしてゲート電極５７等が成膜形成されている。
【０００８】
トランジスタセル部５２は、半導体装置５０の最下部の絶縁層５８を構成し、基板５１の主面上に例えばＳｉＯ２によって成膜形成される。トランジスタセル部５２は、絶縁層５８内に、上述した不純物拡散層５６，５６やゲート電極５７と不純物拡散層５６から引き出されて表面層５８ａに形成された配線パターン５９と接続される引出し電極６０等からなる。引出し電極５９は、絶縁層５８に形成したスルーホールに例えばタングステン等を充填して形成される。
【０００９】
多層配線層５３は、トランジスタセル部５２の表面層５８ａ上に順次ｌｏｗ−ｋ絶縁層６１を成膜形成するとともに、これらｌｏｗ−ｋ絶縁層６１の主面に微細化が図られた銅配線パターン６２を適宜パターン形成してなる。多層配線層５３は、各層の配線パターン６２が銅パターンによって形成されており、また各層の銅配線パターン６１をｌｏｗ−ｋ絶縁層６１内に適宜形成した銅プラグ層６３によって層間接続してなる。銅プラグ層６３は、ｌｏｗ−ｋ絶縁層６１に形成したプラグ孔内に銅を充填して形成される。多層配線層５３は、半導体装置５０が大規模化するほど、ｌｏｗ−ｋ絶縁層６１に銅配線パターン６２が多層に形成される。
【００１０】
ボンディングパット部５５は、最上層銅配線パターン５４の一部に形成されたバリアメタル層６４上に、アルミニウム合金等からなるボンディング用パッド６５を形成してなる。ボンディングパット部５５は、最上層銅配線パターン５４を被覆して形成された保護層６６の対応部位に形成された切欠き部６７を介して外方に臨ませられている。
【００１１】
【発明が解決しようとする課題】
半導体装置５０においては、図６に示すようにボンディングパット部５５のボンディング用パッド６５にワイヤ６８のボンディングが行われる。ところで、半導体装置５０においては、多層配線層５３を構成するｌｏｗ−ｋ絶縁層６１が、上述したように各銅配線パターン６２の寄生容量を低減するために多孔質性の低誘電率絶縁材によって成膜形成されている。ｌｏｗ−ｋ絶縁層６１は、内部に多数個の空孔が形成されていることにより、従来の高い密度のＳｉＯ２系誘電率絶縁材と比較して機械的強度が低下している。
【００１２】
半導体装置５０においては、ボンディングの際の大きな荷重がｌｏｗ−ｋ絶縁層６１に負荷されることによって内部の空孔が変形しボンディングパット部５５が撓むことがあった。また、半導体装置５０においては、ボンディングの際の大きな荷重によって内部の空孔が破壊され、同図に示すようにボンディングパット部５５を始点としてｌｏｗ−ｋ絶縁層６１内に多数のクラック６９を放射状に発生させていた。
【００１３】
半導体装置５０においては、ｌｏｗ−ｋ絶縁層６１が、比誘電率が小さくなるにしたがって内部に形成した空孔によって機械的強度が低下する。半導体装置５０においては、上述したＩＴＲＳ指針に規定された２００５年の基準値２．５〜３．０を達成するためには、ｌｏｗ−ｋ絶縁層６１の機械的強度が現状で用いられているＳｉＯＮと比較して１／１０以下となってしまう。
【００１４】
半導体装置５０においては、上述したクラック６９によって、ボンディング用パッド６５とワイヤ６８とのボンディング不良の原因となって信頼性を低下させるといった問題があった。また、半導体装置５０においては、クラック６９が各銅配線パターン６２間のリーク発生の原因となり、待機状態での消費電力が増大するといった問題があった。
【００１５】
したがって、本発明は、基本的な構成や製造プロセスを大幅に変更すること無く、ボンディングの荷重によって低誘電率絶縁層内にクラック等の発生を防止して信頼性と特性の向上が図られる次世代型の半導体装置を提供することを目的に提案されたものである。
【００１６】
【課題を解決するための手段】
上述した目的を達成する本発明にかかる半導体装置は、多孔質性の低誘電率絶縁材からなる低誘電率絶縁層内に微細化された銅配線パターン層を多層に形成するとともに最上層にボディングパッド部を形成してなる。半導体装置は、ボンディングパッド部に対応する内層部に、銅配線パターン層と同層に形成された保持配線パターンと、これら保持配線パターン間を層間接続するようにして形成された保持プラグ層とからなる保持銅パターン層を形成してなる。
【００１７】
以上のように構成された本発明にかかる半導体装置によれば、低誘電率絶縁層内に微細化された銅配線パターン層を形成したことにより、配線遅延が改善されるとともに配線パターン間の寄生容量が低減されて高速の信号処理化が図られるようになる。半導体装置によれば、ボンディングパッド部に対応する内層部に、低誘電率絶縁層に代わって保持銅パターン層を形成したことにより、ボンディングパッド部に対応する内層部の機械的強度の向上が図られる。したがって、半導体装置によれば、ボンディング時の荷重によるボンディングパッド部の変形或いは低誘電率絶縁層内におけるクラックの発生等が防止されて精密なボンディングが行われて信頼性の向上が図られるとともに、リークの発生が防止されて特性の向上が図られるようになる。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。実施の形態として図１に示した半導体装置１も、次世代半導体装置の一例として多層の銅配線層とｌｏｗ−ｋ絶縁層とを有するＬＳＩを示し、上述した半導体装置５０と基本的な構成を同等とするとともに同等の製造プロセスを経て製造される。半導体装置１も、基板２の主面上にトランジスタセル部３と多層配線層４とが積層形成されるとともに、最上層の銅配線パターン５の一部に複数のボンディングパット部６が形成されている。
【００１９】
基板２には、主面上にＰ、Ａｓ、Ｂ等を拡散させる不純物拡散工程によってトランジスタセル部３のドレインやソース等の不純物拡散層７，７が形成されるとともに、これら不純物拡散層７，７を短絡するゲート電極８等が成膜形成されている。トランジスタセル部３は、基板２の主面上に例えばＳｉＯ２によって成膜形成された絶縁層９が半導体装置１の最下部の絶縁層を構成する。トランジスタセル部３は、絶縁層９内に、上述した不純物拡散層７，７やゲート電極８とともに不純物拡散層７から引き出されて表面層９ａに形成された配線パターン１０と接続される引出し電極１１等からなる。引出し電極５９は、絶縁層９に例えばエッチング等によって形成したプラグ孔内にめっき等によってタングステン等の金属を充填して形成される。
【００２０】
多層配線層４は、トランジスタセル部３の絶縁層９上に成膜形成したｌｏｗ−ｋ絶縁層１２の内部に複数層の銅配線パターン１３ａ〜１３ｃ（以下、銅配線パターン１３と総称する。）が形成されてなる。銅配線パターン１３は、それぞれが微細化を図られた所定パターン形状の銅パターンによって形成されている。多層配線層４には、各層の銅配線パターン１３が、ｌｏｗ−ｋ絶縁層１２内に適宜形成した銅プラグ層１４によって層間接続してなる。多層配線層４は、半導体装置１が大規模化するほど、ｌｏｗ−ｋ絶縁層１２に銅配線パターン１３が多層に形成される。
【００２１】
多層配線層４は、従来の製造プロセスと同様のプロセスにして形成され、ｌｏｗ−ｋ絶縁層１２が銅配線パターン１３の寄生容量を低減するために内部に多数個の空孔が形成された多孔質性の低誘電率絶縁材を用いて成膜形成される。ｌｏｗ−ｋ絶縁層１２は、各絶縁層が、ポーラスＳｉＯ２等のポーラス低誘電率絶縁材を用いて例えば化学蒸着法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ法）やスピン・オン法等によって成膜形成される。多層配線層４は、成膜形成されたｌｏｗ−ｋ絶縁層１２上にスパッタ法等の適宜の方法によって銅箔層を形成して、この銅箔層に対してフォトリソグラフィック処理やエッチング処理を施し微細化された銅配線パターン１３をパターン形成する。多層配線層４は、以下同様の工程を施してｌｏｗ−ｋ絶縁層１２の内部に多層の銅配線パターン１３を形成する。
【００２２】
なお、多層配線層４は、上述した製造プロセスに限定されず、ポーラス低誘電率絶縁材を用いて従来実施されている種々の薄膜形成技術によって形成するようにしてもよい。多層配線層４は、例えばｌｏｗ−ｋ絶縁層１２にフォトリソグラフィック処理とエッチング処理とを施してパターン溝を形成し、このパターン溝を埋設するように全面に銅箔層を形成した後に化学・機械研磨法（ＣＭＰ法）を施して銅箔層をパターン溝まで除去して銅配線パターン１３を形成するといった製造プロセスを用いてもよい。
【００２３】
多層配線層４には、ｌｏｗ−ｋ絶縁層１２に例えばレーザ加工等によって所定の位置に下層の銅配線パターン１３に達するプラグ孔を穿孔し、めっきマスクを介して銅めっきを施してこのプラグ孔内を銅めっき等により充填して銅プラグ層１４が形成される。なお、銅プラグ層１４については、例えばパターン溝を露光形成する際に、パターン溝部位との露光量を制御して下層の銅配線パターン１３をストッパとしてプラグ孔を穿孔するといった製造プロセスを用いてもよく、また周知の方法によって適宜形成するようにしてもよい。
【００２４】
多層配線層４には、化学・機械研磨を施されて平坦化された表面層４ａに、上述した内層の銅配線パターン１３と同様のプロセスにより最上層銅配線パターン５が形成される。また、多層配線層４には、各ボンディングパット部６に対向して、詳細を後述する保持銅パターン層１５が厚み方向の全域に亘って形成されている。
【００２５】
各ボンディングパット部６は、最上層銅配線パターン５の一部に形成されたバリアメタル層１６と、このバリアメタル層１６上に形成されたアルミ合金層からなるボンディング用パッド１７とからなる。バリアメタル層１６は、最上層銅配線パターン５に所定のパターニング処理を施して例えばＴｉＷや遷移金属の窒化物、ホウ化物、炭化物或いはシリサイド等によって形成される。バリアメタル層１６は、周知のように異種金属である最上層銅配線パターン５とボンディング用パッド１７との間のコンタクト抵抗の増加を低減する作用を奏する。
【００２６】
多層配線層４は、表面層４ａがパッシベーション用の保護絶縁層１８によって被覆されている。保護絶縁層１８は、例えばプラズマＣＶＤ法等を利用して形成された窒化ケイ素膜や酸化ケイ素膜等からなり、多層配線層４を機械的に保護するとともに防湿作用等を奏する。保護絶縁層１８には、パターニング処理が施されて各ボンディングパット部６に対応して開口部１９が形成され、これら開口部１９を介してボンディング用パッド１７を外方に臨ませる。
【００２７】
半導体装置１においては、開口部１９を介してボンディング用パッド１７に対してワイヤ２０がボンディングされる。ボンディング方法としては、周知のように超音波方法、超音波熱圧着方法、熱圧着方法或いはネイルヘッド方法等の適宜の方法によって行われるが、いずれの方法においてもボンディングツールにより溶融状態とされたワイヤ２０の先端部２１がボンディング用パッド１７上に圧着される。
【００２８】
半導体装置１においては、上述したように多層配線層４を構成する各ｌｏｗ−ｋ絶縁層１２がポーラス低誘電率絶縁材を用いて成膜形成されており、ワイヤ２０のボンディング時にボンディングツールからの圧力が作用される。多層配線層４には、上述したようにボンディングパッド部６に対応した内層領域に保持銅パターン層１５が形成され、この保持銅パターン層１５に対してボンディング圧力が作用されるようにすることで機械的強度が小さいｌｏｗ−ｋ絶縁層１２に変形やクラックの発生が防止されるようにする。
【００２９】
保持銅パターン層１５は、各銅配線パターン１３とそれぞれ同一面内に形成された複数の保持配線パターン２２ａ〜２２ｃ（以下、保持配線パターン２２と総称する。）と、これら保持配線パターン２２間及びボンディング用パッド１７とをそれぞれ層間接続するようにして形成された保持プラグ層２３ａ〜２３ｄ（以下、保持プラグ層２３と総称する。）とからなる。保持銅パターン層１５は、ボンディングパッド部６のボンディング領域に足る外形形状を以って、図１に示すように多層配線層４の内層に厚み方向の全層に亘って連続して形成されている。保持銅パターン層１５は、保持配線パターン２２や保持プラグ層２３が、ボンディング用パッド１７を除いて各銅配線パターン１３やトランジスタセル部３の配線パターン１０に対して非接続状態を保持された、いわゆるダミーパターンとしてｌｏｗ−ｋ絶縁層１２内に形成されている。
【００３０】
各保持配線パターン２２は、上述した各ｌｏｗ−ｋ絶縁層１２上にそれぞれ銅配線パターン１３をパターン形成する際に、同時に形成することが可能である。すなわち、各保持配線パターン２２は、例えばｌｏｗ−ｋ絶縁層１２上に成膜形成された銅箔層にフォトリソグラフィック処理を施して銅配線パターン１３をパターン形成するために用いるマスクに、対応する形状のパターンを追加して設けることによって形成することが可能である。各保持配線パターン２２は、銅箔層にエッチング処理を施すことにより、ｌｏｗ−ｋ絶縁層１２上に銅配線パターン１３とともに形成される。
【００３１】
保持プラグ層２３は、上下層の保持配線パターン２２を保持するようにして互いに同軸上に位置するようにしてｌｏｗ−ｋ絶縁層１２内に形成される。保持プラグ層２３も、上述した各ｌｏｗ−ｋ絶縁層１２内に上下層の銅配線パターン１３を接続する銅プラグ層１４を形成する際に、同一工程を施して同時に形成することが可能である。
【００３２】
すなわち、保持プラグ層２３は、ｌｏｗ−ｋ絶縁層１２に例えばレーザ加工等によって所定の位置に下層の保持配線パターン２２に達するプラグ孔を穿孔し、めっきマスクを介して銅電解めっき等を施してこのプラグ孔内に銅を充填して形成される。保持プラグ層２３は、各プラグ孔が、銅プラグ層１４を構成するプラグ孔を形成するためのレーザマスクに対応する形状のパターンを追加して設けることによって形成することが可能である。
【００３３】
以上のように形成された半導体装置１においては、ボンディングパッド部６に対応した多層配線層４の内層領域が厚み方向の全域に亘って保持銅パターン層１５を形成されることによって、部分的に充分な機械的剛性を有して形成される。したがって、半導体装置１においては、ボンディングパッド部６にボンディングツールが当てがわれて圧力が作用された場合に、多層配線層４内において変形やクラックの発生が防止されるとともにボンディング用パッド１７の変形等の発生が防止される。半導体装置１は、これによって多層配線層４内におけるリークの発生が防止されて特性の向上が図られるとともに、精密なボンディングが行われて信頼性の向上が図られる。
【００３４】
上述した半導体装置１においては、保持銅パターン層１５の各保持プラグ層２３がそれぞれ１個のプラグ層によって構成されている。したがって、保持プラグ層２３は、銅配線パターン１３間を接続する銅プラグ層１４と比較して大きな断面積を以って形成され、銅電解めっきによってｌｏｗ−ｋ絶縁層１２に形成されたプラグ孔に銅が充填される。保持プラグ層２３は、パターン面積を大きく異にする部位に銅電解めっきを施した場合に銅めっき層の成長に差が生じることで、銅プラグ層１４と銅層の形成状態にバラツキが発生する虞がある。
【００３５】
第２の実施の形態として図２及び図３に示した半導体装置３０は、上述した半導体装置１の保持プラグ層２３の問題を解消するために、各保持プラグ層３１をそれぞれ多数個の小断面積のセグメント保持プラグ層３２によって構成したことを特徴とする。半導体装置３０は、この保持プラグ層３１を除いた他の構成について半導体装置１と同様とすることから、対応する部位に同一符号を付して詳細な説明を省略する。
【００３６】
保持プラグ層３１も、図２に示すようにｌｏｗ−ｋ絶縁層１２のボンディングパッド部６に対向した領域に対して、例えばレーザ加工を施して各セグメント保持プラグ層３２を構成する複数個のセグメントプラグ孔が形成される。セグメント保持プラグ層３２は、これらセグメントプラグ孔を銅配線パターン１３間を接続する銅プラグ層１４を構成するプラグ孔の形成工程と同時に形成される。セグメント保持プラグ層３２は、それぞれのセグメントプラグ孔が図３に示すようにボンディングパッド部６に対向した領域に略均等に配列されるとともに、それぞれが銅配線パターン１３間を接続する銅プラグ層１４を構成するプラグ孔と同等若しくは小径の孔径を以って形成される。
【００３７】
セグメント保持プラグ層３２は、銅配線パターン１３の銅プラグ層１４を形成する銅電解めっき工程に際して、同時工程において各セグメントプラグ孔に対する銅電解めっきも施されて孔内に銅が充填形成される。勿論、各セグメント保持プラグ層３２も、それぞれボンディング用パッド１７を除いて各銅配線パターン１３やトランジスタセル部３の配線パターン１０に対して非接続状態を保持された、いわゆるダミーパターンとしてｌｏｗ−ｋ絶縁層１２内に形成される。
【００３８】
半導体装置３０においては、上述したように保持プラグ層３１が、銅プラグ層１４と同径若しくはやや小径の断面積を有する複数個のセグメントプラグ孔に銅電解めっきを施してセグメント保持プラグ層３２によって構成される。したがって、半導体装置３０においては、銅プラグ層１４とセグメント保持プラグ層３２とが銅めっき層がほぼ同等に成長して安定した条件で銅電解めっきが行われて、精度の高い銅プラグ層１４とセグメント保持プラグ層３２とが形成される。
【００３９】
なお、本発明は、上述した次世代ＬＳＩに限定されるものでは無く、他の種々の半導体装置に適用されることは勿論である。保持プラグ層については、全ての層において、第１の実施の形態として示した単一の保持プラグ層２３の構成或いは第２の実施の形態として示した複数個のセグメント保持プラグ層３２の構成に限定されず、これらを混合して構成するようにしてよい。
【００４０】
【発明の効果】
以上詳細に説明したように、本発明によれば、多孔性の誘電絶縁材によって低誘電率絶縁層内に微細化された銅配線パターン層を形成したことにより、配線遅延が改善されるとともに配線パターンの寄生容量が低減されて高速の信号処理化が図られるようになる。本発明によれば、ボンディングパッド部に対応する内層部に厚み方向の保持銅パターン層を形成してボンディングパッド部に対応する内層部の機械的強度の向上が図られるようにしたことから、ボンディング時の荷重によるボンディングパッド部の変形或いは低誘電率絶縁層内におけるクラックの発生等が防止されて精密なボンディングが行われて信頼性の向上が図られるとともに、リークの発生が防止されて特性の向上が図られるようになる。
【図面の簡単な説明】
【図１】本発明の実施の形態として示すＬＳＩの概略構成を示す要部縦断面図である。
【図２】第２の実施の形態として示す保持プラグ層を複数個のセグメント保持プラグ層によって構成したＬＳＩの概略構成を示す要部縦断面図である。
【図３】保持プラグ層の構成を説明する要部分解斜視図である。
【図４】ＩＴＲＳの次世代型半導体装置における微細化に関する設計技術指針の要部抜粋表である。
【図５】従来の次世代型半導体装置の概略構成を示す要部縦断面図である。
【図６】低誘電絶縁層内に発生するクラックの説明図である。
【符号の説明】
１ 半導体装置、２ 基板、３ トランジスタセル部、４ 多層配線層、５ 最上層銅配線パターン、６ ボンディングパッド部、７ 不純物拡散層、８ ゲート電極、９ 絶縁層、１０ 配線パターン、１１ 引出し電極、１２ ｌｏｗ−ｋ絶縁層、１３ 銅配線パターン、１４ 銅プラグ層、１５ 保持銅パターン層、１６ バリアメタル層、１７ ボンディング用パッド、１８ 保護絶縁層、１９ 開口部、２０ ワイヤ、２２ 保持配線パターン、２３ 保持プラグ層、３０ 半導体装置、３１ 保持プラグ層、３２ セグメント保持プラグ層[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device such as an LSI (Large-Scale integrated circuit), an MPU (microprocessing Unit) or a DRAM (Dynamic Random-Access Memory). The present invention relates to a formed next-generation semiconductor device.
[0002]
[Prior art]
2. Description of the Related Art For semiconductor devices, so-called next-generation process technology is being developed based on miniaturization and weight reduction of electronic devices and the like, multifunctionalization, compounding, and high-speed processing. Regarding the next-generation semiconductor device, an international technology roadmap for semiconductors (ITRS) provides design technical guidelines related to miniaturization, which are excerpted in FIG. 4.
[0003]
According to this design technical guideline, for example, a standard of 100 nm or less is already indicated for the gate length (mask size) of the MPU. Further, according to the design technical guidelines, the 1/2 pitch of MPU and DRAM will be required to be in the order of two digits in the future, and the oxide film pressure of the gate will be required to be on the order of a comma or less. Furthermore, according to the design technical guidelines, the dielectric constant of the interlayer film is required to be significantly reduced, and the development of a new material is required.
[0004]
On the other hand, in the next-generation semiconductor device, an increase in power consumption has become a major issue with the increase in the degree of integration and the scale of elements due to miniaturization or the increase in operating frequency due to high-speed transmission processing. In a semiconductor device, particularly, the problem of low power consumption is extremely important in a mobile device, and further lowering of an operation drive voltage is required as specified in the above-mentioned ITRS guideline.
[0005]
In the next-generation semiconductor device, along with the development of the above-mentioned miniaturization technology, for example, from the conventional two-dimensional high integration to the three-dimensional support such as a system-in-package combining different types of chips, scan coating, etc. For example, a change in the system by adoption of a technology or adoption of a technology in a different field for selecting a new material is being taken. 2. Description of the Related Art In a semiconductor device, for example, a high-speed signal processing is achieved by replacing a conventional aluminum wiring with a copper wiring having a low resistivity to improve a metal wiring delay.
[0006]
In the semi-next generation conductor device, development of a new low dielectric constant material for forming a dielectric insulating layer for the purpose of reducing the parasitic capacitance of a wiring pattern is also being promoted in response to high-speed signal processing. . The low dielectric constant (low-k) layer is preferably formed by air or vacuum having the smallest relative dielectric constant in principle. Conventionally, the dielectric insulating layer is formed of a material such as SiON, SiC, SiN, or SiOC, and pores are formed to further reduce the dielectric constant, and a porous-like (porous) material is used. ing.
[0007]
The semiconductor device 50 shown in FIG. 5 shows an LSI having a copper wiring layer and a low-k insulating layer as an example of the conventional next-generation semiconductor device described above. A wiring pad 53 is formed by lamination, and a bonding pad portion 55 is formed on a part of the uppermost copper wiring pattern 54. On the substrate 51, impurity diffusion layers 56 and 56 such as a drain and a source are formed on the main surface by an impurity diffusion step, and a gate electrode 57 and the like are formed so as to short-circuit the impurity diffusion layers 56 and 56. Is formed.
[0008]
The transistor cell portion 52 forms the lowermost insulating layer 58 of the semiconductor device 50 and is formed on the main surface of the substrate 51 by, for example, SiO 2 . The transistor cell portion 52 includes, in the insulating layer 58, an extraction electrode 60 that is extracted from the impurity diffusion layers 56 and 56 and the gate electrode 57 and the wiring pattern 59 formed on the surface layer 58 a and extracted from the impurity diffusion layer 56. Etc. The extraction electrode 59 is formed by filling a through hole formed in the insulating layer 58 with, for example, tungsten or the like.
[0009]
The multilayer wiring layer 53 is formed by sequentially forming a low-k insulating layer 61 on the surface layer 58 a of the transistor cell portion 52 and forming a fine copper wiring pattern on the main surface of the low-k insulating layer 61. 62 is appropriately patterned. In the multilayer wiring layer 53, the wiring pattern 62 of each layer is formed by a copper pattern, and the copper wiring pattern 61 of each layer is interlayer-connected by a copper plug layer 63 appropriately formed in the low-k insulating layer 61. The copper plug layer 63 is formed by filling copper in a plug hole formed in the low-k insulating layer 61. In the multilayer wiring layer 53, as the size of the semiconductor device 50 increases, the copper wiring pattern 62 is formed in multiple layers on the low-k insulating layer 61.
[0010]
The bonding pad portion 55 is formed by forming a bonding pad 65 made of an aluminum alloy or the like on a barrier metal layer 64 formed on a part of the uppermost copper wiring pattern 54. The bonding pad portion 55 is exposed to the outside via a notch 67 formed at a portion corresponding to a protective layer 66 formed by covering the uppermost copper wiring pattern 54.
[0011]
[Problems to be solved by the invention]
In the semiconductor device 50, a wire 68 is bonded to the bonding pad 65 of the bonding pad portion 55 as shown in FIG. By the way, in the semiconductor device 50, the low-k insulating layer 61 constituting the multilayer wiring layer 53 is made of a porous low dielectric constant insulating material in order to reduce the parasitic capacitance of each copper wiring pattern 62 as described above. A film is formed. The low-k insulating layer 61 has a lower mechanical strength than a conventional high-density SiO 2 -based dielectric insulating material due to the formation of many holes inside.
[0012]
In the semiconductor device 50, when a large load during bonding is applied to the low-k insulating layer 61, internal holes may be deformed and the bonding pad portion 55 may be bent. Further, in the semiconductor device 50, the internal holes are broken by a large load at the time of bonding, and a large number of cracks 69 are radially formed in the low-k insulating layer 61 starting from the bonding pad portion 55 as shown in FIG. Had occurred.
[0013]
In the semiconductor device 50, the mechanical strength of the low-k insulating layer 61 decreases due to the holes formed therein as the relative dielectric constant decreases. In the semiconductor device 50, the mechanical strength of the low-k insulating layer 61 is currently used in order to achieve the 2005 reference value of 2.5 to 3.0 specified in the ITRS guidelines described above. It is 1/10 or less as compared with SiON.
[0014]
The semiconductor device 50 has a problem in that the crack 69 causes a bonding failure between the bonding pad 65 and the wire 68 to reduce reliability. Further, in the semiconductor device 50, there is a problem that the crack 69 causes a leak between the copper wiring patterns 62 and power consumption in a standby state increases.
[0015]
Therefore, the present invention can improve the reliability and characteristics by preventing the occurrence of cracks and the like in the low dielectric constant insulating layer due to the bonding load without significantly changing the basic configuration and manufacturing process. It has been proposed for the purpose of providing a generation type semiconductor device.
[0016]
[Means for Solving the Problems]
A semiconductor device according to the present invention that achieves the above-described object includes a multilayered fine copper wiring pattern layer in a low dielectric constant insulating layer made of a porous low dielectric constant insulating material, and a body formed on the uppermost layer. Forming a padding portion. The semiconductor device includes, in an inner layer portion corresponding to the bonding pad portion, a holding wiring pattern formed in the same layer as the copper wiring pattern layer, and a holding plug layer formed so as to connect the holding wiring patterns between layers. And a holding copper pattern layer.
[0017]
According to the semiconductor device of the present invention configured as described above, the fine wiring pattern layer is formed in the low-dielectric-constant insulating layer, so that the wiring delay is improved and the parasitic capacitance between the wiring patterns is improved. The capacity is reduced and high-speed signal processing can be achieved. According to the semiconductor device, the holding copper pattern layer is formed instead of the low dielectric constant insulating layer on the inner layer corresponding to the bonding pad, thereby improving the mechanical strength of the inner layer corresponding to the bonding pad. Can be Therefore, according to the semiconductor device, deformation of the bonding pad portion due to a load at the time of bonding or generation of cracks in the low dielectric constant insulating layer and the like are prevented, and precise bonding is performed, thereby improving reliability. Leakage is prevented, and the characteristics are improved.
[0018]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. The semiconductor device 1 shown in FIG. 1 as an embodiment also shows an LSI having a multilayer copper wiring layer and a low-k insulating layer as an example of a next-generation semiconductor device. Manufactured through equal manufacturing processes and equivalent. The semiconductor device 1 also has a transistor cell portion 3 and a multilayer wiring layer 4 formed on the main surface of the substrate 2 and a plurality of bonding pad portions 6 formed on a part of the uppermost copper wiring pattern 5. I have.
[0019]
In the substrate 2, impurity diffusion layers 7, 7 such as a drain and a source of the transistor cell portion 3 are formed on a main surface by an impurity diffusion step of diffusing P, As, B, and the like. A gate electrode 8 for short-circuiting the gate electrode 7 and the like are formed. In the transistor cell section 3, an insulating layer 9 formed of, for example, SiO 2 on the main surface of the substrate 2 forms a lowermost insulating layer of the semiconductor device 1. The transistor cell portion 3 includes, in the insulating layer 9, an extraction electrode 11 that is extracted from the impurity diffusion layer 7 together with the above-described impurity diffusion layers 7 and 7 and the gate electrode 8 and is connected to the wiring pattern 10 formed on the surface layer 9 a. Etc. The extraction electrode 59 is formed by filling a metal such as tungsten by plating or the like in a plug hole formed in the insulating layer 9 by, for example, etching.
[0020]
The multilayer wiring layer 4 includes a plurality of copper wiring patterns 13 a to 13 c (hereinafter collectively referred to as copper wiring patterns 13) inside a low-k insulating layer 12 formed on the insulating layer 9 of the transistor cell unit 3. Is formed. The copper wiring pattern 13 is formed of a copper pattern having a predetermined pattern shape, each of which is miniaturized. In the multilayer wiring layer 4, copper wiring patterns 13 of each layer are connected by a copper plug layer 14 appropriately formed in the low-k insulating layer 12. In the multilayer wiring layer 4, the copper wiring pattern 13 is formed in multiple layers on the low-k insulating layer 12 as the size of the semiconductor device 1 increases.
[0021]
The multilayer wiring layer 4 is formed by a process similar to a conventional manufacturing process, and the low-k insulating layer 12 has a plurality of holes formed therein in order to reduce the parasitic capacitance of the copper wiring pattern 13. A film is formed using a low-k insulating material of quality. The low-k insulating layer 12 is formed by forming each insulating layer by using a porous low-dielectric-constant insulating material such as porous SiO 2 by, for example, a chemical vapor deposition method (Chemical Vapor Deposition: CVD method) or a spin-on method. You. The multilayer wiring layer 4 is formed by forming a copper foil layer on the formed low-k insulating layer 12 by an appropriate method such as a sputtering method, and subjecting the copper foil layer to photolithographic processing or etching processing. A miniaturized copper wiring pattern 13 is formed. The multilayer wiring layer 4 performs a similar process as described below to form a multilayer copper wiring pattern 13 inside the low-k insulating layer 12.
[0022]
Note that the multilayer wiring layer 4 is not limited to the above-described manufacturing process, and may be formed by various thin film forming techniques conventionally used using a porous low dielectric constant insulating material. The multilayer wiring layer 4 is formed, for example, by subjecting the low-k insulating layer 12 to photolithographic processing and etching processing to form a pattern groove, and forming a copper foil layer on the entire surface so as to bury the pattern groove. A manufacturing process in which a copper wiring layer 13 is formed by removing a copper foil layer to a pattern groove by performing a polishing method (CMP method) may be used.
[0023]
In the multilayer wiring layer 4, a plug hole reaching the lower copper wiring pattern 13 is drilled at a predetermined position in the low-k insulating layer 12 by, for example, laser processing, and copper plating is performed through a plating mask. The inside is filled with copper plating or the like to form a copper plug layer 14. For the copper plug layer 14, for example, when a pattern groove is formed by exposure, a manufacturing process is used in which the amount of exposure to the pattern groove portion is controlled to form a plug hole using the lower copper wiring pattern 13 as a stopper. Alternatively, it may be appropriately formed by a known method.
[0024]
In the multilayer wiring layer 4, the uppermost copper wiring pattern 5 is formed on the surface layer 4a which has been subjected to chemical / mechanical polishing and flattened by the same process as the above-described inner copper wiring pattern 13. Further, in the multilayer wiring layer 4, a holding copper pattern layer 15, which will be described in detail later, is formed over the entire area in the thickness direction so as to face each bonding pad portion 6.
[0025]
Each bonding pad portion 6 includes a barrier metal layer 16 formed on a part of the uppermost copper wiring pattern 5 and a bonding pad 17 formed of an aluminum alloy layer formed on the barrier metal layer 16. The barrier metal layer 16 is formed of, for example, nitride, boride, carbide, silicide, or the like of TiW or a transition metal by performing a predetermined patterning process on the uppermost copper wiring pattern 5. As is well known, the barrier metal layer 16 has an effect of reducing an increase in contact resistance between the uppermost copper wiring pattern 5 which is a dissimilar metal and the bonding pad 17.
[0026]
The surface layer 4a of the multilayer wiring layer 4 is covered with a passivation protective insulating layer 18. The protective insulating layer 18 is made of, for example, a silicon nitride film or a silicon oxide film formed by using a plasma CVD method or the like, and has a function of mechanically protecting the multilayer wiring layer 4 and a function of preventing moisture. The protective insulating layer 18 is subjected to patterning processing to form openings 19 corresponding to the respective bonding pad portions 6, and the bonding pads 17 are exposed through these openings 19.
[0027]
In the semiconductor device 1, the wire 20 is bonded to the bonding pad 17 via the opening 19. As a bonding method, as is well known, an appropriate method such as an ultrasonic method, an ultrasonic thermocompression method, a thermocompression method, or a nail head method is used. In any method, a wire melted by a bonding tool is used. The tip 21 of 20 is pressed onto the bonding pad 17.
[0028]
In the semiconductor device 1, as described above, each low-k insulating layer 12 constituting the multilayer wiring layer 4 is formed using a porous low dielectric constant insulating material. Pressure is applied. As described above, the holding copper pattern layer 15 is formed on the multilayer wiring layer 4 in the inner layer region corresponding to the bonding pad portion 6, and the bonding pressure is applied to the holding copper pattern layer 15. The low-k insulating layer 12 having low mechanical strength is prevented from being deformed or cracked.
[0029]
The holding copper pattern layer 15 includes a plurality of holding wiring patterns 22 a to 22 c (hereinafter, collectively referred to as holding wiring patterns 22) formed in the same plane as the respective copper wiring patterns 13, and between the holding wiring patterns 22 and The holding plug layers 23a to 23d (hereinafter, collectively referred to as holding plug layers 23) are formed so as to connect the bonding pads 17 with each other. The holding copper pattern layer 15 has an outer shape sufficient for the bonding region of the bonding pad portion 6 and is formed continuously over the entire layer in the thickness direction on the inner layer of the multilayer wiring layer 4 as shown in FIG. I have. In the holding copper pattern layer 15, the holding wiring pattern 22 and the holding plug layer 23 are kept in a non-connected state with respect to each copper wiring pattern 13 and the wiring pattern 10 of the transistor cell portion 3 except for the bonding pad 17. It is formed in the low-k insulating layer 12 as a so-called dummy pattern.
[0030]
Each holding wiring pattern 22 can be formed at the same time when the copper wiring pattern 13 is formed on each of the low-k insulating layers 12 described above. That is, each holding wiring pattern 22 has a shape corresponding to a mask used for patterning the copper wiring pattern 13 by performing photolithographic processing on a copper foil layer formed on the low-k insulating layer 12, for example. Can be formed by additionally providing the above pattern. Each holding wiring pattern 22 is formed together with the copper wiring pattern 13 on the low-k insulating layer 12 by performing an etching process on the copper foil layer.
[0031]
The holding plug layer 23 is formed in the low-k insulating layer 12 so as to be coaxial with each other so as to hold the upper and lower holding wiring patterns 22. When forming the copper plug layer 14 for connecting the upper and lower copper wiring patterns 13 in each of the low-k insulating layers 12 described above, the holding plug layer 23 can be formed simultaneously by performing the same process. .
[0032]
That is, the holding plug layer 23 is formed by drilling a plug hole reaching the lower holding wiring pattern 22 at a predetermined position in the low-k insulating layer 12 by, for example, laser processing or the like, and performing copper electrolytic plating or the like via a plating mask. This plug hole is formed by filling copper. The holding plug layer 23 can be formed by additionally providing a pattern having a shape corresponding to a laser mask for forming a plug hole forming the copper plug layer 14 in each plug hole.
[0033]
In the semiconductor device 1 formed as described above, the holding copper pattern layer 15 is partially formed in the inner layer region of the multilayer wiring layer 4 corresponding to the bonding pad portion 6 over the entire region in the thickness direction. It is formed with sufficient mechanical rigidity. Therefore, in the semiconductor device 1, when a bonding tool is applied to the bonding pad portion 6 and pressure is applied, deformation and cracks are prevented from occurring in the multilayer wiring layer 4 and deformation of the bonding pad 17 is prevented. Is prevented from occurring. As a result, the semiconductor device 1 is prevented from generating a leak in the multilayer wiring layer 4 to improve the characteristics, and at the same time, performs precise bonding to improve the reliability.
[0034]
In the semiconductor device 1 described above, each holding plug layer 23 of the holding copper pattern layer 15 is formed of one plug layer. Therefore, the holding plug layer 23 is formed with a larger cross-sectional area than the copper plug layer 14 that connects the copper wiring patterns 13, and the plug hole formed in the low-k insulating layer 12 by copper electrolytic plating. Is filled with copper. The holding plug layer 23 has a difference in the growth of the copper plating layer when copper electrolytic plating is applied to a portion having a largely different pattern area, so that the formation state of the copper plug layer 14 and the copper layer varies. There is a fear.
[0035]
In the semiconductor device 30 shown in FIGS. 2 and 3 as the second embodiment, in order to solve the problem of the holding plug layer 23 of the semiconductor device 1 described above, each holding plug layer 31 is divided into a plurality of small pieces. It is characterized by having a segment holding plug layer 32 having an area. The semiconductor device 30 has the same configuration as that of the semiconductor device 1 except for the holding plug layer 31, and therefore, the corresponding portions are denoted by the same reference numerals and detailed description thereof will be omitted.
[0036]
As shown in FIG. 2, the holding plug layer 31 also has a plurality of segments forming each segment holding plug layer 32 by performing, for example, laser processing on a region of the low-k insulating layer 12 facing the bonding pad section 6. A plug hole is formed. The segment holding plug layer 32 is formed at the same time as the step of forming the plug holes constituting the copper plug layer 14 connecting these segment plug holes to the copper wiring patterns 13. As shown in FIG. 3, the segment holding plug layers 32 are arranged such that the respective segment plug holes are substantially evenly arranged in the region facing the bonding pad portion 6, and the respective copper plug layers 14 connect the copper wiring patterns 13. Is formed with a hole diameter equal to or smaller than that of the plug hole constituting the above.
[0037]
In the copper electrolytic plating step of forming the copper plug layer 14 of the copper wiring pattern 13, the segment holding plug layer 32 is also subjected to copper electrolytic plating for each segment plug hole in a simultaneous step, so that copper is filled in the hole. Of course, each segment holding plug layer 32 is also a low-k dummy pattern in which a non-connection state is maintained with respect to each copper wiring pattern 13 and the wiring pattern 10 of the transistor cell portion 3 except for the bonding pad 17. It is formed in the insulating layer 12.
[0038]
In the semiconductor device 30, as described above, the holding plug layer 31 is formed by applying copper electrolytic plating to a plurality of segment plug holes having the same or slightly smaller cross-sectional area as the copper plug layer 14, and by the segment holding plug layer 32. Be composed. Therefore, in the semiconductor device 30, the copper plug layer 14 and the segment holding plug layer 32 are subjected to copper electrolytic plating under stable conditions with the copper plating layers growing almost equally, and the copper plug layer 14 and the segment holding plug layers 32 The segment holding plug layer 32 is formed.
[0039]
Note that the present invention is not limited to the above-described next-generation LSI, and it goes without saying that the present invention is applied to other various semiconductor devices. Regarding the holding plug layers, in all the layers, the structure of the single holding plug layer 23 shown in the first embodiment or the structure of the plurality of segment holding plug layers 32 shown in the second embodiment is used. There is no limitation, and these may be mixed and constituted.
[0040]
【The invention's effect】
As described in detail above, according to the present invention, a fine copper wiring pattern layer is formed in a low dielectric constant insulating layer by a porous dielectric insulating material, so that wiring delay is improved and wiring is improved. The parasitic capacitance of the pattern is reduced, and high-speed signal processing can be achieved. According to the present invention, since the holding copper pattern layer in the thickness direction is formed on the inner layer portion corresponding to the bonding pad portion so as to improve the mechanical strength of the inner layer portion corresponding to the bonding pad portion, bonding is performed. Deformation of the bonding pad portion due to the load at the time or occurrence of cracks in the low dielectric constant insulating layer, etc. are prevented, precision bonding is performed, reliability is improved, and leakage is prevented, and characteristics are improved. Improvement will be achieved.
[Brief description of the drawings]
FIG. 1 is a vertical sectional view of a main part showing a schematic configuration of an LSI shown as an embodiment of the present invention.
FIG. 2 is a vertical cross-sectional view of a main part showing a schematic configuration of an LSI in which a holding plug layer shown as a second embodiment is configured by a plurality of segment holding plug layers.
FIG. 3 is an exploded perspective view of a main part for explaining a configuration of a holding plug layer.
FIG. 4 is an essential part excerpt table of a design technical guideline regarding miniaturization in a next-generation semiconductor device of the ITRS.
FIG. 5 is a vertical sectional view of a main part showing a schematic configuration of a conventional next-generation semiconductor device.
FIG. 6 is an explanatory diagram of cracks generated in a low dielectric insulating layer.
[Explanation of symbols]
REFERENCE SIGNS LIST 1 semiconductor device, 2 substrate, 3 transistor cell portion, 4 multilayer wiring layer, 5 uppermost copper wiring pattern, 6 bonding pad portion, 7 impurity diffusion layer, 8 gate electrode, 9 insulating layer, 10 wiring pattern, 11 extraction electrode, 12 low-k insulating layer, 13 copper wiring pattern, 14 copper plug layer, 15 holding copper pattern layer, 16 barrier metal layer, 17 bonding pad, 18 protective insulating layer, 19 opening, 20 wires, 22 holding wiring pattern, 23 Holding Plug Layer, 30 Semiconductor Device, 31 Holding Plug Layer, 32 Segment Holding Plug Layer

Claims (2)

多孔質性の低誘電率絶縁材からなる低誘電率絶縁層内に微細化された銅配線パターン層を多層に形成するとともに、最上層にボンディングパッド部を形成した半導体装置において、
上記ボンディングパッド部に対応する内層部に、
上記銅配線パターン層にそれぞれ形成された保持配線パターンと、
これら保持配線パターン間をそれぞれ層間接続するようにして形成された保持プラグ層
とからなる保持銅パターン層を形成したことを特徴とする半導体装置。In a semiconductor device in which a miniaturized copper wiring pattern layer is formed in multiple layers in a low dielectric constant insulating layer made of a porous low dielectric constant insulating material, and a bonding pad portion is formed in an uppermost layer,
In the inner layer part corresponding to the bonding pad part,
Holding wiring patterns respectively formed on the copper wiring pattern layer,
A semiconductor device comprising: a holding copper pattern layer including a holding plug layer formed so as to connect between the holding wiring patterns. 上記各保持プラグ層が、上記各保持配線パターン間に形成した多数個の小断面積のセグメント保持プラグ層からなることを特徴とする請求項１に記載の半導体装置。2. The semiconductor device according to claim 1, wherein each of the holding plug layers includes a plurality of small-area segment holding plug layers formed between the holding wiring patterns. 3.
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