JP2008108825A - Semiconductor device - Google Patents
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Abstract
Description
本発明は、半導体素子が形成されたセル部の上部においてワイヤボンディングを行うようにした半導体装置に関するものである。 The present invention relates to a semiconductor device in which wire bonding is performed on an upper portion of a cell portion in which a semiconductor element is formed.
従来、半導体素子が形成されたセル部の上部においてワイヤボンディングが行えるようにする技術として、例えば、特許文献1や特許文献2に示されるものがある。特許文献1では、ワイヤボンディングを行うパッド部分において絶縁膜や金属膜の膜厚を1〜2μmにすること、特許文献2では、ワイヤボンディングを行うパッド部分において配線を多層化することにより、共に、クラックの発生や半導体素子の破壊を抑制することでワイヤボンディングが行えるようにしている。
Conventionally, as a technique for enabling wire bonding at an upper portion of a cell portion in which a semiconductor element is formed, for example, there are those shown in
また、特許文献3では、ワイヤボンディングを行う部分の周辺にビアホールを形成し、ワイヤボンディングを行う部分の直下にはビアホールを形成しないようにする技術も提案されている。
しかしながら、上記特許文献1や特許文献2に示される構造の場合、下地となるパターンに左右されやすく、必ずしもクラックの発生や半導体素子の破壊が防止できるという訳ではないことが確認された。
However, in the case of the structures shown in
また、特許文献3の構造の場合、ワイヤボンディングを行う部分の周囲にのみビアホールを形成しているため、パワー素子のドレイン配線やソース配線をそこまで引き回さねばならない等、パターンの制約が大きく、設計の自由度が低くなり、チップサイズの縮小を図ることができない。
In the case of the structure of
なお、これらの問題を解決するには、パッド部の下層に電極となる厚いCu層を形成した後、上層にAlを配置することでCu層を被覆するという構造が考えられる。しかしながら、このような構造の場合、下層のCu層が上側に突出する凸形状(CSP構造)となることから、厚くされたCu層の周囲(両端)を固定することができない。このため、ボンディング時に、厚いCu層が振動して衝撃を与えてしまい、下地にビアホールが形成されることを避けなければならなかったり、衝撃吸収梁を形成する必要が出るなど、パターンの制約ができ、上記問題を好適に解消することができなかった。 In order to solve these problems, a structure may be considered in which a thick Cu layer serving as an electrode is formed in the lower layer of the pad portion, and then the Cu layer is covered by disposing Al in the upper layer. However, in the case of such a structure, since the lower Cu layer has a convex shape (CSP structure) protruding upward, the periphery (both ends) of the thickened Cu layer cannot be fixed. For this reason, during bonding, the thick Cu layer vibrates and gives an impact, and it is necessary to avoid the formation of a via hole in the base, and there is a need to form a shock absorbing beam. The above problem could not be solved suitably.
本発明は上記点に鑑みて、パッド部や下層配線等のクラック、半導体素子の破壊を防止できる構造の半導体装置を提供することを第1の目的とする。さらに、パターンの制約が少なく、設計自由度を高くでき構造の半導体装置を提供することを第2の目的とする。 In view of the above points, the present invention has as its first object to provide a semiconductor device having a structure capable of preventing cracks in a pad portion and lower layer wiring, and destruction of a semiconductor element. It is a second object of the present invention to provide a semiconductor device having a structure in which there are few pattern restrictions and design freedom can be increased.
上記目的を達成するため、本発明では、配線層の上において、該配線層と電気的に接続されるように構成され、パッド部よりもヤング率が大きな材料で構成された電極層(58)と、電極層を囲み、該電極層の側壁面を覆うように構成された絶縁膜(60)と、を有し、電極層と、該電極層よりもヤング率が小さな材料となるパッド部との2層を含む多層構造により、パッド構造が構成されていることを特徴としている。 In order to achieve the above object, in the present invention, an electrode layer (58) configured to be electrically connected to the wiring layer on the wiring layer and made of a material having a Young's modulus larger than that of the pad portion. And an insulating film (60) configured to surround the electrode layer and cover the side wall surface of the electrode layer, the electrode layer, and a pad portion made of a material having a Young's modulus smaller than that of the electrode layer; A pad structure is formed by a multilayer structure including the two layers.
このように、電極層を絶縁膜にて覆うようにすることで、絶縁膜にて電極層が固定されるようにできる。このため、ボンディング時の衝撃により電極層が変形してしまうことを従来以上に抑制することが可能となる。したがって、パッド部や下層配線等のクラック、半導体素子の破壊を防止できる構造の半導体装置とすることができる。 Thus, by covering the electrode layer with the insulating film, the electrode layer can be fixed by the insulating film. For this reason, it becomes possible to suppress that an electrode layer deform | transforms by the impact at the time of bonding more than before. Therefore, it is possible to provide a semiconductor device having a structure capable of preventing cracks in the pad portion and lower layer wiring, and destruction of the semiconductor element.
具体的には、パッド部をボンディングにより塑性変形する材料にて構成すると好ましい。例えば、パッド部をヤング率が8.0×103kg/mm2以下の材料で構成すれば、ボンディングにより塑性変形するようにできる。この場合、パッド部を0.5μm以上、好ましくは1μm以上の膜厚で構成すれば、塑性変形によるボンディング時の衝撃吸収効果を得ることができる。 Specifically, the pad portion is preferably made of a material that is plastically deformed by bonding. For example, if the pad portion is made of a material having a Young's modulus of 8.0 × 10 3 kg / mm 2 or less, it can be plastically deformed by bonding. In this case, if the pad portion is formed with a film thickness of 0.5 μm or more, preferably 1 μm or more, an impact absorbing effect during bonding by plastic deformation can be obtained.
また、電極層をボンディングにより塑性変形しない材料にて構成すると好ましい。例えば、電極層をヤング率が1×104kg/mm2以上の材料で構成すれば、ボンディングにより塑性変形しないようにできる。この場合、電極層を0.3μm以上、好ましくは1μm以上の膜厚で構成すれば、電極層によるボンディング時の変形防止効果を十分に得ることができ、下地となる層間絶縁膜や素子などのクラック発生を防止することが可能となる。 Further, it is preferable that the electrode layer is made of a material that is not plastically deformed by bonding. For example, if the electrode layer is made of a material having a Young's modulus of 1 × 10 4 kg / mm 2 or more, it can be prevented from plastic deformation by bonding. In this case, if the electrode layer is formed with a film thickness of 0.3 μm or more, preferably 1 μm or more, a sufficient deformation preventing effect at the time of bonding by the electrode layer can be obtained, and an underlying interlayer insulating film, element, etc. It is possible to prevent the occurrence of cracks.
以上のような構造は、特に、パッド構造が半導体素子が形成されたセル部の直上に形成される場合に有効である。 The above structure is particularly effective when the pad structure is formed immediately above the cell portion where the semiconductor element is formed.
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。 In addition, the code | symbol in the bracket | parenthesis of each said means shows the correspondence with the specific means as described in embodiment mentioned later.
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following embodiments, the same or equivalent parts are denoted by the same reference numerals in the drawings.
(第1実施形態)
図1は、本発明の第1実施形態が適用された半導体装置1の断面構造を示したものである。この半導体装置1は、LDMOS10、CMOS20、バイポーラトランジスタ(以下、Bipという)30がセル部に一体的に形成された集積回路を備えたものである。この半導体装置1は、SOI基板2を用いて形成されている。
(First embodiment)
FIG. 1 shows a cross-sectional structure of a
SOI基板2は、支持基板となるシリコン基板3の表面にシリコン酸化膜などの絶縁膜4を介して活性層となるシリコン層5を配置したものである。このシリコン層5は、N+型層6およびこのN+型層6の表層部に形成されたN-型層7を有した構成とされ、LDMOS10、CMOS20、Bip30が配置される各領域ごとにトレンチ8およびトレンチ8内に配置された絶縁層9にて素子分離されている。このため、LDMOS10、CMOS20、Bip30が互いに電気的に分離されている。
The
LDMOS10は、シリコン層5におけるN-型層7の表層にそれぞれ位置するN型ドレイン領域11、P型チャネル領域12、N+型ソース領域13とから構成されている。N型ドレイン領域11の表層にはN+型コンタクト層14が形成されており、P型チャネル領域12の表層にはP型コンタクト層15が形成されている。また、N型ドレイン領域11とP型チャネル領域12は、いわゆるLOCOS酸化膜16により、絶縁分離されている。また、P型チャネル領域12上には、ゲート絶縁膜17を介して、ゲート電極18が配置されている。
The LDMOS 10 is composed of an N-
CMOS20は、シリコン層5におけるN-型層7中のN型ウェル層21と、N型ウェル層21の表層のP型層22と、P型層22の表層のN+型ソース領域23およびN+型ドレイン領域24とを有して構成されている。また、P型層22のうち、N+型ソース領域23とN+型ドレイン領域24の間の領域上には、ゲート絶縁膜25を介して、ゲート電極26が配置されている。ここではNチャネルMOSFETのみ図示するが、PチャネルMOSFETも配置されている。
The
Bip30は、シリコン層5に形成され、N-型層7を上下に貫通してN+型層6と接続されているN+型コレクタ領域31と、シリコン層5におけるN-型層7の表層のP型ベース領域32と、P型ベース領域32の表層のN+型エミッタ層33およびP+型コンタクト層34とから構成されている。
Bip30 is formed in the
そして、このように構成された各素子が形成されたSOI基板2の表面に、配線構造部50が構成されている。
And the
配線構造部50は、シリコン層5上にそれぞれ順に形成されているBPSG膜51と、1st配線層52と、BPSG膜51のコンタクトホール内に埋設された第1コンタクト部53と、第1絶縁膜54と、2nd配線層55と、第1絶縁膜54のビアホールに埋設された第2コンタクト部56と、第2絶縁膜57と、電極層58と、第2絶縁膜57のビアホールに埋設された第3コンタクト部59と、第3絶縁膜60と、パッシベーション膜としてのP−SiN膜61と、P−SiN膜61に形成された開口部を通じて各電極層58と電気的に接続されたパッド部62を有している。
The
1st配線層52、2nd配線層55は、LDMOS10、CMOS20、Bip30等の素子用の電源線やグラウンド線あるいは素子を電気的に接続する配線であり、本発明の配線層に該当する。
The
第1コンタクト部53は、Ti/TiNもしくはTa/TaNの積層膜からなるバリアメタル53aと、バリアメタル53a上に配置されたWプラグ53bにて構成されている。この第1コンタクト部53は、BPSG膜51に形成されたコンタクトホールを通じてLDMOS10、CMOS20、Bip30の各部と電気的に接続されている。
The
1st配線層52および2nd配線層55は、共に、Ti/TiNもしくはTa/TaNの積層膜からなるバリアメタル52a、55aと、バリアメタル52a、55a上に配置されたCu層52b、55bにて構成されている。1st配線層52は、第1絶縁膜54における第1TEOS膜54aに形成された配線パターン用の溝内に埋め込まれている。そして、この1st配線層52上を全面覆うように、第1絶縁膜54におけるシリコン窒化膜54bおよび第2TEOS膜54cが成膜されている。これらシリコン窒化膜54bおよび第2TEOS膜54cの所望位置に開口部が形成されており、各開口部を通じて第2コンタクト部56が1st配線層52の所望位置と電気的に接続されている。
Both the
第2コンタクト部56は、Ti/TiNもしくはTa/TaNの積層膜からなるバリアメタル56aと、バリアメタル56a上に配置されたCu層56bにて構成されている。
The
2nd配線層55は、第2絶縁膜57における第1TEOS膜57aに形成された配線パターン用の溝内に埋め込まれている。そして、この2nd配線層55上を全面覆うように、第2絶縁膜57におけるシリコン窒化膜57bおよび第2TEOS膜57cが成膜されている。これらシリコン窒化膜57bおよび第2TEOS膜57cの所望位置に開口部が形成されており、各開口部を通じて第3コンタクト部59が2nd配線層55の所望位置と電気的に接続されている。
The
第3コンタクト部59は、Ti/TiNもしくはTa/TaNの積層膜からなるバリアメタル59aと、バリアメタル59a上に配置されたCu層59bにて構成されている。
The
電極層58は、Ti/TiNもしくはTa/TaNの積層膜からなるバリアメタル58aと、バリアメタル58a上に配置されたCu層58bにて構成されている。この電極層58は、第3絶縁膜60によって埋め込まれた状態、つまり側壁すべてが第3絶縁膜60によって囲まれてた構造とされ、1st配線層52や2nd配線層55と比べて厚く構成されている。特に、電極層58のうち、素子の大電流が流される部位と電気的に接続されるものに関しては、上面から見たときの面積(体積)が他の電極層58と比べて大きくされている。ここでは、電極層58のうち、LDMOS10におけるN型ドレイン領域11やN+型ソース領域13に電気的に接続される部分は、他の部分と比べて大きな面積とされている。
The electrode layer 58 includes a
また、この電極層58は、パッド部62の下層に位置する下層電極層としての役割も果たすため、ヤング率の大きい材質で構成してあり、ここではCu層58bを基材として用いているが、ヤング率が1.0×104kg/m2以上の材料であれば良く、例えば、Cu合金、Ti、W、Ni、Cr、Pd、Pt、Mn、Zn、ドープトSi、ドープトPoly−Siなどを用いることができる。このようなヤング率の大きい材質のものを第3絶縁膜60で埋め込んだのは、ボンディング時の衝撃を受けたときの変形防止のためである。すなわち、ボンディング時の衝撃は、縦方向の衝撃と横方向の衝撃があるため、硬い材質を埋め込み固定することで下地となる電極層58の変形を効果的に抑制することが可能となる。そして、このように電極層58によるボンディング時の変形防止効果が得られるように、電極層58の膜厚を0.3μm以上としており、好ましくは1μm以上としている。
In addition, since this electrode layer 58 also serves as a lower electrode layer located below the
第3絶縁膜60は、TEOS膜で構成されており、第2絶縁膜57および第3コンタクト部59の上に配置されている。第3絶縁膜60は、電極層58と同じ膜厚で構成されており、この第3絶縁膜60に形成された溝内に電極層58が埋め込まれた構造とされている。
The third
P−SiN膜61は、第3絶縁膜60および電極層58を覆うように構成されたものであり、パッド部62が配置される部位に開口部が形成された構造とされている。
The P-SiN film 61 is configured to cover the third insulating
パッド部62は、P−SiN膜61に形成された開口部を通じて、電極層58と電気的に接続されるものである。このパッド部62にボンディングが為されることで、半導体装置1内に形成されたLDMOS10、CMOS20、Bip30等の素子の各部と外部との電気的接続が図れるようになっている。
The
パッド部62は、ヤング率が小さく、ボンディング時の衝撃にて塑性変形する材料、つまり電極層58と比べてヤング率が小さな材料で構成されている。ここでは、パッド部62は、Alにより構成しているが、ヤング率が8.0×103kg/m2以下の材料であれば良く、例えば、Au、Ag、Pb、Snなどを用いることができる。このようにパッド部62を塑性変形させることで、ボンディング時の衝撃を吸収できるようにしている。そして、このようにパッド部62によるボンディング時の衝撃吸収効果が得られるように、パッド部62の膜厚を0.5μm以上としており、好ましくは1μm以上としている。
The
本実施形態では、電極層58およびパッド部62にてパッド構造を構成している。これら電極層58やパッド部62がヤング率の大きな材料のみからなるようにした場合、ボンディング時の衝撃がそのまま下地に伝達されるため、層間絶縁膜クラックや素子破壊が起こる。これは、層間絶縁膜や配線層を構成する材料による衝撃吸収効果がほとんどないために生じる。逆に、電極層58やパッド部62がヤング率の小さな材料のみからなるようにした場合、ボンディング時の衝撃によって電極の塑性変形と同時に下地も塑性変形してしまい、層間絶縁膜クラックや素子破壊が起こる。このため、上層となるパッド部62をヤング率が小さな材料とし、下層となる電極層58をヤング率の大きな材料としている。
In the present embodiment, the electrode layer 58 and the
また、電極層58は、LDMOS10、CMOS20、Bip30等の素子が形成されたセル部の直上(セル部の上部)に形成され、セル部の外部に各コンタクト部53、56、57や配線層52、55が引き回されることなく、各素子と電極層58、引いてはパッド部62が電気的に接続される構造とされている。
The electrode layer 58 is formed immediately above the cell portion where elements such as the
以上説明したように、本実施形態では、第3絶縁膜60に埋め込むように電極層58を配置している。さらに、電極層58をヤング率の大きな材料、パッド部62をヤング率の小さな材料で構成し、かつ、電極層58やパッド部62の膜厚を上記した値となるようにしている。これらの理由について説明する。
As described above, in this embodiment, the electrode layer 58 is disposed so as to be embedded in the third insulating
まず、第3絶縁膜60に電極層58を埋め込むことにより、電極層58の膜厚を大きなものにすることが可能になると共に、第3絶縁膜60にて電極層58を固定することが可能となる。このため、ボンディング時における電極層58の変形をより抑制することが可能となる。
First, it is possible to increase the thickness of the electrode layer 58 by embedding the electrode layer 58 in the third insulating
また、電極層58の膜厚を0.3μm以上とし、好ましくは1μm以上としている。これは、以下に示す実験結果に基づくものである。図2は、第3コンタクト部59の膜厚を1μm、パッド部62の膜厚を1μmで固定しつつ、電極層58および第3絶縁膜60の膜厚を様々に変化させたときのクラック発生率を調べた結果を示したグラフである。この図に示されるように、電極層58および第3絶縁膜60が薄いと変形抑制効果が十分に得られないが、膜厚が厚くなるに連れてその効果が徐々に得られるようになり、0.3μmになるとクラック発生率が5%以下になる程度まで効果が得られ、0.7μm以上、より確実には1μmになるとクラック発生率が0%になるまで効果が得られることが確認された。このため、電極層58および第3絶縁膜60の膜厚を0.3μm以上、好ましくは1μm以上としている。
The film thickness of the electrode layer 58 is set to 0.3 μm or more, preferably 1 μm or more. This is based on the experimental results shown below. FIG. 2 shows the occurrence of cracks when the film thickness of the electrode layer 58 and the third insulating
なお、この電極層58の膜厚の上限に関しては、電極層58の成膜時間などの要因から決まると考えられるが、上記効果が得られるという意味では特に限界はない。実験によれば、電極層58が5μmの膜厚までは問題ないことを確認している。 The upper limit of the film thickness of the electrode layer 58 is considered to be determined by factors such as the film formation time of the electrode layer 58, but there is no particular limit in the sense that the above effect can be obtained. According to experiments, it has been confirmed that there is no problem until the electrode layer 58 has a thickness of 5 μm.
また、パッド部62の膜厚を0.5μm以上とし、好ましくは1μm以上としている。これは、以下に示す実験結果に基づくものである。図3は、電極層58の膜厚を2μm、第3コンタクト部59の膜厚を1μmで固定しつつ、パッド部62の膜厚を様々に変化させたときのクラック発生率を調べた結果を示したグラフである。この図に示されるように、パッド部62が薄いと衝撃吸収効果が十分に得られないが、膜厚が厚くなるに連れてその効果が徐々に得られるようになり、0.5μmになるとクラック発生率が5%以下になる程度まで効果が得られ、1μmになるとクラック発生率が0%になるまで効果が得られることが確認された。このため、パッド部62の膜厚を0.5μm以上、好ましくは1μm以上としている。
The film thickness of the
なお、このパッド部62の膜厚の上限に関しては、パッド部62の成膜時間やパッド部62のパターニングが的確に行えるか否かなどの要因から決まると考えられるが、上記効果が得られるという意味では特に限界はない。実験によれば、パッド部62が3μmの膜厚までは問題ないことを確認している。
The upper limit of the film thickness of the
また、電極層58をヤング率が1×104kg/mm2以上の材料としている。これは、以下に示す実験結果に基づくものである。図4は、第3コンタクト部59の膜厚を1μm、パッド部62の膜厚を1μmで固定し、電極層58の膜厚を2μmとしながらその材料を様々に変化させたときのクラック発生率を調べた結果を示したグラフである。この図に示されるように、電極層58の材質がSnやAlのようにヤング率が小さい材料の場合には、クラック発生率が高くなっているが、Ti、Cu、Wのようにヤング率が大きい材料の場合には、クラック発生率が0%に大幅に減少している。このとき、クラック発生率が0%になっている材料のうち、最もヤング率が小さなTiのヤング率が1×104kg/mm2であることから、このヤング率以上の材料であれば、クラック発生率を大幅に減少できると言える。このため、電極層58をヤング率が1×104kg/mm2以上の材料としている。
The electrode layer 58 is made of a material having a Young's modulus of 1 × 10 4 kg / mm 2 or more. This is based on the experimental results shown below. FIG. 4 shows the crack generation rate when the thickness of the
さらに、パッド部62をヤング率が8.0×103kg/mm2以下の材料としている。これは、以下に示す実験結果に基づくものである。図5は、電極層58の膜厚を2μm、第3コンタクト部59の膜厚を1μmで固定し、パッド部62の膜厚を1μmとしながらその材料を様々に変化させたときのクラック発生率を調べた結果を示したグラフである。この図に示されるように、パッド部62の材質がSnやAlのようにヤング率が小さい材料の場合には、クラック発生率が大幅に低く0%になっているが、Ti、Cu、Wのようにヤング率が大きい材料の場合には、クラック発生率が大きくなっている。このとき、クラック発生率が0%になっている材料のうち、最もヤング率が大きなAlのヤング率が8.0×103kg/mm2であることから、このヤング率以下の材料であれば、クラック発生率を大幅に減少できると言える。このため、パッド部62をヤング率が8.0×103kg/mm2以下の材料としている。
Further, the
なお、上記図4、図5に示すグラフでは、電極層58やパッド部62に採用できる材料のすべての実験結果を示していないが、基本的にはクラック発生率はヤング率と関係するため、各材料のヤング率次第で電極層58やパッド部62に採用できるか否かが決まる。参考として、図6に各材料とヤング率との関係について示しておく。
The graphs shown in FIGS. 4 and 5 do not show all the experimental results of materials that can be used for the electrode layer 58 and the
以上説明したように、本実施形態の半導体装置1によれば、電極層58を第3絶縁膜60にて覆うようにすることで、第3絶縁膜60にて電極層58が固定されるようにしている。このため、ボンディング時の衝撃により電極層58が変形してしまうことを従来以上に抑制することが可能となる。
As described above, according to the
特に、電極層58をヤング率が1×104kg/mm2以上の材料とし、かつ、電極層58の膜厚を0.3μm以上、好ましくは1μm以上としている。このため、電極層58によるボンディング時の変形防止効果を十分に得ることができ、下地となる層間絶縁膜や素子などのクラック発生を防止することが可能となる。 In particular, the electrode layer 58 is made of a material having a Young's modulus of 1 × 10 4 kg / mm 2 or more, and the film thickness of the electrode layer 58 is 0.3 μm or more, preferably 1 μm or more. For this reason, it is possible to sufficiently obtain the deformation preventing effect at the time of bonding by the electrode layer 58, and it is possible to prevent the occurrence of cracks in the underlying interlayer insulating film and elements.
また、パッド部62をヤング率が8.0×103kg/mm2以上の材料とし、かつ、パッド部62の膜厚を0.5μm以上、好ましくは1μm以上としている。このため、パッド部62によるボンディング時の衝撃吸収効果を十分に得ることができ、下地となる層間絶縁膜や素子などのクラック発生を防止することが可能となる。
The
さらに、上述したように、電極層58をLDMOS10、CMOS20、Bip30等の素子が形成されたセル部の直上に形成されるようにしている。このため、セル部の外部に各コンタクト部53、56、57や配線層52、55が引き回されることなく、各素子と電極層58、引いてはパッド部62が電気的に接続される構造とすることが可能となる。したがって、パターンの制約が少なく、設計自由度を高くでき構造の半導体装置1とすることが可能となる。
Furthermore, as described above, the electrode layer 58 is formed immediately above the cell portion in which elements such as the
続いて、本実施形態の半導体装置1の製造方法について説明する。ただし、SOI基板2に対してLDMOS10、CMOS20、Bip30などの形成工程や、配線構造部50のうちのBPSG膜51、第1コンタクト部53、1st配線層52、第1絶縁膜54、第2コンタクト部56等の形成工程に関しては、従来と同様であるため、それ以降の工程に関してのみ説明する。
Then, the manufacturing method of the
まず、第2コンタクト部56まで形成したのち、第2絶縁膜57における第1TEOS膜57aを成膜する。このとき、第1TEOS膜57aの膜厚を後で形成する2nd配線層55の膜厚程度としている。そして、第1TEOS膜57aのうち2nd配線層55の形成予定位置にフォト・エッチング工程により溝を形成する。そして、バリアメタル55aおよびCu層55bを成膜したのち、第1TEOS膜57aをストッパとしたCMP研磨等を行うことにより、第1TEOS膜57aの溝内に2nd配線層55を配置する。その後、第1TEOS膜57aおよび2nd配線層55の表面を覆うように、シリコン窒化膜57bを成膜する。
First, after forming to the
続いて、第2TEOS膜57cを成膜する。このとき、第2TEOS膜57cの膜厚を後で形成する第3コンタクト部59の膜厚程度、例えば、1μm程度の膜厚としている。そして、第2TEOS膜57cおよびシリコン窒化膜57bのうち第3コンタクト部59の形成予定位置にフォト・エッチング工程により溝を形成する。そして、バリアメタル59aおよびCu層59bを成膜したのち、第2TEOS膜57cをストッパとしたCMP研磨等を行うことにより、第2TEOS膜57cおよびシリコン窒化膜57bの溝内に第3コンタクト部59を配置する。
Subsequently, a
その後、第3絶縁膜60を成膜する。このとき、第3TEOS膜59の膜厚を後で形成する電極層58の膜厚程度、つまり0.5μm以上、好ましくは1μm以上の膜厚としている。そして、第3TEOS膜59のうち電極層58の形成予定位置にフォト・エッチング工程により溝を形成する。そして、バリアメタル58aおよびヤング率が大きなCu層58bを成膜したのち、第3絶縁膜60をストッパとしたCMP研磨等を行うことにより、第3絶縁膜60の溝内に電極層58を配置する。これにより、第3絶縁膜60にて囲まれた電極層58が厚い膜厚で構成される。
Thereafter, a third insulating
この後、P−SiN膜61を形成したのち、P−SiN膜61のうちパッド部62の形成予定位置に開口部を設け、その後、パッド部62を構成するためのヤング率が小さな金属材料を成膜したのち、それをパターニングすることで、パッド部62を形成する。これにより、本実施形態の半導体装置1が完成する。
Thereafter, after the P-SiN film 61 is formed, an opening is provided in the P-SiN film 61 at a position where the
(他の実施形態)
上記した実施形態では、素子としてのLDMOS10、CMOS20、Bip30を有する半導体装置1を例として説明したが、これに限らず、他の大きな駆動電流(例えば10アンペア以上)が要求される半導体デバイスや、他のパワーデバイスを備える半導体装置1においても、本発明を適用することができる。
(Other embodiments)
In the above-described embodiment, the
上記した実施形態では、素子として、LDMOS10、CMOS20、Bip30等の半導体基板中に形成された素子を用いる場合を例として説明したが、素子は半導体基板中に形成されたものに限らず、素子として、受動素子等のように、半導体基板表面上に形成された素子を用いた半導体装置1に対しても本発明を適用することができる。
In the above-described embodiment, the case where an element formed in a semiconductor substrate such as
また、上記実施形態では、電極層58の下層に位置する第3コンタクト部59もヤング率の大きなCuなどで構成する場合について説明したが、ここはパッド部62を構成する材料のようにヤング率の小さなで構成しても良い。さらに、上記実施形態では、電極層58を基本的にヤング率が高いCuなどで構成する場合について説明したが、バリアメタル58aのように電極層58の側壁に位置する部分に関してはヤング率の小さな材料で構成されていても良い。
In the above-described embodiment, the case where the
1…半導体装置1、2…SOI基板、50…配線構造部、51…BPSG膜、52…1st配線層、53…第1コンタクト部、54…第1絶縁膜、55…2nd配線層、56…第2コンタクト部、57…第2絶縁膜、58…電極層、59…第3コンタクト部、60…第3絶縁膜、61…P−SiN膜、62…パッド部。
DESCRIPTION OF
Claims (8)
前記半導体基板上に形成された層間絶縁膜(51、54、57)と、
前記層間絶縁膜を介して、前記半導体素子と電気的に接続された配線層(52、55)と、
前記配線層と電気的に接続され、ボンディングが行われるパッド部(62)と、を有してなる半導体装置であって、
前記配線層の上において、該配線層と電気的に接続されるように構成され、前記パッド部よりもヤング率が大きな材料で構成された電極層(58)と、
前記電極層を囲み、該電極層の側壁面を覆うように構成された絶縁膜(60)と、を有し、
前記電極層と、該電極層よりもヤング率が小さな材料となる前記パッド部との2層を含む多層構造により、パッド構造が構成されていることを特徴とする半導体装置。 A semiconductor substrate (2) on which semiconductor elements (10, 20, 30) are formed;
Interlayer insulating films (51, 54, 57) formed on the semiconductor substrate;
A wiring layer (52, 55) electrically connected to the semiconductor element via the interlayer insulating film;
A pad part (62) that is electrically connected to the wiring layer and is bonded,
On the wiring layer, an electrode layer (58) configured to be electrically connected to the wiring layer and made of a material having a Young's modulus larger than that of the pad portion;
An insulating film (60) configured to surround the electrode layer and cover a side wall surface of the electrode layer;
A semiconductor device comprising a pad structure having a multilayer structure including two layers of the electrode layer and the pad portion made of a material having a Young's modulus smaller than that of the electrode layer.
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